KR102524804B1 - 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템 - Google Patents

원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템 Download PDF

Info

Publication number
KR102524804B1
KR102524804B1 KR1020190001009A KR20190001009A KR102524804B1 KR 102524804 B1 KR102524804 B1 KR 102524804B1 KR 1020190001009 A KR1020190001009 A KR 1020190001009A KR 20190001009 A KR20190001009 A KR 20190001009A KR 102524804 B1 KR102524804 B1 KR 102524804B1
Authority
KR
South Korea
Prior art keywords
program
voltage
read
otp
access
Prior art date
Application number
KR1020190001009A
Other languages
English (en)
Other versions
KR20200085014A (ko
Inventor
하민열
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190001009A priority Critical patent/KR102524804B1/ko
Priority to US16/515,287 priority patent/US10885997B2/en
Priority to CN201911117623.6A priority patent/CN111415694B/zh
Publication of KR20200085014A publication Critical patent/KR20200085014A/ko
Application granted granted Critical
Publication of KR102524804B1 publication Critical patent/KR102524804B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Landscapes

  • Read Only Memory (AREA)

Abstract

원-타임 프로그램가능한(one-time programmable: OTP) 메모리 셀, 및 이를 구비하는 OTP 메모리 및 메모리 시스템이 개시된다. OTP 메모리 셀은 플로팅 상태의 제1 노드와 제2 노드 사이에 직렬 연결된 메인 OTP 셀 트랜지스터, 리던던트 OTP 셀 트랜지스터, 및 억세스 트랜지스터를 포함하고, 프로그램 동작 시에 메인 OTP 셀 트랜지스터, 및 리던던트 OTP 셀 트랜지스터의 게이트들로 프로그램 전압을 인가하고, 억세스 트랜지스터의 게이트로 프로그램 전압 보다 낮은 프로그램 억세스 전압을 인가할 수 있다.

Description

원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 OTP 메모리 및 메모리 시스템{ONE TIME PROGRAMMABLE MEMORY CELL, AND OTP MEMORY AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 원-타임 프로그램가능한(one-time programmable: OTP) 메모리 셀, 및 이를 구비하는 OTP 메모리 및 메모리 시스템에 관한 것이다.
원-타임 프로그램가능한(one-time programmable: OTP) 메모리는 독립적인 하나의 장치로 구현되거나, 다른 장치(예를 들면, 반도체 메모리 장치, 시스템 장치(System-on-Chip: SOC)) 내에 포함되도록 구현될 수 있다. OTP 메모리는 반도체 메모리 장치의 불량 셀들을 대체할 때 리던던트 셀들의 사용을 제어하는 리페어 정보를 제공하거나, 반도체 메모리 장치 또는 시스템 장치의 일부를 인에이블 또는 디스에이블하거나 회로들의 캐패시턴스 값 또는 저항 값을 트리밍하기 위하여 사용될 수 있다.
본 개시에 따른 실시예들의 과제는 면적을 줄일 수 있는 원-타임 프로그램가능한(one-time programmable: OTP) 메모리 셀, 및 이를 구비하는 OTP 메모리 및 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 원-타임 프로그램가능한(one-time programmable: OTP) 메모리 셀은 플로팅 상태의 제1 노드와 제2 노드 사이에 직렬 연결된 메인 원-타임 프로그램가능한(one-time programmable: OTP) 셀 트랜지스터, 리던던트 OTP 셀 트랜지스터, 및 억세스 트랜지스터를 포함하고, 프로그램 동작 시에 상기 메인 OTP 셀 트랜지스터, 및 상기 리던던트 OTP 셀 트랜지스터의 게이트들로 프로그램 전압이 인가되고, 상기 억세스 트랜지스터의 게이트로 프로그램 억세스 전압이 인가되고, 상기 제1 노드가 상기 플로팅 상태에 유지되고, 상기 제2 노드로 프로그램 허용 전압이 인가되고, 상기 프로그램 억세스 전압이 상기 프로그램 전압 보다 낮고, 상기 프로그램 허용전압이 상기 프로그램 억세스 전압 보다 낮을 수 있다.
본 개시에 따른 실시예들의 OTP 메모리는 복수개의 제1 로우 라인들, 복수개의 제2 로우 라인들, 및 복수개의 선택 라인들과 복수개의 비트라인들 사이에 연결된 복수개의 원-타임 프로그램가능한(one-time programmable: OTP) 메모리 셀들을 포함하는 OTP 메모리 셀 어레이; 로우 어드레스를 디코딩하여 복수개의 워드라인 선택신호들을 발생하는 로우 디코더; 복수개의 워드라인 선택신호들에 응답하여 상기 복수개의 제1 로우 라인들, 상기 복수개의 제2 로우 라인들, 및 상기 복수개의 선택 라인들을 구동하는 로우 드라이버; 컬럼 어드레스를 디코딩하여 복수개의 컬럼 선택신호들을 발생하는 컬럼 디코더; 및 프로그램 동작 시에 상기 복수개의 컬럼 선택신호들에 의해서 선택된 비트 라인들로 입력 데이터를 인가하는 입력/출력(I/O) 게이팅 회로를 포함하고, 상기 OTP 메모리 셀들 각각은 플로팅 상태의 노드와 상기 복수개의 비트 라인들 중 해당 비트라인 사이에 직렬 연결되는 메인 OTP 셀 트랜지스터, 리던던트 OTP 셀 트랜지스터, 및 억세스 트랜지스터를 포함하고, 상기 메인 OTP 셀 트랜지스터는 상기 복수개의 제1 로우 라인들 중 해당 제1 로우 라인에 연결되는 게이트를 포함하고, 상기 리던던트 OTP 셀 트랜지스터는 상기 복수개의 제2 로우 라인들 중 해당 제2 로우 라인에 연결되는 게이트를 포함하고, 상기 억세스 트랜지스터는 상기 복수개의 선택 라인들 중 해당 선택 라인에 연결되는 게이트를 포함하고, 상기 로우 드라이버는 프로그램 동작 시에 상기 복수개의 제1 로우 라인들, 상기 복수개의 제2 로우 라인들, 및 상기 복수개의 선택 라인들 중 상기 복수개의 워드라인 선택신호들에 응답하여 선택되는 제1 로우 라인 및 선택되는 제2 로우 라인으로 프로그램 전압을 인가하고, 선택되는 선택 라인으로 상기 프로그램 전압 보다 낮은 프로그램 억세스 전압을 인가하고, 상기 I/O 게이팅 회로는 상기 프로그램 동작 시에 상기 입력 데이터에 응답하여 프로그램 허용 전압을 상기 복수개의 비트 라인들 중 선택되는 비트 라인들로 인가하고, 상기 프로그램 동작 시에 상기 노드는 상기 플로팅 상태에 유지되고, 상기 프로그램 허용 전압은 상기 프로그램 억세스 전압 보다 낮을 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 프로그램 명령 또는 리드 명령, 어드레스, 및 입력 데이터를 전송하고, 출력 데이터를 수신하는 제어부; 및 상기 프로그램 명령 또는 상기 리드 명령, 상기 어드레스, 및 상기 입력 데이터를 수신하고, 상기 출력 데이터를 전송하는 OTP 메모리를 포함하고, 상기 OTP 메모리는 복수개의 제1 로우 라인들, 복수개의 제2 로우 라인들, 및 복수개의 선택 라인들과 복수개의 비트라인들 사이에 연결된 복수개의 OTP 메모리 셀들을 포함하는 OTP 메모리 셀 어레이; 상기 어드레스에 포함된 로우 어드레스를 디코딩하여 복수개의 워드라인 선택신호들을 발생하는 로우 디코더; 및 복수개의 워드라인 선택신호들에 응답하여 상기 복수개의 제1 로우 라인들, 상기 복수개의 제2 로우 라인들, 및 상기 복수개의 선택 라인들을 구동하는 로우 드라이버를 포함하고, 상기 OTP 메모리 셀들 각각은 플로팅 상태의 노드와 해당 비트라인 사이에 직렬 연결되는 메인 OTP 셀 트랜지스터, 리던던트 OTP 셀 트랜지스터, 및 억세스 트랜지스터를 포함하고, 상기 메인 셀 트랜지스터는 해당 제1 로우 라인에 연결되는 게이트를 포함하고, 상기 리던던트 셀 트랜지스터는 해당 제2 로우 라인에 연결되는 게이트를 포함하고, 상기 억세스 트랜지스터는 해당 선택 라인에 연결되는 게이트를 포함하고, 상기 로우 드라이버는 상기 프로그램 명령이 인가되면 상기 복수개의 제1 로우 라인들, 상기 복수개의 제2 로우 라인들, 및 상기 복수개의 선택 라인들 중 상기 복수개의 워드라인 선택신호들에 응답하여 선택되는 제1 로우 라인 및 선택되는 제2 로우 라인으로 프로그램 전압을 인가하고, 선택되는 선택 라인으로 상기 프로그램 전압 보다 낮은 프로그램 억세스 전압을 인가한다.
본 개시에 따른 실시예들에 따르면, 원-타임 프로그램가능한(one-time programmable: OTP) 메모리 셀은 구성이 단순하고 제어가 용이할 수 있다.
본 개시에 따른 실시예들에 따르면, OTP 메모리는 OTP 메모리 셀 어레이의 OTP 메모리 셀들의 구성이 단순화되기 때문에 칩 면적이 줄어들 수 있다. 또한, OTP 메모리는 메모리 셀 어레이의 제어가 용이하여 로우 드라이버의 구성이 단순화되기 때문에 칩 면적이 추가적으로 줄어들 수 있다.
도 1은 본 개시에 따른 실시예의 OTP 메모리 셀의 구성을 나타내는 도면이다.
도 2는 본 개시에 따른 실시예의 프로그램되지 않은 OTP 메모리 셀의 모델링 구성 및 프로그램된 OTP 메모리 셀의 모델링 구성을 나타내는 도면들이다.
도 3은 본 개시에 따른 실시예의 프로그램되지 않은 OTP 메모리 셀의 모델링 구성, 프로그램된 메인 OTP 셀을 가지는 OTP 메모리 셀의 모델링 구성, 및 프로그램된 리던던트 OTP 셀을 가지는 OTP 메모리 셀의 모델링 구성을 나타내는 도면들이다.
도 4는 본 개시에 따른 실시예의 OTP 메모리의 구성을 나타내는 블록도이다.
도 5는 본 개시에 따른 실시예의 OTP 메모리의 입출력 게이팅부의 구성을 나타내는 도면이다.
도 6은 본 개시에 따른 실시예의 OTP 메모리의 프로그램 동작을 설명하기 위한 동작 타이밍도이다.
도 7은 본 개시에 따른 실시예의 OTP 메모리의 리드 동작을 설명하기 위한 동작 타이밍도이다.
도 8은 본 개시에 따른 실시예의 OTP 메모리의 구성을 나타내는 블록도이다.
도 9는 본 개시에 따른 실시예의 OTP 메모리의 입출력 게이팅부의 구성을 나타내는 도면이다.
도 10은 본 개시에 따른 실시예의 OTP 메모리의 프로그램 동작을 설명하기 위한 동작 타이밍도이다.
도 11은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 원-타임 프로그램가능한(one-time programmable: OTP) 메모리 셀, 및 이를 구비하는 OTP 메모리 및 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 OTP 메모리 셀의 구성을 나타내는 도면으로, OTP 메모리 셀(1)은 제1 노드(A)와 제2 노드(B) 사이에 직렬 연결된 메인 OTP 트랜지스터(MC), 리던던트 OTP 셀 트랜지스터(RC), 및 억세스 트랜지스터(AT)를 포함할 수 있다. 메인 OTP 셀 트랜지스터(MC) 및 리던던트 OTP 셀 트랜지스터(RC) 각각은 안티-퓨즈로서 N형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이고, 억세스 트랜지스터(AT)는 N형 MOSFET일 수 있다. 메인 OTP 셀 트랜지스터(MC) 및 리던던스 OTP 셀 트랜지스터(RC) 각각의 게이트 옥사이드 두께는 억세스 트랜지스터(AT)의 게이트 옥사이드 두께 보다 얇을 수 있다.
도 1을 참조하면, 메인 OTP 셀 트랜지스터(MC)의 게이트는 제1 로우 신호(WP1)에 연결되고, 리던던트 OTP 셀 트랜지스터(RC)의 게이트는 제2 로우 신호(WP2)에 연결되고, 억세스 트랜지스터(AT)의 게이트는 워드라인 선택신호(WR)에 연결될 수 있다. 제1 노드(A)는 플로팅 상태에 있고, 제2 노드(B)는 비트라인에 연결될 수 있다.
도 2의 (a)는 본 개시에 따른 실시예의 프로그램되지 않은 OTP 메모리 셀의 모델링 구성을, 도 2의 (b)는 프로그램된 OTP 메모리 셀의 모델링 구성을 나타내는 도면이다.
도 2의 (a)를 참조하면, 프로그램되지 않은 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각은 오프-저항(Roff)을 가질 수 있다. 오프-저항(Roff)은 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각이 오픈된 상태의 저항으로 고저항일 수 있다. 즉, 프로그램되지 않은 OTP 메모리 셀은 오프-저항들(Roff)이 병렬로 연결된 구성을 가질 수 있다.
프로그램되지 않은 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각은 프로그램되지 않은 데이터(예를 들면, “0”)을 가질 수 있다.
도 2의 (b)를 참조하면, 프로그램 동작 시에 제1 로우 신호(WP1) 및 제2 로우 신호(WP2)로서 프로그램 전압(예를 들면, 고전압(HV), 약 5V 이상)을 인가하고, 워드라인 선택신호(WR)로서 프로그램 전압 보다 낮은 프로그램 억세스 전압(VDDIO, 예를 들면, 약 3V)을 인가하고, 노드(A)를 플로팅 상태(F)로 두고, 노드(B)로 프로그램 억세스 전압 보다 낮은 프로그램 허용 전압(VSS, 예를 들면, 약 0V)를 인가할 수 있다. 이 경우, 억세스 트랜지스터(AT)가 온되고, 메인 OTP 셀 트랜지스터(MC) 및 리던던트 OTP 셀 트랜지스터(RC) 각각의 게이트와 드레인 사이에 큰 전압 차가 발생할 수 있다. 이에 따라, 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각의 게이트 옥사이드가 파괴(breakdown)되고, 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각이 온-저항(Ron)을 가질 수 있다. 온-저항(Ron)은 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각의 파괴된 상태의 저항으로서 저저항일 수 있다. 온-저항(Ron)은 오프-저항(Roff) 보다 아주 작을 수 있다. 즉, 프로그램된 OTP 메모리 셀은 온-저항들(Ron)이 병렬로 연결된 구성을 가질 수 있다.
상술한 바와 같이, 프로그램된 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각은 한번의 프로그램 동작에 의해서 프로그램 데이터(예를 들면, “1”)를 가질 수 있다.
도 2의 (a) 및 (b)를 참조하여 OTP 메모리 셀의 리드 동작을 설명하면 다음과 같다.
리드 동작 시에 제1 로우 신호(WP1) 및 제2 로우 신호(WP2)로서 리드 전압(RV, RV는 고전압(HV) 및 프로그램 억세스 전압(VDDIO) 보다 낮고 프로그램 허용 전압(VSS) 보다 높은 전압, 예를 들면, 약 2V)을 인가하고, 워드라인 선택신호(WR)로서 리드 억세스 전압(VDD, VDD는 리드 전압(RV) 보다 낮고 프로그램 허용 전압(VSS) 보다 높은 전압, 예를 들면, 약 1.5V)을 인가하고, 노드(A)를 플로팅 상태(F)로 두고, 노드(B)로 프로그램 허용 전압과 동일한 리드 허용 전압(VSS, 예를 들면, 0V)를 인가할 수 있다. 이 경우, 억세스 트랜지스터(AT)가 온되고, 도 2의 (a)에 도시된 병렬 연결된 오프-저항들(Roff)을 통하여 노드(B)로 오프-전류(Icell_off)(오프-전류(Icell_off)는 실질적으로 거의 0일 수 있다)가 흐르고, 도 2의 (b)에 도시된 병렬 연결된 온-저항들(Ron)을 통하여 노드(B)로 온-전류(Icell_on1)가 흐를 수 있다. 오프-전류(Icell_off)가 온-전류(Icell_on) 보다 아주 작을 수 있다. 도시되지는 않았지만, 메인 OTP 셀 트랜지스터(MC) 및 리던던트 OTP 셀(RC)의 하나가 프로그램되지 않으면(또는, 결함이 있으면) 온-저항(Ron) 및 오프-저항(Roff)이 병렬로 연결될 때도 온-전류(Icell_on1)보다 작은 온-전류(Icell_on2)가 온-저항들(Ron)의 하나를 통하여 노드(B)로 흐를 수 있다. 오프-전류(Icell_off)는 온-전류(Icell_on1 및 Icell_on2) 보다 훨씬 작을 수 있다. 온-전류(Icell_on1) 및 온-전류(Icell_on2)은 합쳐서 Icell_on으로 언급될 수 있다. 도시되지는 않았지만, 오프-전류(Icell_off)를 감지하고 증폭하여 프로그램되지 않은 데이터(예를 들면, “0”)를 출력하고, 온-전류(Icell_on)을 감지하고 증폭하여 프로그램된 데이터(예를 들면, “1”)를 출력할 수 있다.
도 2의 (a) 및 (b)를 참조하여 상술한 프로그램 동작은 한번의 프로그램 동작을 수행함에 의해서 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC)를 동시에 프로그램할 수 있다.
다른 예로서, 프로그램 동작은 제1 프로그램 동작과 제2 프로그램 동작으로 나뉘어 순차적으로 수행될 수 있다.
도 3의 (a)는 본 개시에 따른 실시예의 프로그램되지 않은 OTP 메모리 셀의 모델링 구성을, 도 3의 (b)는 프로그램된 메인 OTP 셀을 가지는 OTP 메모리 셀의 모델링 구성을, 도 3의 (c)는 프로그램된 리던던트 OTP 셀을 가지는 OTP 메모리 셀의 모델링 구성을 나타내는 도면들이다.
도 3의 (a)를 참조하면, 상술한 도 2의 (a)와 동일한 구성을 가질 수 있다.
도 3의 (b)를 참조하면, 제1 프로그램 동작(즉, 메인 OTP 셀 프로그램 동작) 시에 제1 로우 신호(WP1)로서 프로그램 전압(HV)을 인가하고, 제2 로우 신호(WP2) 및 워드라인 선택신호(WR)로서 프로그램 억세스 전압(VDDIO)을 인가하고, 노드(A)를 플로팅 상태(F)로 두고, 노드(B)로 프로그램 허용 전압(VSS)을 인가할 수 있다. 이 경우, 억세스 트랜지스터(AT)가 온되고, 메인 OTP 셀 트랜지스터(MC)의 게이트와 드레인 사이에 큰 전압 차가 발생할 수 있다. 이에 따라, 메인 OTP 셀 트랜지스터(MC)의 게이트 옥사이드가 파괴되고, 메인 OTP 셀 트랜지스터(MC)이 온-저항(Ron)을 가지고, 리던던트 OTP 셀 트랜지스터(RC)이 오프-저항(Roff)를 가질 수 있다.
도 3의 (c)를 참조하면, 제1 프로그램 동작을 수행한 후 제2 프로그램 동작(즉, 리던던트 OTP 셀 프로그램 동작) 시에 제2 로우 신호(WP2)로서 프로그램 전압(HV)을 인가하고, 워드라인 선택신호(WR)로서 프로그램 억세스 전압(VDDIO)을 인가하고, 제1 로우 신호(WP1) 및 노드(A)를 플로팅 상태(F)로 두고, 노드(B)로 프로그램 허용 전압(VSS)을 인가할 수 있다. 이 경우, 억세스 트랜지스터(AT)가 온되고, 리던던트 OTP 셀 트랜지스터(RC)의 게이트와 드레인 사이에 큰 전압 차가 발생할 수 있다. 이에 따라, 리던던트 OTP 셀 트랜지스터(RC)의 게이트 옥사이드가 파괴되고, 리던던트 OTP 셀 트랜지스터(RC)이 온-저항(Ron)을 가질 수 있다.
상술한 바와 같이, 제1 프로그램 동작과 제2 프로그램 동작을 순차적으로 수행함에 의해서, 즉, 두번의 프로그램 동작을 수행함에 의해서 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각이 프로그램 데이터(예를 들면, “1”)를 가지도록 프로그램될 수 있다.
도 3의 (a)에 도시된 프로그램되지 않은 OTP 메모리 셀의 리드 동작 및 3의 (c)에 도시된 프로그램된 OTP 메모리 셀의 리드 동작은 도 2의 (a) 및 (b)를 참조하여 상술된 리드 동작을 참고로 하면 쉽게 이해될 것이다.
상술한 본 개시에 따른 실시예의 OTP 메모리 셀은 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC)이 분리되어 구성되지 않고 직렬로 연결되어 구성되기 때문에 메인 OTP 셀 트랜지스터(MC)와 리던던트 OTP 셀 트랜지스터(RC) 각각을 위한 억세스 트랜지스터를 별도로 구비할 필요가 없다. 이에 따라, OTP 메모리 셀의 구성이 단순화되고 제어가 용이할 수 있다.
도 4는 본 개시에 따른 실시예의 OTP 메모리의 구성을 나타내는 블록도로서, OTP 메모리(100)는 로우 디코더(10), 로우 라인 드라이버(12), 제어부(14), OTP 메모리 셀 어레이(16), 입출력 게이팅부(18), 컬럼 디코더(20), 및 라이트 및 리드 회로부(22)를 포함할 수 있다. 로우 라인 드라이버(12)는 제1 로우 라인 드라이버(12-2), 제2 로우 라인 드라이버(12-4), 및 선택 라인 드라이버(12-6)를 포함할 수 있다.
도 4에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
로우 디코더(10)는 로우 어드레스(RA)를 디코딩하여 m개의 워드라인 선택신호들(wl)을 발생할 수 있다.
제1 로우 라인 드라이버(12-2)는 프로그램 명령 신호(pgm) 또는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 제1 로우 라인들(WP11 ~ WPm1)을 구동할 수 있다. 제1 로우 라인 드라이버(12-2)는 프로그램 명령 신호(pgm) 및 워드라인 선택신호들(wl)에 응답하여 선택되는 적어도 하나의 제1 로우 라인으로 프로그램 전압(HV)을 발생하고, 선택되지 않은 제1 로우 라인들로 프로그램 억세스 전압(VDDIO) 보다 낮은 프로그램 논-억세스 전압(예를 들면, VDD)을 발생할 수 있다. 제1 로우 라인 드라이버(12-2)는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 제1 로우 라인으로 리드 전압(RV)을 발생하고, 선택되지 않은 제1 로우 라인들로 리드 논-억세스 전압(예를 들면, VSS)을 발생할 수 있다.
제2 로우 라인 드라이버(12-4)는 프로그램 명령 신호(pgm) 또는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 제2 로우 라인들(WP12 ~ WPm2)을 구동할 수 있다. 제2 로우 라인 드라이버(12-4)는 프로그램 명령 신호(pgm) 및 워드라인 선택신호들(wl)에 응답하여 선택되는 적어도 하나의 제2 로우 라인으로 프로그램 전압(HV)을 발생하고, 선택되지 않은 제2 로우 라인들로 프로그램 논-억세스 전압(예를 들면, VDD)을 발생할 수 있다. 제2 로우 라인 드라이버(12-4)는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 제2 로우 라인으로 리드 전압(RV)을 발생하고, 선택되지 않은 제2 로우 라인들로 리드 전압(RV) 보다 낮은 리드 논-억세스 전압(예를 들면, VSS)을 발생할 수 있다.
선택 라인 드라이버(12-6)는 프로그램 명령 신호(pgm) 또는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 선택 라인들(WR1 ~ WRm)을 구동할 수 있다. 선택 라인 드라이버(12-6)는 프로그램 명령 신호(pgm) 및 워드라인 선택신호(wl)에 응답하여 선택된 적어도 하나의 선택 라인으로 프로그램 억세스 전압(VDDIO)을 발생하고, 선택되지 않은 선택 라인들로 프로그램 논-억세스 전압(예를 들면, VSS)을 발생할 수 있다. 선택 라인 드라이버(12-6)는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 선택 라인으로 리드 억세스 전압(VDD)을 발생하고, 선택되지 않은 선택 라인들로 리드 논-억세스 전압(예를 들면, VSS)을 발생할 수 있다.
제어부(14)는 외부로부터 인가되는 어드레스(ADD)를 수신하여 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 발생할 수 있다. 또한, 제어부(14)는 외부로부터 인가되는 프로그램 명령(PGM) 및 리드 명령(RD)을 수신하여 프로그램 명령 신호(pgm) 및 리드 명령 신호(rd)를 발생할 수 있다.
OTP 메모리 셀 어레이(16)는 n개의 OTP 메모리 블록들(BLK1 ~ BLKn)을 포함하고, n개의 OTP 메모리 블록들(BLK1 ~ BLKn) 각각은 m개의 제1 로우 라인들(WP11 ~ WPm1), m개의 제2 로우 라인들(WP12 ~ WPm2), 및 m개의 선택 라인들(WR1 ~ WRm)과 k개의 비트 라인들((BL11~ BL1k), (BL21~BL2k), …, 또는 (BLn1~BLnk)) 사이에 연결된 OTP 메모리 셀들((OC111 ~ OC1mk), (OC211 ~ OC2mk)(미도시), …, 또는 (OCn11 ~ OCnmk)(미도시))을 포함할 수 있다. OTP 메모리 셀들 각각은 도 1 내지 도 3을 참조하여 상술한 구성 및 동작을 수행할 수 있다.
입출력 게이팅부(18)는 프로그램 명령 신호(pgm) 및 k비트 입력 데이터(din)에 응답하여 n개의 컬럼 선택신호들(csl)에 의해서 선택된 k개의 비트라인들로 k비트 입력 데이터(din)에 기초하여 프로그램 허용 전압을 인가하거나, 선택되지 않은 비트라인들로 프로그램 금지 전압을 인가할 수 있다. 입출력 게이팅부(18)는 리드 명령 신호(rd)에 응답하여 컬럼 선택신호들(csl)에 의해서 선택된 k개의 비트라인들을 통하여 출력되는 k개의 전류들(IC)을 전송할 수 있다. 이 경우, 선택된 k개의 비트라인들로 리드 허용 전압이 인가될 수 있다. 예를 들면, 프로그램 허용 전압 및 리드 허용 전압 각각은 VSS일 수 있고, 프로그램 금지 전압은 VDDIO일 수 있다.
컬럼 디코더(20)는 컬럼 어드레스(CA)를 디코딩하여 n개의 컬럼 선택신호들(csl)을 발생할 수 있다. 본 개시에 따른 실시예에 따르면, n개의 컬럼 선택신호들(csl)에 의해서 n개의 메모리 블록들(BLK1 ~ BLKn) 각각의 k개의 비트라인들((BL11 ~ BL1k), (BL21 ~ BL2k), …, 또는 (BLn1 ~ BLnk))이 선택될 수 있다.
라이트 및 리드 회로부(22)는 프로그램 명령 신호(pgm)에 응답하여 외부로부터 인가되는 k비트 입력 데이터(DIN)를 수신하고 입출력 게이팅부(18)로 k비트 입력 데이터(din)를 출력하고, 리드 명령 신호(rd)에 응답하여 입출력 게이팅부(18)로부터 출력되는 k개의 전류들(IC)를 수신하고 증폭하여 외부로 k비트 출력 데이터(DOUT)를 출력할 수 있다.
도 5는 본 개시에 따른 실시예의 OTP 메모리의 입출력 게이팅부의 구성을 나타내는 도면으로, 입출력 게이팅부(18)는 n개의 입출력 게이팅 회로들(BLC1 ~ BLCn)을 포함할 수 있다.
도 5를 참조하면, n개의 입출력 게이팅 회로들(BLC1 ~ BLCn) 각각은 프로그램 게이팅 회로(18-1) 및 리드 게이팅 회로(18-2)를 포함할 수 있다. 프로그램 게이팅 회로(18-1)는 프로그램 게이트(PSG), 제1 논리 게이트(G1), 제2 논리 게이트(G2), 및 제1 및 제2 NMOS트랜지스터들(N1, N2)를 포함할 수 있다. 리드 게이팅 회로(18-2)는 리드 게이트(RSG) 및 제3 논리 게이트(G3)를 포함할 수 있다. 프로그램 게이트(PSG)는 k개의 제3 NMOS트랜지스터들(N31 ~ N3k)을 포함할 수 있다. 리드 게이트(RSG)는 k개의 제4 NMOS트랜지스터들(N41 ~ N4k)을 포함할 수 있다.
도 5에 도시된 구성들 각각의 기능을 설명하면 다음과 같다.
제1 논리 게이트(G1)는 프로그램 명령 신호(pgm)와 해당 컬럼 선택신호(csl1, csl2, …, 또는 csln)를 조합(예를 들면, 논리곱)하여 제1 제어신호(c1)를 발생할 수 있다.
제1 NMOS트랜지스터(N1)는 제1 제어신호(c1)에 응답하여 온되어 제1 노드(n1)로 프로그램 허용 전압(VSS)을 전송할 수 있다.
제2 논리 게이트(G2)는 프로그램 명령 신호(pgm)와 해당 반전 컬럼 선택신호(csl1b, csl2b, …, 또는 cslnb)를 조합하여 제2 제어신호(c2)를 발생할 수 있다. 해당 반전 컬럼 선택신호(csl1b, csl2b, …, 또는 cslnb)는 해당 컬럼 선택신호(csl1, csl2, …, 또는 csln)를 반전한 신호일 수 있다.
제2 NMOS트랜지스터(N2)는 제2 제어신호(c2)에 응답하여 온되어 프로그램 금지 전압(VDDIO)을 해당 k개의 비트라인들((BL11 ~ BL1k), (BL21 ~ BL2k), …, 또는 (BLn1 ~ BLnk))로 전송할 수 있다.
k개의 제3 NMOS트랜지스터들(N31 ~ N3k) 각각은 해당 k개의 비트라인들((BL11 ~ BL1k), (BL21 ~ BL2k), …, 또는 (BLn1 ~ BLnk)) 각각과 제1 노드(n1) 사이에 연결되고 k비트 입력 데이터(din1 ~ dink)에 응답하여 온될 수 있다. k개의 제3 NMOS트랜지스터들(N31 ~ N3k)이 온되면 프로그램 허용 전압(VSS)이 해당 k개의 비트라인들((BL11 ~ BL1k), (BL21 ~ BL2k), …, 또는 (BLn1 ~ BLnk))로 전송될 수 있다.
프로그램 동작 시에 n개의 입출력 게이팅 회로들(BLC1 ~ BLCn) 중 하나의 프로그램 게이팅 회로(18-1)는 k비트 입력 데이터(din1 ~ dink)와 제1 제어신호(c1)에 응답하여 k개의 제3 트랜지스터들(N31 ~ N3k)을 통하여 프로그램 허용 전압(VSS)을 전송하거나, 전송하지 않을 수 있다. 만일, 프로그램 허용 전압(VSS)이 전송되면 해당 OTP 메모리 셀에 대한 프로그램 동작이 수행되고, 반면에, 프로그램 허용 전압(VSS)이 전송되지 않으면 해당 OTP 메모리 셀에 대한 프로그램 동작이 수행되지 않을 수 있다. 또한, 다른 OTP 메모리 블록에 대한 프로그램 동작이 수행될 때 프로그램 동작이 수행되지 않는 OTP 메모리 블록들에 대응하는 (n-1)개의 비트라인 제어회로들 각각의 프로그램 비트라인 제어회로(18-1)는 제2 제어신호(c2)에 응답하여 해당 k개의 비트라인들((BL11 ~ BL1k), (BL21 ~ BL2k), …, 또는 (BLn1 ~ BLnk))로 프로그램 금지 전압(VDDIO)을 인가할 수 있다.
제3 논리 게이트(G3)는 리드 명령 신호(rd)와 해당 컬럼 선택신호(csl1, csl2, …, 또는 csln)를 조합(예를 들면, 논리곱)하여 제3 제어신호(c3)를 발생할 수 있다.
k개의 제4 NMOS트랜지스터들(N41 ~ N4k) 각각은 제3 제어신호(c3)에 응답하여 온되고 해당 k개의 비트라인들((BL11 ~ BL1k), (BL21 ~ BL2k), …, 또는 (BLn1 ~ BLnk))을 통하여 흐르는 k개의 전류들(IC1 ~ ICk)을 전송할 수 있다.
리드 동작 시에 n개의 입출력 게이팅 회로들(BLC1 ~ BLCn) 각각의 리드 게이팅 회로(18-2)는 제3 제어신호(c3)에 응답하여 해당 k개의 비트라인들((BL11 ~ BL1k), (BL21 ~ BL2k), …, 또는 (BLn1 ~ BLnk))을 통하여 흐르는 k개의 전류들(IC1 ~ ICk)을 전송할 수 있다.
도시하지는 않았지만, 리드 동작 시에 해당 k개의 비트라인들((BL11 ~ BL1k), (BL21 ~ BL2k), …, 또는 (BLn1 ~ BLnk))로 리드 허용 전압(예를 들면, VSS)이 인가될 수 있다. 리드 동작 시에 n개의 입출력 게이팅 회로들(BLC1 ~ BLCn) 중 하나의 리드 게이팅 회로(18-2)는 k개의 제4 NMOS트랜지스터들(N41 ~ N4k)을 통하여 흐르는 k개의 전류들(IC1 ~ ICk)을 발생할 수 있다. 또한, 라이트 및 리드 회로부(22)의 센스 증폭기(미도시)는 k개의 전류들(IC1 ~ ICk)을 감지하고 증폭하여 k비트 출력 데이터(DOUT)를 발생할 수 있다.
도 6은 본 개시에 따른 실시예의 OTP 메모리의 프로그램 동작을 설명하기 위한 동작 타이밍도이다.
도 4 내지 도 6을 참조하여 OTP 메모리의 프로그램 동작을 설명하면 다음과 같다.
제1 로우 라인 드라이버(12-2)는 제1 로우 라인(WP11)으로 프로그램 전압(HV)을 인가하고, 선택되지 않은 제1 로우 라인들(WP21 ~ WPm1)로 프로그램 논-억세스 전압(VDD)을 인가할 수 있다. 제2 로우 라인 드라이버(12-4)는 제2 로우 라인(WP12)으로 프로그램 전압(HV)을 인가하고, 선택되지 않은 제2 로우 라인들(WP22 ~ WPm2)로 프로그램 논-억세스 전압(VDD)을 인가할 수 있다. 선택라인 드라이버(12-6)는 선택 라인(WR1)으로 프로그램 억세스 전압(VDDIO)을 인가하고, 선택되지 않은 선택 라인들(WR2 ~ WRm)로 프로그램 논-억세스 전압(VSS)을 인가할 수 있다. 이 경우, OTP 메모리 셀 어레이(16)의 제1 로우 라인(WP11), 제2 로우 라인(WP12), 및 선택 라인(WR1)에 연결된 OTP 메모리 셀들(OC111, …, OC11k, …)이 선택될 수 있다.
입출력 게이팅 회로(BLC1)의 제1 논리 게이트(G1)는 프로그램 명령 신호(pgm) 및 컬럼 선택신호(csl1)에 응답하여 “하이”레벨의 제1 제어신호(c1)를 발생할 수 있다. 입출력 게이팅 회로(BLC1)의 제1 NMOS트랜지스터(N1)가 온되어 제1 노드(n1)로 프로그램 허용 전압(VSS)를 전송할 수 있다. 입출력 게이팅 회로들(BLC2 ~ BLCn)의 제2 논리 게이트들(G2)는 “하이”레벨의 제2 제어신호(c2)를 발생할 수 있다. 입출력 게이팅 회로들(BLC2 ~ BLCn)의 제2 NMOS트랜지스터들(N2)이 온되어 제2 노드들(n2)로 프로그램 금지 전압(VDDIO)을 전송할 수 있다. 이에 따라, 선택된 비트라인들(BL11 ~ BL1k)로 프로그램 허용 전압(VSS)이 인가되고, 선택되지 않은 비트라인들(BL21~ BL1k, …, BLn1 ~ BLnk)로 프로그램 금지 전압(VDDIO)이 인가될 수 있다.
이 경우, k비트 입력 데이터(din1 ~ dink)가 “110…01”이면, 제3 NMOS트랜지스터들(N31 ~ N3k) 중 3개의 제3 NMOS트랜지스터들(N31, N32, N3k)이 온되어 OTP 메모리 셀들(OC111, OC112(미도시), OC11k)이 프로그램되고, 나머지 OTP 메모리 셀들은 프로그램되지 않을 수 있다.
도 7은 본 개시에 따른 실시예의 OTP 메모리의 리드 동작을 설명하기 위한 동작 타이밍도이다.
도 4, 도 5 및 도 7을 참조하여 OTP 메모리의 리드 동작을 설명하면 다음과 같다.
제1 로우 라인 드라이버(12-2)는 제1 로우 라인(WP11)으로 리드 전압(RV)을 인가하고, 선택되지 않은 제1 로우 라인들(WP21 ~ WPm1)로 리드 논-억세스 전압(VSS)을 인가할 수 있다. 제2 로우 라인 드라이버(12-4)는 제2 로우 라인(WP12)으로 리드 전압(RV)을 인가하고, 선택되지 않은 제2 로우 라인들(WP22 ~ WPm2)로 리드 논-억세스 전압(VSS)을 인가할 수 있다. 선택라인 드라이버(12-6)는 선택 라인(WR1)으로 리드 억세스 전압(VDD)을 인가하고, 선택되지 않은 선택 라인들(WR2 ~ WRm)로 리드 논-억세스 전압(VSS)을 인가할 수 있다. 이 경우, OTP 메모리 셀 어레이(16)의 제1 로우 라인(WP11), 제2 로우 라인(WP12), 및 선택 라인(WR1)에 연결된 OTP 메모리 셀들(OC111, …, OC11k, …)이 선택될 수 있다.
입출력 게이팅 회로(BLC1)의 제3 제어신호(c3)가 “하이”레벨이면 제4 NMOS트랜지스터들(N41 ~ N4k)가 온될 수 있다. 이에 따라, 선택된 OTP 메모리 셀들(OC111, OC112(미도시), …, OC11k)로부터 k개의 비트라인들(BL11 ~ BL1k) 및 제4 NMOS트랜지스터들(N41 ~ N4k)을 통하여 k개의 전류들(IC1 ~ ICk)이 흐를 수 있다. 예를 들어, 선택된 OTP 메모리 셀들(OC11, OC112(미도시), …, OC1k)에 프로그램된 k비트 데이터가 “110…01”이면, 선택된 OTP 메모리 셀들(OC11, OC112(미도시), …, OC1k) 중 3개의 프로그램된 OTP 메모리 셀들(OC11, OC12(미도시), OC1k)로부터 흐르는 3개의 전류들(IC1, IC2, ICk)이 나머지 프로그램되지 않은 OTP 메모리 셀들로부터 흐르는 전류들 보다 클 수 있다. 도시되지는 않았지만, k개의 전류들(IC1 ~ ICk)이 라이트 및 리드 회로부(22)의 센스 증폭기에 의해서 감지되고 증폭되어 k비트 출력 데이터(DOUT)를 발생할 수 있다.
도 8은 본 개시에 따른 실시예의 OTP 메모리의 구성을 나타내는 블록도로서, OTP 메모리(200)는 도 4에 도시된 OTP 메모리(100)의 로우 라인 드라이버(12), 제어부(14), 입출력 게이팅부(18), 및 라이트 및 리드 회로부(22)를 로우 라인 드라이버(12'), 제어부(14'), 입출력 게이팅부(18'), 및 라이트 및 리드 회로부(22)로 대체하여 구성될 수 있다. 로우 라인 드라이버(12')는 제1 로우 라인 드라이버(12-2'), 제2 로우 라인 드라이버(12-4'), 및 선택 라인 드라이버(12-6')를 포함할 수 있다.
도 8에 도시된 블록들 중 대체되는 블록들의 각각의 기능에 대해서 설명하면 다음과 같다.
제1 로우 라인 드라이버(12-2')는 제1 프로그램 명령 신호(pgm1), 제2 프로그램 명령 신호(pgm2), 또는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 제1 로우 라인들(WP11 ~ WPm1)을 구동할 수 있다. 제1 로우 라인 드라이버(12-2')는 제1 프로그램 명령 신호(pgm1) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 제1 로우 라인으로 프로그램 전압(HV)을 발생하고, 제2 프로그램 명령 신호(pgm2) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 제1 로우 라인을 플로팅 상태로 만들고, 선택되지 않은 제1 로우 라인들로 프로그램 논-억세스 전압(VDD)을 발생할 수 있다. 제1 로우 라인 드라이버(12-2')는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 제1 로우 라인으로 리드 전압(RV)을 발생하고, 선택되지 않은 제1 로우 라인들로 리드 논-억세스 전압(VSS)을 발생할 수 있다.
제2 로우 라인 드라이버(12-4')는 제1 프로그램 명령 신호(pgm1), 제2 프로그램 명령 신호(pgm2), 또는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 제2 로우 라인들(WP12 ~ WPm2)을 구동할 수 있다. 제2 로우 라인 드라이버(12-4')는 제1 프로그램 명령 신호(pgm1) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 제2 로우 라인으로 프로그램 억세스 전압(VDDIO)을 발생하고, 선택되지 않은 제2 로우 라인들로 프로그램 논-억세스 전압(VDD)을 발생하고, 제2 프로그램 명령 신호(pgm2) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 제2 로우 라인으로 프로그램 전압(HV)을 발생하고, 선택되지 않은 제2 로우 라인들로 프로그램 논-억세스 전압(VDD)을 발생할 수 있다. 제2 로우 라인 드라이버(12-4')는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 제2 로우 라인으로 리드 전압(RV)을 발생하고, 선택되지 않은 제2 로우 라인들로 리드 논-억세스 전압(VSS)를 발생할 수 있다.
선택 라인 드라이버(12-6')는 제1 프로그램 명령 신호(pgm1), 제2 프로그램 명령 신호(pgm2), 또는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 선택 라인들(WR1 ~ WRm)을 구동할 수 있다. 선택 라인 드라이버(12-6')는 제1 프로그램 명령 신호(pgm1) 또는 제2 프로그램 명령 신호(pgm2) 및 워드라인 선택신호(wl)에 응답하여 선택된 적어도 하나의 선택 라인으로 프로그램 억세스 전압(VDDIO)을 발생하고, 선택되지 않은 선택 라인들로 프로그램 논-억세스 전압(VSS)을 발생할 수 있다. 선택 라인 드라이버(12-6')는 리드 명령 신호(rd) 및 워드라인 선택신호들(wl)에 응답하여 선택된 적어도 하나의 선택 라인으로 리드 억세스 전압(VDD)을 발생하고, 선택되지 않은 선택 라인들로 리드 논-억세스 전압(VSS)을 발생할 수 있다.
제어부(14')는 외부로부터 인가되는 어드레스(ADD)를 수신하여 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 발생할 수 있다. 또한, 제어부(14')는 외부로부터 인가되는 프로그램 명령(PGM)을 수신하여 제1 프로그램 명령 신호(pgm1) 및 제2 프로그램 명령 신호(pgm2)를 순차적으로 발생하고, 리드 명령(RD)을 수신하여 리드 명령 신호(rd)를 발생할 수 있다. 도시된 것과 달리, 제어부(14')는 외부로부터 인가되는 제1 프로그램 명령(PGM1) 및 제2 프로그램 명령(PGM2)를 수신하여 제1 프로그램 명령 신호(pgm1) 및 제2 프로그램 명령 신호(pgm2)를 각각 발생할 수 있다.
입출력 게이팅부(18')는 제1 프로그램 명령 신호(pgm1) 또는 제2 프로그램 명령 신호(pgm2) 및 k비트 입력 데이터(din)에 응답하여 n개의 컬럼 선택신호들(csl)에 의해서 선택된 k개의 비트라인들로 k비트 입력 데이터(din)에 기초하여 프로그램 허용 전압(VSS)을 인가하거나, 선택되지 않은 비트라인들로 프로그램 금지 전압(VDDIO)을 인가할 수 있다. 입출력 게이팅부(18')는 리드 명령 신호(rd)에 응답하여 컬럼 선택신호들(csl)에 의해서 선택된 k개의 비트라인들을 통하여 흐르는 전류(IC)를 전송할 수 있다. 이 경우, 선택된 k개의 비트라인들로 리드 허용 전압이 인가될 수 있다. 예를 들면, 프로그램 허용 전압 및 리드 허용 전압 각각은 VSS일 수 있고, 프로그램 금지 전압은 VDDIO일 수 있다.
라이트 및 리드 회로부(22')는 제1 프로그램 명령 신호(pgm1) 또는 제2 프로그램 명령 신호(pgm2)에 응답하여 외부로부터 인가되는 k비트 입력 데이터(DIN)를 수신하고 입출력 게이팅부(18')로 k비트 입력 데이터(din)를 출력하고, 리드 명령 신호(rd)에 응답하여 입출력 게이팅부(18')로부터 출력되는 k개의 전류들(IC1 ~ ICk)를 감지하고 증폭하여 외부로 k비트 출력 데이터(DOUT)를 출력할 수 있다.
도 9는 본 개시에 따른 실시예의 OTP 메모리의 입출력 게이팅부의 구성을 나타내는 도면으로, 입출력 게이팅부(18')는 n개의 입출력 게이팅 회로들(BLC1' ~ BLCn')을 포함할 수 있다. 도 5에 도시된 n개의 입출력 게이팅 회로들(BLC1' ~ BLCn')과 달리, n개의 입출력 게이팅 회로들(BLC1' ~ BLCn') 각각의 프로그램 게이팅 회로(18-1')는 제1 논리 게이트(G1) 및 제2 논리 게이트(G2)를 제1 논리 게이트(G1') 및 제2 논리 게이트(G2')로 대체하여 구성될 수 있다.
도 9에 도시된 대체되는 블록들 각각의 기능을 설명하면 다음과 같다.
제1 논리 게이트(G1')는 제1 프로그램 명령 신호(pgm1) 또는 제2 프로그램 명령 신호(pgm2)와 해당 컬럼 선택신호(csl1, csl2, …, 또는 csln)를 조합(예를 들면, 논리곱)하여 제1 제어신호(c1)를 발생할 수 있다.
제2 논리 게이트(G2)는 제1 프로그램 명령 신호(pgm1) 또는 제2 프로그램 명령 신호(pgm2)와 해당 반전 컬럼 선택신호(csl1b, csl2b, …, 또는 cslnb)를 조합하여 제2 제어신호(c2)를 발생할 수 있다.
도 10은 본 개시에 따른 실시예의 OTP 메모리의 프로그램 동작을 설명하기 위한 동작 타이밍도이다.
제1 프로그램 동작 시(즉, 제1 기간(T1) 동안), 제1 로우 라인 드라이버(12-2')는 제1 로우 라인(WP11)으로 프로그램 전압(HV)을 인가하고, 선택되지 않은 제1 로우 라인들(WP21 ~ WPm1)로 프로그램 논-억세스 전압(VDD)을 인가할 수 있다. 제2 로우 라인 드라이버(12-4)는 제2 로우 라인(WP12)으로 프로그램 억세스 전압(VDDIO)을 인가하고, 선택되지 않은 제2 로우 라인들(WP22 ~ WPm2)로 프로그램 논-억세스 전압(VDD)을 인가할 수 있다. 선택라인 드라이버(12-6)는 선택 라인(WR1)으로 프로그램 억세스 전압(VDDIO)을 인가하고, 선택되지 않은 선택 라인들(WR2 ~ WRm)로 프로그램 논-억세스 전압(VSS)을 인가할 수 있다. 이 경우, OTP 메모리 셀 어레이(16)의 제1 로우 라인(WP11), 제2 로우 라인(WP12), 및 선택 라인(WR1)에 연결된 OTP 메모리 셀들(OC11, …, OC1k, …)이 선택될 수 있다.
입출력 게이팅 회로(BLC1')의 제1 논리 게이트(G1')는 제1 프로그램 명령 신호(pgm1) 및 컬럼 선택신호(csl1)에 응답하여 “하이”레벨의 제1 제어신호(c1)를 발생할 수 있다. 입출력 게이팅 회로(BLC1')의 제1 NMOS트랜지스터(N1)가 온되어 제1 노드(n1)로 프로그램 허용 전압(VSS)를 전송할 수 있다. 입출력 게이팅 회로들(BLC2' ~ BLCn')의 제2 논리 게이트들(G2')은 “하이”레벨의 제2 제어신호(c2)를 발생할 수 있다. 입출력 게이팅 회로들(BLC2' ~ BLCn')의 제2 NMOS트랜지스터들(N2)이 온되어 제2 노드들(n2)로 프로그램 금지 전압(VDDIO)을 전송할 수 있다. 이에 따라, 선택된 비트라인들(BL11 ~ BL1k)로 프로그램 허용 전압(VSS)이 인가되고, 선택되지 않은 비트라인들(BL21~ BL1k, …, BLn1 ~ BLnk)로 프로그램 금지 전압(VDDIO)이 인가될 수 있다.
이 경우, k비트 입력 데이터(din1 ~ dink)가 “110…01”이면, 제3 NMOS트랜지스터들(N31 ~ N3k) 중 3개의 제3 NMOS트랜지스터들(N31, N32, N3k)이 온되어 OTP 메모리 셀들(OC11, OC12(미도시), OC1k)의 메인 OTP 셀 트랜지스터들(MC)이 프로그램되고, 나머지 OTP 메모리 셀들의 메인 OTP 셀 트랜지스터들(MC)은 프로그램되지 않을 수 있다. 또한, OTP 메모리 셀들(OC11 ~ OC1k)의 리던던트 OTP 셀 트랜지스터들(RC)은 프로그램되지 않을 수 있다.
제2 프로그램 동작 시(즉, 제2 기간(T2) 동안), 제1 로우 라인 드라이버(12-2')는 제1 로우 라인(WP11)을 플로팅 상태로 만들고, 선택되지 않은 제1 로우 라인들(WP21 ~ WPm1)로 프로그램 논-억세스 전압(VDD)을 인가할 수 있다. 제2 로우 라인 드라이버(12-4')는 제2 로우 라인(WP12)으로 프로그램 전압(HV)을 인가하고, 선택되지 않은 제2 로우 라인들(WP22 ~ WPm2)로 프로그램 논-억세스 전압(VDD)을 인가할 수 있다. 선택라인 드라이버(12-6)는 선택 라인(WR1)으로 프로그램 억세스 전압(VDDIO)을 인가하고, 선택되지 않은 선택 라인들(WR2 ~ WRm)로 프로그램 논-억세스 전압(VSS)을 인가할 수 있다. 이 경우, OTP 메모리 셀 어레이(16)의 제1 로우 라인(WP11), 제2 로우 라인(WP12), 및 선택 라인(WR1)에 연결된 OTP 메모리 셀들(OC11, …, OC1k, …)이 선택될 수 있다.
입출력 게이팅 회로(BLC1')의 제1 논리 게이트(G1')는 제2 프로그램 명령 신호(pgm2) 및 컬럼 선택신호(csl1)에 응답하여 “하이”레벨의 제1 제어신호(c1)를 발생할 수 있다. 입출력 게이팅 회로(BLC1')의 제1 NMOS트랜지스터(N1)가 온되어 제1 노드(n1)로 프로그램 허용 전압(VSS)를 전송할 수 있다. 입출력 게이팅 회로들(BLC2' ~ BLCn')의 제2 논리 게이트들(G2')은 “하이”레벨의 제2 제어신호(c2)를 발생할 수 있다. 입출력 게이팅 회로들(BLC2' ~ BLCn')의 제2 NMOS트랜지스터들(N2)이 온되어 제2 노드들(n2)로 프로그램 금지 전압(VDDIO)을 전송할 수 있다. 이에 따라, 선택된 비트라인들(BL11 ~ BL1k)로 프로그램 허용 전압(VSS)이 인가되고, 선택되지 않은 비트라인들(BL21~ BL1k, …, BLn1 ~ BLnk)로 프로그램 금지 전압(VDDIO)이 인가될 수 있다.
이 경우, k비트 입력 데이터(din1 ~ dink)가 “110…01”이면, 제3 NMOS트랜지스터들(N31 ~ N3k) 중 3개의 제3 NMOS트랜지스터들(N31, N32, N3k)이 온되어 OTP 메모리 셀들(OC11, OC12(미도시), OC1k)의 리던던트 OTP 셀 트랜지스터들(RC)이 프로그램되고, 나머지 OTP 메모리 셀들의 리던던트 OTP 셀 트랜지스터들(RC)은 프로그램되지 않을 수 있다.
상술한 바와 같이 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 선택된 OTP 메모리 셀들의 메인 OTP 셀 트랜지스터들(MC)와 리던던트 OTP 셀 트랜지스터들(RC)을 순차적으로 프로그램할 수 있다.
이 경우, 선택된 OTP 메모리 셀들에 대한 리드 동작은 도 7을 참조하여 설명한 바와 동일하게 수행될 수 있다.
상술한 실시예들의 OTP 메모리(100 또는 200)는 프로그램 동작(또는 제1 프로그램 동작 및 제2 프로그램 동작) 및 리드 동작 시에 k비트 입력 데이터(DIN)를 수신하여 k비트 출력 데이터(DOUT)를 발생하도록 구성되어 있으나, 도시된 것과 달리, 적어도 1비트 입력 데이터(DIN)를 수신하여 적어도 1비트 출력 데이터(DOUT)를 발생하도록 구성될 수 있다.
상술한 실시예들의 OTP 메모리(100 또는 200)는 OTP 메모리 셀 어레이(16)의 OTP 메모리 셀들의 구성이 단순화되기 때문에 칩 면적이 줄어들 수 있다. 또한, OTP 메모리 셀 어레이(16)의 메인 OTP 셀 트랜지스터들(MC)과 리던던트 OTP 셀 트랜지스터들(RC)을 분리하여 제어하지 않아도 되기 때문에(동일 워드라인 선택신호(wl)에 의해서 제어되기 때문에) 제어가 용이하고 로우 드라이버(12 또는 12')의 구성이 단순화되어 칩 면적이 추가적으로 줄어들 수 있다.
도 11은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도로서, 메모리 시스템(1000)은 제어부(300) 및 OTP 메모리(400)를 포함할 수 있다.
도 11에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제어부(300)는 프로그램 명령(PGM), 리드 명령(RD), 어드레스(ADD), 및 입력 데이터(DIN)를 전송하고, 출력 데이터(DOUT)를 수신할 수 있다. 제어부(300)는 프로그램 명령(PGM)과 함께 어드레스(ADD) 및 입력 데이터(DIN)를 전송하고, 리드 명령(RD)과 함께 어드레스(ADD)를 전송하고, 출력 데이터(DOUT)를 수신할 수 있다.
OTP 메모리(400)는 프로그램 명령(PGM), 리드 명령(RD), 어드레스(ADD), 및 입력 데이터(DIN)를 수신하고, 출력 데이터(DOUT)를 발생할 수 있다. OTP 메모리(400)는 프로그램 명령(PGM)과 함께 어드레스(ADD) 및 입력 데이터(DIN)를 수신하여 프로그램 동작을 수행하고, 리드 명령(RD)과 함께 어드레스(ADD)를 수신하여 리드 동작을 수행할 수 있다. OTP 메모리(400)는 도 1 및 도 10을 참조하여 상술한 OTP 메모리일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1: OTP 메모리 셀 100, 200, 400: OTP 메모리
10: 로우 디코더 12, 12': 로우 드라이버
12-2, 12-2': 제1 로우 라인 드라이버
12-4, 12-4': 제2 로우 라인 드라이버
12-6, 12-6': 선택 라인 드라이버
14, 14': 제어부 16: OTP 메모리 셀 어레이
18, 18': 입출력 게이팅부 20: 컬럼 디코더
22, 22': 라이트 및 리드 회로부
18-1, 18-1': 프로그램 게이팅 회로
18-2: 리드 게이팅 회로 1000: 메모리 시스템
300: 제어부

Claims (10)

  1. 플로팅 상태의 제1 노드와 제2 노드 사이에 직렬 연결된 메인 원-타임 프로그램가능한(one-time programmable: OTP) 셀 트랜지스터, 리던던트 OTP 셀 트랜지스터, 및 억세스 트랜지스터를 포함하고,
    프로그램 동작 시에 상기 메인 OTP 셀 트랜지스터, 및 상기 리던던트 OTP 셀 트랜지스터의 게이트들로 프로그램 전압이 인가되고, 상기 억세스 트랜지스터의 게이트로 프로그램 억세스 전압이 인가되고, 상기 제1 노드가 상기 플로팅 상태에 유지되고, 상기 제2 노드로 프로그램 허용 전압이 인가되고,
    상기 프로그램 억세스 전압이 상기 프로그램 전압 보다 낮고, 상기 프로그램 허용전압이 상기 프로그램 억세스 전압 보다 낮은 OTP 메모리 셀.
  2. 제1 항에 있어서, 리드 동작 시에 상기 메인 OTP 셀 트랜지스터와 상기 리던던트 OTP 셀 트랜지스터의 상기 게이트들로 리드 전압이 인가되고, 상기 억세스 트랜지스터의 상기 게이트로 리드 억세스 전압이 인가되고, 상기 제1 노드가 상기 플로팅 상태에 유지되고, 상기 제2 노드로 리드 허용 전압이 인가되고,
    상기 리드 전압이 상기 프로그램 전압 보다 낮고, 상기 리드 억세스 전압이 상기 프로그램 억세스 전압 보다 낮고, 상기 리드 허용 전압이 상기 프로그램 허용 전압과 동일한 OTP 메모리 셀.
  3. 제1 항에 있어서, 상기 프로그램 동작은 제1 프로그램 동작과 제2 프로그램 동작으로 나뉘어 순차적으로 수행되고,
    상기 제1 프로그램 동작 시에 상기 메인 OTP 셀 트랜지스터의 상기 게이트로 상기 프로그램 전압이 인가되고, 상기 리던던트 OTP 셀 트랜지스터 및 상기 억세스 트랜지스터의 상기 게이트들로 상기 프로그램 억세스 전압이 인가되고, 상기 제1 노드가 상기 플로팅 상태에 유지되고, 상기 제2 노드로 상기 프로그램 허용 전압이 인가되고,
    상기 제2 프로그램 동작 시에 상기 메인 OTP 셀 트랜지스터의 상기 게이트를 플로팅 상태로 하고, 상기 리던던트 OTP 셀 트랜지스터의 상기 게이트로 상기 프로그램 전압이 인가되고, 상기 억세스 트랜지스터의 상기 게이트로 상기 프로그램 억세스 전압이 인가되고, 상기 제1 노드가 상기 플로팅 상태에 유지되고, 상기 제2 노드로 상기 프로그램 허용 전압이 인가되는 OTP 메모리 셀.
  4. 제3 항에 있어서, 리드 동작 시에 상기 메인 OTP 셀 트랜지스터와 상기 리던던트 OTP 셀 트랜지스터의 상기 게이트들로 리드 전압이 인가되고, 상기 억세스 트랜지스터의 상기 게이트로 리드 억세스 전압이 인가되고, 상기 제1 노드가 상기 플로팅 상태에 유지되고, 상기 제2 노드로 리드 허용 전압이 인가되고,
    상기 리드 전압이 상기 프로그램 전압 보다 낮고, 상기 리드 억세스 전압이 상기 프로그램 억세스 전압 보다 낮고, 상기 리드 허용 전압이 상기 프로그램 허용 전압과 동일한 OTP 메모리 셀.
  5. 제2 항 또는 제4 항에 있어서, 상기 리드 전압이 상기 프로그램 억세스 전압 보다 낮고, 상기 리드 억세스 전압이 상기 리드 전압 보다 낮은 OTP 메모리 셀.
  6. 복수개의 제1 로우 라인들, 복수개의 제2 로우 라인들, 및 복수개의 선택 라인들과 복수개의 비트라인들 사이에 연결된 복수개의 원-타임 프로그램가능한(one-time programmable: OTP) 메모리 셀들을 포함하는 OTP 메모리 셀 어레이;
    로우 어드레스를 디코딩하여 복수개의 워드라인 선택신호들을 발생하는 로우 디코더;
    복수개의 워드라인 선택신호들에 응답하여 상기 복수개의 제1 로우 라인들, 상기 복수개의 제2 로우 라인들, 및 상기 복수개의 선택 라인들을 구동하는 로우 드라이버;
    컬럼 어드레스를 디코딩하여 복수개의 컬럼 선택신호들을 발생하는 컬럼 디코더; 및
    프로그램 동작 시에 상기 복수개의 컬럼 선택신호들에 의해서 선택된 비트 라인들로 입력 데이터를 인가하는 입력/출력(I/O) 게이팅 회로를 포함하고,
    상기 OTP 메모리 셀들 각각은
    플로팅 상태의 노드와 상기 복수개의 비트 라인들 중 해당 비트라인 사이에 직렬 연결되는 메인 OTP 셀 트랜지스터, 리던던트 OTP 셀 트랜지스터, 및 억세스 트랜지스터를 포함하고,
    상기 메인 OTP 셀 트랜지스터는 상기 복수개의 제1 로우 라인들 중 해당 제1 로우 라인에 연결되는 게이트를 포함하고, 상기 리던던트 OTP 셀 트랜지스터는 상기 복수개의 제2 로우 라인들 중 해당 제2 로우 라인에 연결되는 게이트를 포함하고, 상기 억세스 트랜지스터는 상기 복수개의 선택 라인들 중 해당 선택 라인에 연결되는 게이트를 포함하고,
    상기 로우 드라이버는
    프로그램 동작 시에 상기 복수개의 제1 로우 라인들, 상기 복수개의 제2 로우 라인들, 및 상기 복수개의 선택 라인들 중 상기 복수개의 워드라인 선택신호들에 응답하여 선택되는 제1 로우 라인 및 선택되는 제2 로우 라인으로 프로그램 전압을 인가하고, 선택되는 선택 라인으로 상기 프로그램 전압 보다 낮은 프로그램 억세스 전압을 인가하고,
    상기 I/O 게이팅 회로는
    상기 프로그램 동작 시에 상기 입력 데이터에 응답하여 프로그램 허용 전압을 상기 복수개의 비트 라인들 중 선택되는 비트 라인들로 인가하고,
    상기 프로그램 동작 시에 상기 노드는 상기 플로팅 상태에 유지되고, 상기 프로그램 허용 전압은 상기 프로그램 억세스 전압 보다 낮은 OTP 메모리.
  7. 제6 항에 있어서, 상기 로우 드라이버는
    리드 동작 시에 상기 선택되는 제1 로우 라인 및 상기 선택되는 제2 로우 라인으로 리드 전압을 인가하고, 상기 선택되는 선택 라인으로 리드 억세스 전압을 인가하고,
    상기 I/O 게이팅 회로는
    상기 리드 동작 시에 상기 선택되는 비트 라인들로 리드 허용 전압을 인가하고,
    상기 리드 동작 시에 상기 노드는 상기 플로팅 상태에 유지되고, 상기 리드 전압은 상기 프로그램 전압 보다 낮고, 상기 리드 억세스 전압은 상기 프로그램 억세스 전압 보다 낮고, 상기 리드 허용 전압은 상기 프로그램 허용 전압과 동일한 OTP 메모리.
  8. 제6 항에 있어서, 상기 프로그램 동작은 제1 프로그램 동작과 제2 프로그램 동작을 포함하고,
    상기 로우 드라이버는
    상기 제1 프로그램 동작 시에 상기 선택되는 제1 로우 라인으로 상기 프로그램 전압을 인가하고, 상기 선택되는 제2 로우 라인 및 상기 선택되는 선택 라인으로 상기 프로그램 억세스 전압을 인가하고,
    상기 제1 프로그램 동작 후의 상기 제2 프로그램 동작 시에 상기 선택되는 제1 로우 라인을 플로팅 상태로 하고, 상기 선택되는 제2 로우 라인으로 상기 프로그램 전압을 인가하고, 상기 선택되는 선택 라인으로 상기 프로그램 억세스 전압을 인가하고,
    상기 I/O 게이팅 회로는
    상기 제1 프로그램 동작 및 상기 제2 프로그램 동작 시에 상기 입력 데이터에 응답하여 상기 선택되는 비트 라인들로 프로그램 허용 전압을 인가하고,
    상기 제1 프로그램 동작 및 상기 제2 프로그램 동작 시에 상기 노드는 상기 플로팅 상태에 유지되는 OTP 메모리.
  9. 제8 항에 있어서, 상기 로우 드라이버는
    리드 동작 시에 상기 선택되는 제1 로우 라인 및 상기 선택되는 제2 로우 라인으로 리드 전압을 인가하고, 상기 선택되는 선택 라인으로 리드 억세스 전압을 인가하고,
    상기 I/O 게이팅 회로는
    상기 리드 동작 시에 상기 선택되는 비트 라인들로 리드 허용 전압을 인가하고,
    상기 리드 동작 시에 상기 노드는 상기 플로팅 상태에 유지되고, 상기 리드 전압은 상기 프로그램 전압 보다 낮고, 상기 리드 억세스 전압은 상기 프로그램 억세스 전압 보다 낮고, 상기 리드 허용 전압은 상기 프로그램 허용 전압과 동일한 OTP 메모리.
  10. 제9 항에 있어서, 상기 리드 전압은 상기 프로그램 억세스 전압 보다 낮고, 상기 리드 억세스 전압은 상기 리드 전압 보다 낮은 OTP 메모리.
KR1020190001009A 2019-01-04 2019-01-04 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템 KR102524804B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190001009A KR102524804B1 (ko) 2019-01-04 2019-01-04 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템
US16/515,287 US10885997B2 (en) 2019-01-04 2019-07-18 One time programmable memory cell (OTP) including main OTP cell transistor, redundant OTP transistor, and access transistor
CN201911117623.6A CN111415694B (zh) 2019-01-04 2019-11-14 一次性可编程存储器单元及其存储器和存储器系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190001009A KR102524804B1 (ko) 2019-01-04 2019-01-04 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20200085014A KR20200085014A (ko) 2020-07-14
KR102524804B1 true KR102524804B1 (ko) 2023-04-24

Family

ID=71405186

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190001009A KR102524804B1 (ko) 2019-01-04 2019-01-04 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템

Country Status (2)

Country Link
US (1) US10885997B2 (ko)
KR (1) KR102524804B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102624620B1 (ko) * 2018-11-02 2024-01-15 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11651209B1 (en) 2019-10-02 2023-05-16 Google Llc Accelerated embedding layer computations
US11270780B2 (en) * 2020-03-31 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory readout circuit and method
KR20220052161A (ko) * 2020-10-20 2022-04-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500579B1 (ko) * 2003-06-28 2005-07-12 한국과학기술원 씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터한번 프로그램 가능한 롬
JP2012174863A (ja) * 2011-02-21 2012-09-10 Sony Corp 半導体装置およびその動作方法
US9064591B2 (en) * 2011-09-23 2015-06-23 SK Hynix Inc. Semiconductor device with OTP memory cell
KR20130032458A (ko) 2011-09-23 2013-04-02 에스케이하이닉스 주식회사 Ｏｔｐ 메모리 셀을 포함하는 반도체 장치
US9076557B2 (en) * 2012-11-19 2015-07-07 Texas Instruments Incorporated Read margin measurement in a read-only memory
US9041089B2 (en) 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
JP2015076556A (ja) * 2013-10-10 2015-04-20 ソニー株式会社 メモリ装置、書込方法、読出方法
KR102169634B1 (ko) * 2014-09-30 2020-10-23 삼성전자주식회사 비휘발성 메모리 소자
KR102227554B1 (ko) 2014-11-18 2021-03-16 에스케이하이닉스 주식회사 안티퓨즈 오티피 셀어레이 및 그 동작방법
KR20160074925A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치
US9852805B2 (en) * 2015-06-25 2017-12-26 Kilopass Technology, Inc. Write enhancement for one time programmable (OTP) semiconductors
US9502426B1 (en) * 2015-07-06 2016-11-22 Ememory Technology Inc. One time programming non-volatile memory cell
KR20170016108A (ko) * 2015-08-03 2017-02-13 삼성전자주식회사 오티피 메모리 장치의 프로그램 방법 및 이를 포함하는 반도체 집적 회로의 테스트 방법
KR102406664B1 (ko) 2016-02-24 2022-06-08 삼성전자주식회사 Otp 메모리 및 그것의 데이터 기입 방법
KR102106664B1 (ko) 2016-06-22 2020-05-06 매그나칩 반도체 유한회사 Otp 셀 및 이를 이용한 otp 메모리 어레이
KR102398205B1 (ko) * 2017-06-12 2022-05-16 삼성전자주식회사 오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법

Also Published As

Publication number Publication date
CN111415694A (zh) 2020-07-14
KR20200085014A (ko) 2020-07-14
US20200219575A1 (en) 2020-07-09
US10885997B2 (en) 2021-01-05

Similar Documents

Publication Publication Date Title
KR102524804B1 (ko) 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템
TWI434281B (zh) 半導體記憶裝置
TWI760586B (zh) 半導體記憶裝置
EP3087564B1 (en) Apparatuses, memories, and methods for address decoding and selecting an access line
TW201810278A (zh) 記憶體裝置及操作記憶體裝置的方法
TWI715871B (zh) 改良式快閃記憶體單元與相關解碼器
US9607708B2 (en) Voltage mode sensing for low power flash memory
KR19980079318A (ko) 불휘발성 반도체 기억 장치
US6044020A (en) Nonvolatile semiconductor memory device with a row decoder circuit
TWI691971B (zh) 組態用於存取快閃記憶體單元之陣列行及列的方法與設備
JP2007310936A (ja) 半導体記憶装置
US10593413B2 (en) Memory circuit with leakage compensation
KR20100082046A (ko) 비동기식 멀티비트 ｏｔｐ 메모리 셀, 비동기식 멀티비트 ｏｔｐ 메모리 장치, 비동기식 멀티비트 ｏｔｐ 메모리 장치의 프로그램 방법 및 독출 방법
US7760537B2 (en) Programmable ROM
US6097636A (en) Word line and source line driver circuitries
US7616486B2 (en) Cell array of semiconductor memory device and method of driving the same
JPH10228792A (ja) 半導体記憶装置
JPH1166874A (ja) 不揮発性半導体記憶装置
JP5438851B2 (ja) 半導体装置
JP4680195B2 (ja) 半導体装置及びソース電圧制御方法
US9685225B2 (en) Semiconductor storage device for controlling word lines independently of power-on sequence
JP2856848B2 (ja) 半導体メモリ装置
JP5537508B2 (ja) 半導体記憶装置
JPWO2008041278A1 (ja) 半導体装置
CN111415694B (zh) 一次性可编程存储器单元及其存储器和存储器系统

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant