TWI434281B - 半導體記憶裝置 - Google Patents

Description

半導體記憶裝置

本發明係有關於半導體記憶裝置，且特別有關於靜態的半導體記憶裝置(SRAM：靜態隨機存取記憶體)，其中記憶單元包括反相閂鎖器。本發明更特別有關於靜態半導體記憶裝置即使在低電源供應電壓下也能穩定執行資料的寫入讀出的結構。

當電晶體隨著微型化技術的進展而微型化時，由可靠性及消耗功率的觀點看來，需要有對應微型化的縮小電壓。不過，製造參數變動的影響隨著微型化而變大，構成記憶單元的電晶體的臨界電壓的變化變大，因此記憶體的動作限度降低，且在低電源電壓下難以穩定執行讀出和寫入。

即使在低電源電壓下，已提出SRAM(靜態隨機存取記憶體)中以穩定執行資料的讀出和寫入為目的的各種結構。

例如習知文件1(特開2002－042476號公報)所揭露的結構中，當資料讀出時，供給與外部電壓同一電壓準位的電壓至SRAM單元作為動作電源電壓，另一方面，當資料寫入時，供給比外部電源電壓低的電壓(VCC－VTH)至記憶單元作為動作電源電壓。當資料寫入時，由字元線選擇的記憶單元的靜態雜訊界限(SNM)降低，因此變得容易將保持資料反相，並改善寫入界限。

又，習知文件2(特開2004－303340號公報)所揭露的結構中，以SRAM單元列單位控制基板(背面閘極)電位，因此使選擇列的記憶單元的背面閘極電位在資料寫入時和資料讀出時之間不同，以加速資料寫入。資料寫入時，源極－背面閘極之間設定為深反相偏壓，而背面閘極效果變大，記憶單元的靜態雜訊界限降低，用以執行快速資料寫入。在讀出時，記憶單元電晶體的背面閘極－源極間為淺偏壓狀態，靜態雜訊界限變大，用以穩定地保持資料。

又，習知文件3(特開2004－362695號公報)所揭露的結構中，SRAM單元列單位中，設定供給高側及低側電源電壓至記憶單元的VDD/VSS源極線的電壓準位。即，在待命狀態及資料寫入時，電源電壓VDD/VSS的準位設定為記憶單元電晶體的閘極－源極間電壓的絕對值減小的狀態，以防止閘極漏電流，減少了寫入及待命時的消耗電流。另一方面，在讀出動作時，選擇列的VDD/VSS源極線電位設定為記憶單元電晶體的閘極－源極間電壓的絕對值增加的狀態，以增加記憶單元電晶體的電流驅動力，達成快速讀出資料。

習知文件1所揭露的結構中，電壓供給電路的電壓共同供給至記憶單元陣列的記憶單元以作為記憶單元的內部電源電壓。因此，在寫入週期時，藉由降低記憶單元的內部電壓(動作電源電壓)，可以改善寫入界限。由行解碼器選擇連接至活化字元線的全部記憶單元的內部電壓下降。因此，列解碼器所選擇的列中作為寫入目標的記憶單元的靜態雜訊界限降低，可以輕易地執行寫入。不過，非選擇列及選擇行的非寫入目標的記憶單元中，靜態雜訊界限同時降低，成為容易發生資料寫入(保持資料的反相)的狀態。因此，選擇行及非選擇列的記憶單元的讀出界限(靜態雜訊界限)降低，且位元線電流(列電流)可將資料反相而使儲存資料消失。

習知文件2所揭露的結構中，藉由以列單位改變基板電位，達成改善寫入界限。使用列位址信號以控制選擇列及非選擇列的基板電位的設定。為了以列單元控制電壓’基板區域由1列的記憶單元所共用的井區形成，且其電阻及電容比較大。特別是，當記憶體容量增加時，配置於1列內的記憶單元數增加。在此狀態中，為了抑制基板區域的配線電阻及電容，要在各列中複數個位置配置用以切換基板電位的開關元素。在此情況下，為了切換基板電位，必須對基板電位切換用開關元件配置列選擇用的列位址信號配線。結果，配線數增加，且配線配置面積增大，因此記憶單元陣列的面積增大。又，為了快速傳送列位址信號(列選擇信號)至基板電位切換用開關元件，另外需要驅動電路等，而增加了電路規模，且增加了消耗電流。又，由於傳送用以控制基板電位切換用的開關元件的信號的配線變長，因此開關元件控制信號傳送線的充放電電流變大，產生了消耗功率增加的問題。

又，必須執行基板電位變更的時序與列位址信號的變化時序之間的調整，以便在記憶單元的靜態雜訊界限降低的狀態下，可以執行資料寫入至記慞單元，因而產生了時序設計困難的問題。

又，習知文件3所揭露的結構中，以記憶單元列單位控制VDD/VSS源極線的電位。不過，雖然控制記憶單元的高側電源電位(VDD源極電位)或記憶單元低側電源電壓(VSS源極電位)，上述習知文件3係藉由降低待命狀態或非選擇列記憶單元的閘極漏電流，以及降低選擇列的位元線的充放電電流，以降低消耗功率為目的。習知文件3中，未揭露改善資料寫入時寫入界限的結構。又，對於VDD源極線及VSS源極線的電位控制，使用列選擇信號，因此根據電位控制用開關的配置，產生與習知文件2相同的問題。

本發明的目的係提供一半導體記憶裝置，即使在低電源電壓下，不增加消耗電流也可以穩定地執行寫入/讀出。

本發明的另一目的係提供靜態型半導體記憶裝置，其中以簡易電路結構可以以列單位輕易地調整選擇列的高側電源電壓及/或低側電源線的電位。

根據本發明第一型態的半導體記憶裝置，包括複數的記憶單元，以行列狀配列；複數的位元線，對應各記憶單元列而配置，且各連接至對應列的記憶單元；複數的單元電源線，各對應記憶單元列而配置，分別供給第1電源電壓至對應列的記憶單元；以及複數的寫入補助電路，對應各記憶單元列而配置，且至少根據對應的列位元線上的電壓，分別選擇性地阻斷供給第1電源電壓至對應的單元電源線。

較佳的實施例中，設置虛源極線，用以傳送與單元電源線的電壓不同的電壓準位的電壓。各寫入補助電路，回應對應的位元線的電位，阻斷供給第1電源電壓至對應的單元電源線，同時，更阻斷供給第2電源電壓至虛源極線，並電氣耦合對應的單元電源線至虛源極線。此虛源極線最好對應各記憶單元列而配置。

根據本發明第二型態的半導體記憶裝置，包括複數的記憶區塊，各具有行列狀配列的複數的記憶單元；複數的局部位元線，對應各記憶區塊內的各記憶單元列而配置，各連接至對應列的記憶單元；複數的單元電源線，在各記憶區塊內，對應各記憶單元列而配置，各供給第1電源電壓至對應的記憶單元；複數的通用位元線，在上述複數的記憶區塊中共同地對應各記憶單元列而配置；以及複數的寫入補助電路，對應各單元電源線而配置，且根據對應列的通用位元線上的電壓，分別阻斷供給第1電源電壓至對應的單元電源線。

根據本發明第三型態的半導體記憶裝置，包括複數的記憶單元，以行列狀配列；井區，對應各記憶單元列在列方向上延伸配置，分別形成對應列的記憶單元的電晶體；以及寫入補助電路，對應各列而線性配置，且各根據對應列的位元線上的電壓，控制對應列的井區的電壓供應。

根據本發明第四型態的半導體記憶裝置，包括複數的記憶單元，以行列狀配列；複數的位元線，對應各記憶單元列而配置，且各連接至對應列的記憶單元；複數的第1單元電源線，對應各記憶單元列而配置，且各傳送第1電源電壓至對應列的記憶單元；複數的第2單元電源線，對應各記憶單元列而配置，且各傳送第2電源電壓至對應列的記憶單元；以及複數的寫入補助電路，對應各記憶單元列而配置，各設定第1及第2電源線的電壓準位，以根據對應列的位元線的電位，降低對應列的第1及第2電源線的電壓差。

根據本發明第五型態的半導體記憶裝置，包括複數的記憶單元，以行列狀配列；複數的位元線，對應各記憶單元列而配置，且各連接至對應列的記憶單元；複數的位元線，對應各記憶單元列而配置，且各連接至對應列的記憶單元；複數的第1單元電源線，對應各記憶單元列而配置，且各傳送第1電源電壓至對應列的記憶單元；複數的第2單元電源線，對應各記憶單元列而配置，且各傳送第2電源電壓至對應列的記憶單元；以及複數的寫入補助電路，對應各記憶單元列而配置，且各設定第1及第2電源線的電壓準位，以根據寫入模式指示信號與列選擇信號，降低對應列的第1及第2電源線的電壓差。

根據位元線電位，控制記憶單元列的單元電源線或井區的電壓供給，因此，非利用列位址信號，也非控制複雜的時序，可以以記憶單元列單位執行電源線或井區的電壓控制。又，藉由阻斷供給第1電源電壓至單元電源線，單元電源線變成浮動狀態或其它的電壓準位，以及選擇列的記憶單元的電源電位改變而降低靜態雜訊界限，因此可以執行快速寫入。另一方面，待命時及讀出時，位元線電位沒有變化或變化很小，並且藉由持續供給電源至單元電源線，可以穩定地執行資料保持及讀出。藉由調整對井區的電壓，記憶單元電晶體的背面閘極偏壓效果可以增加電晶體的電流驅動力，而可以快速執行資料的寫入。

又，由於未利用列選擇信號，可以簡化電源線的電壓控制的電路結構，而且時序設計不必考慮選擇信號的時序，而使設計變得容易。又，特別是不必利用列選擇信號，而可以降低消耗功率。

又，藉由利用第1及第2單元電源線以調整記憶單元的電源線電位，可以快速改變這些單元電源線的電位差，可以使寫入補助以較快速的時序運作，而可以快速寫入。

又，經由根據寫入模式指示信號及列選擇信號以調整第1及第2單元電源線電位，在位元線電位變換前，可以改變選擇列的單元電源電壓，而可以更快速地寫入。又，當利用上述列選擇信號時，改變執行寫入列的記憶單元的電源電壓，第1及第2電源電壓在資料讀出時供給以及供給至非選擇列的單元電源線，因此可以穩定地執行寫入及讀出動作，而不使非選擇記憶單元的資料記憶特性惡化，或使資料讀出時的動作界限降低。

又，雖然利用列選擇信號，但只有調整在寄生電容及寄生電阻與基板區域相較下十分小的單元電源線電位，因此分別藉由在單元電源線的兩端配置寫入補助用的開關元件即可以充分對應。藉由在列選擇電路的近旁配置上述寫入補助電路，可以防止配線的錯綜，又，可以抑制配線長度的增加，因而可以抑制用於控制單元電源線的電位的列選擇信號產生部的消耗電流增大。

根據上述，低電源電壓下也可以穩定地執行資料的寫入/讀出，並藉由降低電源電壓，可以降低半導體記憶裝置全體的消耗功率。

又，可以穩定地執行寫入/讀出，且隨著元件的微型化，即使臨界電壓等的電晶體特性的變化增加，也可以改善寫入/讀出的界限，因此可以改善生產率，並可以降低成本。

經由理解相關的附加圖面而詳細說明本發明，可以了解本發明的上述及其他目的、特徵、形態以及優點。

第1圖係概略顯示根據本發明的半導體記憶裝置的全體結構圖。第1圖中，半導體記憶裝置包括記憶單元陣列1，具有以行列狀配置的記憶單元MC；以及單元電源控制單位2，以各列單位調整各記憶單元列的記憶單元電源電壓。對應記憶單元MC各列而配設成對位元線BL0，/BL0、…、BLn，/BLn。記憶單元陣列1中，更對應記憶單元MC的各行，配設字元線WL0－WLm。

記憶單元陣列1中，更以各記憶單元列單位配設設定其電壓準位的單元電源線PVL0－PVLn。

單元電源控制單位2包括分別對位元線對BL0，/BL0、…、BLn，/BLn設置的寫入補助電路PCK0－PCKn。這些寫入補助電路PCK0－PCKn，分別根據對應的位元線對BL0，/BL0、…、BLn，/BLn的電壓準位，阻斷供給單元電源電壓至對應的單元電源線PVL(設定為浮動狀態或設定為其他的電壓準位)。單元電源線傳送高側電源電壓VDD、低側電源電壓VSS及背面閘極電壓中其一的電壓。記憶單元由MOS電晶體(絕緣閘型場效電晶體)所構成，背面閘極電壓係施加至其基板區域的電壓。

此半導體記憶裝置，更包括行選擇驅動電路3，根據內部行位址信號RA，驅動對應位址指定行的字元線至選擇狀態；列選擇電路4，根據內部列位址信號CA，選擇對應選擇列的位元線對；寫入電路5，資料寫入時，傳送寫入資料至對應列選擇電路4所選擇的列的位元線對；讀出電路6，列讀出時，感測並放大來自對應列選擇電路4所選擇的列的位元線的資料，以產生讀出資料；以及主控制電路7，根據來自外部的位址信號AD、寫入指示信號WE與晶片致能信號CE，產生內部行位址信號RA、內部列位址信號CA及各動作所必需的控制信號。

行選擇驅動電路3，包括解碼行位址信號的行解碼器、以及根據行解碼結果驅動選擇字元線至選擇狀態的字元線驅動電路，並根據來自主控制電路7的字元線活化時序信號驅動對應選擇行的字元線至選擇狀態。同樣地，列選擇電路4，根據來自主控制電路7的列選擇時序信號，解碼列位址信號CA，並依據解碼結果所產生的列選擇信號，選擇對應選擇列的位元線。

寫入電路5，包括輸入緩衝器及寫入驅動電路，在資料寫入時，根據來自外部的寫入資料DI產生內部寫入資料。讀出電路6，包括感應放大器電路及輸出緩衝器，並在資料讀出模式時，以輸出緩衝器緩衝處理感應放大器所感測、放大的資料，產生外部讀出資料DO。寫入電路5及讀出電路6，可以分別執行複數位元資料的寫入及讀出，又，第1圖所示的記憶單元陣列1可以對應1位元的輸出入資料而配置。

又，記憶單元陣列1中，設置位元線負荷電路，對於位元線BL0，/BL0、…、BLn，/BLn，將位元線預充電至既定的電壓準位，且讀出時，供給讀出電流(列電流)，第1圖中，未顯示此位元線負荷電路。

第2圖係顯示第1圖所示的記憶單元MC的結構的一範例圖。第2圖中，顯示記憶單元MC由全CMOS單一埠SRAM單元所構成的情況。第2圖中，記憶單元MC，包括P通道MOS電晶體(絕緣閘型場效電晶體)PQ1，在高側電源節點VH與儲存節點ND1之間連接且其閘極連接至儲存節點ND2；N通道MOS電晶體NQ1，在儲存節點ND1與低側電源節點VL之間連接且其閘極連接至儲存節點ND2；P通道MOS電晶體PQ2，在高側電源節點VH與儲存節點ND2之間連接且其閘極連接至儲存節點ND1；N通道MOS電晶體NQ2，在儲存節點ND2與低側電源節點VL之間連接且其閘極連接至儲存節點ND1；以及N通道MOS電晶體NQ3及NQ4，根據字元線WL上的電壓，分別耦合儲存節點ND1及ND2至位元線BL及/BL。

第2圖所示的記憶單元MC的結構中，MOS電晶體PQ1及NQ1構成CMOS反相器，又，MOS電晶體PQ2及NQ2構成CMOS反相器，這些反相器的輸入及輸出交叉耦合，構成反相閂鎖器。因此，儲存節點ND1及ND2中保持互相互補的資料。

第3圖係顯示第2圖所示的記憶單元MC的電晶體PQ1、PQ2、NQ1及NQ2的反相閂鎖器的傳送特性圖。第3圖中，橫軸顯示儲存節點ND1的電壓準位，而縱軸顯示儲存節點ND2的電壓準位。曲線k1顯示MOS電晶體PQ1、NQ1及NQ3的反相器特性，而曲線k2顯示MOS電晶體PQ2、NQ2及NQ4的反相器特性。這些曲線k1及曲線k2互相對傾斜45°的線對稱。這些曲線k1及曲線k2中，形成所謂「單元眼」的區域。此「單元眼」在圖中以虛線表示的內接正方形的一邊長度稱作在資料保持時及讀出時的靜態雜訊界限SNM，並顯示保持資料的穩定性。靜態雜訊界限SNM可以以曲線的內接圓的直徑定義。曲線k1及曲線k2的兩端的交點S1及S2表示穩定點，且點S1表示資料”0”，點S2表示資料”1”。

在輸出入傳送特性中，高側電源電壓VDD或電壓準位降低時，曲線k1移動至曲線kk1，而曲線k2移動至曲線kk2，因此靜態雜訊界限降低，且資料的安定性惡化。又，低側電源電壓VSS上升時，曲線k2和k1，同樣地，分別改變的方向與在高側電源電壓VDD變化時相反，且靜態雜訊界限惡化。

資料寫入時，經由存取電晶體NQ3及NQ4，內部的儲存節點ND1及ND2耦合至位元線BL及位元線/BL。此時的記憶單元的輸出入傳送特性中，必須是第3圖的點S2或S1不存在，而曲線k1及k2在此部分為開放狀態，而具有單一的穩定點。在資料寫入時，記憶單元的閂鎖力大時，不發生資料的反相，且不能執行資料的寫入。因此，為了穩定地寫入資料，必須降低記憶單元的閂鎖能力，而增加寫入界限。

本發明的實施例中，利用上述，在資料寫入時，利用驅動位元線電位為H準位(邏輯高準位)及L準位(邏輯低準位)，選擇列的單元電源電壓VDD或VSS的電壓準位改變，單元的資料保持的穩定性降低，增大了寫入界限。

第1圖所示的單元電源線PVL0－PVLn的電壓，如上述，可以是高側電源電壓VDD、低側電源電壓VSS及背面閘極電壓中之任一。下述中，首先說明關於調整高側電源電壓VDD的電壓準位的結構。

又，上述結構中，在位元線BL及/BL的一端配置寫入補助電路。不過，此寫入補助電路可以配置在位元線的兩端，或是可以配置1個在位元線的中央部。因此，每位元線對的寫入補助電路的數量至少1個，此數量係考慮VDD源極線的負荷、記憶單元的電流驅動力及寫入驅動器的電流驅動力等而決定的適當值。

[第一實施例]

第4圖係顯示根據本發明的第一實施例的寫入補助電路的結構圖。第4圖中，顯示對於1對位元線BL及/BL所設置的寫入補助電路的結構。第4圖中，1列的記憶單元MC共同耦合至位元線BL及/BL。對於上述位元線BL及/BL，設置傳送高側電源電壓VDD的高側電源線(以下稱作VDD源極線)VDM作為單元電源線。上述VDD源極線VDM共同耦合至對應列的記憶單元MC的高側電源節點VH。

寫入補助電路包括設置於VDD源極線VDM的兩端的寫入補助電路PCKa及PCKb。上述寫入補助電路PCKa及PCKb具有同一電路結構，且分別在對應的部分付與同一參考符號。

寫入補助電路PCKa，包括反相器IV1，用以接收位元線BL的電壓；反相器IV2，用以接收互補位元線/BL上的電壓；以及P通道MOS電晶體PT1及PT2，在高側電源節點與VDD源極線VDM之間串聯，分別在閘極接收反相器IV1及反相器IV2的輸出信號。在VDD源極線VDM的兩端，藉由配置寫入補助電路PCKa及PCKb，可以等效降低上述VDD源極線VDM的配線電阻，而可以穩定地供給高側電源電壓VDD至對應的記憶單元而不產生電壓降，又，寫入結束後，VDD源極線VDM可以快速恢復至原先的高側電源電壓VDD準位。

位元線BL及/BL，經由第1圖所示的列選擇電路4內所包含的列選擇閘CSG，耦合至寫入驅動電路5a及感應放大器電路6a。寫入驅動電路5a包括在第1圖所示的寫入電路5內，而感應放大器電路6a包括在第1圖所示的讀出電路6內。

第5圖係顯示第4圖所示的記憶單元MC的電晶體的連接圖。如第5圖所示，記憶單元MC的P通道MOS電晶體PQ1及PQ2的高側電源節點(源極節點)VH共同耦合至VDD源極線VDM。在儲存節點ND1及ND2中，對應儲存資料保持H準位或L準位的互補資料。

又，對於位元線BL及/BL，設置在資料讀出時供給列電流的位元線負荷電路9。上述位元線負荷電路9預充電位元線BL及/BL至高側電源電壓VDD準位。通常，在資料寫入時，使上述位元線負荷電路9在非活性狀態，對應寫入資料確實地快速充分擺動位元線的電壓(驅動至VDD及VSS的準位)。

第6圖係信號波形圖，概略顯示第4圖所示的電路(以下，1列的記憶單元及寫入補助電路稱作記憶體電路)的資料讀出及寫入時的動作。以下，參考第6圖，簡單說明第4圖所示的記憶體電路的動作原理。

資料讀出時，首先根據行位址信號(第1圖的行位址信號RA)，經由第1圖所示的行選擇驅動電路3，驅動對應選擇行的字元線WL至H準位(電壓VDD準位)。驅動此字元線WL至選擇狀態時，第5圖所示的存取電晶體NQ3及NQ4導通，位元線BL及/BL分別連接至儲存節點ND1及ND2。位元線負荷電路9供給列電流至位元線BL及/BL，而上述位元線BL及/BL的電位改變。

現在，假設儲存節點ND1及ND2中分別儲存H準位及L準位資料。在此情況下，列電流從位元線BL經由儲存節點ND2及MOS電晶體NQ2放電至低側電源節點，互補的位元線/BL的電位下降。儲存節點ND2的電壓準位上升至存取電晶體NQ4及驅動電晶體NQ2的電流驅動力(通道電阻)與位元線負荷電阻所決定的電壓準位。

另一方面，儲存節點ND1為H準位，與位元線BL的電位大體上相同，MOS電晶體NQ1為非導通狀態，因此節點ND1的電壓準位幾乎不改變。

互補的位元線/BL經由選擇記憶單元放電，此電壓準位降低。位元線BL及/BL，經由列選擇閘CSG耦合至內部資料線，更耦合至感應放大器，以執行資料讀出。在此資料讀出時，位元線的電壓振幅小，互補的位元線/BL的電位係比反相器IV2的輸入邏輯臨界值VT高的電壓準位。因此，反相器IV2的輸出信號維持在L準位，分別在寫入補助電路PCKa及PCKb中，MOS電晶體PT1及PT2為導通狀態，VDD源極線VDM耦合至高側電源節點，VDD源極線VDM維持在高側電源電壓VDD準位。

因此，資料讀出時，雖然儲存節點ND2的電壓準位根據MOS電晶體NQ2及NQ4的β比(導電比)而上升，靜態雜訊界限夠大，可以穩定地讀出資料而不會產生資料的破壞。

選擇列且非選擇行的記憶單元中，穩定地供給單元電源電壓，又，存取電晶體為非導通狀態，非選擇記憶單元中電流流過的路徑不存在，可以穩定地保持資料。

資料讀出期間結束時，字元線WL變成非選擇狀態，MOS電晶體NQ3及NQ4變成非導通狀態，儲存節點ND1及ND2恢復至原先的H準位及L準位。又，位元線BL及/BL也經由位元線負荷電路9恢復至原先的預充電電壓(VDD準位)。

資料寫入時，同樣地，驅動字元線WL至選擇狀態。其次，從寫入驅動電路5a經由列選擇閘CSG傳送寫入資料至選擇列的位元線，並對應寫入資料驅動位元線BL及/BL至H準位及L準位。現在，假設在儲存節點ND1保持在H準位的狀態，以及驅動位元線BL至L準位，位元線/BL至H準位。在此情況下，寫入至記憶單元的資料係保持在儲存節點ND1及ND2的資料的相反邏輯準位。此時，位元線BL及/BL中，L準位的位元線(位元線BL)的電位準位為低側電源電壓VSS準位。因此，寫入補助電路PCKa及PCKb中，反相器IV1的輸出信號為H準位，MOS電晶體PT1變成非導通狀態，高側電源節點(VDD供給節點)與VDD源極線VDM分離，VDD源極線VDM在浮動狀態。

驅動字元線WL至選擇狀態時，經由存取電晶體NQ3及NQ4，儲存節點ND1及ND2耦合至位元線BL及/BL，其電壓準位對應寫入資料而變化。

上述資料寫入時，記憶單元MC中資料反相時，電流(單元內的貫通電流及至L準位位元線的放電)流經MOS電晶體PQ1及PQ2兩者，浮動狀態的VDD源極線VDM的累積電荷放電，因此選擇記憶單元MC的高側電源節點VH的電壓準位降低。因此，記憶單元MC的資料保持特性降低，寫入特性改善，並且對應寫入資料可以正確且快速地分別驅動儲存節點ND1及ND2至L準位及H準位。

圖7係顯示上述第4圖所示的記憶單元電路的更具體的動作波形。資料讀出時，驅動字元線WL至選擇狀態時，第5圖所示的MOS電晶體NQ3及NQ4變成導通狀態，位元線BL及/BL分別耦合至儲存節點ND1及ND2。在此情況下，如上所述，位元線BL或/BL的電位對應儲存資料改變，但此改變的電位係高於反相器IV1及IV2的輸入邏輯臨界值VT的電壓準位。因此，反相器IV1及IV2的輸出信號維持在H準位，P通道MOS電晶體PT1及PT2皆為導通狀態，VDD源極線VDM經由選擇記憶單元放電，並維持電源電壓VDD準位。

因此，即使儲存節點ND1及ND2中儲存L準位資料的儲存節點(儲存節點ND2)的電位，在資料讀出時，由來自位元線的列電流升高，維持夠大的靜態雜訊界限，因此可以穩定保持資料，並可以正確讀出資料，且不產生資料的破壞。

資料寫入時，首先從第4圖所示的寫入驅動電路5a，經由列選擇閘CSG(參考第4圖)，傳送寫入資料至對應選擇列的位元線BL及/BL，而且上述位元線BL及/BL的電壓準位設定為H準位及L準位。根據上述位元線BL及/BL的電壓變化，寫入補助電路PCKa及PCKb中，反相器IN1及IN2的輸出信號中的一方為H準位，對應的P通道MOS電晶體PT1或PT2成為非導通狀態(OFF)，VDD源極線VDM為浮動狀態。

在此狀態下，驅動字元線WL至選擇狀態，儲存節點ND1及ND2分別耦合至位元線BL及/BL。此時，為了傳送與記憶單元MC內的保持資料相反邏輯準位的寫入資料，MOS電晶體PQ1、PQ2、NQ1及NQ2中流過貫通電流，又，電流從單元高側電源節點VH流至L準位的位元線，浮動狀態的VDD源極線VDM的電位下降。

上述VDD源極線VDM的電位下降的同時，對應位元線BL及/BL的電位，儲存節點ND1及ND2的電位改變。第7圖中顯示，分別儲存H準位及L準位資料時的儲存節點ND1及ND2，儲存L準位及H準位資料時的信號波形。根據單元的資料保持性，儲存節點ND1及ND2的電壓準位對應位元線電壓緩慢變化，其電壓準位變成相同時，單元的閂鎖狀態反相，上述儲存節點ND1及ND2的電壓準位快速變化為對應位元線電壓的H及L準位。因此，根據VDD源極線的電壓準位下降，保持特性的穩定性降低且當寫入界限增大時，儲存節點ND1及ND2的電位準位由穩定點輕易地改變為不穩定點，這些儲存節點ND1及ND2的電位改變，並維持在對應寫入資料的電位準位。對應寫入資料，分別驅動儲存節點ND1及ND2至電壓VDD－△V以及VSS準位時，記憶單元MC中，由於阻斷流過貫通電流的路徑，VDD源極線VDM的電位下降停止(變成與高側儲存節點同一電壓；忽略負荷電晶體PQ1、PQ2的通道電阻)。

此時，高側儲存節點的電壓係VDD源極線VDM的電壓準位，且寫入補助電路PCKa及PCKb中MOS電晶體PT1及PT2在非導通狀態，即使對應的位元線BL或/BL的電壓準位為VDD準位，如果字元線電壓係電壓VDD，存取電晶體(NQ3、NQ4)的臨界值的影響只是由寫入驅動器驅動儲存節點至最大電壓VDD－Vth的電壓準位，係比電壓VDD低的電壓準位。

當資料寫入結束時，驅動字元線WL至非選擇狀態，穩定維持記憶單元的資料，其次，位元線BL及/BL，藉由列選擇閘CSG，與寫入驅動電路5a分離，位元線BL及/BL由位元線負荷電路9(參考第4圖)，恢復至原先的電壓準位。

對應位元線BL及/BL的電壓恢復，反相器IV1及IN2的輸出信號皆為H準位，因此，MOS電晶體PT1及PT2為導通狀態，且VDD源極線VDM的電壓準位恢復至高側電源電壓VDD準位。回應此VDD源極線VDM的電壓準位的恢復，高側儲存節點的電壓上升至電壓VDD準位。

資料寫入時，寫入資料不傳送至選擇行且非選擇列的記憶單元，在位元線BL及/BL產生與資料讀出時同樣的電位變化。因此，與讀出動作時相同，非選擇列且選擇行的記憶單元的VDD源極線VDM維持在高側電源電壓VDD準位，選擇行/非選擇列的資料保持特性不惡化，因此破壞資料讀出的可能性極小。可以穩定地保持資料。

又，非選擇行且選擇列的記憶單元中，雖然單元高側電源節點VH的電壓準位降低，但是存取電晶體為非導通狀態，單元內部中不存在電流流過的路徑，穩定地保持儲存資料。

如上所述，根據本發明的第一實施例，根據位元線電位，供給高側電源電壓的VDD源極線選擇性地維持在浮動或電源供給狀態。因此，只有在資料寫入中，可以改變選擇列的記憶單元的電源電壓準位，可以使寫入界限增大，快速執行資料的讀出。

又，在讀出時，選擇列的位元線電位振幅很小，VDD源極線維持在高側電源電壓VDD準位，記憶單元穩定地保持資料。

又，在上述VDD源極線VDM兩側，藉由配置寫入補助電路PCKa及PCKb，可以防止VDD源極線VDM的配線電阻引起的電位下降(可以等效地設定VDD源極線的配線長為1/2)，藉此，讀出動作時，可以防止記憶單元的靜態雜訊界限下降。

又，VDD源極線的電位的控制只根據位元線電位，不必利用列位址信號，因此不需要用於電壓控制的上述列位址信號的配線。

又，利用位元線電壓，設定VDD源極線的狀態，當選擇字元線時，設定記憶單元電源線的狀態，不特別要求用於電源線的狀態設定與字元線選擇之間的時序調整的電路，簡化了電源控制的結構。

又，可以改善寫入特性，且即使降低高側電源電壓VDD，也可以穩定執行記憶動作，雖然有確保資料保持特性的下限電壓準位的限制，藉由使單元電源電壓下降，可以減低消耗功率。

又，寫入補助電路PCKa及PCKb中，可以在記憶單元陣列內最適當的位置配置控制VDD源極線與高側電源節點之間的連接的MOS電晶體，不只是在兩端，也可以使用配置於上述VDD源極線的中央部的結構。配置的自由度改善的同時，可以防止VDD源極線的配線電阻引起的電壓降，並可以保持低電源電壓下的動作界限。

[第二實施例]

第8圖係概略顯示根據本發明第二實施例的半導體記憶裝置的一列的記憶單元MC的關聯部分(記憶單元電路)的結構。第8圖所示的結構中，在VDD源極線VDM的兩側，設置寫入補助電路PCKa及PCKb。VDD源極線VDM，在各列個別配置，共同耦合至在對應列中排成一列的記憶單元MC的高側電源節點VH。第8圖中，代表性地顯示配列成4行的記憶單元MC。對應各記憶單元行，配置字元線WL0－WL3。

位元線BL及/BL對應記憶單元列配置，且位元線BL及/BL經由列選擇閘CSG耦合至內部資料匯流排IO。上述列選擇閘CSG根據來自列解碼器4a的列選擇信號CSL選擇性地導通，耦合對應的位元線BL及/BL至內部資料匯流排IO。列解碼器4a，包括在第1圖所示的列選擇電路內，解碼主控制電路7所提供的列位址信號CA，產生列選擇信號CSL。

位元線BL及/BL中，與第4圖所示的結構相同，設置位元線負荷電路，但為了簡化圖面，第8圖中不顯示上述位元線負荷電路。待命狀態時，位元線BL及/BL預充電至電源電壓VDD準位的H準位。上述位元線負荷電路在資料寫入時設定為非導通狀態。

寫入補助電路PCKa及PCKb，具有同一結構，對應的部分係付與同一參考符號。寫入補助電路PCKa及PCKb分別包括：2輸入NAND閘NG1，接收位元線BL及/BL的電壓；以及P通道MOS電晶體PT3，根據NAND閘NG1的輸出信號耦合VDD電源節點至VDD源極線VDM。

即，第8圖所示的寫入補助電路PCKa及PCKb中，與前第一實施例的結構不同，取代分別對位元線BL及/BL所配置的反相器，設置2輸入NAND閘NG1。

記憶單元MC的連接與第5圖所示的記憶單元MC的連接相同，負荷電晶體(PQ1、PQ2)的高側電源節點VH共同耦合至VDD源極線VDM。

第9圖係顯示第8圖所示的記憶單元電路的動作的信號波形圖。以下，參考第9圖，簡單說明第8圖所示的記憶單元電路的動作。資料讀出時，對應位址指示行的字元線WL的電位上升至H準位(VDD準位)。因此，記憶單元MC中，存取電晶體(NQ3、NQ4)為導通狀態，儲存節點ND1及ND2耦合至位元線BL及/BL。藉此，儲存L準位資料的儲存節點(例如ND2)的電位根據流經位元線(例如/BL)的列電流而上升(對應電晶體(NQ3、NQ4)與驅動電晶體(NQ1、NQ2)的β比及位元線負荷電路的電阻值的電壓準位)。

又，位元線BL及/BL的電位對應選擇行的記憶單元MC的儲存資料而變化。位元線BL及/BL，經由列選擇閘CSG，耦合至內部資料匯流排IO，其電位準位持續地變化。不過，上述資料讀出時，位元線BL及/BL的電位振幅比NAND閘NG1的輸入邏輯臨界值VTG的電壓準位高，NAND閘NG1判斷位元線BL及/BL的電壓電位皆為H準位，且其輸出信號維持在L準位。

因此，MOS電晶體PT3維持在導通狀態，VDD源極線VDM維持在高側電源電壓VDD準位。藉此，與前第一實施例相同，穩定地保持單元MC的資料的同時可以執行資料的讀出。

因此，在資料寫入時，位元線BL及/BL，對應從列選擇閘CSG經由寫入驅動器5a提供的寫入資料，驅動其電壓準位為H準位(VDD準位)及L準位(VSS準位)。因此，藉由位元線BL及/BL中之一方的電壓準位降低，NAND閘極NGl中之一方的輸入為L準位，其輸出信號為H準位，因此P通道MOS電晶體PT3為非導通狀態，VDD源極線VDM為浮動狀態。

其次，根據圖中未顯示的行選擇電路的輸出信號，驅動字元線WL至選擇狀態時，選擇行的記憶單元中，儲存節點ND1及ND2耦合至位元線BL及/BL。當寫入與記憶單元的儲存資料相反邏輯準位的資料時，選擇記憶單元的儲存節點ND1及ND2的電壓準位改變。上述儲存節點的電位變化時，在記憶單元內，貫通電流流經負荷電晶體及驅動電晶體，消耗浮動狀態的VDD源極線VDM的電荷，其電壓準位降低，因此儲存節點ND1及ND2的電位差變得更小，資料保持特性由於此VDD源極線VDM的電位降低而下降(寫入界限增大)，儲存節點ND1及ND2分別將儲存資料反相，設定至對應傳送至位元線BL及/BL的寫入資料的電壓準位。

資料寫入結束後，驅動字元線WL至非選擇狀態，又，位元線BL及/BL恢復至原先的預充電電壓電位，因此，NAND閘NG1的輸出信號為L準位，VDD源極線VDM的電壓準位恢復至高側電源電壓VDD準位。

即使字元線WL為選擇狀態，列選擇閘CSG為非導通狀態時，不執行傳送寫入資料至位元線BL及/BL，且位元線從預充電電壓準位開始產生與資料讀出時相同的電位變化。不過，此時，其電位振幅小，NAND閘NG1的輸出信號為L準位，經由P通道MOS電晶體PT3供給高側電源電壓VDD至VDD源極線VDM，此電壓準位維持在高側電源電壓VDD準位。因此，選擇行且非選擇列的記憶單元穩定地保持儲存資料。

非選擇行且選擇列的記憶單元中，與第一實施例相同，記憶單元中，不存在電流流過的路徑，穩定地保持儲存資料。

如上所述，利用第8圖所示根據第二實施例的寫入補助電路，可以得到與第一實施列相同的效果。

又，由NAND閘NG1，接收位元線BL0及/BL0的電壓，並檢測此變化，高側電源電壓VDD的供給節點與VDD源極線VDM之間只連接一P通道MOS電晶體PT3。因此，此高側電源電壓供給節點與VDD源極線之間的電阻成份(通道電阻)變小，可以快速執行恢復至VDD源極線的高側電源電壓VDD。又，VDD源極線VDL的配線電阻小，其電壓降小，可以穩定供給既定的電壓準位(VDD準位)的單元電源電壓至對應列的記憶單元的高側電源節點。

[第三實施例]

第十圖係概略顯示第三實施例的半導體記憶裝置的記憶陣列部的結構圖。第10圖概略顯示對於4行4列中配置的記憶單元MC的電路結構。分別對應記憶單元列，配設位元線對BL0，/BL0，BL1，/BL1，BL2，/BL2以及BL3，/BL3。

位元線BL0，/BL0及BL1，/BL1耦合至2：1選擇器4b0，位元線對BL2，/BL2及BL3，/BL3，同樣地，耦合至2：1選擇器4b1。這些2：1選擇器4b0及4b1，根據列位址信號CA執行2：1選擇，從對應的2位元線對中選擇1位元線對。

對於2：1選擇器4b0，配設寫入驅動電路5a0及感應放大器電路6a0，而對於2：1選擇器4b1，配設寫入驅動電路5a1及感應放大器電路6a1。

2：1選擇器4b0及4b1，包括在第1圖所示的列選擇電路4內，根據列位址信號CA同時執行列選擇動作。寫入驅動電路5a0及感應放大器電路6a0分別輸入及輸出資料DI0及DO0，又，寫入驅動電路5a1及感應放大器電路6a1分別輸入及輸出資料DI1及DO1。因此，第10圖所示的結構中，執行2位元資料的寫入/讀出。

分別對應記憶單元行，配設字元線WL0－WL3。第10圖所示的記憶單元電源控制的結構中，在各位元線對中分割記憶單元為複數的群，且對於記憶單元群，配設分割VDD源極線。即，對於位元線BL0、/BL0，在列方向平行配設分割VDD源極線VDM0A及VDM0B，又，對於位元線BL1、/BL1，配設分割VDD源極線VDM1A及VDM1B。對於位元線BL2、/BL2，設置分割VDD源極線VDM2A及VDM2B，又，對於位元線BL3、/BL3，設置分割VDD源極線VDM3A及VDM3B。

分別對應分割VDD源極線VDM0A－VDM3A，設置寫入補助電路PCKa0－PCKa3，而分別對應分割VDD源極線VDM0B－VDM3B，設置寫入補助電路PCKb0－PCKb3。這些寫入補助電路PCKa0－PCKa3及PCKb0－PCKb3，具有與前第8圖所示的PCKa及PCKb相同的結構，在對應的構成要素中，付與同一參考符號。這些寫入補助電路PCKa0－PCKa3及PCKb0－PCKb3，各包括：NAND閘NG1，接收對應的位元線對的各位元線的電壓；以及P通道MOS電晶體PT3，根據對應的NAND閘NG1的輸出信號，選擇性地耦合高側電源電壓VDD的供給節點(以下稱作VDD供給節點)與對應的分割VDD源極線。

第10圖所示的記憶單元電源控制的結構中，資料讀出時的動作，與使用前第二實施例的寫入補助電路的結構相同，而根據字元線選擇，雖然在各位元線對中產生電位差，但此電位差很小，對應的位元線的電位由NAND閘NG1判斷為H準位，各分割VDD源極線VDM0A－VDM3A及VDM0B－VDM3B維持在高側電源電壓VDD準位，執行穩定的資料讀出。根據列位址信號CA，2：1選擇器4b0及4b1各執行2：1選擇，而在對應的2對的位元線中，選擇1對位元線以讀出2位元資料DO0及DO1。

在資料寫入時，根據列位址信號CA，2：1選擇器4b0及4b1執行2：1選擇，寫入驅動電路5a0及5a1，分別根據寫入資料位元DI0及DI1，同時驅動選擇列的位元線。

在此情況下，連接至選擇字元線(例如字元線WL3)的記憶單元中，執行放電。分割VDD源極線VDM0B－VDM3B中，對應選擇列的分割VDD源極線的電位下降(選擇列的寫入補助電路中，在資料寫入時，M0S電晶體PT3全部已經在非導通狀態)。判斷非選擇列的分割VDD源極線的位元線電位為H準位，且MOS電晶體PT3為導通狀態，維持在高側電源電壓VDD準位，穩定地保持儲存資料。

另一方面，對於非選擇字元線所設置的分割VDD源極線VDM0A－VDM3A，對應的記憶單元全部在非選擇狀態，雖然分割VDD源極線VDM0A－VDM3A為浮動狀態，但是記憶單元中不存在從高側電源節點到低側電源節點的電流流過的路徑，分割VDD源極線VDM0A－VDM3A維持在電源電壓VDD準位。

更具體地，在選擇字元線WL時，例如，選擇位元線BL0及/BL0時，分割VDD源極線VDM0B的電壓準位下降，對應的記憶單元MC的寫入界限增大，對應位元線BL0及/BL0的寫入資料快速執行寫入資料至記憶單元。此時，位元線BL1及/BL1為非選擇狀態，電流從圖中未顯示的位元線負荷電路所預充電的電壓準位流經對應的記憶單元MC，雖然位元線BL1及/BL1中的一方的電位準位降低，但是其電位下降量與資料讀出時相同，寫入補助電路PCKb1中NAND閘NG1的輸出信號在低準位，MOS電晶體PT3為導通狀態，對記憶單元穩定地供給高側電源電壓VDD，穩定地保持資料。

關於位元線對BL2，/BL2及BL3，/BL3，上述的動作相同。

第10圖所示的結構中，分割對應各記憶單元列設置的VDD源極線，對每分割VDD源極線，根據對應的位元線的電位而控制其電壓準位，藉此分割VDD源極線的配線電容降低，且資料寫入時，分割VDD源極線的電位下降快速，可以執行快速的寫入，又，寫入結束後，選擇列的分割VDD源極線的電位快速恢復至原先的電源電壓準位VDD準位，可以縮短寫入時間。VDD源極線的配線電阻的影響，與前第一實施例中的結構的情況相同，其中各列中設置1連續延伸的VDD源極線，以及在兩端設置寫入補助電路。

又，第10圖所示的結構中，記憶單元陣列中，具有分割為二的VDD源極線，在分割VDD源極線的邊界區，配置寫入補助電路PCKa0－PCKa3。不過，可以使用寫入補助電路PCKa0－PCKa3配置於分割VDD源極線VDM0A－VDM3A的另一端(離2：1選擇器較近的端)，且記憶單元陣列的兩端，對向配置寫入補助電路PCKa0－PCKa3及PCKb0－PCKb3的結構。

又，雖然各列中VDD源極線為分割為2的構造，也可以是更大的分割數。藉由增加分割VDD源極線的分割數，可以縮短其配線長，因此減低配線電容，可以加快其電壓變化，而可以加速寫入動作。

又，雖然對各資料位元配置2列的記憶單元，但不限定對每一資料位元所配置的記憶單元列的數量為2，而是任意的。又，同時輸出輸入的資料的位元數也可以使用8位元、16位元等更寬的位元寬度的資料。

[第四實施例]

第11圖係顯示根據本發明的第四實施例的寫入補助電路的結構。第11圖代表性地顯示對於1位元線對BL、/BL所設置的寫入補助電路PCK的結構。記憶單元陣列中的配置也可以使用前第一至三實施例的任一結構。

寫入補助電路PCK，包括電源控制部VCT，根據位元線BL及/BL的電壓準位，調整VDD源極線VDM的阻抗；一次脈衝產生電路10，根據來自電源控制部VCT的位元線電壓檢測信號，產生一次脈衝信號；以及N通道MOS電晶體NT1，根據一次脈衝產生電路10的輸出信號，驅動VDD源極線VDM至低側電源電壓(VSS；第2電源電壓)準位。

電源控制部VCT，包括NAND閘NG1，接收位元線BL及/BL的電壓；以及P通道MOS電晶體PT3，根據NAND閘NG1的輸出信號，耦合VDD供給節點與VDD源極線VDM。因此，對應前第二及三實施例中的寫入補助電路的結構，電源控制部VCT具有同樣的結構。

一次脈衝產生電路10，包括反相延遲電路11，延遲既定的時間並將上述NAND閘NG1的輸出信號反相；AND閘AG1，接收反相延遲電路11的輸出信號與NAND閘NG1的輸出信號。一次脈衝產生電路10，回應NAND閘NG1的輸出信號的上升，產生具有既定的時間寬度的一次脈衝信號。上述一次脈衝信號的H準位期間由反相延遲電路11所具有的延遲時間決定。

第12圖係信號波形圖，顯示第11圖所示的寫入補助電路PCK的資料寫入時的動作。以下，參考第12圖，說明第11圖所示的寫入補助電路PCK的動作。

資料寫入時，位元線BL或/BL的電位根據寫入資料從H準位改變為L準位時，NAND閘NG1的輸出節點NDA的電壓準位從L準位改變為H準位。因此，由一次脈衝產生電路10產生在既定期間變成H準位的一次脈衝信號。當NAND閘NG1的輸出信號變成H準位時，MOS電晶體PT3變成非導通狀態，而VDD源極線VDM與VDD供給節點分離。又，此時，來自一次脈衝產生電路10的一次脈衝信號(節點NDB上的信號)變成H準位，因此MOS電晶體NT1變成導通狀態。與VDD供給節點分離的VDD源極線VDM耦合至低側電源節點，其電壓準位降低。

選擇記憶單元中，儲存節點(ND1、ND2：圖中未顯示)對應其VDD源極線VDM的電位下降而急速降低資料保持特性，且其電位準位對應位元線BL及/BL的電位準位快速化變。藉此，可以縮短資料寫入所需要的時間(設定儲存節點ND1、ND2的電位為對應寫入資料的電位準位所需要的時間)，達到快速寫入。

當資料寫入結束時，字元線WL為非選擇狀態，位元線BL及/BL藉由列選擇電路與內部資料線分離，上述的電壓準位再由圖中未顯示位元線負荷電路恢復至原預充電壓準位。此時，來自一次脈衝產生電路10的一次脈衝信號已經在L準位，MOS電晶體NT1為非導通狀態。由於上述位元線BL及/BL恢復至預充電電位，電源控制部VCT中NAND閘NG1的輸出信號為L準位，因此MOS電晶體PT3恢復VDD源極線VDM的電壓準位至原電壓(VDD準位)。

如第11圖所示，回應位元線電位變化，在既定期間驅動VDD源極線的電壓準位至低側電源電壓VSS準位方向，並藉由強制降低其電壓準位，記憶單元的寫入界限增大，可以達成快速的寫入。

又，非選擇單元中，與第一至三實施例相同，在資料寫入模式時也可以穩定地保持資料。

[第五實施例]

第13圖係顯示根據本發明第五實施例的寫入補電路PCK的結構。第13圖所示的電壓控制電路PCK中，設置P通道MOS電晶體PT4，在位元線BL、/BL的電位變化時，用以驅動VDD源極線VDM至第2電源電壓(低側電源電壓VSS)準位。上述MOS電晶體PT4的導通/非導通狀態的控制由一次脈衝產生電路10執行。上述一次脈衝產生電路10，回應電源控制部VCT內所包含的NAND閘NG1的輸出信號的上升，產生在既定期間為L準位的一次脈衝信號，並提供給P通道MOS電晶體PT4的閘極。電源控制部VCT的結構與前第11圖所示的電源控制部VCT的結構相同，對應的部分付與同一參考符號，並省略詳細的說明。

一次脈衝產生電路10，包括反相延遲電路11；NAND閘NG2，用以接收反相延遲電路11的輸出信號與電源控制部VCT的NAND閘NG1的輸出信號。上述一次脈衝產生電路10產生的一次脈衝信號的L準位期間由反相延遲電路11所具有的延遲時間決定。

第14圖係信號波形圖，顯示第13圖所示的寫入補助電路PCK的資料寫入時的動作。以下，參考第14圖，說明第13圖所示的寫入補助電路PCK的動作。

資料寫入時，對應選擇列的位元線BL及/BL的電壓準位，根據寫入資料，驅動至H準位及L準位。根據上述位元線BL及/BL的電位變化，電源控制部VCT輸出至節點NDA的信號上升至H準位，因此，一次脈衝產生電路10提供至節點NDC的一次脈衝信號在既定期間為L準位。回應上述節點NDC的L準位的信號，MOS電晶體PT4為導通狀，往低側電源電壓方向驅動VDD源極線VDM。此時，MOS電晶體PT3由於NAND閘NG1的輸出信號而在非導通狀態，與VDD供給節點分離的VDD源極線VDM快速地降低其電壓準位。因此，與前第11圖所示的第四實施例所示的寫入補助的結構相同，寫入界限增大，根據寫入資料可以快速改變選擇記憶單元的儲存節點(ND1、ND2)的電位準位。

位元線BL及/BL為非選擇列時或資料讀出模式時，位元線BL及/BL電位為高準位，NAND閘NG1的輸出信號在L準位，MOS電晶體PT3在導通狀態。由於NAND閘NG1的輸出信號固定在L準位，一次脈衝產生電路10的輸出節點NDC維持在H準位，且MOS電晶體PT4維持在非導通狀態。因此，非選擇列的位元線及資料讀出時的位元線係確實供給高側電源電壓VDD至VDD源極線VDM，確保靜態雜訊界限而穩定保持資料。

第15圖係概略顯示第13圖所示的MOS電晶體PT3及PT4的剖面結構圖。MOS電晶體PT3及PT4在N井區20內形成。P通道MOS電晶體PT3，包括P型不純物區域21c及21d，在N井區20表面上間隔形成；以及閘極電極22b，形成於上述不純物區域21c及21d之間的井區表面上，而有圖中未顯示的閘極絕緣膜介於其間。

MOS電晶體PT4，包括P型不純物區域21a及21b，在N井區20表面上間隔形成；以及閘極電極22a，形成於上述不純物區域21a及21b之間的井區表面上，而圖中未顯示的閘極絕緣膜介於其間。

耦合不純物區域21a以接收低側電源電壓VSS，以及耦合不純物區域21d以接收高側電源電壓VDD。閘極電極22a及22b分別耦合至第13圖所示的節點NDC及NDA。不純物區域21b及21c耦合至VDD源極線VDM。N井區20偏壓至高側電源電壓VDD準位。

不純物區域21b及21c可以是連續形成的不純物區域，或是其間可以形成元件分離區域。

節點NDA的電壓準位在H準位(電壓VDD準位)時，MOS電晶體PT3在非導通狀態，VDD供給節點與VDD源極線VDM分離。另一方面，節點NDC為L準位時，不純物區域21a及21c之間形成通道，且VDD源極線VDM耦合至低側電源電壓VSS。

VDD源極線VDM的電壓準位降低時，不純物區域21b及井區20之間的PN接合變成深的反偏壓，且MOS電晶體PT4的閘極－源極間的電壓的絕對值相對變小，而電流驅動力降低，可以防止VDD源極線VDM的電壓準位降得過低(由於背面閘極偏壓效果)。

因此，可以防止產生VDD源極線VDM的電壓準位降得過低，非選擇記憶單元的資料保持特性惡化，以及破壞選擇列且非選擇行的記憶單元的保持資料的狀態。

如上所述，根據本發明第五實施例，對於VDD源極線，利用P通道MOS電晶體，在位元線電位變化時，強制降低浮動狀態的VDD源極線的電位準位，而選擇列的VDD源極線的電壓準位快速下降的同時，可以防止其電壓準位下降過多，並可以防止破壞選擇列的非選擇行的記憶單元的保持資料。又，可以防止VDD源極線電壓下降過多，因此，寫入結束時可以快速恢復VDD源極線至下方的電壓準位。

[第六實施例]

第16圖係顯示根據發明第六實施例的寫入補助電路PCK的結構圖。第16圖顯示的寫入補助電路PCK中，二極體連接的P通道MOS電晶體PT5連接至VDD源極線VDM，上述二極體連接的P通道MOS電晶體PT5的閘極及汲極連接至VDD源極線VDM，而源極耦合至VDD供給節點。

電源控制部VCT的結構與前第一至五實施例的寫入補助電路的結構相同，包括NAND閘NG1，接收位元線BL及/BL的電壓；以及P通道MOS電晶體PT3，根據NAND閘NG1的輸出信號，選擇性地分離VDD源極線VDM與VDD供給節點。

第17圖係信號波形圖，顯示第16圖所示的寫入補助電路PCK的在資料寫入時的動作。以下，參考第17圖，說明關於第16圖所示的寫入補助電路PCK的動作。

資料寫入時，在選擇列中，位元線BL及/BL的電壓準位對應寫入資料改變為H準位及L準位。根據位元線BL及/BL中之一方的位元線的電位下降，NAND閘NG1的輸出信號變成H準位，因此MOS電晶體PT3為非導通狀態。當驅動字元線WL至選擇狀態時，電流流經選擇記憶單元，VDD源極線VDM的電壓準位降低。上述VDD源極線VDM的電壓準位在電壓VDD－Vtp以上時，MOS電晶體PT5為非導通狀態。在此，Vtp係代表MOS電晶體PT5的臨界電壓的絕對值。

VDD源極線VDM的電壓準位在電壓VDD－Vtp以下時，MOS電晶體PT5為導通狀態， VDD源極線VDM耦合至VDD供給節點，且防止VDD源極線VDM的電位下降。因此，VDD源極線VDM的電壓準位被鉗固在VDD－Vtp的準位。

雖然電源控制部VCT的動作與前第一至六實施例所示的結構相同，但藉由鉗固電晶體PT5，可以防止選擇列的VDD源極線VDM的電壓準位過度下降，可以抑制選擇列且非選擇行的記憶單元的資料保持特性惡化，並可以防止破壞保持資料。

又，也可以使用PN二極體等的其他元件作為上述VDD源極線VDM的電壓準位鉗位元件。

如上所述，根據本發明第六實施例，設置用以抑制VDD源極線的電壓準位的下降的電壓鉗位裝置，可以防止破壞選擇列/非選擇行的記憶單元的保持資料(可以防止高側電源電壓過度下降，因此可以抑制資料保持特性的下降)

[第七實施例]

第18圖係顯示本發明的第七實施例的寫入補助電路PCK的結構。第18圖所示的寫入補助電路PCK的結構與第16圖所示的寫入補助電路PCK有以下不同點。即，電源控制部VCT中，取代接收位元線BL及/BL的電壓的NAND閘NG1，設置接收冗餘信號CRD、位元線BL及/BL的電壓的NAND閘NG3，。根據上述NAND閘NG3的輸出信號，MOS電晶體PT3選擇性地耦合VDD供給節點與VDD源極線VDM。

冗餘信號CRD係記憶單元陣列中指定不良列的信號，不良列的位元線平時為非選擇狀態，其位址係置換為備用位元線對。藉由置換此不良列的位元線為備用位元線對，變得可以使用不良列位址以修補不良列。

又，第18圖所示的電源控制電路PCK中，二極體連接的P通道MOS電晶體PT5與VDD供給節點之間，連接根據反相器IV3的輸出信號而選擇性地成為導通狀態的P通道MOS電晶體PT6。提供冗餘信號CRD至反相器IV3。

第18圖中所示的寫入補助電路PCK的結構中，VDD源極線VDM對應每記憶單元列而配置，以調整各列中的電壓準位，而又，在不良列修補時，執行對不良列的電源控制。即，對於不良列，設定冗餘信號CRD為L準位，NAND閘NG3的輸出信號固定在H準位，因此，MOS電晶體PT3平時設在非導通狀態。又，反相器IV3的輸出信號在H準位，MOS電晶體PT6平時在非導通狀態，因而阻斷VDD供給節點與MOS電晶體PT5之間的電流路徑。因此，對於不良列，VDD源極線VDM完全與VDD供給節點分離，阻斷了不良列的不良記憶單元所引起的漏電流路徑，因而減低消耗功率。

另一方面，對於不良列不存在的正常列，設定冗餘信號CRD為H準位。此時，NAND閘NG3，根據位元線BL及/BL的電位，決定其輸出信號的邏輯準位，又，反相器IV3的輸出信號固定在L準位，MOS電晶體PT6為導通狀態。因此，在此情況下，實現前第16圖所示的寫入補助電路PCK相同的動作。

第19圖係概略顯示根據本發明第七實施例的半導體記憶裝置的主要部分的結構圖。第19圖中，記憶單元陣列，包括正規記憶單元陣列1n，正規記憶單元MC排列成行列狀；以及備用記憶單元陣列1s，配置用於不良列修補的備用記憶單元SMC。

冗餘置換修補中，可以根據除了不良列之外位元線與列解碼器的輸出之間的對應位移，所謂位移冗餘方式，執行不良列的修補。不過，在此，為了顯示不良列的修補，顯示以備用位元線對只置換正規記憶單元陣列的不良列以修補不良列的結構。

正規記憶單元陣元1n中，配置位元線對BLP，對應各位元線對BLP，配設VDD源極線VDM，而對應各VDD源極線VDM，配置寫入補助電路PCK。備用記憶單元陣列1s中，備用位元線對SBLP對應備用記憶單元列SMC而配置，又，對應備用位元線對SBLP，配設備用VDD源極線SVDM。上述備用記憶單元陣列1s中的備用位元線對SBLP的數量係根據可能修補的不良列數量而決定。

列選擇電路，包括正規列選擇電路4n，對應正規記憶單元陣列1n而配置；以及冗餘列選擇電路4s，對應記憶單元陣列1s而配置。

為了控制上述正規列選擇電路4n及冗餘電路4s的動作，設置冗餘列置換控制電路20。冗餘列置換控制電路20包括程式電路，儲存指明內部的不良列的不良列位址，並根據列位址信號CA與程式化的不良列位址之間一致/不一致而產生正規列選擇致能信號NE及備用列選擇致能信號NEZ。

位址指定的選擇列在正常列的情況下，冗餘列置換控制電路20活化正規選擇致能信號NE，且正規列選擇電路4n選擇對應位址指定列的位元線對BLP。冗餘列選擇電路4s為非活化狀態，且備用列維持在非選擇狀態。另一方面，當列位址信號CA指定不良列時，冗餘列置換控制電路20活化不良備用列置換致能信號NEZ，且冗餘列選擇電路4s選擇對應的冗餘置換用的備用位元線對SBLP。在此情況下，正規列選擇電路4n中，停止了列選擇動作(信號NE為非活化狀態)。

對於寫入補助電路PCK，設置單元電源控制單位22，以各列單位控制寫入補助電路PCK的致能/禁制。上述單元電源控制單位22，根據不良列資訊，產生對於對應的寫入補助電路PCK的冗餘信號CRD。

第20圖係顯示電路結構的一範例圖，產生對於第19圖所示的單元電源控制單位22內所包含的1列的VDD源極線的冗餘信號。第20圖中，冗餘信號產生部，包括：連結元件FL，用以連接高側電源節點與內部節點ND10之間且可熔斷；高電阻電阻元件Z，一端連接至內部節點ND10；反相器IV10，將內部節點ND10的電壓信號反相，反相器IV11，將反相器IV10的輸出信號反相以產生冗餘信號CRD；N通道MOS電晶體NT10，連接高電阻電阻Z及低側電源節點之間，且其閘極接收反相器IV10的輸出信號；以及N通道MOS電晶體NT11，連接高電阻電阻Z及低側電源節點之間，且其閘極接收重置信號RST。

在系統重置時或電源啟動時，重置信號RST在既定期間內為H準位。又，對於不良列的連結元件FL熔斷。

連結元件FL熔斷時，節點ND與高側電源節點(VDD)分離。根據重置信號RST，MOS電晶體NT11變成導通狀態時，經由高電阻電阻元件Z，驅動內部節點ND10至低側電源節點的電壓準位。因此，反相器IV10的輸出信號變成H準位，MOS電晶體NT10為導通狀態。即使重置信號RST為L準位而MOS電晶體NT11為非導通狀態，藉由高電阻電阻元件Z及MOS電晶體NT10，節點ND10維持在低側電源節點的電壓準位。在此狀態中，冗餘信號CRD由反相器11固定在L準位，停止對於不良列的VDD源極線的電源控制，且對應的VDD源極線平時維持在浮動狀態。

另一方面，連結元件FL為非熔斷狀態的情況下，內部節點ND10耦合至高側電源節點(VDD)。根據重置信號RST，即使MOS電晶體NT11為導通狀態，由於高電阻電阻元件Z的電阻值，節點ND10維持在H準位(電壓VDD準位)。因此，反相器IV10的輸出信號為L準位，且MOS電晶體10為非導通狀態。因此，重置信號RST變成L準位後，內部節點ND10維持在電壓VDD準位，於是，冗餘信號CRD維持在H準位。MOS電晶體10由於反相器IV10的輸出信號而為非導通狀態，且冗餘信號產生部中，貫通電流流過的路徑被阻斷。

雖然顯示的單元電源控制的結構係以備用列置換不良列的結構作為單元電源單位22的結構，但是可以根據位移冗餘方式修補不良列。根據位移冗餘方式修補不良列時，切換對於來自列解碼器的列選擇信號的列選擇閘的傳播路徑。利用上述路徑切換指定用的信號，在單位電源控制單位22中，可以產生冗餘信號CRD。即，對於各列選擇信號的列選擇閘的傳播路徑有2個，且利用1個信號傳播路徑時，切換路徑以不傳播列選擇信號至不良列的列選擇閘。因此，不良列中，切換列選擇信號的傳播路徑，設定鄰接列的列選擇信號傳播路徑的信號與設定不良列的列選擇信號的傳播路徑的信號之間邏輯準位不同。因此，各列中利用判斷鄰接列對的列選擇信號傳播路徑設定信號的邏輯是否相同的閘極電路，可以產生對各列的冗餘信號。

如上所述，根據本發明第七實施例，停止對不良列的VDD源極線的電源控制，且設定對應的VDD源極線為浮動狀態，可以防止因不良列的記憶單元引起的漏電流流過，因此可以減少消耗電流。

[第八實施例]

第21圖係顯示根據本發明第八實施例的寫入補助電路PCK的結構圖。第21圖所示的寫入補助電路PCK中，設置反相器IV13，接收電源控制部VCT的NAND閘NG1的輸出信號；以及P通道MOS電晶體Pr13，根據反相器IV13的輸出信號，耦合VDD源極線VDM至中間電壓供給節點。電源控制部VCT與前第一至七實施例相同，包括NAND閘NG1及P通道MOS電晶體PT3。MOS電晶體PT3耦合至接收通常的電源電壓VDD1的節點(VDD供給節點)。另一方面，MOS電晶體PT13耦合至接收比電源電壓VDD1低的電壓VDD2的中間電壓節點。

第22圖係信號波形圖，顯示第21圖所示的寫入補助電路PCK的寫入時的動作。以下參考第22圖，說明第21圖所示的寫入補助電路PCK的資料寫入時的動作。

資料寫入時，供給對應寫入資料的電壓至位元線BL及/BL，驅動這些位元線的電壓至H準位及L準位。因此，電源控制部VCT中，NAND閘NG1的輸出信號為H準位，MOS電晶體PT3為非導通狀態，而VDD源極線VDM與供給電壓VDD1的節點分離。另一方面，反相器IV13的輸出信號為L準位，因此MOS電晶體PT13為導通狀態，且VDD源極線VDM接收中間電壓VDD2。上述電壓VDD2係比電源電壓準位的電壓VDD1低的電壓準位。資料寫入時，確實地降低VDD源極線VDM的電壓準位，可以增大記憶單元的寫入界限，且可以快速執行資料的寫入。

在此情況下，電壓VDD2由產生中間電壓VDD2的電路所產成，如同使用二極體連接的MOS電晶體的情況等，可以設定VDD源極線VDM至想要的電壓而不受到電晶體參數引起的臨界電壓變化的影響。因此，可以確實地設定非選擇列/選擇行的記憶單元的靜態雜訊界限為大的狀態，並可以確實地防止保持資料的破壞。

第23圖係概略顯示產生第21圖所示的2個電壓VDD1及VDD2的電源電壓產生部的結構。第23圖中，電源電壓產生部，包括電源電路25，接收來自外部的電源電壓VDD，執行除去雜訊等的安定化處理，產生電源電壓VDD1；以及降壓電路26，將電源電路25的輸出電壓VDD1降壓而產生中間電壓VDD2。

電源電路25只執行雜訊除去等的過濾處理，以產生與來自外部的電源電壓VDD同一電壓電準位的單元電源電壓VDD1。關於降壓電路26，藉由變換基準電流產生電路的輸出電流為電壓的電路等的結構，可以產生中間電壓VDD2，又，可以使用例如DRAM(動態隨機存取記憶體)等之中所用的結構，即回授控制型的內部降壓電路(VDC；降壓反相器)，比較基準電壓與對應中間電壓VDD2的電壓，並根據比較的結果從電源節點供給電流至VDD2電源線。

藉由利用第23圖所示的電源電壓產生電路，可以由來自外部的電源電壓VDD產生想要的電壓準位的穩定的單元電源電壓VDD1及中間電壓VDD2。

根據本發明的第八實施例，VDD源極線電壓根據位元線電壓在通常的電源電壓VDD1與較低的中間電壓VDD2之間切換，資料寫入時，可以確實地設定對選擇列的VDD源極線電壓至想要的電壓準位，因而可以穩定且快速地執行資料寫入。

又，藉由利用中間電壓，可以設定選擇列的VDD源極線電壓為想要的電壓準位，可以防止非選擇記憶單元的資料保持特性惡化，並可以防止非選擇記憶單元的保持資料被破壞。

[第九實施例]

第24圖係顯示根據本發明第九實施例的半導體記憶裝置的主要部分的結構圖。第24圖中，顯示對於排成一列的記憶單元MC的寫入補助電路的結構。記憶單元MC配列成4行1列，對應各行配設字元線WL0－WL3。對應記憶單元列配設位元線BL及/BL。對應各記憶單元列，與前第一至八實施例相同，配設VDD源極線VDM。又，與VDD源極線VDM平行且分別對應記憶單元列，配設虛VSS源極線DVSM。對記憶單元供給低側電源電壓VSS的VSS源極線未在圖中顯示，係另外配置。

寫入補助電路PCKa及PCKb係在VDD源極線VDM及虛VSS源極線DVSM的兩端對向配置，執行虛VSS源極線DVSM的預充電以及VDD源極線VDM與虛VSS源極線DVSM的選擇性的耦合，並利用虛VSS源極線的累積電荷，調整VDD源極線VDM的電壓準位。

寫入補助電路PCKa及PCKb具有同一結構，對應的部分係給與同一參考符號。寫入補助電路PCKa及PCKb，各包括電源控制部VCT，根據位元線BL及/BL的電壓準位的變化，分離VDD源極線VDM與VDD供給節點；反相器IV15，將上述電源控制部VCT內所包括的NAND閘NG1的輸出信號反相；傳送閘TX，根據NAND閘NG1及反相器IV15的輸出信號，選擇性地連接VDD源極線VDM至虛VSS源極線DVSM；以及N通道MOS電晶體NT15，根據反相器IV15的輸出信號，耦合虛VSS源極線DVSM至低側電源節點(VSS供給節點)。

傳送閘TX係由P通道MOS電晶體及N通道MOS電晶體並聯形成的CMOS電晶體傳送閘所構成，傳送電壓信號而不產生臨界電壓的損失。

第25圖係信號波形圖，顯示第24圖所示的寫入補助電路資料寫入時的動作。以下，參考第25圖，說明第24圖所示的寫入補助電路PCKa及PCKb的動作。

待命狀態及資料讀出時，位元線BL及/BL的電壓準位為邏輯高準位，NAND閘NG1的輸出信號(節點NDA的電位)為L準位。因此，MOS電晶體PT3及NT15為導通狀態，又，傳送閘TX為非導通狀態。因此，VDD源極線VDM維持在高側電源電壓VDD準位，又，虛VSS源極線DVSM維持在低側電源電壓(VSS)準位。

當資料寫入開始，寫入資料傳送至選擇列的位元線BL及/BL時，位元線BL及/BL的電壓準位對應寫入資料而變化。根據位元線BL及/BL的電位變化，電源控制部VCT中，NAND閘NG1的輸出信號(節點NDA的電壓)變成H準位。因此，MOS電晶體PT3及NT15為非導通狀態。另一方面，傳送閘TX變成導通狀態，VDD源極線VDM與虛VSS源極線DVSM電氣耦合。上述VDD源極線VDM及虛VSS源極線DVSM為浮動狀態，上述虛VSS源極線DVSM及VDD源極線VDM之間產生累積電荷的移動。假設VDD源極線VDM的電容為Cd，而虛VSS源極線的電容為Cs時，傳送閘TX導通後的源極線VDM及DVSM的電位V，如下式所示，變成由電容比Cs/Cd所決定的電壓準位。

V＝Cd．VDD/(Cd＋Cs)

其中，假設低側電源電壓VSS為接地電壓(0V)。例如，設計電容比Cs：Cd為10：1時，VDD源極線的電位由傳送閘TX等化，成為約10/11倍的電壓準位，降低約10%。藉此，選擇記憶單元MC中，高側電源節點的電壓準位降低，寫入界限增大，可以輕易地執行記憶單元的儲存資料的反相，而可以縮短寫入時間，還可以確實地執行寫入。

非選擇記憶單元中，儲存節點的電壓準位最多只產生與讀出時相同的變化，可以穩定地保持儲存資料。

又，上述電荷再分配時，與VDD源極線VDM的電壓準位經由寫入至記憶單元的放電而降低時相比，由於VDD源極線的電位更快速降低，可以實現更快速的寫入動作。

寫入結束後，經由圖中未顯示的位元線負荷線，位元線BL及/BL的電壓準位分別回到原H準位(電壓VDD準位)，NAND閘NG1的輸出信號為L準位，因此，傳送閘TX為非導通狀態，MOS電晶體PT3及NT15為導通狀態。因此，VDD源極線VDM及虛VSS源極線DVSM的電壓準位分別恢復為高側電源電壓VDD及低側電源電壓VSS準位。

上述虛VSS源極線DVSM，與VDD源極線VDM同一配線層或不同配線層，且使用在記憶單元MC上延伸的配線來配置。藉此，可以在各列配置VDD源極線VDM及虛VSS源極線DVSM，又，即使記憶單元的行數增加，VDD源極線VDM及虛VSS源極線DVSM的配線長也可以相同，藉此，電容比Cd：Cs也可以維持一定。因此，即使記憶單元陣列的行/列數改變，只要VDD源極線VDM及虛VSS源極線DVSM在列方向直線延伸，不需要再設計配線配置，也不需要改變記憶單元陣列的配置。又，可以利用同一配置的寫入補助電路，且記憶單元陣列結構變更時可以抑制單元電源控制單位部的面積增大(對應列的數量，只要改變寫入補助電路的數量，且列方向的記憶單元的數量即使增大也不必改變寫入補助電路的結構)。

又，關於上述VDD源極線VDM及虛VSS源極線DVSM的配線電容比，記憶單元MC的高側電源節點VH連接至VDD源極線VDM，存在有寄生電容。考慮高側電源節點VH的寄生電容而設定VDD源極線VDM及虛VSS源極線DVSM的電容比，因此，即使源極線VDM及DVSM在列方向延長，考慮的寄生電容的配線電容比為相同。

如上所述，根據本發明第九實施例，資料寫入時，根據位元線電壓，虛VSS源極線及VSS源極線設為浮動狀態，同時為電氣短路，可以快速降低VDD源極線的電壓準位，且可以增大選擇記憶單元的寫入界限，因此可以快速執行資料的寫入。

[第十實施例]

第26圖係顯示根據本發明第十實施例的記憶單元電路的結構圖。第26圖顯示對於配設於1列的記憶單元的寫入補助電路的結構。記憶單元MC在第26圖中配列為4行1列，且對應各行配設字元線WL0－WL3。對應記憶單元列，配設位元線BL及/BL，且上述位元線BL及/BL分別耦合至列選擇閘CSG及位元線負荷電路9。此結構與第一至九實施例相同，也與習知的記憶單元陣列的配置相同。

分別對應記憶單元列，配設傳送低側電源電壓VSS的VSS源極線VSM。上述第十實施例中，使用VSS源極線VSM作為單元電源線PVL0－PVLn。根據對應列的位元線BL及/BL的電壓準位，控制VSS源極線VSM的電壓準位(阻抗)。

在上述VSS源極線VSM的兩端，配設寫入補助電路PCKc及PCKd。上述寫入補助電路PCKc及PCKd具有同一結構，包括在低側電源節點與VSS源極線VSM之間串聯的N通道MOS電晶體NT20及NT21。MOS電晶體NT20及NT21的閘極分別連接至對應列的位元線BL及/BL。

VSS源極線VSM對各列分離配置。

第27圖係概略顯示第26圖所示的記憶單元MC的內部連接圖。如第27圖所示，驅動電晶體NQ1及NQ2的源極側節點，即低側電源節點VL，共同耦合至VSS源極線VSM。負荷電晶體PQ1及PQ2的源極節點，即高側電源節點VH，通常有電源電壓VDD供給。儲存節點ND1及ND2分別經由存取電晶體NQ3及NQ4耦合至位元線BL及/BL。

第28圖係信號波形圖，顯示第26圖所示的記憶單元電路的動作。以下，參考第28圖，說明第26及27圖所示的記憶單元電路的動作。

資料讀出時，驅動字元線WL至選擇狀態，記憶單元MC的存取電晶體NQ3及NQ4導通。因此，儲存節點ND1及ND2耦合至位元線BL及/BL，且對應上述儲存節點ND1及ND2的保持資料，位元線BL及/BL的電位準位改變。不過，上述情況中，由於來自位元線負荷電路9的列電流，位元線BL及/BL的電位變化小，其電壓電位比MOS電晶體NT20及NT21的臨界電壓Vth都是足夠高的電壓準位。因此，MOS電晶體NT20及NT21皆為導通狀態，VSS源極線VSM耦合至低側電源節點，且穩定地維持在低側電源電壓VSS準位。因此，即使對應列電流儲存節點ND1或ND2的電壓準位上升，雜訊界限也夠大，記憶單元MC穩定地保持資料。

上述資料讀出時，任一選擇記憶單元及非選擇記憶單元中，低側電源電壓VSM穩定維持在低側電源電壓VSS準位，又，高側電源節點VH也耦合至高側電源電壓VDD，充分確保靜態雜訊界限，穩定地保持儲存資料。

資料寫入時，首先位元線BL及/BL的電壓準位對應寫入資料而變化。在此情況下，當驅動至L準位的位元線的電壓準位下降至比MOS電晶體NT20或NT21的臨界電壓Vth低時，MOS電晶體NT20或NT21為非導通狀態，VSS源極線VSM與低側電源節點分離，且VSS源極線VSM為浮動作態。假設，資料寫入時，寫入與儲存資料相反邏輯準位的資料。當驅動字元線WL至選擇狀態，而存取電晶體NQ3及NQ4為導通狀態時，電流流過位元線BL及/BL與儲存節點ND1及ND2之間，儲存節點ND1及ND2的電壓準位改變。之後，根據存取電晶體NQ3和NQ4與驅動電晶體NQ1和NQ2之間的β比(根據反相閂鎖器的閂鎖能力)，儲存節點的電壓準位改變。上述電壓變化時，藉由記憶單元MC內從高側電源節點VH至低側電源節點VL的貫通電流及來自位元線的寫入電流，記憶單元MC中電流流入低側電源節點VL，且VSS源極線VSM的電壓準位上升。

VSS源極線VSM的電壓準位上升時，記憶單元MC的寫入界限增大，且對應位元線BL及/BL的寫入資料，儲存節點ND1及ND2的電壓準位快速變化，因此可以正常地執行資料的寫入。

分別驅動儲存節點ND1及ND2的電壓準位至高側電源電壓VDD及低側電源電壓VSS準位時，記憶單元MC中，阻斷貫通電流流過的路徑，VSS源極線VSM的電壓準位停止上升。

資料寫入至記憶單元結束時，位元線BL及/BL藉由列選擇閘CSG與內部資料線分離的同時，由位元線負荷電路9驅動至高側電源電壓VDD準位。根據位元線BL及/BL的電位上升，非導通狀態的MOS電晶體NT20或NT21變成導通狀態，VSS源極線VSM耦合至低側電源節點，且其電壓準位恢復至低側電源電壓VSS準位。

選擇行及選擇列的記憶單元MC中，由於對應的字元線在選擇狀態，位元線BL及/BL耦合至儲存節點ND1及ND2。不過，不傳送寫入資料，保持位元線BL及/BL在位元線負荷電路9所預充電的電壓準位，只在對應的位元線產生與資料讀出同樣的微小電位變化，且上述非選擇列且選擇行的記憶單元穩定保持儲存資料(由於VSS源極線VSM的低側電源電壓維持在VSS準位)。

如上所述，根據本發明第十實施例，即使使用VSS源極線作為記憶單元電源線PVL，在資料寫入時，對應位元線電壓調整低側單元電源電壓VSS，也可以降低寫入時的選擇記憶單元的資料保持特性，以快速執行寫入。

[第十一實施例]

第29圖係顯示根據本發明第十一實施例的記憶單元電路的結構圖。第29圖所示的記憶單元電路與第26圖所示的記憶單元電路的結構有下列不同點。即，在各寫入補助電路PCKa及PCKb中，設置接收位元線BL及/BL的電壓的AND閘AG10、以及接收AND閘AG10的輸出信號的N通道MOS電晶體NT22。MOS電晶體NT22在低側電源節點與VSS源極線VSM間耦合，當導通時，低側電源節點與VSS源極線VSM耦合。

第29圖所示的記憶單元電路的其他結構與第26圖所示的記憶單元電路的結構相同，對應的部分付與同一參考符號，並省略詳細的說明。

第29圖所示的記憶體結構中，其動作大體上與前第十實施例所示的記憶單元電路的動作相同。不過，資料寫入時，位元線BL及/BL中之一方比AND閘AG10的輸入邏輯臨界值低時，AND閘AG10的輸出信號為L準位，因此，MOS電晶體NT22為非導通狀態。因此，VSS源極線VSM變成浮動狀態，其電壓準位由於選擇記憶單元中的寫入電流及貫通電流而上升，因此選擇記憶單元的寫入界限增大，並達成快速寫入。

選擇行且非選擇列的記憶單元中，雖然記憶單元的儲存節點(ND1、ND2)連接至對應的位元線，但是，在此情況下，位元線BL及/BL的電壓準位只稍微低於位元線負荷電路9所預充電的電壓準位，而此電壓準位係高於AND閘AG10的輸入邏輯臨界值的電壓準位，因而穩定保持儲存資料。

又，非選擇行且選擇列的記憶單元中，儲存節點(ND1、ND2)與對應的位元線BL及/BL分離，電流流過的路徑不存在，因而穩定地維持儲存節點的電壓準位。

因此，第29圖所示的結構中，與前述的實施例相同，可以不破壞非選擇記憶單元的儲存資料而快速執行資料的寫入，又，保持資料讀出時，可以穩定地保持保持資料。

又，第29圖所示的寫入補助電路PCKc及PCKd中，低側電源節點與VSS源極線VSM之間只配置1個MOS電晶體。因此，VSS源極線VSM的配線電阻可以降更低，記憶單元資料讀出時的列電流可以經由記憶單元快速放電至低側電源節點VSS，而可以達到快速的讀出。

又，第29圖所示的結構中，VSS源極線VSM也分割為各記憶單元列的既定數量行的記憶單元，可以各配置寫入補助電路。

如上所述，根據本發明的第十一實施例，位元線電壓AND閘接收位元線電壓，且根據上述AND閘的輸出信號，選擇性地耦合VSS源極線至低側電源節點，可以達成記憶單元的資料的穩定讀出及快速寫入，同時，VSS源極線的配線電阻等效降低，因而可以快速執行讀出。

作為控制VSS源極線的電壓準位的結構，可以使用控制前VDD源極線的電壓準位的結構，特別是維持或鉗固在特定的電源電壓準位、或耦合至另一電壓源等的結構。即，例如在VSS源極線與接地節點之間，設置二極體連接的MOS電晶體所構成的鉗位元件，藉此可以抑制VDD源極線VSM的電壓準位上升至上述二極體連接的MOS電晶體的臨界電壓以上。又，使用虛VDD源極線，資料寫入時選擇性地與VSS源極線耦合，藉此可以升高VSS源極線的電位準位。又，上述VSS源極線耦合至供給既定的中間電壓至資料寫入時的選擇列的電源節點，藉此可以對選擇列穩定地決定VSS源極線為想要的電壓準位，而可以穩定地執行快速寫入。

[第十二實施例]

第30圖係概略顯示根據本發明第十二實施例的半導體記憶裝置的主要部分的結構圖。上述第30圖所示的半導體記憶裝置中，記憶單元陣列的基板區域30中，係P井區由N井區夾住而交互配置。藉由上述P井區與兩側的N井區NW1及NW2，構成配置排成一列的記憶單元MC的記憶單元列形成區域MFR。

記憶單元列形成區域MFR中，在P井區PW中形成記憶單元的N通道MOS電晶體，在N井區中形成構成負荷電晶體的P通道MOS電晶體。

對應記憶單元列形成區域MFR配置位元線BL及/BL。又，分別對應記憶單元列形成區域MFR，配置寫入補助電路PCK。上述寫入補助電路PCK，根據對應的位元線BL及/BL的電位，調整對應的P井區PW的電位。因此，本第十二實施例中的寫入補助電路PCK，根據位元線BL及/BL的電壓，調整記憶單元的N通道MOS電晶體的背面閘極電位。因此，對各P井區PW，個別從寫入補助電路PCK供給背面閘極電壓VSB。

第31圖係概略顯示第30圖所示的記憶單元MC的配置圖。對於記憶單元MC，在中央部配置P井區PW，在兩側配置N井區NW1及NW2。記憶單元MC中，在低側電源節點VL及儲存節點ND1之間，配置N通道MOS電晶體NQ1，且在儲存節點ND1及位元線BL間，配置N通道MOS電晶體NQ3。又，在低側電源節點VL及儲存節點ND2之間，配置N通道MOS電晶體NQ2，且在儲存節點ND2及位元線/BL間，配置N通道MOS電晶體NQ4。MOS電晶體NQ1及NQ2的閘極分別耦合至儲存節點ND2及ND1，而字元線WL連接至MOS電晶體NQ3及NQ4的閘極。

上述MOS電晶體NQ1－NQ4在P井區PW內形成，並從對應的寫入補助電路共同供給基板電壓VSB至上述MOS電晶體NQ1－NQ4的背面閘極。

又，記憶單元MC中，N井區NW1及NW2中分別配置P通道MOS電晶體PQ1及PQ2。MOS電晶體PQ1在高側電源電壓節點VH及儲存節點ND1之間連接，且其閘極連接至儲存節點ND2，MOS電晶體PQ2在高側電源電壓節點VH及儲存節點ND2之間連接，且其閘極連接至儲存節點ND1。上述MOS電晶體PQ1及PQ2的背面閘極並未特別顯示，但由對應的N井區NW1及N井區NW2的偏壓電壓所偏壓。N井區NW1及N井區NW2係由形成鄰接列的記憶單元的負荷電晶體的區域所共有。

又，第31圖顯示記憶單元的配置的一範例，各記憶單元列中，在中央部配置N井區，形成負荷電晶體，而在兩側設置P井區，分別配置位元線BL及/BL用的存取電晶體及驅動電晶體。在此情況下，為了分離鄰接列的記憶單元的井區，使用各列接合分離等的適當的分離構造分離P井區。

第32圖係一範例圖，顯示第30圖所示的寫入補助電路PCK的結構及產生井區偏壓電壓VSB的電路結構。第32圖中，寫入補助電路PCK，包括AND閘AG30，接收位元線BL及/BL的電壓；N通道MOS電晶體NT30，在低側電源節點與井區偏壓電壓傳送線SBL之間連接，且回應AND閘AG30的輸出信號選擇性地變成導通狀態；反相器IV30，接收AND閘AG30的輸出信號；以及N通道MOS電晶體N32，根據反相器IV30的輸出信號選擇性地變成導通狀態，且傳送偏壓電壓產生電路30的偏壓電壓。

偏壓電壓產生電路30，包括高電阻的電阻元件31，在高側電源節點與節點NDI之間連接；以及N通道MOS電晶體32，在節點NDI與低側電源節點之間連接且其閘極連接至節點NDI。上述MOS電晶體32以二極體模式動作，且在節點NDI產生臨界電壓Vthn的電壓。MOS電晶體32的臨界電壓Vthn係比低側電源電壓VSS高的電壓準位，而比P井區PW與N通道MOS電晶體的N型不純物區域之間的PN接合的順方向的電壓降Vf低的電壓準位。

第33圖信號波形圖，顯示第30－32圖所示的寫入補助電路的動作。以下參考第33圖，說明關於第30－32圖所示的電路的動作。

位元線BL及/BL的電壓準位由圖中未顯示的位元線負荷電路預充電至H準位。在資料讀出時，選擇列中，位元線BL及/BL的電位振幅小，其電壓準位比AND閘AG30的輸入邏輯臨界值高，AND閘AG30的輸出信號為H準位。因此，MOS電晶體NT30在導通狀態，MOS電晶體NT32為非導通狀態，進入P井區PW(PW1、PW2)的偏壓電壓VSB維持在低側電源電壓VSS準位，穩定執行資料讀出。

另一方面，資料寫入時，位元線BL及/BL的電壓準位對應寫入資料而變化時，根據位元線BL及/BL中的一方的電位下降，AND閘AG30的輸出信號由H準位下降至L準位。因此，MOS電晶體NT30為非導通狀態，另一方面，MOS電晶體NT32為導通狀態，且來自偏壓電壓產生電路30的偏壓電壓傳送至井區偏壓電壓傳送線SBL作為井區偏壓電壓VSB。偏壓電壓產生電路30產生的電壓(Vthn)係比低側電源電壓VSS高的電壓準位。因此，MOS電晶體NQ1－NQ4的背面閘極－源極之間係順偏壓，其臨界電壓下降，因此，MOS電晶體NQ1－NQ4驅動的汲極電流Ids增加。藉此，對應寫入至位元線BL及/BL的資料，儲存節點ND1及ND2的電壓準位改變，快速驅動儲存節點ND1及ND2至對應位元線BL及/BL上的寫入資料的H準位及L準位的電壓準位。

非選擇列中，P井區電位係低側電源電壓VSS準位，穩定地保持儲存資料。非選擇行且選擇列的記憶單元中，雖然P井區PW的電壓VSB的電壓準位被驅動至比低側電源電壓VSS高的電壓準位，但對MOS電晶體NQ1－NQ4共同產生背面閘極偏壓效果，其臨界電壓位移相同，存取電晶體與驅動電晶體的β比不變，靜態雜訊界限不惡化，又儲存節點與對應的位元線分離，內部不存在電流流過的路徑，穩定保持儲存資料。

如上所述，根據本發明的第十二實施例，每記憶單元中，配置存取電晶體及驅動電晶體的井區的偏壓電壓係根據位元線電壓調整，寫入時，減少此N通道MOS電晶體的基板偏壓效果，等效增加閘極－源極間電壓而增加驅動電流量，可以快速且穩定地執行資料的寫入。

[第十三實施例]

第34圖係概略顯示根據本發明第十三實施例的半導體記憶裝置的主要部分的結構。第34圖中，顯示關於1列的記憶單元的部分的結構。連接至位元線BL及/BL的記憶單元MC分割為2個記憶單元群MG1及MG2。相對於此，VDD源極線VDM包括對應記憶單元群MG1的分割VDD源極線VDM1、以及對應記憶單元群MG2的分割VDD源極線VDM2。P通道MOS電晶體PT35及PT36分別耦合至上述分割VDD源極線VDM1及VDM2。上述MOS電晶體PT35及PT36，根據接收位元線BL及/BL的電壓的NAND閘NG1的輸出信號，選擇性地成為導通狀態/非導通狀態，在導通狀態時，供給高側電源電壓VDD至對應的分割VDD源極線VDM1及VDM2。

第34圖所示的寫入補助電路的結構，除了共同設置NAND閘NG1於上述記憶單元群MG1及MG2之外，與第10圖所示的第三實施例中所示的分割VDD源極線的結構相同。因此，資料寫入及讀出時的動作與前第11圖所示的第三實施例所示的結構相同，對各位元線對執行對應的VDD源極線VDM的電壓/阻抗控制。

在第34圖所示的結構的情況下，在位元線BL及/BL的一端，設置NAND閘NG1，共同控制MOS電晶體PT35及PT36，可以降低寫入補助電路的佔有面積。

[變形例]

第35圖係概略顯示本發明第十三實施例的變形例的結構。第35圖所示的結構中，在位元線BL及/BL的中央部，配置寫入補助電路PCK。上述寫入補助電路PCK，根據對應的位元線BL及/BL的電壓準位，控制分別設置於記憶單元群MG1及MG2的分割VDD源極線VDM1及VDM2。

寫入補助電路PCK包括第34圖所示的NAND閘NG1、及P通道MOS電晶體PT35及PT36。上述分割VDD源極線VDM1及VDM2分別耦合至記憶單元群MG1及MG2的記憶單元MC的高側電源節點VH。

在第35圖所示的結構的情況下，寫入補助電路PCK配置於記憶單元陣列中央部。構成寫入補助電路PCK的NAND閘NG1及P通道MOS電晶體PT35及PT36可以使用構成記憶單元MC的P通道MOS電晶體及N通道MOS電晶體實現，可以抑制陣列配置面積的增大。

第36圖係顯示第35圖所示的寫入補助電路PCK及記憶單元MC的平面配置圖。第36圖中，顯示活性區域到接觸窗的形成步驟結束後的配線配置圖。

第36圖中，在記憶單元列配置區域的中央部，N井區NW在列方向直線的延伸配置，在N井區NW的兩側，P井區PW1及PW2在列方向上延伸配置。N井區NW及P井區PW1及PW2中，在行方向的延伸區域中，配置各形成1位元的記憶單元的記憶單元區域MCa及MCb。上述記憶單元區域MCa及MCb之間，配置形成寫入補助電路PCK區域PGa及PGb。上述寫入補助電路形成區域PGa及PGb分別具有與記憶單元區域MCa及MCb相同的列方向長度。

N井區NW及P井區PW分別為同一半導體基板表面上形成的N型區域及P型區域。其上，形成P通道MOS電晶體及N通道MOS電晶體(或用以形成P型及N型電晶體元件的活性區)。上述井區NW及PW用作MOS電晶體的基板區域(背面閘)。即，N井區NW係P通道MOS電晶體形成區域，P井區PW係N通道MOS電晶體形成區域。

分別在P井區PW1及PW2中，形成在列方向連續延伸的活性區AR1及AR6。N井區NW中，活性區AR2設置於記憶單元區域MCa內，又，活性區AR3在列方向延伸通過區域PGb及MCb。活性區AR4在列方向延伸通過區域MCa及PGa，且在記憶單元MCb中，在列方向延伸形成活性區AR5。

記憶單元MCa區域中，形成在行方向延伸的多晶矽配線PL1及PL2。多晶矽配線PL1通過P井區PW1及N井區NW而延伸，另一方面，多晶矽配線PL2只在P井區PW1區域中延伸。

P井區PW1中，多晶矽配線PL3、PL4、PL5、PL6、PL7及PL8在行方向延伸形成以橫切活性區AR1。多晶矽配線PL3、PL8只在P井區PW1的區域內往行方向延伸。另一方面，多晶矽配線PL4、P5，通過P井區PW1、N井區NW、及P井區PW2，在行方向直線延伸。

多晶矽配線PL6及PL7配設為分別通過P井區PW1及N井區NW在行方向延伸且分別橫切活性區AR1及AR3。

多晶矽配線PL11配設為在行方向延伸以橫切N井區NW及P井區PW2內的活性區AR5及AR6。

P井區PW2中，配置只在P井區PW2內往行方向延伸的多晶矽配線PL12、PL13、及PL14。這些多晶矽配線PL12－PL14分別配設為橫切活性區AR6。

多晶矽配線PL2、PL3、及PL8分別在一端側形成接觸窗CT1、CT2、及CT3。活性區AR1中，除了多晶矽配線PL4及PL5間的區域之外，在各多晶矽配線間配設接觸窗CT4－CT11。

對於多晶矽配線PL4，P井區及N井區的邊界區域中設置接觸窗CT12。

活性區AR2中，關於多晶矽配線PL1，在一側區域中設置接觸窗CT13，而在另一側區域中設置共用接觸窗ST1。共用接觸窗ST1直接連接對應活性區AR2的不純物區域至多晶矽配線PL9。因此，共用接觸窗ST1係配置為延伸通過元件分離用的絕緣上方至多晶矽配線PL9上方。藉由利用共用接觸窗，可以避免使用用於連接活性區AR2至多晶矽配線PL9的配線層的金屬配線。

活性區AR3中，分別對應多晶矽配線PL5、PL6及PL7而設置接觸窗CT15、CT16及CT17，在其另一端區域中，設置共用接觸窗ST2。上述共用接觸窗ST2連接活性區AR3下端的不純物區域至多晶矽配線PL11。

活性區AR4中，對於多晶矽配線PL1，設置共用接觸窗ST3，又，分別對應多晶矽配線PL9、PL10及PL4設置接觸窗CT17、CT18及CT19。

活性區AR5同樣地經由接觸窗ST3連接至多晶矽配線PL7，在另一側設置接觸窗CT21。

活性區AR6中，對於各多晶矽配線，設置對各不純物區域的接觸窗CT22－CT29。上述活性區AR6中，與活性區AR1相同，多晶矽配線PL4及PL5間不設置接觸窗。

對於多晶矽配線PL12、P13及PL14，分別在另一端設置接觸窗CT30、CT31及CT32。

如第36圖所示的配線配置中所示，記憶單元區域MCa及MCb的電晶體的閘極配線與寫入補助電路形成區域PGa及PGb的閘極配線的延伸方向相同，又，配線的配置係對區域PGa及PGb的邊界區域的中央部點對稱，因此配線配置簡化的同時，可以維持記憶單元的配線圖案的規則性。

又，活性區也只在列方向直線延伸，可以以較佳的面積效率配置電晶體。又，P井區PW1及PW2中，連續地直線配置活性區AR1及AR6，變得容易圖案化，可以確實地對應微型化。

第37圖係顯示第36圖所示的配線配置的電氣等效電路圖。第37圖中，關於記憶單元MCa，P井區PW1中，N通道MOS電晶體NQ1及NQ3係串聯配置，又，P井區PW2中，N通道MOS電晶體NQ4及NQ2係串聯配置。上述MOS電晶體NQ1－NQ4對應前第31圖所示的記憶單元MC的驅動電晶體及存取電晶體，且同一參考符號代表同一元件。

關於記憶單元MCa，N井區NW中，P通道MOS電晶體PQ1及PQ2在行及列方向上位置錯開而配置。上述MOS電晶體PQ1及PQ2對應前第31圖所示的記憶單元MC的結構中的負荷電晶體，且同一參考符號代表同一元件。

MOS電晶體NQ1的一導通節點連接至接觸窗CT4，MOS電晶體NQ3的閘極連接至接觸窗CT1。MOS電晶體NQ1及PQ1的閘極，經由共用接觸窗ST3，連接至MOS電晶體PQ2的一導通節點(汲極節點)。MOS電晶體PQ1的一導通節點(汲極節點)，經由共用接觸窗ST1，連接至MOS電晶體PQ2及NQ2的閘極。MOS電晶體NQ4的一導通節點連接至接觸窗CT22，且其閘極連接至接觸窗CT30。

關於寫入補助電路形成區域，P井區PW1中，分別在區域PGa及PGb中配置MOS電晶體NT60、NT50及NT52、NT72，導通節點(源極/汲極)串聯連接(在活性區AR1內形成)。又，P井區PW2中，MOS電晶體NT72、NT54、NT56、NT62串聯連接。

區域PGa中，在N井區NW的區域中配置P通道MOS電晶體PT35及PT50，關於區域PGb，在N井區NW的區域中串聯配置P通道MOS電晶體PT52及PT36。MOS電晶體PT35及PT36係控制記憶單元電源的阻抗的電晶體，對應第34圖所示的MOS電晶體PT35及PT36。

MOS電晶體NT60的閘極連接至接觸窗CT2，MOS電晶體NT50、PT50及NT54的閘極經由共用的配線(多晶矽配線PL4)耦合至接觸窗CT12。MOS電晶體NT52、PT52及NT56的閘極共同連接(藉由多晶矽配線PL5)且連接至接觸窗CT35。MOS電晶體PT52的一導通節點耦合至接觸窗CT15，而MOS電晶體PT50的一導通節點連接至接觸窗CT19。

又，MOS電晶體NT70及PT36的閘極共同(經由多晶矽配線PL6)耦合至接觸窗CT20，MOS電晶體NT72及PT35的閘極共同(經由多晶矽配線PL10)耦合至接觸窗CT14。

MOS電晶體NT62的閘極連接至接觸窗CT31。記憶單元形成區域MCb中，同樣地，N通道MOS電晶體NQ1－NQ4及P通道MOS電晶體PQ1及PQ2係以與記憶單元區域MCa相同的配置來配置。MOS電晶體NQ3的閘極連接至接觸窗CT3，MOS電晶體NQ3的一導通節點連接至接觸窗CT11。MOS電晶體PQ2及NQ4的閘極經由共用接觸窗ST2連接至MOS電晶體PQ1的一導通節點，而MOS電晶體NQ1及PQ1的閘極經由共用接觸窗ST4連接MOS電晶體PQ2的一導通節點。MOS電晶體PQ2及NQ4的各一導通節點連接至接觸窗CT22及CT21，而MOS電晶體NQ2的閘極連接至接觸窗CT32。

藉由利用用以形成寫入補助電路的2個記憶單元形成區域，可以維持兩側的記憶單元區域MCa及MCb的記憶單元的配置的規則性(列方向中記憶單元具有鏡射對象的配置)，即使配置寫入補助電路也不必再設計對記憶單元陣列的記憶單元的配置。

第38圖係顯示對第36圖所示的配線配置的上層配線的配置圖，顯示第1層金屬配線與在第1層金屬配線上形成的第1介層的配置。又，第36圖顯示加上參考符號的活性區及多晶矽配線。

第38圖中，記憶單元區域MCa中，配設經由接觸窗連接至活性區AR1的第1金屬配線FML1、以及經由接觸窗連接至多晶矽配線PL2的第2金屬配線FML4。第1金屬配線FML4構成一部分的字元線WLi＋1，且第1金屬配線FML1構成用以傳送低側電源電壓VSS的金屬配線的一部分。又，第1多晶矽配線PL1及PL2之間，設置耦合活性區AR1至活性區AR2且耦合至第1多晶矽配線PL9的第1金屬配線FML5。上述第1金屬配線FML5，經由在活性區AR2下方形成的共用接觸窗，耦合至活性區AR2且耦合至第1多晶矽配線PL9。

對於多晶矽配線PL1與第1金屬配線FML5相反的區域中，形成經由接觸窗耦合至活性區AR2的第1金屬配線FML2。上述第1金屬配線FML2最終耦合至分割VDD源極線VDM2。又，記憶單元MCa中，設置第1金屬配線FML6，經由共用接觸窗耦合至活性區AR4，且連接至第1多晶矽配線PL1，且更經由接觸窗耦合至活性區AR6。關於活性區AR6的第1多晶矽配線PL12的對應區域中，配置第1金屬配線FML3。第1金屬配線FML3中，形成第1介層(V)，且最終耦合至互補的位元線/BL。

記憶單元MCa的P井區PW2中，在行方向形成長矩形形狀的第1金屬配線FML7。上述第1金屬配線FML7，經由接觸窗耦合至第1多晶矽配線PL12，構成字元線WLi＋1的一部分。

記憶單元區域MCa與寫入補助電路形成區域PGa之間的邊界區域中，分別對應活性區AR1、AR5及ATR6，在行方向設置長矩形形狀的第1金屬配線FML8、FML9及FML10。上述第1金屬配線FML8－FML10，分別經由接觸窗耦合至對應的活性區，且在各個的一部分中形成第1介層。第1金屬配線FML8最終耦合至位元線BL，而第1金屬配線FML9最終耦合至分割VDD源極線VDM1。第1金屬配線FML10構成用以傳送低側電源電壓VSS的電壓線的一部分。

寫入補助電路形成區域PGa中，設置經由接觸窗連接至第1多晶矽配線PL3的第1金屬配線FML11。上述第1金屬配線FML11具有在行方向的長矩形形狀，最終經由第1介層耦合至用以傳送低側電源電壓VSS的電源線。

第1多晶矽配線PL3及PL4之間，設置第1金屬配線FML12，在行方向延伸且在列方向的N井區NW區域中直線延伸。上述第1金屬配線FML12連接至活性區AR1，且經由接觸窗連接至第1多晶矽配線PL10。上述第1金屬配線FML12，在N井區NW的區域中，更超越第1多晶矽配線PL4在列方向延伸，且在區域PGa及PGb的邊界區域中在行方向延伸並經由接觸窗連接至活性區AR4。上述第1金屬配線FML12係由在行及列方向直線延伸的部分配線以階段狀形成，並形成NAND閘NG1的輸出節點。

上述區域PGa中，更在多晶矽配線PL10及PL4之間配設經由接觸窗耦合至活性區AR4的第1金屬配線FML13。上述第1金屬配線FML13經由第1介層耦合至傳送高側電源電壓VDD的電源線。P井區PW2的區域中，第1多晶矽配線PL10及PL4之間，設置第1金屬配線FML14。上述第1金屬配線FML14，經由第1介層，最終耦合至傳送低側電源電壓VSS的VS源極線。

區域PGa及PGb的邊界區域中，設置第1金屬配線FML15，經由接觸窗耦合至多晶矽配線PL4，並延伸至活性區AR1，又，設置第1金屬配線FML16，延伸至活性區AR6且耦合至第1多晶矽配線PL5。上述第1金屬配線FML15及FML16，在活性區AR1及AR6中，由於不設置接觸窗，與活性區AR1及AR6分離。為了維持配線配置的規則性，上述第1金屬配線FML15及FML16係配置為延伸至活性區AR1及AR6上部。

區域PGb中，設置第1金屬配線FML17，在多晶矽配線PL5及PL6之間經由接觸窗連接至活性區AR1。上述第1金屬配線FML17傳送低側電源電壓VSS。N井區NW中設置經由接觸窗連接至活性區AR3的第1金屬配線FML18。上述第1金屬配線FML18連接至傳送高側電源電壓VDD的VDD源極線。

來自區域PGa的第1金屬配線FML12經由接觸窗耦合至活性區AR4，上述第1金屬配線FML12更在區域PGb內連續以L字形狀往列方向及行方向延伸，經由接觸窗耦合至多晶矽配線PL6。又，上述第1金屬配線FML12更經由接觸區耦合至P井區PW2內的活性區AR6的多晶矽配線PL5及PL14之間的區域。

區域PGb中，第1多晶矽配線PL3更經由接觸窗耦合至在行方向長矩形形狀的第1金屬配線FML19。上述第1金屬配線FML19，配置於與鄰接列的記憶單元的邊界區域，最終耦合至傳送低側電源電壓VSS的VSS源極線。

區域PGb及MCb的邊界區域中，設置第1金屬配線FML20，經由接觸窗連接至活性區AR1。上述第1金屬配線FML20，傳送低側電源電壓VSS至多晶矽配線PL6及PL7之間的活性區AR1。N井區NW中，設置經由接觸窗連接至活性區AR3的第1金屬配線FML21，而在P井區PW2中更設置經由接觸窗連接至活性區AR6的第1金屬配線FML22。第1金屬配線FML20－22中更設置與上層配線連接用的第1介層。第1金屬配線FML21最終耦合至分割VDD源極線VDM2，而第1金屬配線FML22耦合至互補位元線/BL。

記憶單元區域MCb中，同樣地，以與記憶單元區域MCa同樣的配置，在P井區PW1的區域中，設置連接至第1多晶矽配線PL8的第1金屬配線FML24，又，設置經由接觸窗連接至活性區AR1的第1金屬配線FML25。在第1多晶矽配線PL7及PL8之間，設置耦合至活性區AR1及AR3的第1金屬配線FML26。第1金屬配線FML26經由接觸窗連接至活性區AR1，且經由共用接觸窗耦合至活性區AR3。因此，第1金屬配線FML26與第1多晶矽配線PL11耦合。

又，記憶單元區域MCb中，更設置第1金屬配線FML28，經由接觸窗耦合至井區NW內的活性區AR5以及耦合至第1多晶矽配線PL7。第1金屬配線FML28更延伸至P井區PW2，並經由接觸窗耦合至活性區AR6的多晶矽配線PL14及PL11之間的區域。

又，在活性區AR5的端部，設置經由接觸窗耦合至活性區AR5的第1金屬配線FML27，又，設置經由接觸窗耦合至活性區AR6的第1金屬配線FML30。第1金屬配線FML30，經由第1介層，耦合至傳送低側電源電壓VSS的VSS源極線。第1金屬配線FML27耦合至分割VDD源極線VDM2，而第1金屬配線FML20經由第1介層耦合至位元線BL。

記憶單元區域MCb中，更設置在行方向的長矩形形狀的第1金屬配線FML29，經由接觸窗耦合至多晶矽配線PL14。在與鄰接列的邊界區域中對向配置的第1金屬配線FML24及FML29構成共用的字元線WLi的一部分。

如第38圖所示，第1金屬配線在配置中只有直線在行方向或列方向延伸，內部節點連接的配線以最短距離配置，可以使配線電阻降低。

第39圖係顯示第38圖所示的配線配置的電氣等效電路圖。第39圖中，MOS電晶體NQ1及NQ3的連接節點經由第1金屬配線FML5連接至MOS電晶體PQ2及NQ2的閘極。P通道MOS電晶體PQ1的一導通節點(源極節點)經由第1金屬配線FML2耦合至分割VDD源極線VDM1。MOS電晶體PQ1及NQ1的閘極，經由第1金屬配線FML6，耦合至MOS電晶體NQ4及NQ2之間的連接節點。MOS電晶體NQ4的一導通節點，經由第1金屬配線FML3，耦合至構成一部分的互補位元線/BL的節點，而其閘極經由第1金屬配線FML7耦合至字元線WLi＋1。

MOS電晶體NQ3及NT60之間的連接節點經由第1金屬配線FML8耦合至位元線BL。又，MOS電晶體PQ2及PT35之間的連接節點，經由第1金屬配線FML9，耦合至分割VDD源極線VDM1。MOS電晶體NQ2及NT72的連接節點，經由第1金屬配線FML10，耦合至供給低側電源電壓VSS的節點。

區域PGa中，MOS電晶體NT60的閘極經由第1金屬配線FML11耦合至低側電源電壓VSS，又，藉由第1金屬配線FML12，MOS電晶體NT60及NT50之間的節點連接至MOS電晶體PT35及NT72的閘極，且共同耦合MOS電晶體PT52的一導通節點至MOS電晶體NT74及NT54的閘極的多晶矽配線耦合至第1金屬配線FML15。上述第1金屬配線FML15，在配線步驟結束時，端部為浮動狀態。又，共同連接MOS電晶體NT52、PT52及NT51的閘極的多晶矽配線連接至第1金屬配線FML16。上述第1金屬配線FML16，在配線步驟結束時，為浮動狀態，最終耦合至互補的位元線/BL。

區域PGb中，MOS電晶體NT52及NT70之間的連接節點更經由第1金屬配線FML17耦合至供給低側電源電壓VSS的節點。MOS電晶體PT52及PT36之間的連接節點經由第1金屬配線FML18耦合至供給高側電源電壓VDD的節點。MOS電晶體NT62的閘極經由第1金屬配線FML19耦合至供給低側電源電壓VSS的節點。

區域PGb及MCb之間的邊界區域中，MOS電晶體NT70及NQ1之間的連接節點，經由第1金屬配線FML20，耦合至供給低側電源電壓VSS的節點。MOS電晶體PT36及PQ1之間的連接節點，經由第1金屬配線FML21，耦合至分割VDD源極線VDM2。MOS電晶體NT62及NQ2之間的連接節點，經由第1金屬配線FML22，耦合至互補位元線/BL。

記憶單元區域MCb中，第1金屬配線FML28連接MOS電晶體NQ2及NQ4之間的連接節點至MOS電晶體PQ1及NQ1的閘極，又，第1金屬配線FML26連接MOS電晶體PQ2及NQ4的閘極至MOS電晶體NQ1及NQ3之間的連接節點。MOS電晶體NQ3的一導通節點，經由第1金屬配線FML25，耦合至位元線BL。MOS電晶體PQ2的一導通節點，經由第1金屬配線FML27，耦合至分割VDD源極線VDM2。MOS電晶體NQ4的一導通節點，經由第1金屬配線FML30，耦合至供給低側電源電壓VSS的節點。上述記憶單元區域MCa及MCb的配線配置相同。不同點只有記憶單元區域MCa的MOS電晶體NQ4及NQ3的閘極耦合至字元線wLi＋1，以及記憶單元區域MCb的MOS電晶體NQ4及NQ3的閘極耦合至字元線WLi，又，各分割VDD源極線VDM1及VDM2耦合至單元高側電源節點。

第40圖係顯示第38圖所示的配線配置的上層的第2金屬配線的配置圖。第40圖中，關於下層的第1金屬配線，對應第38圖所示的配線配置部分係付與同一參考符號，並省略詳細的說明。

第40圖中，記憶單元區域MCa的P井區PW1中，對於第1金屬配線FML1，配置第2金屬配線SML1，而第1介層介於其間。第2金屬配線SML1供給低側電源電壓VSS。對應第1金屬配線FML4，設置第2金屬配線SML2，並耦合至字元線WLi＋1。又，在區域MCa的P井區PW2中，第1金屬配線FML7經由第1介層耦合至構成字元線WLi＋1的一部分的第2金屬配線SML11。

區域PGa的P井區PW1的區域中，設置經由第1介層耦合至第1金屬配線FML11的第2金屬配線SML3。第2金屬配線SML3供給低側電源電壓VSS。

區域PGa的P井區PW2的區域中，第1金屬配線FML10及FML14分別經由第1接觸窗由第2金屬配線SML12互相連接。第2金屬配線SML12供給低側電源電壓VSS。

設置第2金屬配線SML8，橫切通過區域PGa及PGb而延伸的第1金屬線FML12。上述第2金屬配線SML8，經由第1介層耦合至第1金屬配線FML13及FML18，分別構成供給高側電源電壓VDD的節點。

區域PGb中，第1金屬配線FML17及FML20分別經由第1介層由第2金屬配線SML4互相連接。第1金屬配線FML19經由第1介層耦合至第2金屬配線SML13。上述第2金屬配線SML13構成供給低側電源電壓VSS的節點。

記憶單元MCb的區域中，第1金屬配線FML24經由第1介層耦合至第2金屬配線SML5，而構成字元線WLi的一部分。第1金屬配線FML30經由第1介層耦合至第2金屬配線SML15，而構成傳送低側電源電壓VSS的節點的一部分。又，對向端部的第1金屬配線FML29經由第1介層耦合至第2金屬配線SML14。第2金屬配線SML14還構成字元線WLi的一部分。

P井區PW1的區域中，配設第2金屬配線SML6，在列方向連續延伸。第2金屬配線SML6經由第1介層連接至各第1金屬配線FML8、FML15及FML25，構成位元線BL。

N井區NW中，第2金屬配線SML7在列方向延伸且配置於記憶單元區域MCa內，並經由第1介層耦合至第1金屬配線FML2及FML9。又，記憶單元區域MCb內，第2金屬配線SML9在列方向上延伸配置，並經由第1介層耦合至第1金屬配線FML21及FML27。第2金屬配線SML9構成分割VDD源極線VDM2的一部分。第2金屬配線SML7構成分割VDD源極線VDM1的一部分。

P井區PW2中，配置第2金屬配線SML10，在列方向連續地直線延伸。第2金屬配線SML10，經由第1介層，耦合至各第1金屬配線FML3、FML16及FML22，構成互補位元線/BL。

分割VDD源極線VDM1在第40圖的列方向往上連續延伸，另一方面，分割VDD源極線VDM2在列方向往下連續延伸。構成位元線BL及/BL的第2金屬配線SML6及SML0，沿著列方向直線地連續延伸，並耦合至一列的記憶單元。第1金屬配線FML15及FML16只連接至MOS電晶體的閘極，避免位元線BL及/BL耦合至寫入補助電路的內部節點。

藉由上述第2金屬配線的配置，第31圖所示的電氣等效電路中，耦合至同一字元線或位元線的節點互相連接。

第41圖係顯示第40圖所示的配線配置的上層的配線的配置圖。第41圖中，顯示下層的第2金屬配線的配置以及對應的參考符號。

第41圖中，間隔配置第3金屬配線TML1－TML7，並在行方向上連續延伸。第3金屬配線TML1，經由第2介層VV耦合至第2金屬配線SML1，並供給低側電源電壓VSS。第3金屬配線TML2，經由第2介層VV耦合至第2金屬配線SML2及SML11，並構成字元線WLi＋1。

第3金屬配線TML3，經由第2介層耦合至第2金屬配線SML3及SML12，並且同樣地傳送低側電源電壓VSS。

第3金屬配線TML4，經由第2介層耦合至第2金屬配線SML8，並供給高側電源電壓VDD。

第3金屬配線TML5，經由第2介層耦合至第2金屬配線SML13及SML4，並傳送低側電源電壓VSS。

第3金屬配線TML6，在記憶單元MCb的區域中配置，經由第2介層耦合至第2金屬配線SML5及SML14，並形成字元線WLi。

第3金屬配線TML7，經由第2介層耦合至第2金屬配線SML15，並且傳送低側電 源電壓VSS。

如第41圖所示，在分別構成位元線BL及/BL的第2金屬配線SML6及SML10之間，平行配設構成分割VDD源極線VDM1及VDM2的第2金屬配線SML7及SML6與構成上述位元線BL及/BL的第2金屬配線SML6及SML10。藉此，可以以記憶單元列單位，在位元線BL及/BL的電壓準位中，調整各記憶單元的高側電源節點的電壓。

又，第41圖所示的配線配置中，傳送低側電源電壓VSS的配線在行方向連續延伸，且可以以在行方向排列的記憶單元，即記憶單元行單位，調整VSS源極線的電壓。不過，為了達成以各列單位調整VSS源極線的電壓的結構，可以使用第4金屬配線配置VSS源極線，由在列方向排列的記憶單元共用。即，第41圖的配置中，只在記憶單元區域內以行方向配置第3金屬配線TML1、TML3、TML5及TML6，也可以在列方向與位元線同一方向平行配置第4金屬線以作為VSS源極線。雖然配線層數增加，可以調整每列的VSS源極線的電壓。

第42圖係顯示第41圖所示的配線配置結束後的寫入補助電路PCK的內部連接的電氣等效電路圖。

第42圖中，NAND閘NG1由MOS電晶體NT50、NT52、NT54、NT56以及P通道MOS電晶體PT50及PT52所形成。MOS電晶體NT50及NT52在輸出節點NGO及低側電源節點(電壓VSS節點)之間串聯連接且各閘極連接至位元線BL及/BL。MOS電晶體PT54及PT56在輸出節點NGO與低側電源節點之間串聯連接，且各閘極耦合至位元線BL及/BL。P通道MOS電晶體PT50在電源節點與輸出節點NDO之間達接且其閘極耦合至位元線BL。P通道MOS電晶體PT52在電源節點與輸出節點NGO之間連接，且其閘極耦合至互補位元線/BL。

MOS電晶體NT70及NT72的閘極連接至NAND閘極ND1的輸出節點NGO。MOS電晶體NT70及NT72不影響NAND閘極NG1的動作本身，係配置以維持記憶單元陣列內配線圖案重複的規則性，用作形狀虛電晶體。

MOS電晶體NT60及NT62的各閘極耦合至低側電源電壓VSS，平常維持在非導通狀態。藉此，防止NAND閘極NG1的輸出節點NGO耦合至位元線BL及/BL。藉由使用上述MOS電晶體NT60及NT62作為分離電晶體，寫入補助電路區域與記憶單元區域之間變得不必設置元件分離用的區域。即，藉由配置平常非導通狀態的分離用的電晶體(ND60及NT)以及形狀虛電晶體(NT70及NT72)，即使記憶單元的驅動器或存取電晶體的活性區與寫入補助電路的電晶體的活性區連續延伸，記憶單元區域與寫入補助電路之間確實分離，不產生任何電路動作上的問題。

藉此，P井區PW1及PW2中變得可以在列方向連續延伸活性區以形成電晶體。因此，P井區內，可以沿著列方向連續延伸活性區，簡化上述活性區的配置，變得容易形成圖案，而可以容易對應微型化。即，形成記憶單元的井區內，可以不影響記憶單元的配置，以最大與記憶單元的行方向的間距相同的間距形成寫入補助電路，又，藉由利用在列方向中的2記憶單元形成區域，可以不影響記憶單元的鏡射對稱配置而配置寫入補助電路。構成上述寫入補助電路PCK的列方向的長度係最大記憶單元的間距的2倍，也可以比記憶單元間距短(只要可以利用記憶單元電晶體的配置)。

[變形例2]

第43圖係顯示本發明第十三實施例的變形例的結構圖。第43圖顯示多晶矽配線及接觸窗的形成後的配線配置。第43圖所示的配線配置與第36圖所示的配線配置有以下相異點。即，N井區NW中，在區域PGa及PGb的中央部形成的活性區AR20係連續形成。即，第36圖所示的活性區AR3及AR4一體形成，因此其不純物區域(活性區)連續地延伸而構成活性區AR20。具體而言，N井區NW中，活性區AR20在與多晶矽配線PL4及PL5相交的區域AR20a中，在行方向連續形成。因此，活性區AR20具有在列方向與活性區AR2對齊的區域、在列方向與活性區AR5對齊的區域、以及具有2列的寬度的中央區域AR20a，在上述中央區域AR20a中形成的MOS電晶體通道寬度(閘極寬)增加至2倍以上。第43圖所示的配線配置的活性區AR1、AR2、AR5及AR6的配線配置與第6圖所示的配線配置相同，還有接觸窗的配置也相同，在對應的部分付與同一參考符號，並省略其詳細說明。

第43圖所示的配線配置中，活性區AR20的中央區AR20a中，NAND閘的MOS電晶體PT50及PT52分別在區域PGa及PGb內形成。在此情況下，與第36圖所示的配線配置相較，上述MOS電晶體PT50及PT52的通道寬度(閘極寬W)變寬(例如2倍以上)，且NAND閘成為非比例電路。在此情況下，通道長L相同，P通道MOS電晶體PT50及PT52的電流驅動力變大(由於W/L變大)，因此，NAND閘NG1的輸入邏輯臨界值變高，由於位元線BL及/BL的電位係比中間電壓VDD/2高的電壓準位，P通道MOS電晶體為導通狀態，輸出信號為L準位，可以以更快速設定分割VDD源極線VDM1及VDM2為浮動狀態或想要的電壓準位(在電壓切換時)，而可以加快寫入速度。

可以利用與第38圖、第40圖及第41圖所示的配線配置同樣的配線配置作為上層配線的配置。

如上所述，根據本發明的第十三實施例，在記憶單元陣列內，設置寫入補助電路，根據對應的位元線電位調整對應記憶單元群而配置的分割VDD源極線的電壓準位，可以達成快速且穩定的寫入。

又，上述寫入補助電路使用與記憶單元內的電晶體配置相同的電晶體，且閘極配線也利用與記憶單元電晶體的閘極配線相同的配線，不使配線配置及製造步驟複雜化且不影響記憶單元的配置，而可以在記憶單元陣列內配置寫入補助電路。

又，上述第十三實施例中，可以利用各實施例的組合作為分割VDD源極線的電壓控制結構。

又，寫入補助電路配置於記憶單元陣列的中央部，即，各位元線對的中央位置。不過，寫入補助電路配置於位元線對的端部，也可以對應各分割VDD源極線而配置。在此情況下，利用記憶單元的配線配置，以相同於上述第十三實施例中說明的寫入補助電路的配置，形成寫入補助電路。

又，寫入補助電路，以與位元線負荷電路(9)的配置關係來看，可以以寫入補助電路、位元線負荷電路及記憶單元的順序，對各列配置以作為位元線周邊電路，又，也可以以位元線負荷電路、寫入補助電路及記憶單元的順序，對各列配置作為位元線周邊電路。上述位元線周邊電路的配置順序，係根據寫入補助電路的電路結構、位元線的配線及VDD源極線VDM的配線的配置及配線層，決定最適當的順序。上述位元線周邊電路(寫入補助電路及位元線負荷電路)可以配置在位元線的中央部，也可以分別配置在位元線的兩端，也可以只配置在位元線的一端。又，位元線負荷電路可以只配置在位元線對的一端，而寫入補助電路可以配置在位元線對的兩端、中央部以及一端(在此情況下，鄰近配置的位元線負荷電路與寫入補助電路的位置關係，可以使用上述的任一順序)。

[第十四實施例]

第44圖係概略顯示根據發明第十四實施例的記憶單元的結構圖。第44圖顯示關於配列成1列的記憶單元MC的寫入補助電路的結構。第44圖中，寫入補助電路PCK驅動分別對應位元線BL及/BL而配置的VDD源極線VDML及VDMR。即，寫入補助電路PCK包括反相器IV40，接收位元線BL的電位；P通道MOS電晶體PT80，根據反相器IV40的輸出信號選擇性地成為導通狀態，在導通狀態時，供給高側電源電壓VDD至左側VDD源極線VDML；反相器IV42，接收互補位元線/BL的電壓；以及P通道MOS電晶體PT82，根據反相器IV42的輸出信號選擇性地成為導通狀態，在導通狀態時，傳送高側電源電壓VDD至右側VDD源極線VDMR。

上述VDD源極線VDML及VDMR分別耦合至記憶單元MC的高側電源節點VHL及VHR。VDD源極線VDML及VDMR可以是在列方向中對應記憶單元群分割的分割VDD源極線結構。

第45圖係概略顯示第44圖所示的記憶單元的內部連接圖。如第45圖所示，記憶單元MC中，負荷電晶體PQ1及PQ2的高側電源節點VHL及VHR分別耦合至VDD源極線VDML及VDMR，並分別根據位元線BL及/BL的電壓而個別驅動。

第46圖係信號波形圖，顯示第44圖所示的寫入補助電路的動作。以下，參考第46圖，說明關於第44及45圖所示的記憶單元電路的動作。

在讀出動作時，位元線BL及/BL的電壓準位根據第45圖所示的儲存節點ND1及ND2的儲存資料而改變。在此情況下，位元線BL及/BL的電位振幅小(第46圖表示位元線/BL的電位準位下降的情況。)，且由於位元線BL及/BL的電位係比輸入邏輯臨界值高的準位，反相器IV40及IV42的輸出信號維持在L準位。MOS電晶體PT80及PT82維持與待命時同樣的導通狀態，且VDD源極線VDML及VDMR維持在高側電源電壓VDD準位。因此，資料讀出時，即使位元線列電流升高儲存節點ND1或ND2的電壓準位，資料保持特性不惡化，並可以穩定地保持資料。

在資料寫入時，位元線BL及/BL的電位根據寫入資料而改變。現在，假設儲存節點ND1或ND2中分別保持H準位及L準位的資料，且位元線BL及/BL內寫入相反邏輯準位的L準位及H準位資料。在此情況下，當位元線BL的電位降低時，反相器IV40的輸出信號為H準位，因此，MOS電晶體PT80變成非導通狀態，左側VDD源極線VDML為浮動狀態。另一方面，位元線/BL在H準位，反相器IV的輸出信號在L準位。MOS電晶體PT82維持在導通狀態，右側VDD源極線VDMR維持在高側電源電壓VDD準位。

當選擇字元線WL，且儲存節點ND1及ND2分別耦合至位元線BL及/BL時，儲存節點ND1及ND2的電位準位改變。在此情況下，浮動狀態的左側VDD源極線VDML，藉由放出累積電荷，降低其電壓準位。因此，MOS電晶體PQ1的電流驅動力變得比MOS電晶體PQ2的電流驅動力小，導致記憶單元MC內反相閂鎖器的閂鎖能力成為非平衝狀態，且寫入界限增大，藉由寫入H準位資料的位元線/BL，儲存節點ND2的電壓準位快速上升至H準位。另一方面，藉由因上述儲存節點ND2的電壓準位上升而成為導通狀態的MOS電晶體NQ1的放電，儲存節點ND1的電壓準位快速降低至低側電源電壓VSS準位。藉此，根據寫入資料，可以將記憶單元MC的記憶資料反相，並可以快速執行正確的資料寫入。

對於上述位元線BL及/BL，設置VDD源極線VDML及VDMR，分別根據對應的位元線BL及/BL的電位，控制上述的VDD源極線VDML及VDMR的狀態(阻抗狀態)，因此根據寫入資料，可以使記憶單元的反相閂鎖器的閂鎖能力成為非平衝狀態，可以增大寫入界限，並可以快速執行資料的寫入。

又，記憶單元的負荷電晶體個別設置VDD源極線，與上述負荷電晶體的電源節點兩者由共同的VDD源極線控制時相比，可以減輕VDD源極線的電容，並可以更快速產生電壓變化。

又，對應位元線BL及/BL而個別設置VDD源極線的結構的寫入補助電路的結構中，如前第二至十二實施例所示，也可以使用鉗位元件或電壓變換裝置等。

[第十五實施例]

第47圖係概略顯示根據本發明第十五實施例的半導體裝置的主要部分的結構圖。位元線具有通用位元線GBL及/GBL與局部位元線LBL及/LBL的階層構造。第47圖中，代表性地顯示關聯1對局部位元線LBL及/LBL的部分的結構。通用位元線GBL及/GBL中，沿著列方向配設複數的局部位元線對。

分別對應局部位元線LBL及/LBL，配置VDD源極線VDML及VDMR。上述VDD源極線VDML及VDMR分別耦合至對應列的記憶單元MC的高側電源節點VHL及VHR。於是，記憶單元MC的連接與第45圖所示的記憶單元MC的連接相同。

寫入補助電路PCK對應局部位元線LBL及/LBL而配置，且根據通用位元線GBL及/GBL的電壓，個別調整上述VDD源極線VDML及VDMR的阻抗。

即，寫入補助電路PCK包括P通道MOS電晶體PT90，根據通用位元線GBL的電壓，傳送高側電源電壓VDD至左側VDD源極線VDML；P通道MOS電晶體PT92，根據通用位元線/GBL的電壓選擇性成為導通狀態，並傳送高側電源電壓VDD至右側VDD源極線VDMR；以及P通道MOS電晶體PT94及PT96，鉗固VDD源極線VDML及VDMR的電壓準位的下限值至VDD－Vthp的電壓準位。Vthp表示MOS電晶體PT94及PT96的臨界電壓的絕對值。MOS電晶體PT94及PT96係二極體連接，並以二極體模式動作。

為了對局部位元線LBL及/LBL執行資料的寫入/讀出，設置局部位元線寫入/讀出電路作為周邊電路PH。上述局部位元線寫入/讀出電路包括預充電用P通道MOS電晶體PPQ1及PPQ2，根據預充電指示信號PCG，傳送高側電源電壓VDD至局部位元線LBL及/LBL；寫入用N通道MOS電晶體WNQ1及WNQ3，各閘極連接至通用位元線GBL及/GBL；以及寫入用N通道MOS電晶體WNQ2及WNQ4，根據預充電指示信號PCG選擇性地成為導通狀態，在導通時，連接MOS電晶體WNQ1及WNQ3至低側電源節點(VSS)。

MOS電晶體WNQ1及WNQ2構成根據通用位元線GBL的電壓寫入資料至局部位元線LBL的寫入電路921，以及MOS電晶體WNQ3及WNQ4構成根據通用位元線/GBL的電壓寫入資料至局部位元線/LBL的寫入電路92r。

資料讀出部，包括P通道MOS電晶體RPQ1，根據局部位元線LBL的電位，傳送高側電源電壓VDD至通用位元線GBL；P通道MOS電晶體RPQ2，根據局部位元線/LBL的電位選擇性地成為導通狀態，傳送高側電源電壓VDD至通用位元線/GBL；以及電位保持電路100，用以保持局部位元線LBL及/LBL的電壓準位。

電位保持電路100，包括閘極及汲極交叉耦合的P通道MOS電晶體PT100及PT102，並維持局部位元線LBL及/LBL之中的高電位側的局部位元線的電壓至高側電源電壓VDD準位。

第47圖所示的半導體記憶裝置的結構中，在待命狀態時，預充電指示信號PCG在L準位，且局部位元線LBL及/LBL由MOS電晶體PPQ1及PPQ2維持在H準位。通用位元線GBL及/GBL在L準位，寫入補助電路PCK中的MOS電晶體PT92及PT90在導通狀態，以及VDD源極線VDML及VDMR維持在高側電源電壓VDD準位。

資料讀出時，當選擇連接至局部位元線LBL及/LBL的記憶單元時(選擇字元線時)，預充電指示信號PCG變成H準位，預充電用的MOS電晶體PPQ1及PPQ2變成非導通狀態，停止對局部位元線LBL及/LBL的預充電動作。接著，根據字元線的選擇，局部位元線LBL及/LBL上產生對應選擇記憶單元的記憶資料的電壓變化。電位保持電路100維持局部位元線LBL及/LBL中的高電位側的局部位元線在高側電源電壓VDD準位。因此，經由選擇記憶單元放電，低電位側的局部位元線電位逐漸降低。

隨著上述局部位元線的電壓準位下降，讀出用的P通道MOS電晶體RPQ1及RPQ2的一方變成導通狀態，通用位元線GBL或/GBL的電壓準位上升。現在，為了簡化說明，假設通用位元線GBL的電壓準位上升。由於MOS電晶體RPQ2維持在非導通狀態，通用位元線/GBL維持在預充電狀態的L準位。上述狀態中，通用位元線GBL的電壓準位上升時，寫入電路921中，寫入用的MOS電晶體WNQ1變成導通狀態，往低側電源電壓方向驅動局部位元線LBL的電壓準位，因此，讀出用的MOS電晶體RPQ1快速成為導通狀態，且通用位元線GBL的電壓準位快速上升。

另一方面，寫入電路92r中，通用位元線/GBL在L準位，MOS電晶體WNQ3在非導通狀態，且局部位元線/LBL維持在H準位。通用位元線GBL的電壓準位上升時，在資料讀出中，通用位元線GBL的電壓上升幅度小(比MOS電晶體WNQ1的臨界電壓高的電壓準位)。即，通用位元線GBL的配線電容大，其電壓準位不充分擺動至電壓VDD準位，也不上升至電壓VDD－Vthp準位。因此，MOS電晶體PT90維持在導通狀態，且VDD源極線VDML及VDMR都維持在高側電源電壓VDD準位，執行穩定且快速的資料讀出而不破壞資料。

資料寫入時，在寫入前的狀態中，通用位元線GBL及/GBL預充電至L準位，寫入補助電路PCK預充電VDD源極線VDML及VDMR至高側電源電壓VDD準位。又，藉由預充電指示號PCG，通用位元線LBL及/LBL預充電至H準位。

資料寫入時，通用位元線GBL及/GBL根據寫入資料充分擺動至H準位及L準位。因此，寫入補助電路PCK中，對應傳送H準位資料的通用位元線的MOS電晶體PT90或PT92變成非導通狀態。現在，假設傳送H位元資料至通用位元線GBL。在此情況下，局部位元線LBL經由MOS電晶體WNQ1及WNQ2放電至低側電源電壓準位。寫入電路92r中MOS電晶體WNQ3在非導通狀態，且局部位元線/LBL維持在H準位。

寫入補助電路PCK中，MOS電晶體PT90為非導通狀態，且VDD源極線VDML變成浮動狀態。當選擇記憶單元MC內寫入相反資料(邏輯準位與保持資料相反的資料)時，由記憶單元內的各反相器的貫通電流降低左側VDD源極線VDML的電壓準位。上述狀態中，電位保持電路100維持局部位元線/LBL在高側電源電壓VDD準位，另一方面，驅動局部位元線LBL至L準位。在此情況下，對應VDD源極線VDML的電壓準位的下降，記憶單元內的反相閂鎖器的閂鎖能力下降，因此寫入界限增大，可以在選擇記憶單元內快速執行資料的寫入。上述資料寫入動作中，連接至高側電源節點VHR的負荷電晶體，根據來自局部位元線LBL的L準位資料，快速成為導通狀態，驅動對應的儲存節點至H準位，使其他的負荷電晶體為非導通狀態，快速驅動各儲存節點至對應寫入資料的電壓準位。

因此，對應傳送L準位資料的局部位元線而配置的VDD源極線即使為浮動狀態，記憶單元MC中，反相閂鎖器的閂鎖能力成為非平衝狀態，且由於驅動H準位的反相器側的電流驅動能力變大，可以達成快速的寫入。

又，當需要長時間的資料寫入時，MOS電晶體PT94及PT96抑制VDD源極線VDML及VDMR的電壓準位下降過多，而降低選擇列且非選擇行的記憶單元的資料保持特性。不過，執行快速寫入，且VDD源極線VDML及VDMR的電壓準位下降對於選擇列且非選擇行的記憶單元的保持資料無不良影響時，不必特別設置鉗固用的MOS電晶體PT94及PT96。

又，取代上述鉗固用的MOS電晶體PT94及PT96，也可以使用切換前實施例中所示的電源電壓的結構，或一次脈衝驅動等的結構。

第48圖係概略顯示根據本發明第十五實施例的半導體裝置的通用位元線對的相關部分的結構。對於通用位元線GBL及/GBL，配置複數的行區塊MBa－MBm的記憶單元。分別在行區塊MBa－MBm中，配設字元線WL0－WLn。例如，在各行區塊MBa－MBm中，配置16行或32行的記憶單元。局部位元線的負荷減輕，又，由於記憶單元不連接至通用位元線，通用位元線的負荷減輕，並快速執行資料的寫入/讀出。

分別對應行區塊MBa－MBm，配設局部位元線LBL0、/LBL0－LBLm、/LBLm。分別對應局部位元線對LBL0、/LBL0－LBLm、/LBLm，設置VDD源極線對VDML0、VDMR0－VDMLm、VDMRm。

分別對應行區塊MBa－MBm，設置寫入補助電路PCKa－PCKm，上述寫入補助電路PCKa－PCKm，分別根據通用位元線GBL、/GBL的電位準位，控制對應的VDD源極線LBL0、/LBL0－LBLm、/LBLm的電壓準位(阻抗)。

又，更分別對應行區塊MBa－MBm，設置在通用位元線與對應的局部位元線之間執行內部資料的寫入/讀出的周邊電路PHa－PHm。上述的周邊電路PHa－PHm各具有與第47圖所示的周邊電路PH的結構相同的結構，並執行內部資料的寫入/讀出。

預充電指示信號PCGa－PCGm分別供應至周邊電路PHa－PHm。分別根據指定包括選擇行的行區塊的行區塊選擇信號，控制預充電指示信號PCGa－PCGm的活化/非活化。對於非選擇行區塊，預充電指示信號維持在非活化狀態，且對應的局部位元線維持預充電狀態。因此，寫入補助電路PCKa－PCKm中，根據通用位元線GBL及/GBL的電壓準位變化，即使各行區塊的VDD源極線VDML或VDMR成為浮動狀態，對應的字元線也為非選擇狀態，記憶單元MC中，電流流過的路徑被阻斷，且非選擇行區塊且選擇列的記憶單元中，穩定保持資料。1選擇行區塊內的非選擇記憶單元中，與各前實施例同樣穩定保持資料。即，選擇行/非選擇列的寫入補助電路中，通用位元線GBL及/GBL都在L準位，VDD源極線VDML及VDMR維持在高側電源電壓VDD準位。

如上所述，根據本發明的第十五實施例，位元線具有通用位元線及局部位元線的階層構造中，記憶單元的高側電源線對應局部位元線而形成分割構造，各分割VDD源極線內設置寫入補助電路，同時個別驅動記憶單元的高側電源節點，藉此VDD源極線VDML、VDMR的負荷減輕，資料寫入時可以快速改變電位，並可以達成快速寫入。又，根據通用位元線電位，改變VDD源極線電位，因此可以以較快的時序改變VDD源極線的電壓準位，達成快速寫入。又，對應通用位元線的電壓，設定電源線控制的時序，以所謂的自我時序執行動作控制，簡化時序控制。

[第十六實施例]

第49圖係概略顯示根據本發明第十六實施例的半導體記憶裝置的主要部分的結構。第49圖概略顯示有關對位元線BL及/BL配置的記憶單元MC的結構。對於位元線BL及/BL，單元電源線PVL在各列分離配置。對於上述單元電源線PVL(VDD源極線或VSS源極線或井區)，設置寫入補助電路PCK。上述寫入補助電路PCK，根據內部資料線IOL及/IOL的電位與選擇信號CSL，控制選擇列的單元電源線PVL的電壓準位(阻抗)。

位元線BL及/BL，經由列選擇閘CSG，耦合至內部資料線IOL及/IOL。寫入時，內部資料線IOL及/IOL的電壓準位比位元線BL及/BL以更快的時序改變。因此，根據列選擇信號CSL，調整對選擇列的單元電源線PVL的電壓準位(阻抗)，藉此以更快的時序在寫入時增大記憶單元的寫入界限，可以達成快速的寫入。

資料讀出時的動作與目前為止所說明的實施例相同。

但是，第49圖所示的結構中，需要利用列選擇信號CSL，且產生列選擇信號CSL的部分需要大的驅動力，配置面積及消耗功率稍微變大。不過，以自我時序執行單元電源線的電壓阻抗控制，簡化控制電路的結構，用以抑制配置面積及消耗功率大幅增大。

如上所述，根據本發明第十六實施例，依據內部資料線的電壓，以各列單位調整單元電源線的電壓準位，並可以快速執行資料寫入。

[第十七實施例]

第50圖係概略顯示根據本發明第十七實施例的半導體記憶裝置的全體結構圖。第50圖所示的半導體記憶裝置中，單元電源控制單位2中，分別對應位元線對BL0、/BL0，…，BLn、/BLn，設置寫入補助電路APCK0，…，APCKn。上述各寫入補助電路PCK0－APCKn，在資料寫入時，設定對於對應列(位元線對)設置的單元電源線對APVL0－APVLn的電壓準位為與資料讀出時不同的電壓準位。

上述的單元電源線對APVL0－APVLn分別對應記憶單元列而配置，各包括傳送單元高側電源電壓VDD及單元低側電源電壓VSS的單元電源線(第1及第2單元電源線)。

寫入補助電路APCK0－APCKn，在資料寫入時，將經由對應的單元電源線對APVL0－APVLn傳送的單元電源電壓VDD及VSS的電壓準位，分別設定為電源電壓VDD及VSS之間的中間電壓準位。藉此，寫入時，選擇記憶單元MC為不安定狀態，快速達成寫入。

第50圖所示的半導體記憶裝置的其他結構與第1圖所示的半導體記憶裝置的結構相同，對應的部分付與同一參考符號，並省略詳細的說明。

第50圖所示的寫入補助電路APCK0－APCKn中，在寫入時，單元電源線對APVL0－APVLn上的電源電壓VDD及VSS兩者都改變。因此，與VDD源極線或VSS源極線中只有一方改變電壓準位時情況相比，記憶單元可以更快成為不安定狀態(雜訊界限可以變小，即寫入界限可以變大)，可以快速執行寫入。

第51圖係顯示第50圖所示的記憶單元MC的結構的一範例圖。第51圖所示的記憶單元MC與第2圖所示的記憶單元MC的結構有以下不同點。即，記憶單元MC中，低側電源節點VL耦合至VSS源極線VSM。上述低側電源節點VL共同連接至資料儲存用的N通道MOS電晶體NQ1及NQ2的源極。第51圖所示的記憶單元MC其他的結構與第5圖所示的記憶單元的結構相同，對應的部分付與同一參考符號，並省略詳細的說明。

高側電源節點VH及低側電源節點VL分別耦合至包含在單元電源線對APCK內的VDD單元電源線(VDD源極線)VDM及VSS單元電源線(VSS源極線)VSM。記憶單元的高側電源節點VH及低側電源節點VL在寫入時兩者都改變電壓準位。

第52圖係信號波形圖，顯示第50圖所示的半導體記憶裝置的動作。第52圖顯示的動作係，第51圖所示的記憶單元MC中，H準位在儲存節點ND1及L準位在儲存節點ND2的資料保持。

在資料讀出時，當驅動字元線WL至選擇狀態時，記憶單元MC中的MOS電晶體NQ3及NQ4導通，儲存節點ND1及ND2連接至位元線BL及/BL。因此，對應記憶單元MC的儲存資料，產生位元線BL及/BL之間的電位差。上述位元線BL及/BL的電位差係比啟動第1圖所示的寫入補助電路APCK0－APCKn的電位變化動作的電壓準位VT高的電壓準位。因此，VDD源極線VDM及VSS源極線VSM的電壓準位分別維持在高側電源電壓VDD及低側電源電壓VSS。

記憶單元MC中，雖然L準位的儲存節點ND2的電壓準位經由連接至互補的位元線/BL而上升，但是高側電源節點VH及低側電源節點VL的電壓準位分別為高側電源電壓VDD及低側電源電壓VSS準位，可以穩定保持資料，並執行資料的讀出。

另一方面，資料寫入動作時，選擇字元線WL，又，位元線BL及/BL的電壓準位，對應寫入資料，充分擺動至電源電壓VDD及VSS準位。上述寫入時，位元線BL及/BL的其中一方比寫入補助電路的輸入邏輯臨界電壓VT低時，啟動第50圖所示的寫入補助電路APCK0－APCKn，VDD源極線VDM及VSS源極線VSM的電壓準位改變。藉此，VDD源極線VDM的電壓準位下降電壓△VH，且VSS源極線VSM的電壓準位上升△VL。因此，記憶單元MC中，高側電源節點VH與低側電源節點VL的電壓差只降低電壓△VH＋△VL，記憶單元MC的儲存節點ND1及ND2的電壓準位，對應傳送至位元線BL及/BL的寫入資料，而快速改變(分別驅動儲存節點ND1及ND2至L準位及H準位)。

因此，資料寫入時，記憶單元的高側電源節點VH及低側電源節點VL的電壓準位改變，其電壓差降低，藉此靜態雜訊界限變小，可以快速執行資料的寫入。

VDD源極線VDM及VSS源極線VSM耦合至各對應列的記憶單元的電源節點，其寄生電容大體上相同。因此，上述源極線VDM及VSM中，可以輕易產生大體上同樣大小的電位改變。

在此結構下，對應記憶單元列而配置源極線VDM及VSM，上述源極線VDM及VSM的電壓準位改變。因此，不必另外設置虛的電源線，因而配線面積降低，因此，簡化了配線配置。

分別對應記憶單元列，配置VDD源極線及VSS源極線的結構，可以使用與配置前實施例VDD源極線及虛源極線的相同結構。只要取代虛源極線DVSM，而使用VSS源極線即可。

[寫入補助電路的具體結構1]

第53圖係顯示根據本發明的第十七實施例的半導體裝置的寫入補助電路的具體結構圖。第53圖顯示有關排成一列而配置的記憶單元MC的部分的結構。對應各記憶單元列，設置第53圖所示的寫入補助電路APCK(APCKa、APCKb)。第53圖中，對應記憶單元列，在位元線的兩端對向設置寫入補助電路APCKa、APCKb。由於上述寫入補助電路APCKa、APCKb具有同一結構，對應的部分係付與相同的參考符號。

寫入補助電路APCKa、APCKb各包括單元電源控制部AVCT，用以根據對應列的位元線BL及/BL上的電位，控制對單元電源線對APVL的電源供給；以及P通道MOS電晶體PT100，用以根據單元電源控制部AVCT的輸出信號，電氣耦合VDD源極線VDM及VSS源極線VSM。

單元電源線對APVL內包括的VDD源極線VDM及VSS源極線VSM，分別設置於每記憶單元，並分別耦合至對應列的記憶單元MC的高側電源節點VH及低側電源節點VL。

單元電源控制部AVCT，具有的結構大體上與第24圖所示的單元電源控制部VCT的結構相同，包括NAND閘NG1，接收位元線BL及/BL上的電壓；反相器IV15，接收NAND閘NG1的輸出信號；P通道MOS電晶體PT3，根據NAND閘NG1的輸出信號，選擇性地分離VDD源極線VDM與電源節點(VDD)；以及N通道MOS電晶體NT100，根據反相器IV15的輸出信號，選擇性地分離VSS源極線VSM與接地節點。

P通道MOS電晶體PT100，根據反相器IV15的輸出信號而選擇性地導通，並電氣耦合VDD源極線VDM及VSS源極線VSM。上述P通道MOS電晶體PT100的導通電阻設定的比較高，即使P通道MOS電晶體PT100導通時，上述的源極線VDM及VSM中的電荷移動而產生電位變化，但是源極線VDM及VSM的電位為不同電位，且兩者間在有限時間內產生電位差。假設MOS電晶體PT100的導通電阻為Z，VDD源極線VDM及VSS源極線VSM的配線電容都為C時，上述源極線VDM及VSM的電位變化速度各為(VDD－△VH－△VL)/(R．C)的比例。源極線VDM及VSM的電位差大時，電位變化速度大，且漸漸降低電位變化速度。因此，寫入時，VDD源極線VDM及VSS源極線VSM間可以在最初產生大的電位變化，在寫入時的動作界限可以很大。又，VDD源極線VDM及VSS源極線VSM的配線電容大體上相同，電壓變化△VH及△VL的大小也大體上相同。因此，與一方的單元電源線產生電位變化的情況相較，可以在記憶單元的電源節點VL及VH之間產生幾乎2倍的電位變化，可以快速使記憶單元不穩定而放大寫入界限。

又，第53圖中，代表性地顯示4條的字元線WL0－WL3，各對應排成1列配置的記憶單元而設置字元線。

第54圖係信號波形圖，顯示第53圖所示的結構在資料寫入時的動作。以下參考第54圖，說明第53圖所示的寫入補助電路的動作。

資料寫入前，位元線BL及/BL在待命狀態，位元線BL及/BL中設置有圖中未顯示的位元線負荷電路，而上述位元線負荷電路在待命時預充電位元線BL及/BL至電源電壓準位或接近的電壓準位，成為H準位。上述狀態中，NAND閘NG1的輸出節點NDA在L準位，MOS電晶體PT3及NT100都為導通狀態，而VDD源極線VDM耦合至電源節點，VSS源極線VSM耦合至接地節點，分別為電源電壓VDD及VSS準位。

資料寫入時，根據寫入資料，位元線BL及/BL的電位改變。上述位元線BL及/BL中的一方的電位超過NAND閘NG1的輸入邏輯臨界值VT時，NAND閘NG1的輸出信號為H準位，MOS電晶體PT3及NT100為非導通狀態，且源極線VDM及VSM與高側電源節點及低側電源節點分離而成為浮動狀態。同時，P通道MOS電晶體PT100導通，而VDD源極線VDM及VSS源極線VSM電氣耦合。

P通道MOS電晶體PT100的導通電阻(通道電阻及源極/汲極擴散電阻)較大，其浮動狀態的源極線VDM及VSM中，即使電荷從VDD源極線VDM往VSS源極線VSM移動，也不使上述兩者之間的電位在有限時間內相等。即，VDD源極線VDM的電壓準位從電源電壓VDD稍微下降，且VSS源極線VSM的電壓準位比低側電源電壓VSS上升少許(電壓變化速度最初為大，逐漸變小)。

由於上述源極線VDM及VSM的電壓準位的變化，記憶單元MC的鎖閂能力降低，且寫入界限增加，而可以快速執行寫入。又，上述源極線VDM及VSM的電壓準位變化小，充分確保選擇單元列的非選擇記憶單元的靜態雜訊界限，可以穩定保持資料。同樣地，非選擇列的選擇行的記憶單元中，維持記憶單元與讀出動作時相同的狀態，可以穩定地保持資料與讀出時相同。

資料讀出時及待命時，位元線BL及/BL的電壓準位係比NAND閘NG1的輸入邏輯臨界值VT高的電壓準位，MOS電晶體PT3及NT100為導通狀態，又，MOS電晶體PT100為非導通狀態。因此，VDD源極線VDM及VSS源極線VSM分別確實地維持在高側電源電壓VDD及低側電源電壓VSS，可以穩定執行資料的保持及讀出。

如上所述，根據第十七實施例，使用分別對應記憶單元列而配置的VDD源極線及VSS源極線，在資料寫入時改變上述兩電壓準位，不需要如前第24圖所示的虛源極線，可以更減低配線配置面積，又，只使用1個MOS電晶體取代CMOS傳送閘，可以減低配置面積。

又，本發明的第十七實施例中的源極線VDM及VSM的配線，藉由在各記憶單元列，設置P井區及N井區，且VDD源極線及VSS源極線沿著各井區的列方向配設(例如使用第3金屬線)而達成。

又，單元電源控制部AVCT中，藉由利用與列方向排列的2記憶單元相同的電晶體配置，可以實現NAND閘NG1、反相器IV15及MOS電晶體PT3、NT100的電路結構。上述配置中，只再需要電氣耦合至VDD源極線VDM及VSS源極線VSM的P通道MOS電晶體PT100。

[寫入補助的電路結構2]

第55圖係顯示根據本發明第十七實施例的寫入補助電路的第2結構圖。第55圖所示的寫入補助電路APCKa及APCKb的結構與第53圖所示的寫入補助電路的結構有以下不同點。即，根據節點NDA上的信號，使用選擇性地導通的N通道MOS電晶體NT102作為電氣耦合VDD源極線VDM至VSS源極線VSM的電晶體元件。第55圖所示的寫入補助電路APCKa及APCKb的其他結構與第53圖所示的寫入補助電路APCKa及APCKb的結構相同，對應的部分付與同一參考符號，並省略詳細的說明。

又，記憶單元MC、字元線WL0－WL3、及單元電源線對APVL的配置與第53圖所示的配置相同。即，單元電源線對APVL(源極線VDM、VSM)設置於各記憶單元列。

第55圖所示的寫入補助電路APCKa及APCKb中，資料寫入時，位元線BL及/BL中的一方的電位成為比NAND閘NG1的輸入邏輯臨界值VT(參考第54圖)低的電壓準位。當NAND閘NG1的輸出信號為H準位時，N通道M0S電晶體NT102成為導通狀態，而M0S電晶體PT3及NTl00成為非導通狀態。上述N通道MOS電晶體NT102的導通電阻大，抑制VDD源極線VDM及VSS源極線VSM之間的電荷移動，不執行上述的源極線VDM及VSM的電位等化，而維持電位差。即，與前第54圖所示的信號波形圖相同，VDD源極線VDM的電位準位稍微下降，VSS源極線VSM的電位準位稍微上升。藉此，記憶單元MC成為不穩定狀態，可以放大寫入界限。

因此，資料寫入時，使用N通道MOS電晶體NT102作為耦合VDD源極線VDM至VSS源極線VSM的元件，與前第53圖所示的寫入補助電路的結構相同，可以升高寫入時的動作界限，而可以得到與第53圖所示的結構相同的效果。

第55圖所示的寫入補助電路的結構中，可以利用與2列的記憶單元相同的配置的電晶體，達成寫入補助電路。即，可以利用對應記憶單元的存取電晶體的電晶體，作為電氣耦合的N通道MOS電晶體NT102，雖然內部配線的配置不同，但是可以規律地重覆配置電晶體形成區域以配置寫入補助電路。

[寫入補助電路的結構3]

第56圖係顯示根據本發明第十七實施例的寫入補助電路的第3結構圖。第56圖所示的寫入補助電路的結構與第53及54圖所示的寫入補助電路APCKa及APCKb的結構有以下不同點。即，VDD源極線VDM及VSS源極線VSM之間串聯設置N通道MOS電晶體NT110及P通道MOS電晶體PT110。N通道MOS電晶體NT110的閘極耦合至節點NDA，MOS電晶體PT110在閘極接收反相器IV15的輸出信號。N通道MOS電晶體NT110耦合至VDD源極線VDM，而P通道MOS電晶體PT110耦合至VSS源極線VSM。

第56圖所示的寫入補助電路的其他結構及記憶單元的配置，與第53圖或第55圖所示的結構相同，對應的部分付與同一參考符號，並省略詳細的說明。

第57圖係信號波形圖，顯示第56圖所示的寫入補助電路在資料寫入時的動作。以下，參考第57圖，說明關於第56圖所示的寫入補助電路的動作。

資料寫入時，當位元線BL及/BL的電位根據寫入資料而改變，且其中之一方的位元線電位比NAND閘NG1的輸入邏輯臨界值VT低時，節點NDA的電壓準位成為H準位。因此，MOS電晶體PT3及NT100成為非導通狀態，另一方面，MOS電晶體NT110及PT110為導通狀態。經由上述的MOS電晶體PT110及NT110，成為浮動狀態的VDD源極線VDM及VSS源極線VSM電氣耦合。MOS電晶體PT110及NT110的導通電阻的合成電阻比1個MOS電晶體的導通電阻大的多，因此，抑制了浮動狀態的源極線VDM及VSM之間的電荷移動。因此，如第57圖所示，與使用1個MOS電晶體的情況相較，更抑制VDD源極線VDM及VSS源極線VSM的電位變化。

藉此，抑制VSS源極線VSM的電位過度上升或VDD源極線VDM的電位過度下降，使記憶單元的資料保持特性惡化，而產生資料破壞。藉此，可以更安全地抑制資料保持特性下降，同時放大寫入動作界限。

[變形例]

第58圖係顯示寫入補助電路的第3結構的變形例的結構圖。第58圖所示的寫入補助電路APCKa及APCKb中，VDD源極線VDM及VSS源極線VSM之間，P通道MOS電晶體PT112及N通道MOS電晶體NT112串聯連接。P通道MOS電晶體PT112的閘極接收反相器IV15的輸出信號，而N通道MOS電晶體NT112的閘極耦合至節點NDA。P通道MOS電晶體PT112耦合至VDD源極線VDM，N通道MOS電晶體NT112耦合至VSS源極線VSM。

第58圖所示的寫入補助電路的其他結構、記憶單元的配置以及單元電源線的配置，與第56圖所示的結構相同，對應的部分付與同一參考符號，並省略詳細的說明。

第58圖所示的結構中，與第56圖所示的寫入補助電路中的電晶體元件的配置相較，電氣耦合VDD源極線VDM及VSS源極線VSM的MOS電晶體的位置改變。因此，利用第58圖所示的結構，可以達到大體上與第56圖所示的寫入補助電路相同的效果，可以抑制VDD源極線及VSS源極線的電位變化量，而可以抑制記憶單元的資料保持特性的惡化，並可以穩定保持保持資料。

又，上述第十七實施例的結構中，在位元線的兩端配置寫入補助電路。不過，上述寫入補助電路可以設置在位元線的中央部，又，如果位元線為局部/通用位元線的階層構造時，可以在各局部位元線設置寫入補助電路。

又，上述的說明中，單元電源線對APVL0－APVLn(VDD源極線VDM及VSS源極線VSM)，對應記憶單元而個別配設。不過，上述單元的VDD源極線及VSS源極線對記憶陣列區塊共同設置，上述高側電源電壓及低側電源電壓可以以陣列區塊單位來調整。

如上所述，根據本發明的第十七實施例，記憶單元陣列內配設的高側電源線(VDD源極線)及低側電源線(VSS源極線)在資料寫入時電氣耦合，因此記憶單元的電源節點間的電壓在資料寫入時，可以更確實地減少，而可以在寫入時放大動作界限。又，單元電源線與電源節點分離，電荷只在VDD源極線與VSS源極線之間移動，可以防止高側及低側電源節點之間流過貫通電流，而可以降低消耗電流。

[第十八實施例]

第59圖係概略顯示根據本發明第十八實施例的半導體記憶裝置的主要部分的結構圖。第59圖所示的半導體記憶裝置的結構與第50圖所示的半導體記憶裝置有以下不同點。

即，單元電源控制電路150，包括寫入補助電路BPCK0－BPCKn，分別對應對應位元線對而配置的單元電源線對APVL0－APVLn而設置。上述寫入補助電路BPCK0－BPCKn，各根據來自列選擇電路4的列選擇信號CSL0－CSLn以及來自主控制電路7的寫入指示信號WEN，改變對應選擇列而配置的單元電源線對的電壓準位。

來自列選擇電路4的列選擇信號CSL0－CSLn，如第8圖所示，相當於來自列解碼器(4a)的列選擇信號(CSL)，並根據列位址信號CA而產生。寫入指示信號WEN由主控制電路7根據來自外部的寫入致能信號WE以及晶片致能信號CE而產生，在寫入動作時活化。

單元電源線對APVL0－APVLn在與單元控制電路150對向的端部，設置電位保持電路160。上述電位保持160包括保持電路KP0－KPn，分別對應單元電源線對APVL0－APVLn而設置。保持電路KP0－KPn各鉗固對應的單元電源線對APVL0－APVLn的高側電源電壓VDD的下限值及低側電源電壓VSS的上限值在既定電壓電位。藉此，資料寫入時，抑制了上述單元電源線對APVL0－APVLn的電位過度變化。

第59圖所示的半導體記憶裝置的其他結構，與第56圖所示的結構相同，對應的部分付與同一參考符號，並省略詳細的說明。

第59圖所示的結構中，寫入補助電路BPCK0－BPCKn，根據寫入指示信號WEN與列選擇信號CSL0－CSLn，調整對應的單元電源線對APVL0－APVLn的電壓電位。因此，在位元線電位變化前，可以調整單元電源線對APVL0－APVLn的電壓準位，可以以較快的時序完成寫入動作。

又，藉由配置上述單元控制電路150於列選擇電路的近旁，可以抑制列選擇信號線的配線長增加，並傳送列選擇信號至各寫入補助電路。又，寫入補助電路BPCK0－BPCKn，各根據對應的位元線對的電位，只調整單元電源線(VDD源極線VDM及VSM源極線VSM)的電位，相較於基板區域(井區)的電位控制，負荷小，因此可以降低電晶體尺寸，並可以抑制電路配置面積的增大。

第60圖係顯示第59圖所示的保持電路KP0－KPn及寫入補助電路BPCK0－BPCKn的具體結構的一範例圖。第60圖中，代表性地顯示關於1列的記憶單元的部分的結構。分別對應記憶單元MC，配置字元線WL0－WL3。排成1列而配置的記憶單元的數量可以更多。第60圖所示的結構係對應各記憶單元列而設置。

在位元線對BL、/BL的一端，設置位元線負荷電路9，將位元線電位預充電至電源電壓或比電源電壓低的既定電壓準位，同時供給列電流至位元線；以及列選擇閘CSG，根據列選擇信號CSL而導通，且耦合對應的位元線BL及/BL至內部資料線對IO。

寫入補助電路BPCK，包括NAND閘NG10，用以接收列選擇信號CSL及寫入指示信號WEN；反相器IV20，用以反相NAND閘NG10的輸出信號；P通道MOS電晶體PPQ1，用以根據反相器IV20的輸出信號，耦合VDD源極線VDM至高側電源節點(VDD節點)；N通道MOS電晶體NNQ1，用以根據NAND閘NG10的輸出信號，耦合VSS源極線VSM至低側電源節點(VSS節點)；以及P通道MOS電晶體PPQ2，用以根據NAND閘NG10的輸出信號，電氣耦合源極線VDM及VSM。

寫入指示信號WEN在活化時(資料寫入動作時)設定為H準位。列選擇信號CSL在選擇時為H準位。因此，當列選擇信號CSL指定對應的列時，NAND閘NG10輸出L準位的信號。

保持電路KP，包括二極體連接的P通道MOS電晶體PPQ3，在VDD源極線VDM及高側電源節點(VDD節點)之間連接；以及二極體連接的N通道MOS電晶體NNQ2，在VSS源極線VSM及低側電源節點(VSS節點)之間連接。

MOS電晶體PPQ3的閘極耦合至VDD源極線VDM，並鉗固上述VDD源極線VDM的電壓下限值在電壓VDD－Vthp的電壓準位。MOS電晶體NNQ2的閘極耦合至低側電源節點，並鉗固VSS源極線VSM的電壓上限值在電壓Vthn＋VSS的準位。在此，Vthp及Vthn分別表示MOS電晶體PPQ3及NNQ2的臨界電壓的絕對值。

第61圖係信號波形圖，顯示第60圖所示結構在資料寫入時的動作。以下，參考第61圖，說明第60圖所示的寫入補助電路的動作。

待命狀態及資料讀出時，寫入指示信號WEN在L準位，NAND閘NG10的輸出信號為H準位，以及反相器IV20的輸出信號為L準位。因此，上述狀態中，MOS電晶體PPQ1及NNQ1都為導通狀態，另一方面，MOS電晶體PPQ2為非導通狀態。因此，VDD源極線VDM及VSS源極線VSM分別維持在高側電源電壓VDD及低側電源電壓VSS準位。上述狀態中，保持電路KP中鉗固用的MOS電晶體PPQ3及NNQ3為反偏壓狀態，皆為非導通狀態。

資料寫入時，寫入指示信號WEN根據寫入致能信號WE而活化。此時，列選擇信號CSL為H準位的選擇狀態時，NAND閘NG10的輸出信號為L準位，因此，反相器IV20的輸出信號為H準位。上述狀態中，MOS電晶體PPQ1及NNQ1為非導通狀態，另一方面，MOS電晶體PPQ2為導通狀態。藉此，VDD源極線VDM及VSS源極線VSM與對應的電源節點分離，並經由MOS電晶體PPQ2而電氣耦合，而改變其電壓準位。當MOS電晶體PPQ2的導通電阻小，VDD源極線VDM及VSS源極線VSM的電壓準位改變大時，保持電路KP的MOS電晶體PPQ3及NNQ2鉗固各電壓準位，以防止上述VDD源極線VDM及VSS源極線VSM分別超過電壓VDD－Vthp及VSS＋Vthn而變化。藉此，可以防止記憶單元的電源電壓VH及VL大變化而資料保持特性惡化。

因此，在此情況下，位元線BL及/BL中，對應寫入資料產生電位變化前，可以根據寫入指示信號WEN改變VDD源極線VDM及VSS源極線VSM的電壓準位，且選擇列的記憶單元的雜訊界限小的狀態下，可以根據寫入資料執行寫入，而可以達成快速寫入。

另一方面，上述資料寫入時，對於非選擇列的記憶單元，列選擇信號CSL為L準位的非選擇狀態。因此，NAND閘NG10的輸出信號為H準位，且與讀出時或待命時相同狀態地，上述的VDD源極線VDM及VSS源極線VSM的電壓準位分別維持在高側電源電壓VDD及低側電源電壓VSS準位。只對於執行資料寫入的記憶單元列，調整記憶單元電源電壓的準位，確實防止非選擇列的記憶單元的誤寫入。

又，對於選擇列的非選擇行的記憶單元，VDD源極線VDM及VSS源極線VSM的電壓準位的電位變化量變小，抑制了資料保持特性的惡化，可以確實地保持資料。又，非選擇列的單元電源線VDM及VSM的電位不改變，只有選擇列中的電源線產生電位變化，單元電源線的電壓恢復時選擇列一定要成為非選擇列，不必執行全體的單元電源線的電壓恢復，減少了消耗電流。

又，第60圖所示的寫入補助電路BPCK的結構中，可以使用N通道MOS電晶體，以取代電氣耦合源極線VDM及VSM的P通道MOS電晶體PPQ2。在此情況下，反相器IV20的輸出信號提供給用以促進電位變化的N通道MOS電晶體的閘極。

[變形例]

第62圖係顯示根據本發明的第十八實施例的寫入補助電路的變形例的結構圖。第62圖所示的寫入補助電路BPCK中，VDD源極線VDM及VSS源極線VSM之間串聯設置N通道MOS電晶體NNQ3及P通道MOS電晶體PPQ4。MOS電晶體NNQ3的閘極耦合至節點NDB，而MOS電晶體PPQ4的閘極耦合至NAND閘極NG10的輸出。

第62圖所示的寫入補助電路的其他結構、記憶單元的配置以及保持電路KP的結構，與第60圖所示的結構相同，對應的部分係付與同一參考符號，並省略詳細的說明。

與設置1個開關電晶體(傳送閘)相比，MOS電晶體NNQ3及PPQ4的串聯體可以經由大的導通電阻而電氣耦合VDD源極線VDM及VSS源極線VSM。因此，可以減小對應資料寫入時的選擇列而配置的VDD源極線VDM及VSS源極線VSM的電位變化量，確實地放大寫入動作界限，還可以抑制非選擇記憶單元的保持資料破壞。

又，第62圖所示的結構中，可以交換N通道MOS電晶體NNQ3與PPQ4的位置。又，當設定N通道MOS電晶體NNQ3及PPQ4的導通電阻為足夠的值，VDD源極線VDM及VSS源極線VSM的電位變化量小時，不必特別設置保持電路KP。

如上所述，根據本發明的第十八實施例，在寫入時，調整對選擇列設置的單元電源線的電壓準位，可以放大寫入動作的界限，並快速執行資料寫入。

又，電位變化時，只有浮動狀態的VDD源極線VDM及VSS源極線VSM之間電氣耦合，即使寫入周期變長，單元電源線間產生電荷移動，也可以防止電源節點與接地節點之間流過直流電流(貫通電流)。當寫入周期變長時，也可以第十七實施例中達成抑制DC電流的效果。

又，第十八實施例中，可以是位元線局部/通用位元線的階層位元線結構。對應局部位元線而配置各寫入補助電路。

又，寫入補助電路BPCK，與第十七實施例的情況相同，可以利用具有與2個記憶單元同樣的電晶體配置的電晶體形成區，配置配線NAND閘NG10、反相器20、MOS電晶體PPQ1及NNQ1。

藉由應用上述發明於靜態型半導體裝置，即使在低電源電壓下，也可以改善寫入特性，且可以利用提供寫入及讀出的下限特性的電源電壓值，而可以以低電源電壓動作。因此，藉由在特別是晶片上系統(SOC)等的高積體化的半導體裝置中用作混載記憶體，可以實現以低消耗功率穩定地快速動作的半導體記憶裝置。

雖然已詳細說明並圖示本發明，但應了解上述僅用於例示，並非用於限定本發明，本發明的精神與範圍係由所附的申請專利範圍所限定。

1．．．記憶單元陣列

10．．．一次脈衝產生電路

100．．．電位保持電路

112．．．列選擇閘

150．．．單元電源控制電路

160．．．電位保持電路

1n．．．正規記憶單元陣元

1s．．．備用記憶單元陣列

2．．．單元電源控制單位

20．．．N井區

20．．．冗餘列置換控制電路

21a、21b、21c、21d．．．P型不純物區域

22．．．單元電源控制單位

22a、22b．．．閘極電極

25．．．電源電路

26．．．降壓電路

3．．．行選擇驅動電路

30．．．偏壓電壓產生電路

31．．．電阻元件

32．．．N通道MOS電晶體

4．．．列選擇電路

4a．．．列解碼器

4b0、4b1．．．2：1選擇器

4n．．．正規列選擇電路

4s．．．冗餘列選擇電路

5．．．寫入電路

5a、5a0、5a1．．．寫入驅動電路

6．．．讀出電路

6a、6a0．．．感應放大器電路

6a1．．．感應放大器電路

7．．．主控制電路

9．．．位元線負荷電路

92l、92r．．．寫入電路

AD．．．位址信號

AG1、AG10．．．AND閘

APCK0－APCKn、APCKa、APCKb．．．寫入補助電路

APVL．．．單元電源線對

APVL0－APVLn．．．單元電源線對

AR1－AR6．．．活性區

AVCT．．．單元電源控制部

BL、/BL．．．位元線

BL0，/BL0、…、BLn，/BLn．．．位元線

BLP．．．位元線對

BPCK．．．寫入補助電路

BPCK0－BPCKn．．．寫入補助電路

CA．．．內部列位址信號

CE．．．晶片致能信號

CRD．．．冗餘信號

CSG．．．列選擇閘

CSL．．．列選擇信號

CSL0－CSLn．．．列選擇信號

CT1－CT11、CT22－CT29、CT30－CT32．．．接觸窗

DI．．．寫入資料

D0．．．讀出資料

DO0、DO1．．．2位元資料

DVSM．．．虛VSS源極線

FL．．．連結元件

FML1、FML4、FML5．．．第1金屬配線

FML8－FML10．．．第1金屬配線

FML19、FML20、FML25、FML28．．．第1金屬配線

IO．．．內部資料線對

IV1、IV2、IV20、IV30．．．反相器

k1、k2、kk1、kk2．．．曲線

KP0－KPn．．．保持電路

LBL及/LBL．．．局部位元線

NT70．．．MOS電晶體

MBa－MBm．．．行區塊

MC．．．記憶單元

MCa．．．記憶單元區域

MFR．．．記憶單元列形成區域

MG1、MG2．．．記憶單元群

ND1、ND2．．．儲存節點

ND10．．．內部節點

NDA．．．NAND閘NG1的輸出節點

NDC、NDI．．．節點

NDO．．．輸出節點

NE．．．正規列選擇致能信號

NEZ．．．備用列選擇致能信號

NG1、NG10．．．NAND閘

NGO．．．輸出節點

NQ1、NQ2．．．驅動電晶體

NQ1．．．N通道MOS電晶體(絕緣閘型場效電晶體)

NQ2．．．N通道MOS電晶體

NQ3、NQ4．．．存取電晶體

NT22．．．N通道MOS電晶體

NT70、NT72．．．形狀虛電晶體

NW1、NW2．．．N井區

PCG．．．預充電指示信號

PCGa－PCGm．．．預充電指示信號

PCK．．．寫入補助電路

PCK0－PCKn、PCKa、PCKb、PCKa0－PCKa3、PCKb0－PCKb3．．．寫入補助電路

PGa、PGb．．．寫入補助電路形成區域

PH、PHa－PHm．．．周邊電路

PL1及PL2．．．多晶矽配線

PL3、PL4、PL5、PL6、PL7、PL8．．．多晶矽配線

PPQ1、PPQ2、PQ1、PQ2、PT1、PT2、PT1、PT2、PT6、RPQ1、RPQ2．．．P通道MOS電晶體

PVL．．．記憶單元電源線

PVL0－PVLn．．．單元電源線

PW1、PW2．．．P井區

RA．．．內部行位址信號

RST．．．重置信號

S2、S1．．．點

SBL．．．井區偏壓電壓傳送線

SBLP．．．備用位元線對

SMC．．．備用記憶單元列

SML1、SML2、SML3、SML11．．．第2金屬配線

SNM．．．靜態雜訊界限

ST1．．．共用接觸窗

SVDM．．．備用VDD源極線

TML3、TML6、TML7．．．第3金屬配線

TX．．．傳送閘

V．．．第1介層

VCT．．．電源控制部

VDD．．．高側電源電壓

VDM．．．VDD源極線

VDM0A、VDM0B、VDM0A－VDM3A、VDM1、VDM2．．．分割VDD源極線

VDML．．．左側VDD源極線

VDMR．．．右側VDD源極線

VH．．．高側電源節點

VHL、VHR．．．高側電源節點

VL．．．低側電源節點

VSB．．．背面閘極電壓

VSM．．．VSS源極線

VSS．．．低側電源電壓

VT．．．輸入邏輯臨界值

VTG．．．NAND閘NG1的輸入邏輯臨界值

Vthn．．．MOS電晶體NNQ2的臨界電壓的絕對值

Vthp．．．MOS電晶體PPQ3的臨界電壓的絕對值

VV．．．第2介層

WE．．．寫入指示信號

WE．．．寫入致能信號

WEN．．．寫入指示信號

WL．．．字元線

WL0－WLm．．．字元線

WLi．．．字元線

WLi＋1．．．字元線

WNQ1．．．寫入用的MOS電晶體

Z．．．高電阻電阻元件

第1圖係概略顯示根據本發明的半導體記憶裝置的全體結構圖。

第2圖係顯示第1圖所示的記憶單元結構圖。

第3圖係顯示第2圖所示記憶單元的傳送特性圖。

第4圖係概略顯示根據本發明第一實施例的半導體記憶裝置的主要部分結構圖。

第5圖係顯示第4圖所示的記憶單元的內部連接圖。

第6圖係信號波形圖，概略顯示第4圖所示的記憶體電路的動作。

第7圖係信號波形圖，更詳細地顯示第4圖所示的記憶單元電路的動作。

第8圖係概略顯示根據本發明第二實施例的半導體記憶裝置的主要部分結構圖。

第9圖係信號波形圖，顯示第8圖所示的記憶單元電路的動作。

第10圖係概略顯示根據本發明第三實施例的半導體記憶裝置的主要部分結構圖。

第11圖係顯示根據本發明第四實施例的半導體記憶裝置的寫入補助電路結構圖。

第12圖係信號波形圖，顯示第11圖所示的寫入補助電路的動作。

第13圖係顯示根據本發明第五實施例的寫入補助電路結構圖。

第14圖係信號波形圖，顯示第13圖所示的寫入補助電路的動作。

第15圖係概略顯示第13圖所示的電源控制電晶體的剖面結構。

第16圖係顯示根據本發明第六實施例的寫入補助電路結構圖。

第17圖係信號波形圖，顯示第16圖所示的寫入補助電路的動作。

第18圖係顯示根據本發明第七實施例的寫入補助電路結構圖。

第19圖係概略顯示根據本發明第七實施例的半導體記憶裝置的主要部分結構圖。

第20圖係顯示產生第18圖所示的冗餘信號的部分的結構的一範例。

第21圖係顯示根據本發明第八實施例的寫入補助電路結構圖。

第22圖係信號波形圖，顯示第21圖所示的寫入補助電路的動作。

第23圖係顯示產生第21圖所示的電源電壓的部分的結構的一範例。

第24圖係顯示根據本發明第九實施例的半導體記憶裝置的主要部分結構圖。

第25圖係信號波形圖，顯示第24圖所示的電路的動作。

第26圖係顯示根據本發明第十實施例的半導體記憶裝置的主要部分結構圖。

第27圖係顯示第26圖所示的記憶單元的內部連接圖。

第28圖係信號波形圖，顯示第26圖所示的電路的動作。

第29圖係顯示根據本發明第十一實施例的半導體記憶裝置的主要部分結構圖。

第30圖係概略顯示根據本發明第十二實施例的半導體記憶裝置的主要部分結構圖。

第31圖係概略顯示第30圖所示的記憶單元的內部連接圖。

第32圖係顯示第30圖所示的寫入補助電路的結構的一範例。

第33圖係信號波形圖，顯示第30－32圖所示的電路的動作。

第34圖係顯示根據本發明第十三實施例的半導體記憶裝置的主要部分結構圖。

第35圖係顯示根據本發明第十三實施例的半導體記憶裝置的變形例的結構圖。

第36圖係顯示第35圖所示的寫入補助電路的記憶單元的平面配置圖。

第37圖係顯示第36圖所示的配線配置的電氣等效電路圖。

第38圖係顯示第36圖所示的平面配置的上層配線的配置圖。

第39圖係顯示第38圖所示的配線配置的電氣等效電路圖。

第40圖係顯示第38圖所示的配線配置的更上層的配線配置圖。

第41圖係顯示第40圖所示的配線配置的更上層的配線配置圖。

第42圖係顯示第41圖所示的配線的電氣等效電路圖。

第43圖係概略顯示本發明的第十三實施例的變形例2的寫入補助電路的平面配置圖。

第44圖係概略顯示根據本發明第十四實施例的半導體記憶裝置的主要部分結構圖。

第45圖係顯示第44圖所示的記憶單元的內部配線連接圖。

第46圖係信號波形圖，顯示第44圖所示的記憶單元電路的動作。

第47圖係概略顯示本發明的第十五實施例的半導體記憶裝置的主要部分結構圖。

第48圖係概略顯示本發明的第十五實施例的半導體記憶裝置的一通用位元線的關連部分結構圖。

第49圖係概略顯示本發明的第十六實施例的半導體記憶裝置的主要部分結構圖。

第50圖係概略顯示本發明的第十七實施例的半導體記憶裝置的主要部分結構圖。

第51圖係顯示第50圖所示的記憶單元的結構的一範例。

第52圖係信號波形圖，顯示第50圖所示的半導體記憶裝置的動作。

第53圖係顯示根據本發明第十七實施例的寫入補助電路的第1結構圖。

第54圖係信號波形圖，顯示第53圖所示的寫入補助電路的動作。

第55圖係顯示根據本發明第十七實施例的寫入補助電路的第2結構圖。

第56圖係顯示根據本發明第十七實施例的寫入補助電路的第3結構圖。

第57圖係信號波形圖，顯示第56圖所示的寫入補助電路的動作。

第58圖係顯示根據本發明第十七實施例的寫入補助電路的第4結構圖。

第59圖係概略顯示本發明的第十八實施例的半導體記憶裝置的主要部分結構圖。

第60圖係顯示第59圖所示的寫入補助電路及電路保持電路的結構的一範例圖。

第61圖係信號波形圖，顯示第60圖所示的電路的動作。

第62圖係顯示根據本發明第十八實施例的寫入補助電路的其他結構圖。

3．．．行選擇驅動電路

4．．．列選擇電路

5．．．寫入電路

6．．．讀出電路

7．．．主控制電路

AD．．．位址信號

BL0，/BL0、BLn，/BLn．．．位元線

CA．．．內部列位址信號

CE．．．晶片致能信號

DI．．．寫入資料

DO．．．讀出資料

MC．．．記憶單元

PCK0．．．寫入補助電路

PCKn．．．寫入補助電路

PVL0－PVLn．．．單元電源線

RA．．．內部行位址信號

WE．．．寫入致能信號

WL0－WLn．．．字元線

Claims (22)

1. 一種半導體記憶裝置，包括：複數的記憶單元，以行列狀配列；複數的位元線，各對應記憶單元列而配置，且各連接至一對應列的記憶單元；複數的單元電源線，各對應上述的記憶單元列而配置，各供給一第1電源電壓至一對應列的記憶單元；一第2單元電壓供給線，對上述複數的記憶單元供給低於上述第1電源電壓的一第2電源電壓；以及複數的寫入補助電路，各對應上述的記憶單元列而配置，並根據至少一對應列的位元線的一電壓，各選擇性地阻斷供給上述第1電源電壓至一對應的單元電源線。
2. 如申請專利範圍第1項所述的半導體記憶裝置，其中，沿著列方向分割各上述單元電源線為複數的子電源線；以及各上述寫入補助電路，包括複數的子電路，分別對於一對應列的上述子電源線而設置，根據一對應列的位元線的電壓而控制一對應的子電源線的電源電壓供給。
3. 如申請專利範圍第1項所述的半導體記憶裝置，其中，各上述寫入補助電路更包括：一一次脈衝產生電路，用以回應一對應的位元線的電位變化，產生一一次脈衝信號；以及一電位調整電路，用以回應上述一次脈衝信號，從上述第1電源電壓往上述第2電源電壓的方向驅動對應的單 元電源線的電位。
4. 如申請專利範圍第3項所述的半導體記憶裝置，其中，上述電位調整電路包括：一電晶體元件，在上述對應的單元電源線與上述第2電源電壓的供給節點之間耦合，並回應上述一次脈衝信號而選擇性地導通。
5. 如申請專利範圍第1項所述的半導體記憶裝置，其中，各上述寫入補助電路，更包括：一鉗位元件，用以鉗固對應的單元電源線的電壓在上述第1電源電壓與一第2電源電壓之間的一電壓準位。
6. 如申請專利範圍第1項所述的半導體記憶裝置，其中，各上述寫入補助電路，更包括：一阻斷裝置，用以根據一不良位元指示信號，不論對應的位元線電位而阻斷上述第1電源電壓至對應的單元電源線的一供給路徑。
7. 如申請專利範圍第1項所述的半導體記憶裝置，其中，各上述寫入補助電路，更包括：一電壓切換電路，用於回應對應的上述位元線的電壓，當停止供給上述第1電源電壓至對應的單元電源線時，供給上述第1電源電壓與上述第2電源電壓之間的一中間電壓至對應的單元電源線。
8. 如申請專利範圍第1項所述的半導體記憶裝置，更包括複數的虛源極線，設置於各列，用以供給不同於上述第1電源電壓的電壓準位的一源極電壓； 各上述寫入補助電路更回應對應列的位元線的電壓，阻斷供給上述第1電源電壓至對應列的上述單元電源線以及供給源極電壓至上述虛源極線，並耦合對應的單元電源線至上述虛源極線。
9. 如申請專利範圍第8項所述的半導體記憶裝置，其中上述虛源極線對應各記憶單元列而配置。
10. 如申請專利範圍第1項所述的半導體記憶裝置，其中，上述寫入補助電路在各記憶單元列中，配置於對應的單元電源線的複數的位置。
11. 如申請專利範圍第1項所述的半導體記憶裝置，其中，各記憶單元包括一反相閂鎖器，由分別耦合至供給上述第1電源電壓的第1及第2電源節點的第1及第2反相器所構成；以及上述單元電源線，具有分別對應上述第1及第2電源節點而配置的第1及第2電源線。
12. 如申請專利範圍第1項所述的半導體記憶裝置，其中，各上述單元電源線分割為複數的子電源線；以及上述寫入補助電路，根據對應的位元線的電壓，共同控制上述複數的子電源線的電壓供給。
13. 如申請專利範圍第1項所述的半導體記憶裝置，其中，上述複數的記憶單元在列方向分割為複數的區塊；各上述寫入補助電路，包括：一閘極電路，用以輸出對應對應的位元線的電位的一信號；以及 一電晶體元件，用以根據上述閘極電路的輸出信號，分離上述第1電源電壓的供給節點與對應的單元電源線；上述閘極電路及電晶體元件係使用與構成對應記憶單元列的記憶單元的電晶體元件的一形成區域相同配置的一電晶體元件形成用活性區域，配線連接而形成；以及各上述電晶體元件形成用活性區域配置於往列方向延伸而在行方向交互配設的一第1導電型電晶體形成區域及一第2導電型電晶體形成區域內。
14. 如申請專利範圍第13項所述的半導體記憶裝置，其中，各記憶單元列中，上述寫入補助電路及上述記憶單元的第1導電型的電晶體，在上述第1導電型電晶體形成區域內往列方向連續延伸形成的一活性區域內形成。
15. 一種半導體記憶裝置，包括：複數的記憶區塊，各具有以行列狀配列的複數的記憶單元；複數的局部位元線，在各記憶區塊內對應各記憶單元列而配置，分別連接對應列的記憶單元；複數的單元電源線，在各記憶區塊內，對應各上述記憶單元列而配置，各供給一電源電壓至對應的記憶單元；複數的通用電源線，對應各記憶單元列對上述複數的記憶區塊共同地配置；以及一低側電壓供給線，對上述複數的記憶單元的每個供給低於上述電源電壓的一低側電壓，做為一第2電源電壓；以及 複數的寫入補助電路，對應各上述單元電源線而配置，各根據對應列的通用位元線的一電壓，阻斷供給上述電源電壓至一對應的單元電源線。
16. 如申請專利範圍第15項所述的半導體記憶裝置，更包括鉗位元件，對應各上述單元電源線而配置，各鉗固對應的單元電源線的電壓準位。
17. 一種半導體記憶裝置，包括：複數的記憶單元，以行列狀配列；井區，對應各記憶單元列在列方向延伸而配置，分別形成對應列的記憶單元電晶體；複數的位元線，對應各記憶單元列而配置，且各連接至一對應列的記憶單元；以及寫入補助電路，對應各上述位元線而配置，並各根據對應的位元線的一電壓，控制對一對應列的井區的電壓供給。
18. 一種半導體記憶裝置，包括：複數的記憶單元，以行列狀配列；複數的位元線對，對應各上述記憶單元列而成對配置，且各連接至一對應列的記憶單元；複數的第1單元電源線，對應各上述記憶單元列而配置，且各傳送一第1電源電壓至對應列的記憶單元；複數的第2單元電源線，對應各上述記憶單元列而配置，且各傳送一第2電源電壓至對應列的記憶單元；以及複數的寫入補助電路，對應各上述記憶單元列而配 置，各設定上述第1及第2單元電源線的電壓準位，以當對應列的位元線對的電位不同時降低對應列的上述第1及第2單元電源線的電壓差。
19. 如申請專利範圍第18項所述的半導體記憶裝置，其中，各上述寫入補助電路，根據對應列的位元線的電位，停止供給上述第1及第2電源電壓至對應列的上述第1及第2單元電源線，並電氣耦合上述對應列的第1及第2單元電源線。
20. 一種半導體記憶裝置，包括：複數的記憶單元，以行列狀配列；複數的位元線，對應各記憶單元列而配置，且各連接至一對應列的記憶單元；複數的第1單元電源線，對應各上述記憶單元列而配置，且各傳送一第1電源電壓至對應列的記憶單元；複數的第2單元電源線，對應各上述記憶單元列而配置，且各傳送一第2電源電壓至對應列的記憶單元；以及複數的寫入補助電路，對應各上述記憶單元列而配置，各設定上述第1及第2單元電源線的電壓準位，以回應一寫入模式指示信號及一列選擇信號，降低對應列的上述第1及第2單元電源線的電壓差。
21. 如申請專利範圍第20項所述的半導體記憶裝置，其中，各上述寫入補助電路，在資料寫入時，停止供給上述第1及第2電源電壓至對應選擇列而配置的上述第1及第2單元電源線，並電氣耦合上述選擇列的第1及第2單 元電源線。
22. 如申請專利範圍第20項所述的半導體記憶裝置，其中，各上述寫入補助電路更包括一保持電路，用以鉗固對應列的上述第1及第2單元電源線的電壓。