JP6469554B2 - 半導体装置 - Google Patents
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Description
[第1の実施形態]
図1は、第1の実施形態の半導体装置の構成を表わす図である。
ワード線WLは、メモリアレイ98の各行に対応して設けられる。ワード線WLは、対応する行のメモリセル500と接続する。
図2は、第2の実施形態の半導体装置の構成を表わす図である。
PMOSトランジスタP3,P4,P4,P20がオンとなり、第0列のビット線対BT,BBが電圧Vddでプリチャージされる。
PMOSトランジスタP3,P4,P4,P20がオフとなり、第0列のビット線対BT,BBのプリチャージが終了する。PMOSトランジスタP5,P6とNMOSトランジスタN5,N6がオンとなり、第0列のビット線対BT,BBがライトドライバ5およびセンスアンプ6と接続される。
PMOSトランジスタP3,P4,P4,P20がオンとなり、第1列のビット線対BT,BBが電圧Vddでプリチャージされる。
PMOSトランジスタP3,P4,P4,P20がオフとなり、第1列のビット線対BT,BBのプリチャージが終了する。PMOSトランジスタP5,P6とNMOSトランジスタN5,N6がオンとなり、第1列のビット線対BT,BBがライトドライバ5およびセンスアンプ6と接続される。
PMOSトランジスタP8は、ワード線WLの末端Yと、電源Vddとの間に設けられる。インバータIV3の入力は、ワード線WLの末端Yに接続され、インバータIV3の出力は、PMOSトランジスタP8のゲートに接続される。
図4は、第3の実施形態の半導体装置の構成を表わす図である。
アシスト制御回路12は、2段のインバータIV4,IV5を備える。
図6は、第4の実施形態の半導体装置の構成を表わす図である。
アシストドライバ13は、NAND回路NAN3と、PMOSトランジスタP8と、遅延回路DLとを備える。遅延回路DLは、3段のインバータIV6,IV7,IV8を含む。
上述の実施形態のメモリセル1は、縦長型メモリセルである。本実施の形態の半導体装置は、メモリセルとして、横長型メモリセルを含む。
Claims (11)
- 行列状に配置された複数のメモリセルを含むメモリアレイと、
前記メモリアレイの各行に対応して設けられたワード線と、
前記ワード線の一端に接続されて、対応する行が選択されたときに、前記ワード線の一端を第1の電源に接続することによってワード線を活性化するワード線ドライバと、
前記ワード線の他端に接続されて、前記ワード線の他端の電圧に応じて、前記ワード線の他端を前記第1の電源に接続するアシストドライバと、
を備え、
前記アシストドライバは、
前記第1の電源と前記ワード線の他端との間に設けられたPMOSトランジスタと、
前記ワード線の他端に接続された遅延回路と、
一方の入力が前記ワード線の他端に接続され、他方の入力が前記遅延回路の出力を受け、出力が前記PMOSトランジスタのゲートに接続されたNAND回路と、
を含む、半導体装置。 - 前記遅延回路は、奇数個の直列接続されたインバータからなる、請求項1記載の半導体装置。
- 前記ワード線ドライバは、出力が、前記ワード線の一端に接続されるインバータを含む、請求項1記載の半導体装置。
- 前記メモリセルは、SRAMセルである、請求項1記載の半導体装置。
- 前記メモリセルは、横長型セルである、請求項4記載の半導体装置。
- 前記メモリアレイの各列に対応して設けられたビット線対と、
隣接する複数の列のビット線対と接続され、前記メモリセルへのデータの書込み時に、前記隣接する複数の列のうちの選択された列のビット線対へ書込みデータに応じた電圧を出力する、請求項1記載の半導体装置。 - 前記メモリアレイの各列に対応して設けられたビット線対と、
隣接する複数の列のビット線対と接続され、前記メモリセルからのデータの読出し時に、前記隣接する複数の列のうちの選択された列のビット線対の電圧を増幅するセンスアンプとを備える、請求項1記載の半導体装置。 - 行列状に配置された複数のメモリセルを含むメモリアレイと、
前記メモリアレイの各行に対応して設けられたワード線と、
前記ワード線の一端に接続されて、対応する行が選択されたときに、前記ワード線の一端を第1の電源に接続するワード線ドライバと、
前記第1の電源と前記ワード線の他端との間に設けられたPMOSトランジスタと、
前記ワード線の他端に接続された遅延回路と、
一方の入力が前記ワード線の他端に接続され、他方の入力が前記遅延回路の出力を受け、出力が前記PMOSトランジスタのゲートに接続されたNAND回路と、
を備え、
前記PMOSトランジスタは、前記ワード線の立ち上がり時に、前記ワード線の他端の電圧が所定値まで増加するとオンとなり、前記ワード線の立下り時に、制御信号によってオフとなる、半導体装置。 - 前記遅延回路は、奇数個の直列接続されたインバータからなる、請求項8記載の半導体装置。
- 行列状に配置された複数のメモリセルを含むメモリアレイと、
前記メモリアレイの各行に対応して設けられたワード線と、
前記ワード線の一端に接続されて、対応する行が選択されたときに、前記ワード線の一端を第1の電源に接続するワード線ドライバと、
前記第1の電源と前記ワード線の他端との間に設けられたPMOSトランジスタと、
前記ワード線の他端に接続された遅延回路と、
一方の入力が前記ワード線の他端に接続され、他方の入力が前記遅延回路の出力を受け、出力が前記PMOSトランジスタのゲートに接続されたNAND回路と、
を備え、
前記PMOSトランジスタは、前記ワード線の立ち上がり時に、前記ワード線の他端の電圧が所定値まで立ち上がった時から所定時間だけロウレベルとなるワンショットパルスによって、オンとなる、半導体装置。 - 前記遅延回路は、奇数個の直列接続されたインバータからなる、請求項10記載の半導体装置。
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