KR20220058284A - 워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로 - Google Patents

워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로 Download PDF

Info

Publication number
KR20220058284A
KR20220058284A KR1020200143879A KR20200143879A KR20220058284A KR 20220058284 A KR20220058284 A KR 20220058284A KR 1020200143879 A KR1020200143879 A KR 1020200143879A KR 20200143879 A KR20200143879 A KR 20200143879A KR 20220058284 A KR20220058284 A KR 20220058284A
Authority
KR
South Korea
Prior art keywords
cells
word line
column
bit line
word
Prior art date
Application number
KR1020200143879A
Other languages
English (en)
Inventor
최태민
정성욱
조건희
Original Assignee
삼성전자주식회사
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 연세대학교 산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020200143879A priority Critical patent/KR20220058284A/ko
Priority to US17/335,606 priority patent/US11670360B2/en
Priority to CN202111063367.4A priority patent/CN114446342A/zh
Publication of KR20220058284A publication Critical patent/KR20220058284A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

집적 회로는, 복수의 제1 컬럼들에서 복수의 메모리 셀들을 포함하고, 적어도 하나의 제2 컬럼에서 복수의 워드 라인 보조 셀들을 포함하는 셀 어레이, 셀 어레이의 복수의 제1 로우들 상에서 각각 연장되고, 복수의 메모리 셀들 및 복수의 워드 라인 보조 셀들에 연결된 복수의 워드 라인들, 및 복수의 워드 라인들을 구동하도록 구성된 로우 드라이버를 포함할 수 있고, 워드 라인 보조 셀들 각각은, 워드 라인의 활성화를 가속시키도록 구성되고, 복수의 메모리 셀들 각각과 동일한 트랜지스터들을 포함하고, 복수의 메모리 셀들 각각과 동일한 풋프린트(footprint)를 가질 수 있다.

Description

워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로{INTEGRATED CIRCUIT INCLUDING CELL ARRAY WITH WORD LINE ASSIST CELLS}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로에 관한 것이다.
높은 집적도에 대한 요구 및 반도체 공정의 발전에 기인하여, 집적 회로에 포함되는 배선들의 폭, 간격 및/또는 높이가 감소할 수 있고, 배선의 기생 성분(parasitic element)가 증가할 수 있다. 또한, 감소된 전력 소비, 높은 동작 속도 등을 위하여 집적 회로의 전원(power supply) 전압은 감소할 수 있고, 이에 따라 배선의 기생 성분이 집적 회로에 미치는 영향이 더욱 중대해질 수 있다. 이와 같은 기생 성분에도 불구하고, 메모리 셀들로 구성된 셀 어레이를 포함하는 집적 회로는 다양한 어플리케이션들의 요건들에 따라 높은 성능을 안정적으로 제공할 것이 요구될 수 있다.
본 개시의 기술적 사상은, 기생 성분에도 불구하고 높은 동작 신뢰도를 제공하는 집적 회로 및 그것의 동작 방법을 제공한다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 복수의 제1 컬럼들에서 복수의 메모리 셀들을 포함하고, 적어도 하나의 제2 컬럼에서 복수의 워드 라인 보조 셀들을 포함하는 셀 어레이, 셀 어레이의 복수의 제1 로우들 상에서 각각 연장되고, 복수의 메모리 셀들 및 복수의 워드 라인 보조 셀들에 연결된 복수의 워드 라인들, 및 복수의 워드 라인들을 구동하도록 구성된 로우 드라이버를 포함할 수 있고, 워드 라인 보조 셀들 각각은, 워드 라인의 활성화를 가속시키도록 구성되고, 복수의 메모리 셀들 각각과 동일한 트랜지스터들을 포함하고, 복수의 메모리 셀들 각각과 동일한 풋프린트(footprint)를 가질 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 동일한 트랜지스터들을 각각 포함하고 동일한 풋프린트를 각각 가지는, 복수의 셀들을 포함하는 셀 어레이, 셀 어레이의 복수의 제1 로우들 상에서 각각 연장되는 복수의 워드 라인들, 및 복수의 워드 라인들에 연결된 로우 드라이버를 포함할 수 있고, 복수의 셀들은, 복수의 워드 라인들에 연결되고, 일련의 제1 컬럼들에 배치된 복수의 메모리 셀들, 복수의 워드 라인들에 연결되고, 제2 컬럼에 배치된 복수의 제1 워드 라인 보조 셀들, 및 복수의 워드 라인들에 연결되고, 제2 컬럼에 인접한 제3 컬럼에 배치된 복수의 제2 워드 라인 보조 셀들을 포함할 수 있고, 복수의 제1 워드 라인 보조 셀들 각각은, 동일한 로우에 배치된 제2 워드 라인 보조 셀의 제2 레이아웃이 컬럼 방향에 평행한 축을 중심으로 플립된 제1 레이아웃을 가질 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 동일한 트랜지스터들을 각각 포함하고 동일한 풋프린트를 각각 가지는, 복수의 셀들을 포함하는 셀 어레이, 및 셀 어레이의 복수의 제1 로우들 상에서 각각 연장되는 복수의 워드 라인들, 및 복수의 워드 라인들에 연결된 로우 드라이버를 포함할 수 있고, 복수의 셀들은, 복수의 워드 라인들에 연결되고, 일련의 제1 컬럼들에 배치된 복수의 제1 메모리 셀들, 복수의 워드 라인들에 연결되고, 일련의 제1 컬럼들에 인접한 적어도 하나의 제2 컬럼에 배치된 복수의 제1 워드 라인 보조 셀들, 및 복수의 워드 라인들에 연결되고, 적어도 하나의 제2 컬럼에 인접한 일련의 제3 컬럼들에 배치된 복수의 제2 메모리 셀들을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로 및 그것의 동작 방법에 의하면, 기생 성분에 의한 영향이 제거될 수 있고, 이에 따라 높은 신뢰도가 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 그것의 동작 방법에 의하면, 단순한 구조에 기인하여 큰 용량의 셀 어레이에서도 기생 성분에 의한 영향이 효율적으로 제거될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 그것의 동작 방법에 의하면, 메모리 셀과 동일한 구조의 워드 라인 보조 셀에 기인하여, 셀 어레이를 포함하는 집적 회로의 높은 수율(yield)이 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 메모리 장치 및 그것의 동작 방법에 의하면, 높은 신뢰도 및 효율성에 기인하여 셀 어레이를 포함하는 시스템의 성능 및 효율성이 향상될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 셀 어레이의 레이아웃을 나타내는 평면도이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 셀 및 워드 라인 보조 셀의 예시를 나타내는 회로도이다.
도 4는 본 개시의 예시적 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 및 워드 라인 보조 셀의 예시를 나타내는 회로도이다.
도 6은 본 개시의 예시적 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 7은 본 개시의 예시적 실시예에 따른 셀 어레이의 레이아웃을 나타내는 평면도이다.
도 8은 본 개시의 예시적 실시예에 따른 셀 어레이의 레이아웃을 나타내는 평면도이다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 셀 어레이의 레이아웃을 나타내는 평면도이다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 셀, 워드 라인 보조 셀, 기입 보조 셀 및 더미 셀의 예시를 나타내는 회로도이다.
도 12는 본 개시의 예시적 실시예에 따른 셀 어레이의 레이아웃을 나타내는 평면도이다.
도 13a 및 도 13b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃을 나타내는 평면도들이다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블로도이다.
도 15는 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 나타내는 순서도이다.
도 17은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 나타내는 순서도이다.
도 18은 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블록도이다. 구체적으로, 도 1의 블록도는 집적 회로에 포함되는 메모리 장치(10)를 나타낸다. 일부 실시예들에서, 집적 회로는 집적 회로의 외부에서 제공되는 커맨드 및 어드레스에 기초하여 데이터를 저장할 수 있고, 메모리 장치(10)는 독립형(standalone) 메모리 장치일 수 있다. 또한, 일부 실시예들에서, 집적 회로는, 도 18을 참조하여 후술되는 바와 같이, 메모리 장치(10)에 데이터를 기입하거나 메모리 장치(10)로부터 데이터를 독출하는 다른 구성요소들을 더 포함할 수 있고, 메모리 장치(10)는 내장형(embedded) 메모리 장치일 수도 있다. 도 1에 도시된 바와 같이, 메모리 장치(10)는, 셀 어레이(12), 로우 드라이버(14), 컬럼 드라이버(16) 및 제어 로직(18)을 포함할 수 있다. 비록 도 1에 도시되지 아니하였으나, 일부 실시예들에서 메모리 장치(10)는, 어드레스 버퍼, 데이터 버퍼, 데이터 입출력 회로, 내부 전압 생성기 등을 더 포함할 수 있다.
메모리 장치(10)는 커맨드(CMD), 어드레스 및 데이터를 수신할 수 있다. 예를 들면, 메모리 장치(10)는 기입(write)을 지시하는 커맨드(CMD)(기입 커맨드로서 지칭될 수 있다), 어드레스(기입 어드레스로서 지칭될 수 있다) 및 데이터(기입 데이터로서 지칭될 수 있다)를 수신할 수 있고, 수신된 데이터를 어드레스에 대응하는 셀 어레이(12)의 영역에 저장할 수 있다. 또한, 메모리 장치(10)는 독출(read)을 지시하는 커맨드(CMD)(독출 커맨드로서 지칭될 수 있다) 및 어드레스를 수신할 수 있고, 어드레스에 대응하는 셀 어레이(12)의 영역에 저장된 데이터를 외부에 출력할 수 있다.
셀 어레이(12)는 워드 라인 및 비트 라인에 의해서 각각 액세스되는 복수의 메모리 셀들을 포함할 수 있다. 일부 실시예들에서, 셀 어레이(12)에 포함된 메모리 셀들은 SRAM(static random access memory), DRAM(dynamic random access memory) 등과 같은 휘발성(volatile) 메모리 셀들일 수 있다. 일부 실시예들에서, 셀 어레이(12)에 포함된 메모리 셀들은 플래시 메모리, RRAM(resistive random access memory) 등과 같은 비휘발성(non-volatile) 메모리 셀들일 수도 있다. 본 개시의 예시적 실시예들은, 도 3 등을 참조하여 후술되는 바와 같이, SRAM 셀을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 1을 참조하면, 셀 어레이(12)는 일련의 제1 컬럼들(C1s)에서 복수의 제1 메모리 셀들(MC1s)을 포함할 수 있고, 제2 컬럼(C2)에서 복수의 워드 라인 보조 셀들을 포함할 수 있으며, 일련의 제3 컬럼들(C3s)에서 복수의 제2 메모리 셀들(MC2s)을 포함할 수 있다. 복수의 제1 메모리 셀들(MC1s) 각각은, 일련의 제1 컬럼들(C1s) 상에서 각각 연장되는 복수의 제1 비트 라인들(BL1s) 중 적어도 하나에 연결될 수 있고, 셀 어레이(12)의 복수의 로우들 상에서 각각 연장되는 복수의 워드 라인들(WLs) 중 하나에 연결될 수 있다. 또한, 복수의 제2 메모리 셀들(MC2s) 각각은, 일련의 제3 컬럼들(C3s) 상에서 각각 연장되는 복수의 제2 비트 라인들(BL2s) 중 적어도 하나에 연결될 수 있고, 셀 어레이(12)의 복수의 로우들 상에서 각각 연장되는 복수의 워드 라인들(WLs) 중 하나에 연결될 수 있다.
제2 컬럼(C2)에 배치된 복수의 워드 라인 보조 셀들 각각은, 제2 컬럼(C2) 상에서 연장되는 의사(pseudo) 비트 라인(BLP)에 연결될 수 있고, 복수의 워드 라인들(WLs) 중 하나에 연결될 수 있다. 워드 라인 보조 셀은, 성능 보조 셀로서 지칭될 수도 있고, 기입 동작 또는 독출 동작시 워드 라인의 활성화를 감지할 수 있으며, 워드 라인의 활성화를 가속(acceleration)시키고 재생성(regeneration)할 수 있다. 이에 따라, 복수의 워드 라인들(WLs)의 기생 성분에 기인하여 발생하는 현상을 보상할 수 있고, 메모리 장치(10)는 높은 동작 속도 및 신뢰도를 가질 수 있다. 워드 라인 보조 셀의 예시들이 도 3 등을 참조하여 후술될 것이다. 일부 실시예들에서, 워드 라인 보조 셀들은 2이상의 연속적인 컬럼들에 배치될 수 있고, 복수의 의사 비트 라인들이 연속적인 컬럼들 상에서 각각 연장될 수 있다.
복수의 워드 라인 보조 셀들 각각은, 도 2 등을 참조하여 후술되는 바와 같이, 메모리 셀, 즉 복수의 제1 메모리 셀들(MC1s) 및 복수의 제2 메모리 셀들(MC2s) 각각과 동일한 트랜지스터들을 포함할 수 있고, 동일한 풋프린트(footprint)를 가질 수 있다. 이에 따라, 복수의 워드 라인 보조 셀들은, 복수의 제1 메모리 셀들(MC1s) 및 복수의 제2 메모리 셀들(MC2s)을 형성하는 공정들에 의해서 용이하게 형성될 수 있고, 복수의 제1 메모리 셀들(MC1s) 및 복수의 제2 메모리 셀들(MC2s)의 구조에 영향을 미치지 아니할 수 있다. 결과적으로, 워드 라인 보조 셀의 균일한 구조에 기인하여, 큰 용량의 셀 어레이(12)에서 연장되는 워드 라인의 기생 성분에 의한 영향이 효율적으로 제거될 수 있고, 메모리 장치(10)를 포함하는 집적 회로의 높은 수율(yield)이 달성될 수 있다.
로우 드라이버(14)는, 복수의 워드 라인들을 통해서 셀 어레이(12)와 연결될 수 있다. 로우 드라이버(14)는 로우 어드레스(A_ROW)에 기초하여, 복수의 워드 라인들(WLs) 중 하나의 워드 라인을 활성화할 수 있다. 이에 따라, 복수의 제1 메모리 셀들(MC1s) 및 복수의 제2 메모리 셀들(MC2s) 중 활성화된 워드 라인에 연결된 메모리 셀들이 선택될 수 있다. 후술되는 컬럼 드라이버(16)에 의해서, 기입 동작시 선택된 메모리 셀들에 데이터(DAT)가 기입될 수 있는 한편, 독출 동작시 선택된 메모리 셀들로부터 데이터(DAT)가 독출될 수 있다.
컬럼 드라이버(16)는, 복수의 제1 비트 라인들(BL1s), 의사 비트 라인(BLP) 및 복수의 제2 비트 라인들(BL2s)을 통해서 셀 어레이(12)와 연결될 수 있다. 컬럼 드라이버(16)는, 독출 동작시 복수의 제1 비트 라인들(BL1s) 및 복수의 제2 비트 라인들(BL2s)을 통해서 수신되는 전류 및/또는 전압을 감지함으로써, 활성화된 워드 라인에 연결된, 즉 선택된 메모리 셀들에 저장된 값들을 식별할 수 있고, 식별된 값들에 기초하여 데이터(DAT)를 출력할 수 있다. 또한, 컬럼 드라이버(16)는, 기입 동작시 데이터(DAT)에 기초하여 전류 및/또는 전압을 복수의 제1 비트 라인들(BL1s) 및 복수의 제2 비트 라인들(BL2s)에 인가할 수 있고, 활성화된 워드 라인에 연결된, 즉 선택된 메모리 셀들에 값들을 기입할 수 있다.
컬럼 드라이버(16)는 의사 비트 라인(BLP)을 통해서 복수의 워드 라인 보조 셀들을 활성화하거나 비활성화할 수 있다. 예를 들면, 컬럼 드라이버(16)는, 의사 비트 라인(BLP)에 음의 공급 전압(VSS)을 인가함으로써 제2 컬럼(C2)에 배치된 복수의 워드 라인 보조 셀들을 활성화할 수 있는 한편, 의사 비트 라인(BLP)에 양의 공급 전압(VDD)을 인가함으로써 제2 컬럼(C2)에 배치된 복수의 워드 라인 보조 셀들을 비활성화할 수 있다. 활성화된 워드 라인 보조 셀은 자신에 연결된 워드 라인의 활성화를 가속시킬 수 있는 한편, 비활성화된 워드 라인 보조 셀은 워드 라인의 활성화를 가속시키는 것을 해제할 수 있다. 컬럼 드라이버(16)는 워드 라인이 활성화되기 전 복수의 워드 라인 보조 셀들을 활성화할 수 있고, 워드 라인이 비활성화되기 전 복수의 워드 라인 보조 셀들을 비활성화할 수 있다. 일부 실시예들에서, 도 5 및 도 6을 참조하여 후술되는 바와 같이, 복수의 워드 라인 보조 셀들에 연결된 적어도 하나의 파워 라인이 제2 컬럼(C2) 상에서 연장될 수 있고, 컬럼 드라이버(16)는 의사 비트 라인(BLP)뿐만 아니라 파워 라인을 통해서 복수의 워드 라인 보조 셀들을 활성화하거나 비활성화할 수 있다.
제어 로직(18)은 커맨드(CMD)를 수신할 수 있고, 제1 및 제2 제어 신호(CTR1, CTR2)를 생성할 수 있다. 예를 들면, 제어 로직(18)은 커맨드(CMD)를 디코딩함으로써 독출 커맨드를 식별할 수 있고, 셀 어레이(12)로부터 데이터(DAT)를 독출하기 위하여 제1 및 제2 제어 신호(CTR1, CTR2)를 생성할 수 있다. 또한, 제어 로직(18)은 커맨드(CMD)를 디코딩함으로써 기입 커맨드를 식별할 수 있고, 셀 어레이(12)에 데이터(DAT)를 기입하기 위하여 제1 및 제2 제어 신호(CTR1, CTR2)를 생성할 수 있다. 일부 실시예들에서, 로우 드라이버(14)는 제1 제어 신호(CTR1)에 기초하여 결정된 타이밍에서 워드 라인을 활성화하거나 비활성화할 수 있다. 또한, 일부 실시예들에서, 컬럼 드라이버(16)는 제2 제어 신호(CTR2)에 기초하여 결정된 타이밍에서, 복수의 제1 비트 라인들(BL1s) 및 복수의 제2 비트 라인들(BL2s)에서 전류 및/또는 전압을 감지하거나, 복수의 제1 비트 라인들(BL1s), 의사 비트 라인(BLP) 및 복수의 제2 비트 라인들(BL2s)에 전류 및/또는 전압을 인가할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 셀 어레이(20)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 2의 평면도는 셀 어레이(20)의 일부를 X축 및 Y축으로 이루어진 평면에서 개략적으로 나타낸다. 본 명세서에서, X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. 또한, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부층들만이 도시될 수 있다. 또한, 본 명세서에서, 배선층의 패턴과 같이 전도성 물질로 구성되는 패턴은 전도성 패턴 또는 단순하게 패턴으로 지칭될 수 있고, 전도성 패턴을 통해서 전기적으로 연결된 구성요소들은 단순하게 연결된 구성요소들로서 지칭될 수 있다.
도 2를 참조하면, 셀 어레이(20)는 동일한 풋프린트를 각각 가지는 복수의 셀들(C11,..., C46)을 포함할 수 있고, 복수의 셀들(C11,..., C46)은 메모리 셀들 및 워드 라인 보조 셀들로 구성될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 셀 어레이(20)는, 제1, 제2, 제5 및 제6 컬럼(COL1, COL2, COL5, COL6)에서 메모리 셀들로서 셀들(C11, C12, C15, C16 등)을 포함할 수 있다. 또한, 셀 어레이(20)는, 제3 및 제4 컬럼(COL3, COL4)에서 워드 라인 보조 셀들로서 셀들(C13, C14 등)을 포함할 수 있다. 3개의 셀들(C12, C13, C14)을 포함하는 영역(21)에 대응하는 회로의 예시들이 도 3 및 도 5를 참조하여 후술될 것이다.
일부 실시예들에서, 상호 인접한 컬럼들에 배치된 메모리 셀들의 레이아웃들은 Y축에 평행한 축을 중심으로 대칭적일 수 있다. 예를 들면, 제1 로우(ROW1) 및 제1 컬럼(COL1)에 배치된 셀(C11)은, 제1 로우(ROW1) 및 제2 컬럼(COL2)에 배치된 셀(C12)의 레이아웃이 Y축에 평행한 축을 중심으로 플립된(flipped) 레이아웃을 가질 수 있다. 이에 따라, 셀 어레이(20)는, 2개의 메모리 셀들의 단위로 반복되는 레이아웃을 가질 수 있고, 워드 라인 보조 셀들 역시 도 2에 도시된 바와 같이 2개의 인접한 컬럼들, 즉 제3 및 제4 컬럼(COL3, COL4)에 배치될 수 있다. 메모리 셀들로서 4개의 셀들(C31, C32, C41, C42)을 포함하는 영역(22)의 레이아웃의 예시가 도 7을 참조하여 후술될 것이고, 워드 라인 보조 셀들로서 4개의 셀들(C33, C34, C43, C44)을 포함하는 영역(23)의 레이아웃의 예시가 도 8을 참조하여 후술될 것이다.
복수의 워드 라인들이 X축에 평행하게 연장될 수 있고, 복수의 비트 라인들 및 적어도 하나의 의사 비트 라인이 Y축에 평행하게 연장될 수 있다. 예를 들면, 제2 로우(ROW2)에 배치된 셀들(C21 내지 C26)은, 제2 로우(ROW2) 상에서 X축에 평행하게 연장되는 워드 라인에 연결될 수 있다. 또한, 제5 컬럼(COL5)에 배치된 셀들(C15, C25, C35, C45)은 제5 컬럼(COL5) 상에서 Y축에 평행하게 연장되는 적어도 하나의 비트 라인에 연결될 수 있는 한편, 제4 컬럼(COL4)에 배치된 셀들(C14, C24, C34, C44)은 제4 컬럼(COL4) 상에서 Y축에 평행하게 연장되는 적어도 하나의 의사 비트 라인에 연결될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 셀 및 워드 라인 보조 셀의 예시를 나타내는 회로도이다. 구체적으로, 도 3의 회로도는 도 2의 영역(21)에 포함된 3개의 셀들(C12, C13, C14)에 대응하는 등가 회로(30)를 나타낸다. 도 2를 참조하여 전술된 바와 같이, 도 3의 메모리 셀(C12'), 제1 및 제2 워드 라인 보조 셀(C13', C14')은 동일한 로우, 즉 도 2의 제1 로우(ROW1)에 배치될 수 있다. 이하에서, 도 3은 도 2를 참조하여 설명될 것이다.
동일한 로우에 배치된 메모리 셀(C12'), 제1 및 제2 워드 라인 보조 셀(C13', C14')은 워드 라인(WL[i])에 공통으로 연결될 수 있다(i는 0보다 큰 정수). 메모리 셀(C12')은 제2 컬럼(COL2) 상에서 연장되는 제2 비트 라인(BL2) 및 제2 상보적(complementary) 비트 라인(BLB2)에 연결될 수 있고, 제1 워드 라인 보조 셀(C13')은 제3 컬럼(COL3) 상에서 연장되는 제1 및 제2 의사 비트 라인(BLP1, BLBP1)에 연결될 수 있으며, 제2 워드 라인 보조 셀(C14')은 제4 컬럼(COL4) 상에서 연장되는 제3 및 제4 의사 비트 라인(BLBP2, BLP2)에 연결될 수 있다. 도 4를 참조하여 후술되는 바와 같이, 일부 실시예들에서 음의 공급 전압(VSS)이 제1 및 제4 의사 비트 라인(BLP1, BLP2)에 인가될 수 있다. 또한, 일부 실시예들에서 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)은 전기적으로 연결될 수 있고, 동일한 전위를 가질 수 있다.
도 3을 참조하면, 메모리 셀(C12')은 제1 및 제2 PFET(p-channel field effect transistor)(P11, P12) 및 제1 내지 제4 NFET(n-channel field effect transistor)(N11 내지 N14)를 포함할 수 있다. 메모리 셀(C12')은 6T(six transistors)-SRAM 셀일 수 있고, 양의 공급 전압(VDD)이 인가되는 노드 및 음의 공급 전압(또는 접지 전위)(VSS)이 인가되는 노드 사이에서 교차 결합된(cross coupled) 인버터 쌍을 포함할 수 있다. 교차 결합된 인버터 쌍 중 제1 인버터는 제1 PFET(P11) 및 제1 NFET(N11)를 포함할 수 있고, 제2 인버터는 제2 PFET(P12) 및 제2 NFET(N12)를 포함할 수 있다. 또한, 제3 및 제4 NFET(N13, N14)은, 활성화된(예컨대, 하이 레벨의 전압을 가지는) 워드 라인(WL[i])에 의해서 제1 및 제2 인버터를 제2 비트 라인(BL2) 및 제2 상보적 비트 라인(BLB2)에 각각 연결하도록 구성된, 통과 트랜지스터들로서 지칭될 수 있다.
제1 및 제2 워드 라인 보조 셀(C13', C14') 은 메모리 셀(C12')과 동일한 트랜지스터들을 각각 포함할 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 제1 워드 라인 보조 셀(C13')은, 메모리 셀(C12')의 제1 및 제2 PFET(P11, P12) 및 제1 내지 제4 NFET(N11 내지 N14)에 각각 대응하는, 제1 및 제2 PFET(P21, P22) 및 제1 내지 제4 NFET(N21 내지 N24)를 포함할 수 있다. 또한, 제2 워드 라인 보조 셀(C14')은, 메모리 셀(C12')의 제1 및 제2 PFET(P21, P22) 및 제1 내지 제4 NFET(N21 내지 N24)에 각각 대응하는, 제1 및 제2 PFET(P31, P32) 및 제1 내지 제4 NFET(N31 내지 N34)를 포함할 수 있다. 이에 따라, 도 7 및 도 8을 참조하여 후술되는 바와 같이, 제1 및 제2 워드 라인 보조 셀(C13', C14')은 메모리 셀(C12')의 레이아웃에 대응하는 활성 영역들 및 게이트 전극들을 포함할 수 있다.
본 명세서에서, 트랜지스터들은 임의의 구조들을 가질 수 있다. 예를 들면, 트랜지스터들은, 핀(fin) 형태로 연장되는 활성 패턴 및 게이트 전극에 의해서 형성되는 FinFET(fin field effect transistor)을 포함할 수 있다. 트랜지스터들은, 상호 평행하게 연장되는 복수의 나노시트들(nanosheets) 및 게이트 전극에 의해서 형성되는 MBCFET(multi-bridge channel FET)을 포함할 수도 있다. 트랜지스터들은, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET를 포함할 수도 있다. 트랜지스터들은, 도 2의 Z축 방향으로 상호 이격된 소스/드레인 영역들, 및 채널 영역을 둘러싸는 게이트 전극을 포함하는 VFET(vertical FET)를 포함할 수도 있다. 트랜지스터들은, CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)뿐만 아니라, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.
도 3을 참조하면, 제1 워드 라인 보조 셀(C13')에서, 제1 PFET(P21)는 양의 공급 전압(VDD)이 인가되는 노드 및 제1 노드(n1) 사이에 연결될 수 있고, 워드 라인(WL[i])에 연결된 제어 단자(예컨대, 게이트)를 포함할 수 있다. 제1 NFET(N21)는 제1 노드(n1) 및 제2 의사 비트 라인(BLBP1) 사이에 연결될 수 있고, 워드 라인(WL[i])에 연결된 제어 단자를 포함할 수 있다. 제2 PFET(P22)는 양의 공급 전압(VDD)이 인가되는 노드 및 제2 노드(n2) 사이에 연결될 수 있고, 제1 노드(n1)에 연결된 제어 단자를 포함할 수 있다. 제2 NFET(N22)는 제2 노드(n2) 및 음의 공급 전압(VSS)이 인가되는 노드(제2 파워 노드로 지칭될 수 있다) 사이에 연결될 수 있고, 제1 노드(n1)에 연결된 제어 단자를 포함할 수 있다. 제3 NFET(N23)는 제1 노드(n1) 및 제2 의사 비트 라인(BLBP1) 사이에 연결될 수 있고, 워드 라인(WL[i])에 연결된 제어 단자를 포함할 수 있다. 제4 NFET(N24)는 제2 노드(n2) 및 제1 의사 비트 라인(BLP1) 사이에 연결될 수 있고, 워드 라인(WL[i])에 연결된 제어 단자를 포함할 수 있다. 제2 워드 라인 보조 셀(C14')에서 제1 및 제2 PFET(P31, P32), 제1 내지 제4 NFET(N31 내지 N34)은, 제1 워드 라인 보조 셀(C13')과 유사하게 상호 연결될 수 있다. 제1 및 제2 워드 라인 보조 셀(C13', C14')의 동작의 예시가 도 4를 참조하여 후술될 것이다.
도 4는 본 개시의 예시적 실시예에 따른 독출 동작을 나타내는 타이밍도이다. 구체적으로, 도 4의 타이밍도는, 독출 동작시 워드 라인 보조 셀을 사용하지 아니한 경우와 워드 라인 보조 셀을 사용한 경우 각각에서, 도 3의 등가 회로(30)의 신호들을 시간의 흐름에 따라 나타낸다. 본 명세서에서, 신호들은, 활성화시 하이 레벨을 가지는 액티브 하이 신호들인 것으로 가정되나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점은 이해될 것이다. 또한, 비록 워드 라인의 기생 성분의 영향을 보상하는 동작의 예시로서 독출 동작이 도 4에 도시되나, 도 4에 도시된 바와 유사하게, 기입 동작시에도 워드 라인의 기생 성분의 영향이 보상될 수 있는 점은 이해될 것이다. 이하에서, 도 4는 도 1 및 도 3을 참조하여 설명될 것이고, 도 4에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 4를 참조하면, 시간 t41에서 독출 인에이블 신호(REN)가 활성화될 수 있다. 예를 들면, 도 1의 제1 제어 신호(CTR1) 및 제2 제어 신호(CTR2)는 독출 인에이블 신호(REN)를 포함할 수 있고, 제어 로직(18)은 독출 커맨드에 기초하여 독출 인에이블 신호(REN)를 활성화할 수 있다. 로우 드라이버(14)는 활성화된 독출 인에이블 신호(REN)에 응답하여, 로우 어드레스(A_ROW)에 대응하는 워드 라인(WL[i])을 활성화할 수 있다. 이에 따라, 워드 라인(WL[i])의 전압이 도 4에 도시된 바와 같이 점진적으로 상승할 수 있다. 활성화된 워드 라인(WL[i])에 기인하여 메모리 셀(C12')에 저장된 값에 따라 제2 비트 라인(BL2)(또는 제2 상보적 비트 라인(BLB2))의 전압이 점진적으로 하강할 수 있다.
제1 및 제4 의사 비트 라인(BLP1, BLP2)에 음의 공급 전압(VSS)이 인가될 수 있고, 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 양의 공급 전압(VDD)이 인가될 수 있다. 도 3을 참조하면, 활성화된 워드 라인(WL[i])에 기인하여, 제1 워드 라인 보조 셀(C13')에서 제1 노드(n1)의 전압이 근사적으로 양의 공급 전압(VDD)으로 상승할 수 있고, 제2 PFET(P22)가 턴-오프됨으로써 제1 워드 라인 보조 셀(C13')은 워드 라인(WL[i])의 전압에 영향을 미치지 아니할 수 있다. 즉, 양의 공급 전압(VDD)이 인가된 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 기인하여 비활성화된 제1 및 제2 워드 라인 보조 셀(C13', C14')은 워드 라인(WL[i])의 활성화에 영향을 미치지 아니할 수 있다. 이에 따라, 도 4에 도시된 바와 같이, 워드 라인(WL[i])의 전압은, 워드 라인(WL[i])의 기생 성분에 기인하여 시간 t42에 양의 공급 전압(VDD)에 근사적으로 도달할 수 있고, 시간 t41부터 시간 t42까지 제1 구간(T1)은 후술되는 제2 구간(T2)보다 길 수 있다. 또한, 상대적으로 연장된 제1 구간(T1)에 기인하여, 제2 비트 라인(BL2)의 전압은 느리게 하강할 수 있다.
시간 t43에서, 독출 인에이블 신호(REN)가 비활성화될 수 있다. 로우 드라이버(14)는 비활성화된 독출 인에이블 신호(REN)에 응답하여, 워드 라인(WL[i])을 비활성화할 수 있고, 워드 라인(WL[i])의 전압이 도 4에 도시된 바와 같이 하강할 수 있다. 컬럼 드라이버(16)는, 제2 비트 라인(BL2) 및 제2 상보적 비트 라인(BLB2)의 전압 및/또는 전류에 기초하여 메모리 셀(C12')에 저장된 값을 식별할 수 있다. 워드 라인(WL[i])의 기생 성분에 기인하여 느리게 하강한 제2 비트 라인(BL2)의 전압은, 컬럼 드라이버(16)가 값을 식별하는데 오류를 유발할 수도 있고, 컬럼 드라이버(16)가 값을 식별하는 시점을 지연시킴으로써 독출 속도를 감소시킬 수도 있다.
시간 t44에서, 독출 인에이블 신호(REN)가 활성화될 수 있다. 로우 드라이버(14)는 활성화된 독출 인에이블 신호(REN)에 응답하여, 로우 어드레스(A_ROW)에 대응하는 워드 라인(WL[i])을 활성화할 수 있다. 이에 따라, 도 4에 도시된 바와 같이, 워드 라인(WL[i])의 전압이 점진적으로 상승할 수 있고, 제2 비트 라인(BL2)(또는 제2 상보적 비트 라인(BLB2))의 전압이 점진적으로 하강할 수 있다.
제1 내지 제4 의사 비트 라인(BLP1, BLBP1, BLBP2, BLP2)에 음의 공급 전압(VSS)이 인가될 수 있다. 도 3을 참조하면, 활성화된 워드 라인(WL[i]) 및 음의 공급 전압(VSS)이 인가된 제2 의사 비트 라인(BLBP1)에 기인하여, 제1 워드 라인 보조 셀(C13')에서 제1 노드(n1)의 전압이 근사적으로 음의 공급 전압(VSS)으로 하강할 수 있고, 제2 PFET(P22)가 턴-온됨으로써 제2 노드(n2)에 양의 공급 전압(VDD)을 제공할 수 있다. 즉, 음의 공급 전압(VSS)이 인가된 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 기인하여 활성화된 제1 및 제2 워드 라인 보조 셀(C13', C14')은 워드 라인(WL[i])의 활성화를 감지할 수 있고, 워드 라인(WL[i])의 활성화를 가속시키고 재생성할 수 있다. 이에 따라, 도 4에 도시된 바와 같이, 워드 라인(WL[i])의 전압은, 워드 라인(WL[i])의 기생 성분에도 불구하고 시간 t46에 양의 공급 전압(VDD)에 근사적으로 도달할 수 있고, 시간 t44부터 시간 t46까지 제2 구간(T2)은 전술된 제1 구간(T1)보다 짧을 수 있다. 또한, 상대적으로 단축된 제2 구간(T2)에 기인하여, 제2 비트 라인(BL2)의 전압은 조기에 하강할 수 있다.
시간 t47에서, 독출 인에이블 신호(REN)가 비활성화될 수 있다. 로우 드라이버(14)는 비활성화된 독출 인에이블 신호(REN)에 응답하여, 워드 라인(WL[i])을 비활성화할 수 있고, 워드 라인(WL[i])의 전압이 도 4에 도시된 바와 같이 하강할 수 있다. 컬럼 드라이버(16)는 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 양의 공급 전압(VDD)을 인가할 수 있고, 이에 따라 제1 및 제2 워드 라인 보조 셀(C13', C14')은 비활성화될 수 있다. 컬럼 드라이버(16)는 제2 비트 라인(BL2) 및 제2 상보적 비트 라인(BLB2)의 전압 및/또는 전류에 기초하여 메모리 셀(C12')에 저장된 값을 식별할 수 있다. 워드 라인(WL[i])의 기생 성분에도 불구하고 조기에 하강한 제2 비트 라인(BL2)의 전압은, 컬럼 드라이버(16)가 안전하게 값을 식별하도록 할 수 있고, 컬럼 드라이버(16)가 조기에 값을 식별하도록 함으로써 독출 속도를 증가시킬 수 있다. 일부 실시예들에서, 독출 인에이블 신호(REN)가 비활성화되기 전(또는 워드 라인(WL[i])이 비활성화되기 전), 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 양의 공급 전압(VDD)이 인가될 수 있고, 이에 따라 제1 및 제2 워드 라인 보조 셀(C13', C14')은 워드 라인(WL[i])이 비활성화되기 전에 미리 비활성화될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 및 워드 라인 보조 셀의 예시를 나타내는 회로도이다. 구체적으로, 도 5의 회로도는 도 2의 영역(21)에 포함된 3개의 셀들(C12, C13, C14)에 대응하는 등가 회로(50)를 나타낸다. 도 2를 참조하여 전술된 바와 같이, 도 5의 메모리 셀(C12"), 제1 및 제2 워드 라인 보조 셀(C13", C14")은 동일한 로우, 즉 도 2의 제1 로우(ROW1)에 배치될 수 있다. 도 3의 등가 회로(30)와 비교할 때, 도 5의 등가 회로(50)에서 제1 및 제2 워드 라인 보조 셀(C13", C14")은 제1 및 제2 파워 라인(PL1, PL2)에 연결될 수 있다. 이하에서, 도 5는 도 2를 참조하여 설명될 것이며, 도 5에 대한 설명 중 도 3에 대한 설명과 중복되는 내용은 생략될 것이다.
도 5를 참조하면, 메모리 셀(C12")은, 워드 라인(WL[i]), 제2 비트 라인(BL2) 및 제2 상보적 비트 라인(BLB2)에 연결될 수 있고, 제1 및 제2 PFET(P11, P12), 제1 내지 제4 NFET(N11 내지 N14)를 포함할 수 있다. 제1 워드 라인 보조 셀(C13")은, 워드 라인(WL[i]), 제1 및 제2 의사 비트 라인(BLP1, BLBP1)에 연결될 수 있고, 제1 및 제2 PFET(P21, P22), 제1 내지 제4 NFET(N21 내지 N24)를 포함할 수 있다. 제2 워드 라인 보조 셀(C14")은, 워드 라인(WL[i]), 제3 및 제4 의사 비트 라인(BLBP2, BLB2)에 연결될 수 있고, 제1 및 제2 PFET(P31, P32), 제1 내지 제4 NFET(N31 내지 N34)를 포함할 수 있다.
제1 워드 라인 보조 셀(C13")은 제3 컬럼(COL3) 상에서 연장되는 제1 파워 라인(PL1)에 연결될 수 있고, 제1 파워 라인(PL1)을 통해서 양의 공급 전압(VDD)을 수신할 수 있다. 또한, 제2 워드 라인 보조 셀(C14")은 제4 컬럼(COL4) 상에서 연장되는 제2 파워 라인(PL2)에 연결될 수 있고, 제2 파워 라인(PL2)을 통해서 양의 공급 전압(VDD)을 수신할 수 있다. 제1 및 제2 파워 라인(PL1, PL2)은 컬럼 드라이버(예컨대, 도 1의 16)에 연결될 수 있고, 컬럼 드라이버는 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)뿐만 아니라 제1 및 제2 파워 라인(PL1, PL2)을 통해서 제1 및 제2 워드 라인 보조 셀(C13", C14")을 활성화시키거나 비활성화시킬 수 있다. 예를 들면, 제1 워드 라인 보조 셀(C13")에서 제1 및 제2 PFET(P21, P22)이 연결된 제1 파워 노드(pn1)의 전압이 컬럼 드라이버의 제어에 따라 변동할 수 있다. 제1 및 제2 워드 라인 보조 셀(C13", C14")의 동작의 예시가 도 6을 참조하여 후술될 것이다.
도 6은 본 개시의 예시적 실시예에 따른 독출 동작을 나타내는 타이밍도이다. 구체적으로, 도 6의 타이밍도는, 독출 동작시 파워 라인을 제어하지 아니한 경우와 파워 라인을 제어한 경우 각각에서, 도 5의 등가 회로(50)의 신호들을 시간의 흐름에 따라 나타낸다. 이하에서, 도 6은 도 1 및 도 5를 참조하여 설명될 것이고, 도 6에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 6을 참조하면, 시간 t61에서 독출 인에이블 신호(REN)가 활성화될 수 있다. 도 1의 로우 드라이버(14)는 활성화된 독출 인에이블 신호(REN)에 응답하여, 로우 어드레스(A_ROW)에 대응하는 워드 라인(WL[i])을 활성화할 수 있다. 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 음의 공급 전압(VSS)이 인가될 수 있고, 제1 및 제2 파워 라인(PL1, PL2)에 양의 공급 전압(VDD)이 인가될 수 있다. 이에 따라, 제1 및 제2 워드 라인 보조 셀(C13", C14")이 활성화될 수 있고, 워드 라인(WL[i])의 활성화가 가속될 수 있다.
시간 t62에서, 독출 인에이블 신호(REN)가 비활성화될 수 있다. 로우 드라이버(14)는 비활성화된 독출 인에이블 신호(REN)에 응답하여, 워드 라인(WL[i])을 비활성화할 수 있고, 워드 라인(WL[i])의 전압이 도 4에 도시된 바와 같이 하강할 수 있다. 컬럼 드라이버(16)는, 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 양의 공급 전압(VDD)을 인가할 수 있고, 이에 따라 제1 및 제2 워드 라인 보조 셀(C13", C14")은 비활성화될 수 있다. 컬럼 드라이버(16)는 제1 및 제2 파워 라인(PL1, PL2)에 인가된 양의 공급 전압(VDD)을 유지할 수 있고, 워드 라인(WL[i])의 전압은, 시간 t63에서 음의 공급 전압(VSS)에 근사적으로 도달할 수 있고, 시간 t62부터 시간 t63까지 제3 구간(T3)은 후술되는 제4 구간(T4)보다 길 수 있다.
시간 t64에서, 독출 인에이블 신호(REN)가 활성화될 수 있다. 로우 드라이버(14)는 활성화된 독출 인에이블 신호(REN)에 응답하여, 로우 어드레스(A_ROW)에 대응하는 워드 라인(WL[i])을 활성화할 수 있다. 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 음의 공급 전압(VSS)이 인가될 수 있고, 제1 및 제2 파워 라인(PL1, PL2)에 양의 공급 전압(VDD)이 인가될 수 있다. 이에 따라, 제1 및 제2 워드 라인 보조셀(C13", C14")이 활성화될 수 있고, 워드 라인(WL[i])의 활성화가 가속될 수 있다.
시간 t66에서, 독출 인에이블 신호(REN)가 비활성화될 수 있다. 로우 드라이버(14)는 비활성화된 독출 인에이블 신호(REN)에 응답하여, 워드 라인(WL[i])을 비활성화할 수 있고, 워드 라인(WL[i])의 전압이 도 4에 도시된 바와 같이 하강할 수 있다. 컬럼 드라이버(16)는, 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 양의 공급 전압(VDD)을 인가할 수 있고, 이에 따라 제1 및 제2 워드 라인 보조 셀(C13", C14")이 비활성화될 수 있다. 또한, 컬럼 드라이버(16)는 제1 및 제2 파워 라인(PL1, PL2)에 인가된 양의 공급 전압(VDD)을 차단할 수 있고, 이에 따라 도 6에서 점선으로 도시된 바와 같이 제1 및 제2 파워 라인(PL1, PL2)(또는 제1 파워 노드(pn1)는 플로팅될 수 있다. 이에 따라, 워드 라인(WL[i])의 전압이 조기에 하강할 수 있고, 워드 라인(WL[i])의 비활성화가 가속될 수 있다. 워드 라인(WL[i])의 전압은, 시간 t67에서 음의 공급 전압(VSS)에 근사적으로 도달할 수 있고, 시간 t66부터 시간 t67까지 제4 구간(T4)은 전술된 제3 구간(T3)보다 짧을 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 셀 어레이(70)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 7의 평면도는 도 2의 영역(22)에 포함된 4개의 셀들(C31, C32, C41, C42)에 대응하는 레이아웃을 나타낸다. 도 7에서 패턴 상에 기재된 명칭은 해당 패턴이 전기적으로 연결된 라인 및/또는 해당 패턴에 인가된 전압을 나타낸다.
도 7에 도시된 바와 같이, 제1 및 제2 메모리 셀(C31', C32')이 동일한 로우(즉, 도 2의 ROW3)에 배치될 수 있고, 워드 라인(WL[k])에 공통으로 연결될 수 있다(k는 0보다 큰 정수). 제3 및 제4 메모리 셀(C41', C42')이 동일한 로우(즉, 도 2의 ROW4)에 배치될 수 있고, 워드 라인(WL[k+1])에 공통으로 연결될 수 있다. 또한, 제1 및 제3 메모리 셀(C31', C41')이 동일한 컬럼(즉, 도 2의 COL1)에 배치될 수 있고, 제1 비트 라인(BL1) 및 제1 상보적 비트 라인(BLB1)에 공통으로 연결될 수 있다. 제2 및 제4 메모리 셀(C32', C42')이 동일한 컬럼(즉, 도 2의 COL2)에 배치될 수 있고, 제2 비트 라인(BL2) 및 제2 상보적 비트 라인(BLB2)에 공통으로 연결될 수 있다.
일부 실시예들에서, 셀 어레이(70)에 포함된 메모리 셀들은 상호 플립된 레이아웃들을 가질 수 있다. 예를 들면, 제1 메모리 셀(C31')의 제1 레이아웃은, 제2 메모리 셀(C32')의 제2 레이아웃이 컬럼 방향, 즉 Y축에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 또한, 제3 메모리 셀(C41')의 제3 레이아웃은, 제1 메모리 셀(C31')의 제1 레이아웃이 로우 방향, 즉 X축에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 또한, 제4 메모리 셀(C42')의 제4 레이아웃은, 제3 메모리 셀(C41')의 제3 레이아웃이 컬럼 방향에 평행한 축을 중심으로 플립된 레이아웃 및 제2 메모리 셀(C32')의 제2 레이아웃이 로우 방향에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 일부 실시예들에서, 제1 및 제4 메모리 셀(C31', C42')는 동일한 레이아웃을 가질 수 있고, 제2 및 제3 메모리 셀(C32', C41')은 동일한 레이아웃을 가질 수 있다. 도 8을 참조하여 후술되는 바와 같이, 워드 라인 보조 셀은, 메모리 셀의 레이아웃과 동일한 활성 영역들 및 게이트 전극들을 포함할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 셀 어레이(80)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 8의 평면도는 도 2의 영역(23)에 포함된 4개의 셀들(C33, C34, C43, C44)에 대응하는 레이아웃을 나타낸다. 도 8에서 패턴 상에 기재된 명칭은 해당 패턴이 전기적으로 연결된 라인 및/또는 해당 패턴에 인가된 전압을 나타낸다.
도 8에 도시된 바와 같이, 제1 및 제2 워드 라인 보조 셀(C33', C34')이 동일한 로우(즉, 도 2의 ROW3)에 배치될 수 있고, 워드 라인(WL[k])에 공통으로 연결될 수 있다. 제3 및 제4 워드 라인 보조 셀(C43', C44')이 동일한 로우(즉, 도 2의 ROW4)에 배치될 수 있고, 워드 라인(WL[k+1])에 공통으로 연결될 수 있다. 또한, 제1 및 제3 워드 라인 보조 셀(C33', C43')이 동일한 컬럼(즉, 도 2의 COL3)에 배치될 수 있고, 제1 및 제2 의사 비트 라인(BLP1, BLBP1)에 공통으로 연결될 수 있다. 제2 및 제4 워드 라인 보조 셀(C34', C44')이 동일한 컬럼(즉, 도 2의 COL4)에 배치될 수 있고, 제3 및 제4 의사 비트 라인(BLBP2, BLP2)에 공통으로 연결될 수 있다.
일부 실시예들에서, 제1 내지 제4 워드 라인 보조 셀들(C33', C34', C43', C44')의 활성화를 제어하기 위한 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)은 동일한 전위를 가질 수 있고, 도 8에 도시된 바와 같이, 제1 내지 제4 워드 라인 보조 셀들(C33', C34', C43', C44')은 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)에 연결된 패턴(W8)을 공유할 수 있다. 일부 실시예들에서, 도 3을 참조하여 전술된 바와 같이, 양의 공급 전압(VDD)이 제1 및 제2 파워 라인(PL1, PL2)에 인가될 수도 있다. 또한, 일부 실시예들에서, 도 5를 참조하여 전술된 바와 같아, 제1 및 제2 파워 라인(PL1, PL2)은 컬럼 드라이버(예컨대, 도 1의 16)에 연결될 수 있고, 컬럼 드라이버의 제어에 따라 양의 공급 전압(VDD)이 인가되거나 플로팅될 수 있다.
일부 실시예들에서, 셀 어레이(80)에 포함된 워드 라인 보조 셀들은 상호 플립된 레이아웃들을 가질 수 있다. 예를 들면, 제1 워드 라인 보조 셀(C33')의 레이아웃은, 제2 워드 라인 보조 셀(C34')의 레이아웃이 컬럼 방향에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 또한, 제3 워드 라인 보조 셀(C43')의 레이아웃은, 제1 워드 라인 보조 셀(C33')의 레이아웃이 로우 방향에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 또한, 제4 워드 라인 보조 셀(C44')의 레이아웃은, 제3 워드 라인 보조 셀(C43')의 레이아웃이 컬럼 방향에 평행한 축을 중심으로 플립된 레이아웃 및 제2 워드 라인 보조 셀(C34')의 레이아웃이 로우 방향에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 일부 실시예들에서, 제1 및 제4 워드 라인 보조 셀(C33', C44')은 동일한 레이아웃을 가질 수 있고, 제2 및 제3 워드 라인 보조 셀(C34', C43')은 동일한 레이아웃을 가질 수 있다.
워드 라인 보조 셀은 메모리 셀의 레이아웃과 동일한 활성 영역들 및 게이트 전극들을 포함할 수 있다. 예를 들면, 제1 워드 라인 보조 셀(C33')은, 도 7의 제1 메모리 셀(C31')의 제1 레이아웃에서 Y축 방향으로 연장되는 활성 영역들 및 X축 방향으로 연장되는 게이트 전극들과 동일한 활성 영역들 및 게이트 전극들을 포함할 수 있다. 유사하게, 제2 내지 제4 워드 라인 보조 셀(C34', C43', C44')은 도 7의 제2 내지 제4 메모리 셀(C32', C41', C42')의 레이아웃들과 동일한 활성 영역들 및 게이트 전극들을 각각 포함할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블록도이다. 구체적으로, 도 9의 블록도는 집적 회로에 포함되는 메모리 장치(90)를 나타낸다. 도 1의 메모리 장치(10)와 비교할 때, 도 9의 셀 어레이(92)는 제2 로우(R2)에 배치된 복수의 기입 보조 셀들을 포함할 수 있다. 도 9에 도시된 바와 같이, 메모리 장치(90)는, 셀 어레이(92), 로우 드라이버(94), 컬럼 드라이버(96) 및 제어 로직(98)을 포함할 수 있다. 이하에서, 도 9에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
셀 어레이(92)는, 일련의 제1 로우들(R1s)에서 일련의 제1 컬럼들(C1s) 및 일련의 제3 컬럼들(C3s)에 각각 배치된 복수의 제1 및 제2 메모리 셀들(MC1s, MC2s)을 포함할 수 있고, 일련의 제3 로우들(R3s)에서 일련의 제1 컬럼들(C1s) 및 일련의 제3 컬럼들(C3s)에 각각 배치된 복수의 제3 및 제4 메모리 셀들(MC3s, MC4s)을 포함할 수 있다. 또한, 셀 어레이(92)는, 제2 컬럼(C2)에 배치된 복수의 워드 라인 보조 셀들 및 제2 로우(R2)에 배치된 복수의 기입 보조 셀들을 포함할 수 있다. 기입 보조 셀은, 비트 라인의 기생 성분으로 인한 영향을 보상하기 위하여, 기입 동작시 비트 라인의 전압을 미리 증폭할 수 있다. 도 9에 도시된 바와 같이, 셀 어레이(92)는, 제2 컬럼(C2) 및 제2 로우(R2)가 교차하는 영역(X)에서 적어도 하나의 더미 셀을 포함할 수 있다. 일부 실시예들에서, 2이상의 연속적인 로우들에서 복수의 기입 보조 셀들이 배치될 수 있고, 복수의 기입 보조 라인들이 연속적인 로우들 상에서 각각 연장될 수 있다.
로우 드라이버(94)는 복수의 제1 워드 라인(WL1s), 기입 보조 라인(WAL) 및 복수의 제2 워드 라인(WL2s)을 통해서 셀 어레이(92)에 연결될 수 있다. 복수의 제1 및 제2 메모리 셀들(MC1s, MC2s)은 일련의 제1 로우들(R1s) 상에서 연장되는 복수의 제1 워드 라인들(WL1s)에 연결될 수 있고, 복수의 기입 보조 셀들은 제2 로우(R2) 상에서 연장되는 기입 보조 라인(WAL)에 연결될 수 있으며, 복수의 제3 및 제4 메모리 셀들(MC3s, MC4s)은 일련의 제3 로우들(R3s) 상에서 연장되는 복수의 제2 워드 라인들(WL2s)에 연결될 수 있다.
컬럼 드라이버(96)는 복수의 제1 비트 라인들(BL1s), 의사 비트 라인(BLP) 및 복수의 제2 비트 라인들(BL2s)을 통해서 셀 어레이(92)에 연결될 수 있다. 복수의 제1 및 제3 메모리 셀들(MC1s, MC3s)은 일련의 제1 컬럼들(C1s) 상에서 연장되는 복수의 제1 비트 라인들(BL1s)에 연결될 수 있고, 복수의 워드 라인 보조 셀들은 제2 컬럼(C2) 상에서 연장되는 의사 비트 라인(BLP)에 연결될 수 있으며, 복수의 제2 및 제4 메모리 셀들(MC2s, MC4s)은 일련의 제3 컬럼들(C3s) 상에서 연장되는 복수의 제2 비트 라인들(BL2s)에 연결될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 셀 어레이(100)의 레이아웃을 나타내는 평면도이다. 도 10에 도시된 바와 같이, 셀 어레이(100)는 동일한 풋프린트를 가지는 복수의 셀들(C11,..., C86)을 포함할 수 있다.
복수의 셀들(C11,..., C86)은, 메모리 셀들, 기입 보조 셀들, 워드 라인 보조 셀들, 제1 유형 더미 셀들 및 제2 유형 더미 셀들로 구성될 수 있다. 예를 들면, 도 10에 도시된 바와 같이, 셀 어레이(100)는, 제1, 제2, 제7 및 제8 로우(ROW1, ROW2, ROW7, ROW8)와 제1, 제2, 제5 및 제6 컬럼(COL1, COL2, COL5, COL6)이 교차하는 영역들에서 메모리 셀들로서 셀들(C11, C15, C71, C75 등)을 포함할 수 있다. 셀 어레이(100)는, 제1, 제2, 제7 및 제8 로우(ROW1, ROW2, ROW7, ROW8)와 제3 및 제4 컬럼(COL3, COL4)이 교차하는 영역들에서 워드 라인 보조 셀들로서 셀들(C13, C73 등)을 포함할 수 있다. 셀 어레이(100)는, 제3 내지 제6 로우(ROW3 내지 ROW6)와 제1, 제2, 제5 및 제6 컬럼(COL1, COL2, COL5, COL6)이 교차하는 영역들에서 기입 보조 셀들로서 셀들(C31, C35 등) 및 제1 유형 더미 셀들로서 셀들(C32, C36)을 포함할 수 있다. 셀 어레이(100)는 제3 내지 제6 로우(ROW3 내지 ROW6)와 제3 및 제4 컬럼(COL3, COL4)이 교차하는 영역에서 제2 유형 더미 셀들로서 셀들(C33 등) 및 제1 유형 더미 셀들로서 셀들(C34 등)을 포함할 수 있다. 6개의 셀들(C22, C23, C24, C32, C33, C34)을 포함하는 영역(101)에 대응하는 회로의 예시가 도 11을 참조하여 후술될 것이며, 4개의 셀들(C53, C54, C63, C64)을 포함하는 영역(102)에 대응하는 레이아웃의 예시가 도 12를 참조하여 후술될 것이다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 셀, 워드 라인 보조 셀, 기입 보조 셀 및 더미 셀의 예시를 나타내는 회로도이다. 구체적으로, 도 10의 회로도는 도 10의 영역(101)에 포함된 6개의 셀들(C22, C23, C24, C32, C33, C34)에 대응하는 등가 회로(110)를 나타낸다. 도 10을 참조하여 전술된 바와 같이, 도 11의 메모리 셀(C22'), 제1 및 제2 워드 라인 보조 셀(C23, C24')은 동일한 로우, 즉 도 10의 제2 로우(ROW2)에 배치될 수 있고, 도 11의 기입 보조 셀(C32'), 제1 및 제2 더미 셀(C33', C34')은 동일한 로우, 즉 도 10의 제3 로우(ROW3)에 배치될 수 있다. 이하에서, 도 11은 도 10을 참조하여 설명될 것이며, 도면들을 참조하여 전술된 내용과 중복되는 내용은 생략될 것이다.
도 11을 참조하면, 메모리 셀(C22')은, 워드 라인(WL[j]), 제2 비트 라인(BL2) 및 제2 상보적 비트 라인(BLB2)에 연결될 수 있고, 제1 및 제2 PFET(P41, P42), 제1 내지 제4 NFET(N41 내지 N44)를 포함할 수 있다. 제1 워드 라인 보조 셀(C23')은, 워드 라인(WL[j]), 제1 및 제2 의사 비트 라인(BLP1, BLBP1) 및 제1 파워 라인(PL1)에 연결될 수 있고, 제1 및 제2 PFET(P51, P52), 제1 내지 제4 NFET(N51 내지 N54)를 포함할 수 있다. 제2 워드 라인 보조 셀(C24')은, 워드 라인(WL[j]), 제3 및 제4 의사 비트 라인(BLBP2, BLP2) 및 제2 파워 라인(PL2)에 연결될 수 있고, 제1 및 제2 PFET(P61, P62), 제1 내지 제4 NFET(N61 내지 N64)를 포함할 수 있다. 기입 보조 셀(C32')은, 제4 기입 보조 라인(WAL[4]), 제2 비트 라인(BL2) 및 제2 상보적 비트 라인(BLB2)에 연결될 수 있고, 제1 및 제2 PFET(P71, P72), 제1 내지 제4 NFET(N71 내지 N74)를 포함할 수 있다. 제1 더미 셀(C33')은, 제1 및 제2 의사 비트 라인(BLP1, BLBP1), 제1 파워 라인(PL1) 및 제2 더미 셀(C34')에 연결될 수 있고, 제1 및 제2 PFET(P81, P82), 제1 내지 제4 NFET(N81 내지 N84)를 포함할 수 있다. 제2 더미 셀(C34')은, 제3 및 제4 의사 비트 라인(BLBP2, BLP2), 제1 기입 보조 라인(WAL[1]) 및 제2 파워 라인(PL2)에 연결될 수 있고, 제1 더미 셀(C33')을 통해서 제1 의사 비트 라인(BLP1)에 연결될 수 있으며, 제1 및 제2 PFET(P91, P92), 제1 내지 제4 NFET(N91 내지 N94)를 포함할 수 있다.
로우 드라이버(예컨대, 도 9의 94)는 기입 동작시 복수의 워드 라인들 중 하나, 예컨대 워드 라인(WL[j])을 활성화하기 전에 제4 워드 라인(WAL[4])을 활성화할 수 있다. 이에 따라, 기입 보조 셀(C32')은 제2 비트 라인(BL2) 및 제2 상보적 비트 라인(BLB2)의 전압을 미리 증폭할 수 있고, 이에 따라 데이터가 메모리 셀(C22')에 조기에 안전하게 기입될 수 있다.
제1 더미 셀(C33')은 도 10의 제2 유형 더미 셀에 대응할 수 있다. 음의 공급 전압(VSS)이 인가되는 제1 의사 비트 라인(BLP1)에 기인하여, 제1 더미 셀(C33')은 제2 의사 비트 라인(BLBP1)에 영향을 미치지 아니할 수 있다. 또한, 제2 더미 셀(C34')은 도 10의 제1 유형 더미 셀에 대응할 수 있다. 기입 동작시 로우 드라이버(예컨대, 도 9의 94)에 의해서 제1 기입 보조 라인(WAL[1])이 활성화될지라도, 음의 공급 전압(VSS)이 인가되는 제1 및 제4 의사 비트 라인(BLP1, BLP2)에 기인하여 제2 더미 셀(C34')은 제3 의사 비트 라인(BLBP2)에 영향을 미치지 아니할 수 있다. 또한,
도 12는 본 개시의 예시적 실시예에 따른 셀 어레이(120)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 12의 평면도는 도 10의 영역(102)에 포함된 4개의 셀들(C53, C54, C63, C64)에 대응하는 레이아웃을 나타낸다. 도 12의 패턴 상에 기재된 명칭은 해당 패턴이 전기적으로 연결된 라인 및/또는 해당 패턴에 인가된 전압을 나타낸다.
도 12에 도시된 바와 같이, 제1 및 제3 더미 셀(C53', C63')은 동일한 컬럼(즉, 도 10의 COL3)에 배치될 수 있고, 제1 및 제2 의사 비트 라인(BLP1, BLBP1) 및 제1 파워 라인(PL1)에 공통적으로 연결될 수 있다. 제2 및 제4 더미 셀(C54', C64')은 동일한 컬럼(즉, 도 10의 COL4)에 배치될 수 있고, 제3 및 제4 의사 비트 라인(BLBP2, BLP2) 및 제2 파워 라인(PL2)에 공통적으로 연결될 수 있다. 제1 유형 더미 셀들로서 제2 및 제3 더미 셀(C54', C63')은 제1 및 제4 기입 보조 라인(WAL[1], WAL[4])에 각각 연결될 수 있다.
더미 셀은 메모리 셀의 레이아웃과 동일한 활성 영역들 및 게이트 전극들을 포함할 수 있다. 예를 들면, 제1 더미 셀(C53')은, 도 7의 제1 메모리 셀(C31')의 제1 레이아웃에서 Y축 방향으로 연장되는 활성 영역들 및 X축 방향으로 연장되는 게이트 전극들과 동일한 활성 영역들 및 게이트 전극들을 포함할 수 있다. 유사하게, 제2 내지 제4 더미 셀(C54', C63', C64')은 도 7의 제2 내지 제3 메모리 셀(C32', C41', C42')의 레이아웃들과 동일한 활성 영역들 및 게이트 전극들을 각각 포함할 수 있다. 일부 실시예들에서, 제1 더미 셀(C53')은 제4 더미 셀(C64')의 레이아웃을 수평면에서 180도 회전한 레이아웃을 가질 수 있고, 제2 더미 셀(C54')은 제3 더미 셀(C63')의 레이아웃을 수평면에서 180도 회전한 레이아웃을 가질 수 있다.
도 13a 및 도 13b는 본 개시의 예시적 실시예들에 따른 집적 회로(130)의 레이아웃을 나타내는 평면도들이다. 구체적으로, 도 13a 및 도 13b의 평면도들은 셀 어레이 상에서 형성되는 패턴들을 각각 나타낸다. 도해의 편의상 도 13a 및 도 13b는 일부 배선층들만을 도시할 수 있고, 집적 회로(130)는 도 13a 및 도 13b에 도시된 패턴들에 추가적인 패턴들을 더 포함할 수도 있다. 셀 어레이에 포함된 셀들 상에서 워드 라인들, 기입 보조 라인들, 비트 라인들 및 의사 비트 라인들이 연장될 수 있고, 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)을 셀들에 제공하기 위한 라인들이 연장될 수 있다.
도 13a를 참조하면, 제1 배선층(예컨대, 도 7의 M1)의 상위 제2 배선층(M2)에서 복수의 패턴들(W01 내지 W18)이 Y축에 평행한 방향으로 연장될 수 있다. 동일한 컬럼에 배치된 메모리 셀들, 기입 보조 셀들 및 더미 셀들은 해당 컬럼 상으로 연장되는 제2 배선층(M2)의 패턴들에 공통적으로 연결될 수 있다. 일부 실시예들에서, 패턴들(W01, W04, W13, W16)은 비트 라인들에 각각 대응할 수 있고, 패턴들(W03, W06, W15, W18)은 상보적 비트 라인들에 각각 대응할 수 있으며, 패턴들(W02, W05, W14, W17)에 양의 공급 전압(VDD)이 인가될 수 있다. 일부 실시예들에서, 양의 공급 전압(VDD)이 인가되는 패턴들(W02, W05, W14, W17) 각각은 제1 배선층(M1)의 패턴들과 연결하기 위한 비아들, 즉 제1 비아층의 비아들을 위하여 X축에 평행한 방향으로 돌출된 부분들을 가질 수 있다.
동일한 컬럼에 배치된 워드 라인 보조 셀들 및 더미 셀들은 해당 컬럼 상으로 연장되는 제2 배선층(M2)의 패턴들에 공통적으로 연결될 수 있다. 일부 실시예들에서, 패턴들(W07, W09, W10, W12)은 제1 내지 제4 의사 비트 라인(BLP1, BLBP1, BLBP2, BLP2)에 각각 대응할 수 있고, 패턴들(W08, W11)은 제1 및 제2 파워 라인(PL1, PL2)에 각각 대응할 수 있다. 도 13a에 도시된 바와 같이, 패턴(W07)은, 제2 유형 더미 셀들에서 제1 의사 비트 라인(BLP1)에 연결된 제1 배선층(M1)의 패턴들 및 제2 배선층(M2)의 상위 제3 배선층(예컨대, 도 13b의 M3)의 패턴들과 연결하기 위한 비아들을 위하여 X축에 평행한 방향으로 돌출된 부분들을 가질 수 있다. 또한, 패턴(W12)은, 제2 유형 더미 셀들에서 제4 의사 비트 라인(BLP2)에 연결된 제1 배선층(M1)의 패턴들 및 제3 배선층의 패턴들과 연결하기 위한 비아들을 위하여 X축 방향으로 돌출된 부분들을 가질 수 있다. 또한, 집적 회로(130)는 제2 및 제3 의사 비트 라인(BLBP1, BLBP2)을 연결하기 위하여 X축 방향으로 연장되는 제2 배선층(M2)의 패턴(예컨대, W20)을 포함할 수 있다.
도 13b를 참조하면, 제2 배선층(M2)의 상위 제3 배선층(M3)에서 복수의 패턴들(W21 내지 W30)이 X축에 평행한 방향으로 연장될 수 있다. 일부 실시예들에서, 로우들의 경계들을 따라 연장되는 패턴들(W21, W23, W24, W25, W26, W28, W30)에 음의 공급 전압(VSS)이 인가될 수 있다. 동일한 로우에 배치된 메모리 셀들 및 워드 라인 보조 셀들은 해당 로우 상으로 연장되는 제3 배선층(M3)의 패턴에 공통으로 연결될 수 있다. 예를 들면, 패턴들(W22, W29)은 워드 라인들에 각각 대응할 수 있다.
기입 보조 셀 및 제2 유형 더미 셀 상에서 X축에 평행한 방향으로 제3 배선층(M3)의 패턴이 연장될 수 있다. 예를 들면, 패턴들(W31, W33)은 제3 기입 보조 라인(WAL[3])에 연결될 수 있고, 패턴들(W33, W34)은 제4 기입 보조 라인(WAL[4])에 연결될 수 있고, 패턴들(W39, W40)은 제1 기입 보조 라인(WAL[1])에 연결될 수 있으며, 패턴들(W41, W42)은 제2 기입 보조 라인(WAL[2])에 연결될 수 있다. 또한, 패턴들(W35, W36)은 제1 의사 비트 라인(BLP1)에 연결될 수 있고, 패턴들(W37, W38)은 제4 의사 비트 라인(BLP2)에 연결될 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블로도이다. 구체적으로, 도 14의 블록도는 집적 회로에 포함되는 메모리 장치(140)를 나타낸다. 도 14에 도시된 바와 같이, 메모리 장치(140)는, 셀 어레이(142), 로우 드라이버(144), 컬럼 드라이버(146) 및 제어 로직(148)을 포함할 수 있다. 이하에서, 도 14에 대한 설명 중 도 1 및 도 9에 대한 설명과 중복되는 내용은 생략될 것이다.
셀 어레이(142)는, 일련의 제1 컬럼들(C1s), 일련의 제3 컬럼들(C3s), 일련의 제5 컬럼들(C5s) 및 일련의 제7 컬럼들(C7s)이 일련의 제2 로우들(R2s), 일련의 제4 로우들(R4s), 일련의 제6 로우들(R6s) 및 일련의 제8 로우들(R8s)과 교차하는 영역들에서 메모리 셀들을 포함할 수 있다. 또한, 셀 어레이(142)는, 일련의 제2 컬럼들(C2s), 일련의 제4 컬럼들(C4s) 및 일련의 제6 컬럼들(C6s)에 배치된 워드 라인 보조 셀들을 포함할 수 있고, 일련의 제1 로우들(R1s), 일련의 제3 로우들(R3s), 일련의 제5 로우들(R5s) 및 일련의 제7 로우들(R7s)에 배치된 기입 보조 셀들 및 더미 셀들을 포함할 수 있다. 또한, 일련의 제2 컬럼들(C2s), 일련의 제4 컬럼들(C4s) 및 일련의 제6 컬럼들(C6s)이 일련의 제1 로우들(R1s), 일련의 제3 로우들(R3s), 일련의 제5 로우들(R5s) 및 일련의 제7 로우들(R7s)과 교차하는 영역들(X)에 배치된 더미 셀들을 포함할 수 있다. 도 14에 도시된 바와 같이, 워드 라인 보조 셀들 및 기입 보조 셀들이 규칙적으로 배치되는 경우, 셀 어레이(142)의 크기가 증가하더라도 워드 라인 및 비트 라인의 기생 성분에 의한 영향이 양호하게 보상될 수 있다.
로우 드라이버(144)는, 복수의 워드 라인들(WLs)을 통해서 메모리 셀들 및 워드 라인 보조 셀들에 연결될 수 있고, 복수의 기입 보조 라인들(WALs)을 통해서 기입 보조 셀들에 연결될 수 있다. 로우 드라이버(144)는 기입 동작 또는 독출 동작시 복수의 워드 라인들(WLs) 중 하나의 워드 라인을 활성화할 수 있고, 기입 동작시 복수의 기입 보조 라인들(WALs) 중 일부를 활성화하여 적어도 하나의 기입 보조 셀을 활성화할 수 있다.
컬럼 드라이버(146)는, 복수의 비트 라인들(BLs)을 통해서 메모리 셀들, 기입 보조 셀들 및 더미 셀들에 연결될 수 있고, 복수의 의사 비트 라인들(BLPs)을 통해서 워드 라인 보조 셀들 및 더미 셀들에 연결될 수 있다. 컬럼 드라이버(146)는 기입 동작 또는 독출 동작시 복수의 의사 비트 라인들(BLPs)을 통해서 워드 라인 보조 셀들을 제어할 수 있다. 일부 실시예들에서, 컬럼 드라이버(146)는 복수의 파워 라인들을 통해서 워드 라인 보조 셀들 및 더미 셀들에 연결될 수 있고, 복수의 의사 비트 라인들(BLPs)뿐만 아니라 복수의 파워 라인들을 통해서 워드 라인 보조 셀들을 제어할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 나타내는 순서도이다. 구체적으로, 도 15의 순서도는 집적 회로에 포함된 메모리 장치에서 수행되는 동작의 예시를 나타낸다. 도 15에 도시된 바와 같이, 집적 회로의 동작 방법은 복수의 단계들(S20, S40, S60, S80)을 포함할 수 있다. 일부 실시예들에서, 도 15의 방법은 도 1의 컬럼 드라이버(16)에 의해서 수행될 수 있고, 이하에서 도 15는 도 1을 참조하여 설명될 것이다.
도 15를 참조하면, 단계 S20에서 워드 라인 보조 셀들이 활성화될 수 있다. 예를 들면, 컬럼 드라이버(16)는 의사 비트 라인(BLP)을 통해서 워드 라인 보조 셀들을 활성화할 수 있다. 일부 실시예들에서, 컬럼 드라이버(16)는 의사 비트 라인(BLP)뿐만 아니라 파워 라인을 통해서 워드 라인 보조 셀들을 활성화할 수도 있다. 단계 S20의 예시가 도 16을 참조하여 후술될 것이다.
단계 S40에서, 워드 라인 활성화 여부가 판정될 수 있다. 예를 들면, 도 1의 제2 제어 신호(CTR2)는, 제2 제어 신호(CTR2)는 기입 인에이블 신호 및 독출 인에이블 신호를 포함할 수 있고, 컬럼 드라이버(16)는 활성화된 기입 인에이블 신호 또는 독출 인에이블 신호에 기초하여 워드 라인의 활성화를 식별할 수 있다. 도 15에 도시된 바와 같이, 워드 라인이 활성화되는 경우 단계 S60이 후속하여 수행될 수 있다. 결과적으로, 워드 라인 보조 셀들은 컬럼 드라이버(16)에 의해서 워드 라인이 활성화되기 전에 활성화될 수 있다.
단계 S60에서, 활성화 구간의 종료 여부가 판정될 수 있다. 예를 들면, 컬럼 드라이버(16)는 비활성화된 기입 인에이블 신호 또는 독출 인에이블 신호에 기초하여 활성화 구간의 종료를 식별할 수 있다. 일부 실시예들에서, 컬럼 드라이버(16)는 워드 라인이 비활성화되기 전에 또는 워드 라인의 비활성화와 동시에 워드 라인 보조 셀들을 비활성화하기 위하여, 활성화 구간의 종료를 식별할 수 있다. 도 15에 도시된 바와 같이, 활성화 구간이 종료된 경우, 단계 S80이 후속하여 수행될 수 있다.
단계 S80에서, 워드 라인 보조 셀들이 비활성화될 수 있다. 예를 들면, 컬럼 드라이버(16)는 의사 비트 라인(BLP)을 통해서 워드 라인 보조 셀들을 비활성화할 수 있다. 일부 실시예들에서, 컬럼 드라이버(16)는 의사 비트 라인(BLP)뿐만 아니라 파워 라인을 통해서 워드 라인 보조 셀들을 비활성화할 수도 있다. 단계 S80의 예시가 도 16을 참조하여 후술될 것이다.
도 16은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 나타내는 순서도이다. 구체적으로, 도 16의 순서도는 도 15의 단계 S20의 예시를 나타낸다. 도 15를 참조하여 전술된 바와 같이, 도 16의 단계 S20'에서 워드 라인 보조 셀들이 활성화될 수 있다. 도 16에 도시된 바와 같이, 단계 S20'은 단계 S22 및 단계 S24를 포함할 수 있다. 일부 실시예들에서, 단계 S22 및 단계 S24는 병렬적으로 수행될 수도 있고, 단계 S22보다 단계 S24가 먼저 수행될 수도 있다. 이하에서 도 16은 도 1을 참조하여 설명될 것이다.
도 16을 참조하면, 단계 S22에서 워드 라인 보조 셀들에 양의 공급 전압(VDD)이 제공될 수 있다. 예를 들면, 컬럼 드라이버(16)는 셀 어레이(12) 상에서 연장되는 파워 라인을 통해서 워드 라인 보조 셀들과 연결될 수 있고, 파워 라인에 양의 공급 전압(VDD)을 인가함으로써 워드 라인 보조 셀들에 양의 공급 전압(VDD)을 제공할 수 있다.
단계 S24에서, 의사 비트 라인(BLP)에 음의 공급 전압(VSS)이 제공될 수 있다. 예를 들면, 컬럼 드라이버(16)는 셀 어레이(12) 상에서 연장되는 의사 비트 라인(BLP)을 통해서 워드 라인 보조 셀들과 연결될 수 있고, 의사 비트 라인(BLP)에 음의 공급 전압(VSS)을 제공할 수 있다. 이에 따라, 워드 라인 보조 셀들은 활성화될 수 있고, 워드 라인의 활성화를 감지하고 가속시킴으로써 워드 라인의 기생 성분의 영향을 보상할 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 나타내는 순서도이다. 구체적으로, 도 17의 순서도는 도 15의 단계 S80의 예시를 나타낸다. 도 15를 참조하여 전술된 바와 같이, 도 17의 단계 S80'에서 워드 라인 보조 셀들이 비활성화될 수 있다. 도 17에 도시된 바와 같이, 단계 S80'은 단계 S82 및 단계 S84를 포함할 수 있다. 일부 실시예들에서, 단계 S82 및 단계 S84는 병렬적으로 수행될 수도 있고, 단계 S82보다 단계 S84가 먼저 수행될 수도 있다. 이하에서 도 17은 도 1을 참조하여 설명될 것이다.
단계 S82에서, 의사 비트 라인(BLP)에 양의 공급 전압(VDD)이 제공될 수 있다. 예를 들면, 컬럼 드라이버(16)는 셀 어레이(12) 상에서 연장되는 의사 비트 라인(BLP)을 통해서 워드 라인 보조 셀들과 연결될 수 있고, 의사 비트 라인(BLP)에 양의 공급 전압(VDD)을 제공할 수 있다.
단계 S84에서, 워드 라인 보조 셀들에 양의 공급 전압(VDD)이 차단될 수 있다. 예를 들면, 컬럼 드라이버(16)는 셀 어레이(12) 상에서 연장되는 파워 라인을 통해서 워드 라인 보조 셀들과 연결될 수 있고, 파워 라인을 플로팅함으로써 워드 라인 보조 셀들에 제공되는 양의 공급 전압(VDD)을 차단할 수 있다. 이에 따라, 워드 라인 보조 셀들은 비활성화될 수 있고, 워드 라인의 전압 변동(예컨대, 전압 강하)에 영향을 미치지 아니할 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 시스템-온-칩(180)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)(180)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(180)의 예시로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다. 도 18에 도시된 바와 같이, 시스템-온-칩(180)은 코어(181), DSP(Digital Signal Processor)(182), GPU(Graphic Processing Unit)(183), 내장 메모리(184), 통신 인터페이스(185) 및 메모리 인터페이스(186)를 포함할 수 있다. 시스템-온-칩(180)의 구성요소들은 버스(187)를 통해서 상호 통신할 수 있다.
코어(181)는 명령어들을 처리할 수 있고, 시스템-온-칩(180)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(181)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(182)는 디지털 신호, 예컨대 통신 인터페이스(185)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(183)는 내장 메모리(184) 또는 메모리 인터페이스(186)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 일부 실시예들에서, 도면들을 참조하여 전술된 메모리 장치는 캐시(cache) 메모리 및/또는 버퍼로서 코어(181), DSP(182) 및/또는 GPU(183)에 포함될 수 있다. 이에 따라, 메모리 장치의 높은 신뢰도 및 효율성에 기인하여, 코어(181), DSP(182) 및/또는 GPU(183) 역시 높은 신뢰도 및 효율성을 가질 수 있다.
내장 메모리(184)는 코어(181), DSP(182) 및 GPU(183)가 동작하는데 필요한 데이터를 저장할 수 있다. 일부 실시예들에서, 내장 메모리(184)는 도면들을 참조하여 전술된 메모리 장치를 포함할 수 있다. 이에 따라, 내장 메모리(184)는 신뢰성 있는 기입 동작을 제공할 수 있고, 감소된 면적 및 전력 소비를 가질 수 있고, 결과적으로, 시스템-온-칩(200)의 동작 신뢰도 및 효율성이 향상될 수 있다.
통신 인터페이스(185)는 통신 네트워크 또는 일대일 통신을 위한 인터페이스를 제공할 수 있다. 메모리 인터페이스(186)는 시스템-온-칩(180)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

  1. 복수의 제1 컬럼들에서 복수의 메모리 셀들을 포함하고, 적어도 하나의 제2 컬럼에서 복수의 워드 라인 보조 셀들을 포함하는 셀 어레이;
    상기 셀 어레이의 복수의 제1 로우들 상에서 각각 연장되고, 상기 복수의 메모리 셀들 및 상기 복수의 워드 라인 보조 셀들에 연결된 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 구동하도록 구성된 로우 드라이버를 포함하고,
    상기 워드 라인 보조 셀들 각각은, 워드 라인의 활성화를 가속시키도록 구성되고, 상기 복수의 메모리 셀들 각각과 동일한 트랜지스터들을 포함하고, 상기 복수의 메모리 셀들 각각과 동일한 풋프린트(footprint)를 가지는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 적어도 하나의 제2 컬럼 상에서 각각 연장되는 적어도 하나의 의사(pseudo) 비트 라인을 더 포함하고,
    상기 복수의 워드 라인 보조 셀들 각각은,
    제1 파워 노드 및 제1 노드 사이에 연결되고, 제1 워드 라인에 연결된 제어 단자를 포함하는 제1 PFET(p-channel field effect transistor);
    상기 제1 노드 및 제1 의사 비트 라인 사이에 연결되고, 상기 제1 워드 라인에 연결된 제어 단자를 포함하는 제1 NFET(n-channel field effect transistor); 및
    상기 제1 파워 노드 및 상기 제1 워드 라인 사이에 연결되고, 상기 제1 노드에 연결된 제어 단자를 포함하는 제2 PFET를 포함하는 것을 특징으로 하는 집적 회로.
  3. 청구항 2에 있어서,
    상기 제1 워드 라인이 활성화되기 전 상기 제1 의사 비트 라인에 음의 공급 전압을 인가하고, 활성화된 상기 제1 워드 라인이 비활성화되기 전 상기 제1 의사 비트 라인에 양의 공급 전압을 인가하도록 구성된 컬럼 드라이버를 더 포함하는 집적 회로.
  4. 청구항 2에 있어서,
    상기 적어도 하나의 제2 컬럼 상에서 각각 연장되는 적어도 하나의 파워 라인; 및
    제1 파워 라인을 통해서 상기 제1 파워 노드에 연결되고, 상기 제1 워드 라인이 활성화되기 전 상기 제1 파워 라인에 양의 공급 전압을 인가하고, 활성화된 상기 제1 워드 라인이 비활성화 되기 전 상기 제1 파워 라인을 플로팅하도록 구성된 컬럼 드라이버를 더 포함하는 집적 회로.
  5. 청구항 2에 있어서,
    상기 복수의 워드 라인 보조 셀들 각각은,
    제2 노드 및 음의 공급 전압이 인가되는 제2 파워 노드 사이에 연결되고, 상기 제1 노드에 연결된 제어 단자를 포함하는 제2 NFET;
    상기 제1 노드 및 상기 제1 의사 비트 라인 사이에 연결되고, 상기 제1 워드 라인에 연결된 제어 단자를 포함하는 제3 NFET; 및
    제2 의사 비트 라인 및 상기 제2 노드 사이에 연결되고, 상기 제1 워드 라인에 연결된 제어 단자를 포함하는 제4 NFET를 포함하는 것을 특징으로 하는 집적 회로.
  6. 청구항 1에 있어서,
    상기 셀 어레이는,
    적어도 하나의 제2 로우에서 복수의 기입 보조 셀들; 및
    상기 적어도 하나의 제2 컬럼 및 상기 적어도 하나의 제2 로우가 교차하는 영역에서 적어도 하나의 더미 셀을 더 포함하고,
    상기 복수의 기입 보조 셀들 및 상기 적어도 하나의 더미 셀 각각은, 상기 복수의 메모리 셀들 각각과 동일한 트랜지스터들을 포함하고, 상기 복수의 메모리 셀들 각각과 동일한 풋프린트를 가지는 것을 특징으로 하는 집적 회로.
  7. 청구항 6에 있어서,
    상기 셀 어레이는, 상기 적어도 하나의 제2 로우에서 상기 복수의 기입 보조 셀들 각각에 로우 방향 또는 컬럼 방향으로 인접하게 각각 배치된 복수의 제1 더미(dummy) 셀들을 더 포함하고,
    상기 적어도 하나의 더미 셀은,
    상기 복수의 제1 더미 셀들 각각과 동일한 회로에 대응하는 더미 셀; 및
    상기 복수의 제1 더미 셀들 각각과 상이한 회로에 대응하는 제2 더미 셀을 포함하는 것을 특징으로 하는 집적 회로.
  8. 청구항 7에 있어서,
    상기 적어도 하나의 제2 컬럼 상에서 각각 연장되는 복수의 의사(pseudo) 비트 라인들을 더 포함하고,
    상기 제2 더미 셀은,
    제1 의사 비트 라인에 연결된 제어 단자들을 각각 포함하고, 플로팅된 전류 단자들을 각각 포함하는 제3 PFET 및 제4 PFET;
    상기 제1 의사 비트 라인에 연결된 제어 단자들을 포함하는 제5 NFET 및 제6 NFET;
    상기 제1 의사 비트 라인 및 상기 제5 NFET 사이에 연결되고, 상기 제1 의사 비트 라인에 연결된 제어 단자를 포함하는 제7 NFET; 및
    제2 의사 비트 라인 및 상기 제6 NFET 사이에 연결되고, 상기 제1 의사 비트 라인에 연결된 제8 NFET를 포함하는 것을 특징으로 하는 집적 회로.
  9. 동일한 트랜지스터들을 각각 포함하고 동일한 풋프린트(footprint)를 각각 가지는, 복수의 셀들을 포함하는 셀 어레이;
    상기 셀 어레이의 복수의 제1 로우들 상에서 각각 연장되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들에 연결된 로우 드라이버를 포함하고,
    상기 복수의 셀들은,
    상기 복수의 워드 라인들에 연결되고, 일련의 제1 컬럼들에 배치된 복수의 메모리 셀들;
    상기 복수의 워드 라인들에 연결되고, 제2 컬럼에 배치된 복수의 제1 워드 라인 보조 셀들; 및
    상기 복수의 워드 라인들에 연결되고, 상기 제2 컬럼에 인접한 제3 컬럼에 배치된 복수의 제2 워드 라인 보조 셀들을 포함하고,
    상기 복수의 제1 워드 라인 보조 셀들 각각은, 동일한 로우에 배치된 제2 워드 라인 보조 셀의 제2 레이아웃이 컬럼 방향에 평행한 축을 중심으로 플립된 제1 레이아웃을 가지는 것을 특징으로 하는 집적 회로.
  10. 청구항 9에 있어서,
    상기 복수의 메모리 셀들은, 상호 플립된(flipped) 복수의 레이아웃들을 각각 가지고,
    상기 제1 레이아웃 및 상기 제2 레이아웃 각각은, 상기 복수의 레이아웃들 중 하나와 동일한 활성 영역들 및 게이트 전극들을 포함하는 것을 특징으로 하는 집적 회로.
  11. 청구항 10에 있어서,
    상기 활성 영역들은, 컬럼 방향으로 연장되고,
    상기 게이트 전극들은, 로우 방향으로 연장되는 것을 특징으로 하는 집적 회로.
  12. 청구항 9에 있어서,
    상기 일련의 제1 컬럼들 상에서 각각 연장되고, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들;
    상기 제2 컬럼 상에서 연장되고, 상기 복수의 제1 워드 라인 보조 셀들에 연결된, 제1 의사 비트 라인 및 제2 의사 비트 라인;
    상기 제3 컬럼 상에서 연장되고, 상기 복수의 제2 워드 라인 보조 셀들에 연결된, 제3 의사 비트 라인 및 제4 의사 비트 라인; 및
    상기 복수의 비트 라인들, 상기 제2 의사 비트 라인 및 상기 제3 의사 비트 라인에 연결된 컬럼 드라이버를 더 포함하고,
    상기 제1 의사 비트 라인 및 상기 제4 의사 비트 라인은, 음의 공급 전압이 인가되도록 구성된 것을 특징으로 하는 집적 회로.
  13. 청구항 12에 있어서,
    상기 셀 어레이 상에서, 상기 제2 의사 비트 라인 및 제3 의사 비트 라인을 연결하는 복수의 패턴들을 더 포함하는 집적 회로.
  14. 청구항 13에 있어서,
    상기 복수의 패턴들은, 상기 제1 내지 제4 의사 비트 라인이 형성된 배선층에 형성된 것을 특징으로 하는 집적 회로.
  15. 청구항 9에 있어서,
    상기 제2 컬럼 상에서 연장되고, 상기 복수의 제1 워드 라인 보조 셀들에 연결된 제1 파워 라인;
    상기 제3 컬럼 상에서 연장되고, 상기 복수의 제2 워드 라인 보조 셀들에 연결된 제2 파워 라인; 및
    상기 제1 파워 라인을 통해서 상기 복수의 제1 워드 라인 보조 셀들에 양의 공급 전압을 선택적으로 제공하고, 상기 제2 파워 라인을 통해서 상기 복수의 제2 워드 라인 보조 셀들에 양의 공급 전압을 선택적으로 제공하도록 구성된 컬럼 드라이버를 더 포함하는 집적 회로.
  16. 청구항 9에 있어서,
    상기 복수의 셀들은,
    상기 셀 어레이의 적어도 하나의 제2 로우들에 배치된 복수의 기입 보조 셀들; 및
    상기 적어도 하나의 제2 로우가 상기 제2 컬럼 및 상기 제3 컬럼과 교차하는 영역에 배치된 복수의 더미 셀을 더 포함하는 집적 회로.
  17. 청구항 16에 있어서,
    상기 복수의 더미 셀은, 제2 로우에서 상기 제2 컬럼 및 상기 제3 컬럼에 각각 배치되고, 상이한 회로들에 각각 대응하는 제1 더미 셀 및 제2 더미 셀을 포함하는 것을 특징으로 하는 집적 회로.
  18. 동일한 트랜지스터들을 각각 포함하고 동일한 풋프린트(footprint)를 각각 가지는, 복수의 셀들을 포함하는 셀 어레이;
    상기 셀 어레이의 복수의 제1 로우들 상에서 각각 연장되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들에 연결된 로우 드라이버를 포함하고,
    상기 복수의 셀들은,
    상기 복수의 워드 라인들에 연결되고, 일련의 제1 컬럼들에 배치된 복수의 제1 메모리 셀들;
    상기 복수의 워드 라인들에 연결되고, 상기 일련의 제1 컬럼들에 인접한 적어도 하나의 제2 컬럼에 배치된 복수의 제1 워드 라인 보조 셀들; 및
    상기 복수의 워드 라인들에 연결되고, 상기 적어도 하나의 제2 컬럼에 인접한 일련의 제3 컬럼들에 배치된 복수의 제2 메모리 셀들을 포함하는 집적 회로.
  19. 청구항 18에 있어서,
    상기 복수의 워드 라인들에 연결되고, 상기 일련의 제3 컬럼들에 인접한 적어도 하나의 제4 컬럼에 배치된 복수의 제2 워드 라인 보조 셀들을 더 포함하고,
    상기 일련의 제1 컬럼들의 수 및 상기 일련의 제3 컬럼들의 수는 동일한 것을 특징으로 하는 집적 회로.
  20. 청구항 19에 있어서,
    상기 일련의 제1 컬럼들 및 상기 일련의 제2 컬럼들 상에서 각각 연장되고, 상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들에 연결된 복수의 비트 라인들;
    상기 적어도 하나의 제2 컬럼 상에서 각각 연장되고, 상기 복수의 제1 워드 라인 보조 셀들에 연결된 적어도 하나의 제1 의사 비트 라인;
    상기 적어도 하나의 제4 컬럼 상에서 각각 연장되고, 상기 복수의 제2 워드 라인 보조 셀들에 연결된 적어도 하나의 제2 의사 비트 라인; 및
    상기 복수의 비트 라인들에 연결되고, 상기 적어도 하나의 제1 의사 비트 라인 및 상기 적어도 하나의 제2 의사 비트 라인을 통해서 상기 복수의 제1 워드 라인 보조 셀들 및 상기 복수의 제2 워드 라인 보조 셀들을 활성화하거나 비활성화하도록 구성된 컬럼 드라이버를 더 포함하는 집적 회로.
KR1020200143879A 2020-10-30 2020-10-30 워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로 KR20220058284A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200143879A KR20220058284A (ko) 2020-10-30 2020-10-30 워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로
US17/335,606 US11670360B2 (en) 2020-10-30 2021-06-01 Integrated circuit including cell array with word line assist cells
CN202111063367.4A CN114446342A (zh) 2020-10-30 2021-09-10 包括具有字线辅助单元的单元阵列的集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200143879A KR20220058284A (ko) 2020-10-30 2020-10-30 워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로

Publications (1)

Publication Number Publication Date
KR20220058284A true KR20220058284A (ko) 2022-05-09

Family

ID=81362454

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200143879A KR20220058284A (ko) 2020-10-30 2020-10-30 워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로

Country Status (3)

Country Link
US (1) US11670360B2 (ko)
KR (1) KR20220058284A (ko)
CN (1) CN114446342A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102711124B1 (ko) * 2023-04-03 2024-09-26 연세대학교 산학협력단 Sram을 위한 보조 셀, sram 및 이의 동작 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220061772A (ko) * 2020-11-06 2022-05-13 삼성전자주식회사 기입 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로
US11756608B2 (en) * 2021-08-27 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist cell for static random access memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0167296B1 (ko) 1995-12-16 1999-02-01 문정환 메모리의 워드라인 구동회로
US8228713B2 (en) 2010-09-28 2012-07-24 International Business Machines Corporation SRAM having wordline up-level voltage adjustable to assist bitcell stability and design structure for same
US8630132B2 (en) * 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8427896B1 (en) 2011-11-15 2013-04-23 International Business Machines Corporation Dynamic wordline assist scheme to improve performance tradeoff in SRAM
US9093148B2 (en) * 2013-03-22 2015-07-28 Kabushiki Kaisha Toshiba Resistance change type memory
US9111637B1 (en) 2014-05-12 2015-08-18 Avago Technologies General IP Singapore) Pte Ltd Differential latch word line assist for SRAM
US9564211B2 (en) * 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same
US9640246B2 (en) * 2014-09-22 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory tracking scheme
JP6469554B2 (ja) 2015-09-11 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置
KR102389818B1 (ko) 2017-09-12 2022-04-22 삼성전자주식회사 어시스트 회로를 포함하는 전압 조절 회로 및 이를 포함하는 메모리 장치
KR102707588B1 (ko) 2018-10-23 2024-09-19 삼성전자주식회사 메모리 장치 및 이를 포함하는 시스템 온 칩
US10811088B2 (en) * 2019-03-12 2020-10-20 Qualcomm Incorporated Access assist with wordline adjustment with tracking cell
KR20220061772A (ko) * 2020-11-06 2022-05-13 삼성전자주식회사 기입 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102711124B1 (ko) * 2023-04-03 2024-09-26 연세대학교 산학협력단 Sram을 위한 보조 셀, sram 및 이의 동작 방법

Also Published As

Publication number Publication date
CN114446342A (zh) 2022-05-06
US20220139442A1 (en) 2022-05-05
US11670360B2 (en) 2023-06-06

Similar Documents

Publication Publication Date Title
KR20220058284A (ko) 워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로
US11205475B2 (en) Static random access memory with a supplementary driver circuit and method of controlling the same
TWI623936B (zh) 記憶體巨集及其操作方法
US11133057B2 (en) Memory array with bit-lines connected to different sub-arrays through jumper structures
KR20220061772A (ko) 기입 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로
US20150371701A1 (en) Memory chip and layout design for manufacturing same
KR102646847B1 (ko) 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
JP5019579B2 (ja) 半導体記憶装置
US20200185392A1 (en) 3d integrated circuit random-access memory
US10770462B2 (en) Circuit and layout for single gate type precharge circuit for data lines in memory device
US8279692B2 (en) Semiconductor device having hierarchical data line structure and control method thereof
KR102570146B1 (ko) 공유 프리로드 라인 및 공유 활성화 라인을 포함한 컴퓨트 인 메모리 (cim) nand 또는 nor 8t-sram 비트셀들의 어레이를 포함하는 집적 디바이스
US11514973B2 (en) Memory array with multiple power supply nodes and switch controllers for controlling power supply nodes for reliable write operation and method of operation
JP2012027983A (ja) 半導体装置
TW202113836A (zh) 低單元電壓電荷共享電路
US20240172407A1 (en) Integrated circuit including cell array and backside power rail
US20240365528A1 (en) Integrated circuit including backside wires
US11990179B2 (en) Memory device using a plurality of supply voltages and operating method thereof
JP6901515B2 (ja) 半導体装置
JP5429383B2 (ja) 半導体記憶装置
KR20240072879A (ko) 셀 어레이 및 후면 파워 레일을 포함하는 집적 회로
JPH10326873A (ja) 半導体集積回路装置
JP2012003811A (ja) 半導体装置
TW201445703A (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
A201 Request for examination