JP6901515B2 - 半導体装置 - Google Patents

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Description

本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）に関し、特に書込みマージンを改善するためのメモリセルのレイアウトに関する。
ＳＲＡＭは、ランダムに読書きが可能な高速メモリとしてキャッシュメモリ等に広く利用されている。ＳＲＡＭのメモリセルは、一般に、一対のアクセス用トランジスタ（パスゲートトランジスタ）と一対のＣＭＯＳインバータをクロスカップリングしたラッチ回路とから構成される。
ＳＲＡＭの書込みマージンは、Ｐ型のプルアップ用トランジスタとＮ型のパスゲートトランジスタとのドレイン電流Ｉｄの比で決定され、これは、ガンマレシオとも呼ばれている。書込みマージンを増加させるために、メモリセルへの供給電圧Ｖｄｄを下げ、プルアップ用トランジスタの電流Ｉｄを小さくすることが要求されるが、他方で、これは、メモリセルのデータ損失を生じさせることがある。これを回避するため、特許文献１は、メモリセルの書込み動作時に、パルス信号で規定されるパルス幅を調整し、この期間中メモリセルへの供給電圧を動的に下げることを開示している。
特表２０１５−５１１７５３号公報
図１に、従来のＳＲＡＭのメモリセルの回路構成を示す。メモリセルは、６つのトランジスタから構成され、すなわち、プルアップ用のＰＭＯＳトランジスタＰ１、Ｐ２、プルダウン用のＮＭＯＳトランジスタＮ１、Ｎ２、アクセス用のＮＭＯＳトランジスタＮ３、Ｎ４とから構成される。ＰＭＯＳトランジスタＰ１、Ｐ２が形成されるＮウエルまたはＮ基板の基板端子ＰｓｕｂとＰＭＯＳトランジスタＰ１、Ｐ２のＳ／Ｄ端子Ｐｓｄには供給電圧Ｖｄｄが印加される。
ＳＲＡＭは、書込みマージンと読出しのマージンとの関係のトレードオフに苦労しており、供給電圧を低電圧化することは、この問題を促進させる。この問題に対処するため、読出しマージンとセルの保持の双方に影響を及ぼさないように書込みマージンを増加させることが要求される。
書込みマージンを増加させるために、プルアップ用トランジスタとアクセス用トランジスタのＩｄｓａｔの比を増加することが要求されるが、これは、読出しマージンの低下を招き得る。読出しマージンは、プルダウン用トランジスタとアクセス用トランジスタのＩｄｓａｔの比で定義される。これらの比は、トランジスタの物理的なディメンジョン（Ｗ／Ｌ）およびしきい値Ｖｔのパラメータから決定される。トランジスタのしきい値Ｖｔは、基板バイアス電圧ＶＳＢの関数であり、もし、プルアップ用トランジスタのソース電圧が、書込み動作中にのみ、バルク電圧から独立に変更され得るならば、書込みマージンは、読出しマージンに影響することなく増加することができる。
しかしながら、従来のメモリセルのレイアウトでは、プルアップ用トランジスタのソースとバルク（Ｎウエル）とが接続され、ソースとバルクとの間に異なる電圧を印加することができないという課題がある。
本発明は、このような従来の課題を解決するのであり、プルアップ用トランジスタのソースとバルク（Ｎウエル）に異なる電圧を印加することができる半導体装置を提供することを目的とする。
さらに本発明は、読出しマージンやデータの保持に影響を与えることなく書込みマージンを改善することができる半導体装置を提供することを目的とする。
本発明は、
本発明に係る半導体装置は、一対のＰ型のプルアップ用トランジスタおよび一対のＮ型のプルダウン用トランジスタを含むラッチ回路と一対のＮ型のアクセス用トランジスタとを含むメモリセルが複数形成されたメモリセルアレイを含むものであって、第１の方向に延在し、前記プルダウン用トランジスタと前記アクセス用トランジスタとが形成されたＰウエル領域と、第１の方向に延在し、前記プルアップ用トランジスタが形成されたＮウエル領域と、前記Ｐウエル領域および前記Ｎウエル領域上を第１の方向と直交する第２の方向に延在し、前記Ｎウエル領域内に形成された前記プルアップ用トランジスタの共通のＳ／Ｄ領域に電気的に接続された第１の配線層と、前記Ｎウエル領域上を第１の方向に延在し、前記Ｎウエル領域に電気的に接続された第２の配線層とを有する。
ある実施態様では、前記Ｐウエル領域は、一方のプルダウン用トランジスタおよび一方のアクセス用トランジスが形成された第１のＰウエル領域と、他方のプルダウン用トランジスタおよびアクセス用トランジスタが形成された第２のＰウエル領域とを含み、前記Ｎウエル領域は、第１のＰウエル領域と第２のＰウエル領域との間に配置される。ある実施態様では、前記第１の配線層は、前記第２の配線層と電気的に分離され、前記第１の配線層は、前記第２の配線層よりも上層または下層である。ある実施態様では、半導体装置はさらに、前記Ｐウエル領域および前記Ｎウエル領域上を第２の方向に延在し、前記アクセス用トランジスタのゲートに電気的に接続されたワード線と、前記Ｐウエル領域上を第１の方向に延在し、前記アクセス用トランジスタのＳ／Ｄ領域に電気的に接続されたビット線とを有する。ある実施態様では、半導体装置はさらに、選択されたメモリセルにデータを書込む書込み手段を含み、前記書込み手段は、前記第１の配線層を介してＳ／Ｄ領域に第１の電圧を印加し、かつ前記第２の配線層を介して前記Ｎウエル領域に第２の電圧を印加し、第１の電圧が第２の電圧よりも小さい。ある実施態様では、半導体装置はさらに、選択されたメモリセルからデータを読み出す読出し手段を含み、前記読出し手段は、前記第１の配線層を介してＳ／Ｄ領域に第３の電圧を印加し、かつ前記第２の配線層を介して前記Ｎウエル領域に第４の電圧を印加し、第３の電圧が第４の電圧と等しいかそれよりも高い。ある実施態様では、半導体装置はさらに、行アドレスに基づきワード線を選択しアクセス用トランジスタを導通させるワード線選択手段を含み、前記書込み手段は、前記ワード線選択手段によってアクセス用トランジスタが導通する期間内において前記第１の電圧を一定期間印加する。ある実施態様では、前記読出し手段は、記ワード線選択手段によってアクセス用トランジスタが導通する期間内において前記第３の電圧を一定期間印加する。ある実施態様では、前記書込み手段は、行アドレスに基づき複数の第１の配線層の中から第１の配線層を選択し、かつ列アドレスに基づき複数の第２の配線層の中から第２の配線層を選択し、選択された第１の配線層に前記第１の電圧を印加し、選択された第２の配線層に前記第２の電圧を印加する。ある実施態様では、前記読出し手段は、行アドレスに基づき複数の第１の配線層の中から第１の配線層を選択し、かつ列アドレスに基づき複数の第２の配線層の中から第２の配線層を選択し、選択された第１の配線層に前記第３の電圧を印加し、選択された第２の配線層に前記第４の電圧を印加する。
本発明によれば、Ｎウエル領域内のプルアップ用トランジスタの共通のＳ／Ｄ領域に電気的に接続された第１の配線層とＮウエルに電気的に接続された第２の配線層とを設けることで、プルアップ用トランジスタのＳ／Ｄ領域とＮウエル領域との間に異なる電圧を印加することが可能になる。さらに、Ｓ／Ｄ領域とＮウエル領域との間に異なる電圧を印加することで、書込み動作時に、基板バイアス効果によりプルアップ用トランジスタのしきい値を制御してドレイン電流を小さくしたり、またプルアップ用トランジスタのソースに供給される電圧を小さくすることでドレイン電流を小さくすることで書込みマージンを増加させることができる。また、読出し動作時には、書込み動作時とは異なるバイアス電圧をＳ／Ｄ領域およびＮウエル領域に印加することで、書込みマージンの増加を読出しマージンやデータ保持に影響を及ぼさないようにすることができる。さらに読出し動作時に、プルアップ用トランジスタのソースに供給される電圧を大きくすることでメモリセルのデータ保持特性が改善される。
従来のＳＲＡＭのメモリセルの構成を示す回路図である。 本発明の実施例に係るＳＲＡＭの構成を示す図である。 本発明の実施例に係るＳＲＡＭのメモリセルの構成を示す回路図である。 図４（Ａ）は、本発明の実施例に係るＳＲＡＭのメモリセルのレイアウトを示し、図４（Ｂ）は、従来のメモリセルのレイアウトを示す図である。 本発明の実施例に係る複数のメモリセルが形成されたレイアウトを示す図である。 本発明の実施例に係るＳＲＡＭの書込み動作時のタイミングチャートを示す図である。 本発明の実施例に係るＳＲＡＭの読出し動作時のタイミングチャートを示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、ＳＲＡＭあるいはＳＲＡＭを一部に組み込んだ半導体集積回路（例えば、マイクロコンピュータ、プロセッサ、ロジックＩＣ、ＡＳＩＣなど）であることができる。
次に、本発明の実施例について説明する。本発明の実施例に係るＳＲＡＭの構成を図２に示す。同図に示すように、ＳＲＡＭ１００は、メモリセルが行列状に配置されたメモリセルアレイ１１０と、アドレスやデータを保持する入出力バッファ１２０と、読出し動作や書込み動作等を制御するコントローラ１３０と、行アドレスＡｘのデコード結果に応じて選択されたワード線を駆動するワード線選択・駆動回路１４０と、行アドレスＡｘのデコード結果に応じて選択されたメモリセルのプルアップ用トランジスタのＳ／Ｄ端子に接続されたＳ／Ｄ端子線を駆動するＳ／Ｄ端子駆動回路１５０と、列アドレスＡｙのデコード結果に応じてビット線ＢＬ、ＢＬｂを選択する列選択回路１６０と、選択されたビット線対を介してメモリセルに保持されたデータを読出したり、ビット線対を介してメモリセルにデータを書込む読出し・書込み回路１７０と、列アドレスＡｙのデコード結果に応じて選択されたメモリセルの基板端子Ｐｓｕｂに接続された基板端子線を駆動する基板端子駆動回路１８０と、供給電圧Ｖｄｄ、Ｖｄｄよりも高い高電圧ＨＶ、供給電圧Ｖｄｄよりも低い低電圧ＬＶを生成する内部電圧発生回路１９０とを含んで構成される。但し、ここに示す構成は例示であり、本発明は、必ずしもこの構成に限定されない。
ＳＲＡＭ１００が外部インターフェースとして複数の外部端子を備えている場合には、コントローラ１３０は、外部端子に供給されたＣＳ（チップセレクト）信号、ＷＥ（ライトイネーブル）信号、ＯＥ（アウトプットイネーブル）信号等に応答して読出し動作、書込み動作を制御し、入出力バッファ１１０は、外部端子からアドレスや書込みデータを受け取り、あるいは外部端子から読出しデータを出力する。他方、ＳＲＡＭ１００がマイクロコンピュータ等の半導体集積回路の一部のメモリとして内蔵されている場合には、外部端子からのＣＳ信号、ＷＥ信号、ＯＥ信号等は不要であり、その代わりに入出力バッファ１１０から読出しコマンドや書込みコマンドを受け取り、コントローラ１３０は、受け取ったコマンドに応答して読出し動作や書込み動作を制御する。
また、供給電圧Ｖｄｄは、外部から供給される電源電圧であってもよいし、外部から供給される電源電圧から生成した内部電源電圧であってもよい。
図３（Ａ）に、本実施例の１つのメモリセルの構成を示す。メモリセルは、プルアップ用のＰＭＯＳトランジスタＰ１、Ｐ２と、プルダウン用のＮＭＯＳトランジスタＮ１、Ｎ２と、アクセス用のＮＭＯＳトランジスタＮ３、Ｎ４との６つのトランジスタを含んで構成される。ＮＭＯＳトランジスタＮ３、Ｎ４の一方のＳ／ＤがノードＤ１、Ｄ２に接続され、他方のＳ／Ｄがビット線ＢＬ、ＢＬｂに接続され、ゲートがワード線ＷＬに接続される。
ＰＭＯＳトランジスタＰ１、Ｐ２の一方のＳ／ＤがＳ／Ｄ端子Ｐｓｄに接続され、ＰＭＯＳトランジスタＰ１、Ｐ２が形成されるＮウエルまたはＮ基板が基板端子Ｐｓｕｂに接続される。ＮＭＯＳトランジスタＮ１、Ｎ２の一方のＳ／ＤがＳ／Ｄ端子Ｎｓｄに接続され、ＮＭＯＳトランジスタスタＮ１、Ｎ３が形成されるＰウエルまたはＰ基板が基板端子Ｎｓｕｂｒに接続され、ＮＭＯＳトランジスタＮ２、Ｎ４が形成されるＰウエルまたはＰ基板が基板端子Ｎｓｕｂｌに接続される。なお、本実施例では、基板端子Ｎｓｕｂｒと基板端子Ｎｓｕｂｌには同じ電圧が供給されるので、これらの基板端子を基板端子Ｎｓｕｂとする。
図３（Ｂ）は、メモリセルが２行×２列で構成されたときの回路構成を示している。破線で示す領域ＭＣが１つのメモリセルを表している。行方向のメモリセルのアクセス用トランジスタＮ３、Ｎ４のゲートは、対応するワード線ＷＬｎ、ＷＬｎ−１にそれぞれ共通に接続され、行方向のメモリセルのプルアップ用トランジスタＰ１、Ｐ２のＳ／Ｄ端子Ｐｓｄが対応するＳ／Ｄ端子線Ｐｓｄｎ、Ｐｓｄｎ−１にそれぞれ共通に接続される。また、列方向のメモリセルのアクセス用トランジスタＮ３、Ｎ４のＳ／Ｄがビット線ＢＬｍ−１／ＢＬｂｍ−１、ビット線ＢＬｍ／ＢＬｂｍにそれぞれ共通に接続され、列方向のメモリセルのプルアップ用トランジスタＰ１、Ｐ２の基板端子Ｐｓｕｂが対応する基板端子線Ｐｓｕｂｍ−１、Ｐｓｕｂｍにそれぞれ共通に接続され、プルダウン用トランジスタＮ１、Ｎ２とアクセス用トランジスタＮ３、Ｎ４の基板端子Ｎｓｕｂが対応する基板端子線Ｎｓｕｂｍ−１、Ｎｓｕｂｍにそれぞれ共通に接続される。
次に、本実施例のメモリセルのレイアウトについて説明する。図４（Ａ）は、図３（Ａ）に示す本実施例のメモリセルのレイアウトであり、図４（Ｂ）は、図１に示す従来のメモリセルのレイアウトである。但し、ここには、ＣＭＯＳインバータのゲートをクロスカップリングする接続線、ワード線、ビット線は省略されていることに留意すべきである。
図４（Ａ）、（Ｂ）に示すように、シリコン基板上には、２つのＰウエル領域ＰＷ＿１、ＰＷ＿２と、その間に延在するＮウエル領域ＮＷとが形成される。Ｐウエル領域ＰＷ＿１には、プルダウン用トランジスタＮ１とアクセス用トランジスタＮ３が形成される。図中の破線領域は、２つのトランジスタのＮ型のＳ／Ｄ拡散領域を示す。行方向に延在するＧＣ＿Ｎ３は、アクセス用トランジスタＮ３のポリシリコンゲートであり、ＧＣ＿Ｐ１／Ｎ１は、プルダウン用トランジスタＮ１とプルアップ用トランジスタＰ１の共通のポリシリコンゲートである。Ｐウエル領域ＰＷ＿２には、同様に、プルダウン用トランジスタＮ２とアクセス用トランジスタＮ４が形成され、行方向に延在するＧＣ＿Ｎ４は、アクセス用トランジスタＮ４のポリシリコンゲートであり、ＧＣ＿Ｐ２／Ｎ４は、プルダウン用トランジスタＮ２とプルアップ用トランジスタＰ２の共通のポリシリコンゲートである。
Ｎウエル領域ＮＷには、２つのプルアップ用トランジスタＰ１、Ｐ２が形成される。ポリシリコンゲートＧＣ＿Ｐ１／Ｎ１およびＧＣ＿Ｐ２／Ｎ２は、Ｐウエル領域ＰＷ＿１、ＰＷ＿２からＮウエル領域ＮＷに向けて行方向に延在する。
ここで、図４（Ｂ）に示す従来のＳＲＡＭのメモリセルでは、列方向に延在する金属配線Ｍ１がコンタクトＣＴ１を介してプルアップ用トランジスタＰ１、Ｐ２のＳ／Ｄ端子Ｐｓｄに電気的に接続され、かつコンタクトＣＴ２を介して基板端子Ｐｓｕｂに電気的に接続され、Ｓ／Ｄ端子Ｐｓｄおよび基板端子Ｐｓｕｂには共通の電圧が印加される。なお、金属配線Ｍ１は、コンタクトＣＴ２を介して金属配線Ｍ２にも接続され、金属配線Ｍ２は、金属配線Ｍ１に供給電圧Ｖｄｄを供給している。
これに対して本実施例のＳＲＡＭのメモリセルでは、図４（Ａ）に示すように、ＮウエルＮＷ上を列方向に延在する金属配線Ｍ１は、コンタクトＣＴ２を介して基板端子Ｐｓｕｂ、つまりＮウエルＮＷに電気的に接続されるが、プルアップ用トランジスタＰ１、Ｐ２のＳ／Ｄ端子Ｐｓｄには接続されない。プルアップ用トランジスタＰ１、Ｐ２のＳ／Ｄ端子Ｐｓｄ、つまり共通のソース領域には、行方向に延在する金属配線Ｍ３がコンタクトＣＴ３を介して電気的に接続される。金属配線Ｍ１と金属配線Ｍ３は交差するが両者は電気的に分離されている。金属配線Ｍ３は、例えば、金属配線Ｍ１よりも下層であり、ワード線と同時に形成され、金属配線Ｍ１は、ビット線と同時に形成される。
金属配線Ｍ１は、図３（Ｂ）に示す基板端子線Ｐｓｕｂｍ−１、Ｐｓｕｂｍに対応し、金属配線Ｍ３は、Ｓ／Ｄ端子線Ｐｓｄｎ−１、Ｐｓｄｎに対応する。基板端子線Ｐｓｕｂ０〜Ｐｓｕｂｍは、ビット線ＢＬ０／ＢＬｂ０〜ＢＬｍ／ＢＬｂｍと同様にメモリセルアレイ上を列方向に延在し、ビット線と同様に列アドレスＡｙに基づき列選択回路１６０によって選択される。基板端子線駆動回路１８０は、書込み動作時、選択された基板端子線を低電圧ＬＶで駆動され、非選択の基板端子線を供給電圧Ｖｄｄで駆動する。また、基板端子線駆動回路１８０は、読出し動作時、選択された基板端子線および非選択の基板端子線を問わず全ての基板端子線Ｐｓｕｂ０〜Ｐｓｕｂｍを供給電圧Ｖｄｄで駆動する。
Ｓ／Ｄ端子線Ｐｓｄ０〜Ｐｓｄｎは、ワード線ＷＬ０〜ＷＬｎと同様にメモリセルアレイ上を行方向に延在し、ワード線と同様に行アドレスＡｘに基づき行選択・駆動回路１４０によって選択される。Ｓ／Ｄ端子線駆動回路１５０は、読出し動作時、選択されたＳ／Ｄ端子線を低電圧ＬＶで駆動し、非選択のＳ／Ｄ端子線を供給電圧Ｖｄｄで駆動する。また、Ｓ／Ｄ端子線駆動回路１５０は、書込み動作時、選択されたＳ／Ｄ端子線および非選択のＳ／Ｄ端子線を問わす全てのＳ／Ｄ端子線Ｐｓｄ０〜Ｐｓｄｎを供給電圧Ｖｄｄで駆動する。
図５は、２行×２列のメモリセルのレイアウトを示している。基板上には、列方向にＰウエル領域ＰＷ＿１、ＰＷ＿２、ＰＷ＿３が形成され、その間にＮウエル領域ＮＷ＿１、ＮＷ＿２が形成される。中央のＰウエル領域ＰＷ＿２は、行方向の２つのメモリセルのプルダウン用トランジスタとアクセス用トランジスタによって共有される。プルアップ用トランジスタのＳ／Ｄ端子に接続される２つの金属配線Ｍ３は、Ｓ／Ｄ端子線Ｐｓｄｎ−１、Ｐｓｄｎに対応する。Ｓ／Ｄ端子線Ｐｓｄｎ−１、Ｐｓｄｎは、コンタクトＣＴ３を介してプルアップ用トランジスタの共通ソース領域に電気的に接続される。
Ｎウエル領域ＮＷ＿１、ＮＷ＿２は、メモリセル領域を越えてタップ領域まで延在する。ＮウエルＮＷ＿１上を延在する金属配線Ｍ１は、基板端子線Ｐｓｕｂｍ−１に対応し、ＮウエルＮＷ＿２上を延在する金属配線Ｍ１は、基板端子線Ｐｓｕｂｍに対応する。基板端子線Ｐｓｕｂｍ−１、Ｐｓｕｂｍは、タップ領域においてコンタクトＣＴ２を介してＮウエル領域ＮＷ＿１、ＮＷ＿２に電気的に接続される。なお、ここには２行×２列のメモリセルを例示するが、列方向にはさらなる数のメモリセルを形成することが可能であり、また、行方向にＰウエル領域およびＮウエル領域を増やすことで、行方向にさらなる数のメモリセルを形成することが可能である。
次に、本実施例のＳＲＡＭの書込み動作について図６のタイミングチャートを参照して説明する。ここでは、ｎ−１行目、ｍ−１列目のメモリセルへの書込みが行われ、次いでｎ行目、ｍ列目のメモリセルへの書込みが行われるとする。
行選択・駆動回路１４０は、時刻ｔ１〜ｔ２の期間、ワード線ＷＬｎ−１を選択し、ワード線ＷＬｎ−１を供給電圧Ｖｄｄに駆動する。これにより、アクセス用トランジスタＮ３、Ｎ４が導通する。次いで、Ｓ／Ｄ端子線駆動回路１５０は、時刻ｔ３〜ｔ４の期間、Ｓ／Ｄ端子線Ｐｓｄｎ−１を選択し、Ｓ／Ｄ端子線Ｐｓｄｎ−１を低電圧ＬＶに駆動する。プルアップトランジスタＰ１、Ｐ２のソース電圧を低電圧ＬＶにすることで、ソース電圧が供給電圧Ｖｄｄのときよりもドレイン電流を減少させ、かつ、Ｎウエルに供給電圧Ｖｄｄを印加することで基板バイアス効果によりプルアップトランジスタのしきい値を上げプルアップトランジスタをオンし難くする。両者が作用する結果として、プルアップトランジスタのドレイン電流がより低減する。
読出し・書込み回路１７０は、少なくとも時刻ｔ１〜ｔ２の期間において、選択されたビット線ＢＬｍ−１／ＢＬｂｍ−１に書込みデータがセットされ、書込みデータがアクセス用トランジスタを介してメモリセルのノードＤ１、Ｄ２に転送される。このとき、プルアップ用トランジスタのドレイン電流が減少されるため、プルアップ用トランジスタのドレイン電流とアクセス用トランジスタのドレイン電流の比が大きくなり、書込みマージンが増加する。それ故、ノードＤ１、Ｄ２に書込みデータを正しく書込むことができる。
ｎ行目、ｍ列目のメモリセルへの書込みも上記と同様に行われる。つまり、時刻ｔ５〜ｔ６でワード線ＷＬｎが供給電圧Ｖｄｄに駆動され、時刻ｔ７〜ｔ８でＳ／Ｄ端子線Ｐｓｄｎが低電圧ＬＶに駆動される。また、ビット線ＢＬｍ／ＢＬｂｍにセットされた書込みデータがメモリセルのノードＤ１、Ｄ２に正しく書込まれる。
次に、本実施例のＳＲＡＭの読出し動作について図７のタイミングチャートを参照して説明する。ここでは、ｎ−１行目、ｍ−１列目のメモリセルの読出しが行われ、次いでｎ行目、ｍ列目のメモリセルの読出しが行われるとする。
行選択・駆動回路１４０は、時刻ｔ１〜ｔ２の期間、ワード線ＷＬｎ−１を選択し、ワード線ＷＬｎ−１を供給電圧Ｖｄｄに駆動する。これにより、アクセス用トランジスタＮ３、Ｎ４が導通する。次いで、Ｓ／Ｄ端子線駆動回路１５０は、時刻ｔ３〜ｔ４の期間、Ｓ／Ｄ端子線Ｐｓｄｎ−１を選択し、Ｓ／Ｄ端子線Ｐｓｄｎ−１を高電圧ＨＶに駆動する。プルアップトランジスタＰ１、Ｐ２のソース電圧を高電圧ＨＶにすることで、供給電圧Ｖｄｄのときよりもドレイン電流を増加させることができる。こうして、書込みマージンの増加による影響が読出し動作時のデータ保持に及ばないようにする。
読出し・書込み回路１７０は、選択されたビット線ＢＬｍ−１／ＢＬｂｍ−１を同電位にプリチャージし、その後、時刻ｔ１〜ｔ２の期間においてアクセス用トランジスタＮ３、Ｎ４がオンすることで、選択されたビット線ＢＬｍ−１／ＢＬｂｍ−１にはメモリセルのノードＤ１、Ｄ２のデータに応じた電位が表れ、これがセンスアンプにより検出される。
ｎ行目、ｍ列目のメモリセルの読出しも上記と同様に行われる。つまり、時刻ｔ５〜ｔ６でワード線ＷＬｎが供給電圧Ｖｄｄに駆動され、時刻ｔ７〜ｔ８でＳ／Ｄ端子線Ｐｓｄｎが高電圧ＨＶに駆動され、ビット線ＢＬｍ／ＢＬｂｍを介してメモリセルのデータが読み出される。
このように本実施例のメモリセルのレイアウトを用いることで、プルアップ用トランジスタのしきい値Ｖｔが書込み動作中に低くなり、読出しマージンやメモリセルのデータ保持特性に影響を与えることなく、書込みマージンを増加させることが可能になる。
なお、上記実施例において、基板端子線Ｐｓｕｂｍ（Ｎウエル）とＳ／Ｄ端子線Ｐｓｄｎとの間の電位差を生じさせる組合せとして、例えば、書込み動作時では、供給電圧Ｖｄｄと低電圧ＬＶを用いたが、これに限らず、高電圧ＨＶと供給電圧Ｖｄｄを組合せても良いし、高電圧ＨＶと低電圧ＬＶを組合せても良い。同様に、読出し動作時では、高電圧ＨＶと供給電圧Ｖｄｄを組合せたが、供給電圧Ｖｄｄと低電圧ＬＶを組合せてもよいし、高電圧ＨＶと低電圧ＬＶを組合せても良い。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：ＳＲＡＭ
１１０：メモリセルアレイ
１２０：入出力バッファ
１３０：コントローラ
１４０：行選択・駆動回路
１５０：Ｓ／Ｄ端子線駆動回路
１６０：列選択回路
１７０：読出し・書込み回路
１８０：基板端子線駆動回路
１９０：内部電圧発生回路
Ｐｓｕｂ：基板端子（ＰＭＯＳトランジスタ）
Ｐｓｄ：Ｓ／Ｄ端子（ＰＭＯＳトランジスタ）
Ｎｓｕｂ：基板端子（ＮＭＯＳトランジスタ）
Ｎｓｄ；Ｓ／Ｄ端子（ＮＭＯＳトランジスタ）
Ｐｓｕｂ０〜Ｐｓｕｂｍ：基板端子線
Ｐｓｄ０〜Ｐｓｄｎ：Ｓ／Ｄ端子線

Claims (11)

  1. 一対のＰ型のプルアップ用トランジスタおよび一対のＮ型のプルダウン用トランジスタを含むラッチ回路と一対のＮ型のアクセス用トランジスタとを含むメモリセルが複数形成されたメモリセルアレイを含む半導体装置であって、
    第１の方向に延在し、当該第１の方向と直交する第２の方向に複数形成された複数のＰウエル領域であって、１つのＰウエル領域には、第１の方向に沿って前記プルダウン用トランジスタと前記アクセス用トランジスタとが形成された、前記複数のＰウエル領域と、
    第１の方向に延在し、第２の方向に複数形成された複数のＮウエル領域であって、１つのＮウエル領域には、第１の方向に沿って前記プルアップ用トランジスタが形成された、前記複数のＮウエル領域と、
    前記複数のＰウエル領域および前記複数のＮウエル領域上を第２の方向に延在する複数の第１の配線層であって、第１の配線層の各々は、前記複数のＮウエル領域内にそれぞれ形成された前記プルアップ用トランジスタの共通のＳ／Ｄ領域にコンタクト領域を介して共通に接続された、前記複数の第１の配線層と、
    前記複数のＮウエル領域上を第１の方向に延在し、前記複数のＮウエル領域のそれぞれに電気的に接続された複数の第２の配線層と、
    選択されたメモリセルにデータを書込む書込み手段とを含み、
    前記書込み手段は、選択されたメモリセルに対応する第１の配線層を選択し、選択した第１の配線層を介してＳ／Ｄ領域に第１の電圧を印加し、かつ前記第２の配線層を介して前記Ｎウエル領域に第２の電圧を印加し、第１の電圧が第２の電圧よりも小さい、半導体装置。
  2. 一対のＰ型のプルアップ用トランジスタおよび一対のＮ型のプルダウン用トランジスタを含むラッチ回路と一対のＮ型のアクセス用トランジスタとを含むメモリセルが複数形成されたメモリセルアレイを含む半導体装置であって、
    第１の方向に延在し、当該第１の方向と直交する第２の方向に複数形成された複数のＰウエル領域であって、１つのＰウエル領域には、第１の方向に沿って前記プルダウン用トランジスタと前記アクセス用トランジスタとが形成された、前記複数のＰウエル領域と、
    第１の方向に延在し、第２の方向に複数形成された複数のＮウエル領域であって、１つのＮウエル領域には、第１の方向に沿って前記プルアップ用トランジスタが形成された、前記複数のＮウエル領域と、
    前記複数のＰウエル領域および前記複数のＮウエル領域上を第２の方向に延在する複数の第１の配線層であって、第１の配線層の各々は、前記複数のＮウエル領域内にそれぞれ形成された前記プルアップ用トランジスタの共通のＳ／Ｄ領域にコンタクト領域を介して共通に接続された、前記複数の第１の配線層と、
    前記複数のＮウエル領域上を第１の方向に延在し、前記複数のＮウエル領域のそれぞれに電気的に接続された複数の第２の配線層と、
    選択されたメモリセルからデータを読み出す読出し手段とを含み、
    前記読出し手段は、選択されたメモリセルに対応する第１の配線層を選択し、選択した第１の配線層を介してＳ／Ｄ領域に第３の電圧を印加し、かつ前記第２の配線層を介して前記Ｎウエル領域に第４の電圧を印加し、第３の電圧が第４の電圧と等しいかそれよりも高い、半導体装置。
  3. 前記複数のＰウエル領域は、一方のプルダウン用トランジスタおよび一方のアクセス用トランジスが形成された第１のＰウエル領域と、他方のプルダウン用トランジスタおよびアクセス用トランジスタが形成された第２のＰウエル領域とを含み、
    前記複数のＮウエル領域の各々は、第１のＰウエル領域と第２のＰウエル領域との間に配置される、請求項１または２に記載の半導体装置。
  4. 前記複数の第１の配線層は、前記複数の第２の配線層と電気的に分離され、前記複数の第１の配線層は、前記複数の第２の配線層よりも上層または下層である、請求項１ないし３いずれか１つに記載の半導体装置。
  5. 半導体装置はさらに、
    前記複数のＰウエル領域および前記複数のＮウエル領域上を第２の方向に延在し、前記アクセス用トランジスタのゲートに電気的に接続されたワード線と、
    前記複数のＰウエル領域上を第１の方向に延在し、前記アクセス用トランジスタのＳ／Ｄ領域に電気的に接続されたビット線とを有する、請求項１ないし４いずれか１つに記載された半導体装置。
  6. 前記書込み手段は、選択した第１の配線層の電圧を前記第２の電圧から前記第１の電圧に下げる、請求項１に記載の半導体装置。
  7. 前記読出し手段は、選択した第１の配線層の電圧を前記第４の電圧から前記第３の電圧に上げる、請求項２に記載の半導体装置。
  8. 半導体装置はさらに、
    行アドレスに基づきワード線を選択しアクセス用トランジスタを導通させるワード線選択手段を含み、
    前記書込み手段は、前記ワード線選択手段によってアクセス用トランジスタが導通する期間内において前記第１の電圧を一定期間印加する、請求項１に記載の半導体装置。
  9. 半導体装置はさらに、
    行アドレスに基づきワード線を選択しアクセス用トランジスタを導通させるワード線選択手段を含み、
    前記読出し手段は、前記ワード線選択手段によってアクセス用トランジスタが導通する期間内において前記第３の電圧を一定期間印加する、請求項２に記載の半導体装置。
  10. 前記書込み手段は、行アドレスに基づき複数の第１の配線層の中から第１の配線層を選択し、かつ列アドレスに基づき複数の第２の配線層の中から第２の配線層を選択し、選択された第１の配線層に前記第１の電圧を印加し、選択された第２の配線層に前記第２の電圧を印加する、請求項１に記載の半導体装置。
  11. 前記読出し手段は、行アドレスに基づき複数の第１の配線層の中から第１の配線層を選択し、かつ列アドレスに基づき複数の第２の配線層の中から第２の配線層を選択し、選択された第１の配線層に前記第３の電圧を印加し、選択された第２の配線層に前記第４の電圧を印加する、請求項２に記載の半導体装置。
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