TW202038231A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202038231A
TW202038231A TW108142103A TW108142103A TW202038231A TW 202038231 A TW202038231 A TW 202038231A TW 108142103 A TW108142103 A TW 108142103A TW 108142103 A TW108142103 A TW 108142103A TW 202038231 A TW202038231 A TW 202038231A
Authority
TW
Taiwan
Prior art keywords
wiring layer
voltage
type well
well region
pull
Prior art date
Application number
TW108142103A
Other languages
English (en)
Other versions
TWI735081B (zh
Inventor
廣津寿一
伊藤大貴
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202038231A publication Critical patent/TW202038231A/zh
Application granted granted Critical
Publication of TWI735081B publication Critical patent/TWI735081B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一種半導體裝置，能夠將不同的電壓施加在上拉用電晶體的源極與基極(Bulk, N型井)。提供一種半導體裝置，改善寫入記憶單元的裕度(Margin)。本發明的SRAM，包含：P型井區域PW_1、PW_2，沿著第1方向延伸，形成有下拉用電晶體以及存取用電晶體；N型井區域NW，沿著第1方向延伸，形成有上拉用電晶體；第1金屬配線M1，在N型井區域NW上沿著第1方向延伸，與N型井區域電氣連接；以及第2金屬配線M3，沿著與第1方向正交的第2方向延伸，與N型井區域NW內形成的一對上拉用電晶體的共同S/D區域電氣連接。

Description

半導體裝置
本發明是關於一種靜態隨機存取記憶體(SRAM, Static Random Access Memory)，特別是關於一種用來改善寫入裕度的記憶單元的布局。
SRAM作為能夠隨機讀寫的高速記憶體，廣泛運用在快取記憶體等。一般來說，SRAM的記憶單元是由一對存取用電晶體(通道閘極電晶體)，以及將一對CMOS反相器交互耦合的鎖存器電路所構成。
SRAM的寫入裕度，是由P型上拉用電晶體以及N型通道閘極電晶體的汲極電流Id比例決定，這也稱為伽瑪比(Gamma Ratio)。為了增加寫入裕度，則要求降低提供給記憶單元的供給電壓Vdd，使得上拉用電晶體的電流Id變小；但另一方面，這有時候也會造成記憶單元的資料損失。為了迴避該情形，專利文獻1揭示了記憶單元的寫入運作時，調整脈衝訊號規定的脈衝寬度，使該期間當中提供給記憶單元的供給電壓動態下降。 [先前技術文獻] [專利文獻]
[專利文獻1]　特表2015-511753號公報
[發明所欲解決的課題]
第1圖表示既有的SRAM記憶單元的電路構成。記憶單元是由6個電晶體所構成，也就是：上拉用PMOS電晶體P1、P2；下拉用NMOS電晶體N1、N2；以及存取用NMOS電晶體N3、N4。供給電壓Vdd施加於形成有PMOS電晶體P1、P2的N型井或N基板的基板端子Psub，以及PMOS電晶體P1、P2的S/D端子。
SRAM在寫入裕度與讀取裕度的關係之間的取捨(Trade Off)費盡功夫；將供給電壓低電壓化的這件事情增進了該問題。為了應付該問題，則要求增加寫入裕度，使得影響不會波及讀取裕度以及單元保持雙方。
為了增加寫入裕度，則要求增加上拉用電晶體與存取用電晶體的Idset的比例，然而這會導致讀取裕度低落。讀取裕度定義為上拉用電晶體與存取用電晶體的Idset的比例。該比例是由電晶體物理上的寬度/長度(W/L)以及臨界值Vt的參數決定。電晶體的臨界值Vt為基板偏壓電壓VSB的函數，假如僅在寫入運作中，能夠獨立於基極(Bulk)電壓，而變更上拉用電晶體的源極電壓，就可以增加寫入裕度而不會影響讀取裕度。
然而，既有的記憶單元布局中，問題出在於上拉用電晶體的源極與基極(N型井)互相連接，因此源極與基極之間無法施加不同的電壓。
本發明是為了解決這樣的既有課題，目的在於提供一種半導體裝置，能夠對上拉用電晶體的源極與基極(Bulk, N型井)施加不同的電壓。另外，本發明的目的在於提供一種半導體裝置，能夠改善寫入裕度，而不會對讀取裕度或資料保持造成影響。 [用以解決課題的手段]
關於本發明的半導體裝置，包含記憶單元陣列，該記憶單元陣列由複數個記憶單元形成，該記憶單元包含鎖存器電路以及一對N型存取用電晶體，該鎖存器電路包含一對P型上拉用電晶體以及一對N型下拉用電晶體，該半導體裝置包含：P型井區域，沿著第1方向延伸，形成有該下拉用電晶體以及該存取用電晶體；N型井區域，沿著該第1方向延伸，形成有該上拉用電晶體；第1配線層，在該P型井區域以及該N型井區域上，沿著與該第1方向正交的第2方向延伸，與該N型井區域內形成的該上拉用電晶體的共同S/D區域電氣連接；以及第2配線層，在該N型井區域上沿著該第1方向延伸，與該N型井區域電氣連接。 [發明效果]
根據本發明，藉由設置第1配線層，與N型井區域內上拉用電晶體的共同S/D區域電氣連接；以及設置第2配線層，與N型井區域電氣連接，能夠對上拉用電晶體的S/D區域以及N型井區域之間施加不同的電壓。另外，藉由對S/D區域以及N型井區域之間施加不同的電壓，能夠在寫入運作時，由基板偏壓效果而控制上拉用電晶體的臨界值，使得汲極電流變小；另外，藉由讓提供給上拉用電晶體源極的電壓變小，使得汲極電流變小，能夠讓寫入裕度增加。另外，在讀取運作時，藉由將不同於寫入運作時的偏壓電壓，施加在S/D區域以及N型井區域，能夠增加寫入裕度，而不會使得影響波及於讀取裕度或資料保持。另外，在讀取運作時，藉由將提供給上拉用電晶體源極的電壓增大，可以改善記憶單元的資料保持特性。
接著，針對本發明的實施形態，參照圖式詳細說明。關於本發明的半導體裝置，可以是SRAM，或是部分地集成有SRAM的半導體積體電路(例如：微電腦、處理器、邏輯IC、或應用特定積體電路等)。 [實施例]
接著，針對本發明的實施例進行說明。第2圖表示關於本發明實施例的SRAM構成。如同圖所示，SRAM 100包含：記憶單元陣列110，由記憶單元行列狀所配置；輸入輸出緩衝120，保持位址或資料；控制器130，控制讀取運作或寫入運作等；字元線選擇・驅動電路140，相應行位址Ax的解碼結果，驅動選擇的字元線；S/D端子線驅動電路150，相應行位址Ax的解碼結果，驅動選擇的上拉用電晶體的S/D端子所連接的S/D端子線；列選擇電路160，相應列位址Ay的解碼結果，選擇位元線BL、
Figure 02_image001
；讀取・寫入電路170，透過選擇的一對位元線讀取記憶單元中保持的資料，並透過一對位元線將資料寫入記憶單元；基板端子線驅動電路180，相應列位址Ay的解碼結果，驅動選擇的記憶單元的基板端子Psub所連接的基板端子線；以及內部電壓產生電路190，產生供給電壓Vdd、高於供給電壓Vdd的高電壓HV、以及低於供給電壓Vdd的低電壓LV。然而，此處所示的構成為示意之例，本發明未必限定於該構成。
當SRAM 100具備複數個外部端子作為外部接口(Interface)時，控制器130響應提供給外部端子的CS(Chip Select, 晶片選擇)訊號、WE(Write Enable, 可寫入)訊號、或OE(Output Enable, 可輸出)訊號等，控制讀取運作、寫入運作；輸入輸出緩衝120由外部端子接收位址或寫入資料，或由外部端子輸出讀取資料。另一方面，當SRAM 100作為如微電腦等半導體積體電路的一部分而內建時，則不需要來自於外部端子的CS訊號、WE訊號、或OE訊號等，而是由輸入輸出緩衝120接收讀取指令或寫入指令；控制器130響應接收的指令，控制讀取運作或寫入運作。
另外，供給電壓Vdd可以是外部提供的電源電壓，也可以是外部提供的電源電壓所產生的內部電源電壓。
第3(A)圖表示本實施例1個記憶單元的構成。記憶單元由6個電晶體所構成，包含：上拉用PMOS電晶體P1、P2；下拉用NMOS電晶體N1、N2；以及存取用NMOS電晶體N3、N4。NMOS電晶體N3、N4一側的S/D(源極/汲極)與節點D1、D2連接，另一側的S/D與位元線BL、
Figure 02_image001
連接，閘極與字元線WL連接。
PMOS電晶體P1、P2一側的S/D，與S/D端子Psd連接；形成有PMOS電晶體P1、P2的N型井或N基板，與基板端子Psub連接。NMOS電晶體N1、N2一側的S/D，與S/D端子Nsd連接；形成有NMOS電晶體N1、N3的P型井或P基板，與基板端子Nsubl連接；形成有NMOS電晶體N2、N4的P型井或P基板，與基板端子Nsubr連接。另外在本實施例中，由於相同的電壓提供給基板端子Nsubr與Nsubl，故將此處的基板端子視為基板端子Nsub。
第3(B)圖表示記憶單元以2行x2列構成時的電路構成。虛線所示的區域MC表示1個記憶單元。行方向記憶單元的存取用電晶體N3、N4的閘極，分別與對應的字元線WLn、WLn-1共同連接；行方向記憶單元的上拉用電晶體P1、P2的S/D端子Psd，分別與對應的S/D端子線Psdn、Psdn-1共同連接。另外，列方向記憶單元的存取用電晶體N3、N4的S/D，分別與位元線BLm-1/
Figure 02_image001
m-1、位元線BLm/
Figure 02_image001
m共同連接；列方向記憶單元的上拉用電晶體P1、P2的基板端子Psub，分別與對應的基板端子線Psubm-1、Psubm連接；下拉用電晶體N1、N2以及存取用電晶體N3、N4的基板端子Nsub，分別與對應的基板端子線Nsubm-1、Nsubm連接。
接著，針對本實施例的記憶單元布局進行說明。第4(A)圖為第3(A)圖所示本實施例的記憶單元布局；第4(B)圖為第1圖所示既有的記憶單元布局。然而這裡要留意：省略了CMOS反相器的閘極交互耦合的連接線、字元線、以及位元線。
如第4(A)、(B)圖所示，矽基板上形成有2個P型井區域PW_1、PW_2，以及在那之間延伸的N型井區域NW。在P型井區域PW_1當中，形成有下拉用電晶體N1與存取用電晶體N3。圖中的斑點區域，表示2個電晶體的N型S/D擴散區域。沿著行方向延伸的GC_N3，為存取用電晶體N3的多晶矽閘極；GC_P1/N1則是下拉用電晶體N1與上拉用電晶體P1共同的多晶矽閘極。同樣地，在P型井區域PW_2當中，形成有下拉用電晶體N2與存取用電晶體N4；沿著行方向延伸的GC_N4，為存取用電晶體N4的多晶矽閘極；GC_P2/N2則是下拉用電晶體N2與上拉用電晶體P2共同的多晶矽閘極。
在N型井區域NW當中，形成有2個上拉用電晶體P1、P2。多晶矽閘極GC_P1/N1以及GC_P2/N2沿著行方向，從P型井區域PW_1、PW_2朝向N型井區域NW延伸。
此處，第4(B)圖所示既有的SRAM記憶單元中，沿著列方向延伸的金屬配線M1，透過接點CT1與上拉用電晶體P1、P2的S/D端子Psd電氣連接，並且透過接點CT2與基板端子Psub電氣連接，對S/D端子Psd以及基板端子Psub施加共同的電壓。另外，金屬配線M1也透過接點CT2與金屬配線M2連接，金屬配線M2將供給電壓Vdd提供給金屬配線M1。
對照之下，在本實施例的SRAM記憶單元中，如第4(A)圖所示，在N型井NW上沿著列方向延伸的金屬配線M1，透過接點CT2與基板端子Psub(也就是N型井NW)電氣連接，但是並沒有與上拉用電晶體P1、P2的S/D端子Psd連接。上拉用電晶體P1、P2的S/D端子Psd(也就是共同的源極區域)，則是透過接點CT3與沿著行方向延伸的金屬配線M3電氣連接。金屬配線M1與金屬配線M3雖然互相交叉，但是兩者電氣分離。舉例來說：金屬配線M3位於金屬配線M1的下層，與字元線同時形成；而金屬配線M1則與位元線同時形成。
金屬配線M1對應第3(B)圖所示的基板端子線Psubm-1、Psubm，金屬配線M3對應S/D端子線Psdn-1、Psdn。基板端子線Psub0～Psubm和位元線BL0/
Figure 02_image001
0～BLm/
Figure 02_image001
m同樣在記憶單元陣列上沿著列方向延伸，和位元線同樣基於列位址Ay由列選擇電路160所選擇。基板端子線驅動電路180在寫入運作時，以低電壓LV驅動選擇的基板端子線，並以供給電壓Vdd驅動未選擇的基板端子線。另外，基板端子線驅動電路180在讀取運作時，無論是選擇的基板端子線還是未選擇的基板端子線，一律以供給電壓Vdd驅動所有的基板端子線Psub0～Psubm。
S/D端子線Psd0～Psdn和字元線WL0～WLn同樣在記憶單元陣列上沿著行方向延伸，和字元線同樣基於行位址Ax由行選擇・驅動電路140所選擇。S/D端子線驅動電路150在讀取運作時，以高電壓HV驅動選擇的S/D端子線，並以供給電壓Vdd驅動未選擇的S/D端子線。另外，S/D端子線驅動電路150在寫入運作時，無論是選擇的S/D端子線還是未選擇的S/D端子線，一律以供給電壓Vdd驅動所有的S/D端子線Psd0～Psdn。
第5圖表示2行x2列記憶單元的布局。基板上沿著行方向形成有P型井區域PW_1、PW_2、PW_3，以及在那之間的N型井區域NW_1、NW_2。中央的P型井區域PW_2，是由行方向2個記憶單元的下拉用電晶體以及存取用電晶體所共享。與上拉用電晶體S/D端子連接的2個金屬配線M3，對應S/D端子線Psdn-1、Psdn。S/D端子線Psdn-1、Psdn透過接點CT3，與上拉用電晶體共同的源極區域電氣連接。
N型井區域NW_1、NW_2跨越記憶單元區域，延伸到分接頭(Tap)區域。在N型井區域NW_1上延伸的金屬配線M1對應基板端子線Psubm-1；在N型井區域NW_2上延伸的金屬配線M1對應基板端子線Psubm。基板端子線Psubm-1、Psubm在分接頭區域透過接點CT2，與N型井區域NW_1、NW_2電氣連接。另外，此處雖然示意2行x2列記憶單元之例，但還可以沿著列方向形成更多數量的記憶單元；另外，藉由沿著行方向增加P型井區域以及N型井區域，還可以沿著行方向形成更多數量的記憶單元。
接著，針對本實施例SRAM的寫入運作，參照第6圖的時序圖進行說明。這裡設定為對第n-1行、第m-1列的記憶單元執行寫入，接著再對第n行、第m列的記憶單元執行寫入。
行選擇・驅動電路140在時間t1～t2的期間選擇字元線WLn-1，將字元線WLn-1以供給電壓Vdd驅動。因此，存取用電晶體N3、N4導通。接著，S/D端子線驅動電路150在時間t3～t4的期間選擇S/D端子線Psdn-1，將S/D端子線Psdn-1以低電壓驅動。藉由將上拉用電晶體P1、P2的源極電壓以低電壓驅動，能夠在源極電壓為供給電壓Vdd時讓汲極電流減少；並且藉由對N型井施加供給電壓Vdd，使上拉電晶體的臨界值受到基板偏壓效果而上升，使上拉電晶體難以導通。兩者作用的結果，上拉用電晶體的汲極電流更加降低。
讀取・寫入電路170至少在時間t1～t2的期間，將寫入資料設定到選擇的位元線BLm-1/
Figure 02_image001
m-1；寫入資料透過存取用電晶體轉送到記憶單元的節點D1、D2。此時，由於上拉用電晶體的汲極電流減少，因此上拉用電晶體的汲極電流與存取用電晶體的汲極電流之比例變大，故寫入裕度增加。因此，能夠將寫入資料正確寫入節點D1、D2。
第n行、第m列的記憶單元寫入同樣如上述執行。換言之，在時間t5～t6，字元線WLn由供給電壓Vdd驅動，在時間t7～t8，S/D端子線Psdn由低電壓LV驅動。另外，位元線BLm/
Figure 02_image001
m當中設定的寫入資料將正確寫入節點D1、D2。
接著，針對本實施例SRAM的讀取運作，參照第7圖的時序圖進行說明。這裡設定為對第n-1行、第m-1列的記憶單元執行讀取，接著再對第n行、第m列的記憶單元執行讀取。
行選擇・驅動電路140在時間t1～t2的期間選擇字元線WLn-1，將字元線WLn-1以供給電壓Vdd驅動。因此，存取用電晶體N3、N4導通。接著，S/D端子線驅動電路150在時間t3～t4的期間選擇S/D端子線Psdn-1，將S/D端子線Psdn-1以高電壓驅動。藉由將上拉用電晶體P1、P2的源極電壓以高電壓驅動，能夠在供給電壓Vdd時讓汲極電流增加。如此一來，使得寫入裕度增加帶來的影響，不會波及到讀取運作時的資料保持。
讀取・寫入電路170將選擇的位元線BLm-1/
Figure 02_image001
m-1預先充電到相同電位，隨後，在時間t1～t2的期間，存取用電晶體N3、N4導通，藉使選擇的位元線BLm-1/
Figure 02_image001
m-1表示記憶單元的節點D1、D2所對應的電位，並透過感測放大器將其檢測出。
第n行、第m列的記憶單元讀取同樣如上述執行。換言之，在時間t5～t6，字元線WLn由供給電壓Vdd驅動，在時間t7～t8，S/D端子線Psdn由高電壓HV驅動，記憶單元的資料會透過位元線BLm/
Figure 02_image001
m讀取。
如此藉由使用本實施例的記憶單元的布局，使上拉用電晶體的臨界值Vt在寫入運作中變低，能夠不影響讀取裕度或記憶單元的資料保持特性，而使寫入裕度增加。
另外，上述實施例中，設計為產生基板端子線Psubm(N型井)與S/D端子線Psdn之間的電位差之組合，例如，寫入運作時，使用供給電壓Vdd以及低電壓LV，但並不以此為限，也可以將高電壓HV與供給電壓Vdd組合，也可以將高電壓HV與低電壓LV組合。同樣地，讀取運作時，雖然是將高電壓HV與供給電壓Vdd組合，但也可以將供給電壓Vdd與低電壓LV組合，也可以將高電壓HV與低電壓LV組合。
詳述了關於本發明較佳的實施形態，但本發明並非限定於特定的實施形態，在申請專利範圍所記載的發明要旨的範圍內，可進行各種的變形/變更。
100:SRAM 110:記憶單元陣列 120:輸入輸出緩衝 130:控制器 140:字元線選擇・驅動電路 150:S/D端子線驅動電路 160:列選擇電路 170:讀取・寫入電路 180:基板端子線驅動電路 190:內部電壓產生電路 Ax:行位址 Ay:列位址 BL、BLm-1、BLm:位元線
Figure 02_image001
m-1、
Figure 02_image001
m:位元線 CT1、CT2、CT3:接點 GC_P1/N1、GC_P2/N2:多晶矽閘極 GC_N3、GC_N4:多晶矽閘極 GND:電壓 HV:高電壓 LV:低電壓 M1、M2、M3:金屬配線 MC:記憶單元 Nsd:S/D端子 Nsdm-1、Nsdm:S/D端子線 Nsubl、Nsubr:基板端子 NW_1、NW_2、NW:N型井區域 PW_1、PW_2、PW_3:P型井區域 Psd:S/D端子 Psdn-1、Psdn:S/D端子線 Psub:基板端子 Psubm-1、Psubm:基板端子線 S:訊號 Vdd:供給電壓 WL、WLn-1、WLn:字元線
第1圖表示既有的SRAM記憶單元構成的電路圖。 第2圖表示關於本發明實施例的SRAM構成。 第3(A)～3(B)圖表示關於本發明實施例的SRAM記憶單元構成的電路圖。 第4(A)圖表示關於本發明的SRAM記憶單元的布局；第4(B)圖表示既有的記憶單元的布局。 第5圖表示關於本發明實施例由複數個記憶單元所形成的布局。 第6圖表示關於本發明實施例的SRAM寫入運作時的時序圖。 第7圖表示關於本發明實施例的SRAM讀取運作時的時序圖。
CT2、CT3:接點
GC_P1/N1、GC_P2/N2:多晶矽閘極
GC_N3、GC_N4:多晶矽閘極
M1、M3:金屬配線
NW:N型井區域
PW_1、PW_2:P型井區域

Claims (10)

  1. 一種半導體裝置，包含記憶單元陣列，該記憶單元陣列由複數個記憶單元形成，該記憶單元包含鎖存器電路以及一對N型存取用電晶體，該鎖存器電路包含一對P型上拉用電晶體以及一對N型下拉用電晶體，該半導體裝置包含： P型井區域，沿著第1方向延伸，形成有該下拉用電晶體以及該存取用電晶體； N型井區域，沿著該第1方向延伸，形成有該上拉用電晶體； 第1配線層，在該P型井區域以及該N型井區域上，沿著與該第1方向正交的第2方向延伸，與該N型井區域內形成的該上拉用電晶體的共同S/D區域電氣連接；以及 第2配線層，在該N型井區域上沿著該第1方向延伸，與該N型井區域電氣連接。
  2. 如申請專利範圍第1項所述之半導體裝置， 其中，該P型井區域包含：第1 P型井區域，形成有一側的該下拉用電晶體以及一側的該存取用電晶體；以及第2 P型井區域，形成有另一側的該下拉用電晶體以及該存取用電晶體； 其中，該N型井區域配置於該第1 P型井區域與該第2 P型井區域之間。
  3. 如申請專利範圍第1項或第2項所述之半導體裝置， 其中，該第1配線層與該第2配線層電氣分離；其中，該第1配線層位於該第2配線層的上層或下層。
  4. 如申請專利範圍第1項所述之半導體裝置，更包含： 字元線，在該P型井區域以及該N型井區域上，沿著該第2方向延伸，與該存取用電晶體的閘極電氣連接；以及 位元線，在該P型井區域上沿著該第1方向延伸，與該存取用電晶體的該S/D區域電氣連接。
  5. 如申請專利範圍第1項所述之半導體裝置，更包含： 寫入裝置，將資料寫入選擇的記憶單元； 其中，該寫入裝置透過該第1配線層，對該S/D區域施加第1電壓；並且透過該第2配線層，對該N型井區域施加第2電壓；該第1電壓比該第2電壓還小。
  6. 如申請專利範圍第1項所述之半導體裝置，更包含： 讀取裝置，從選擇的記憶單元讀取資料； 其中，該讀取裝置透過該第1配線層，對該S/D區域施加第3電壓；並且透過該第2配線層，對該N型井區域施加第4電壓；該第3電壓與該第4電壓相等，或是比該第4電壓還高。
  7. 如申請專利範圍第5項所述之半導體裝置，更包含： 字元線選擇裝置，基於行位址選擇字元線，並讓該存取用電晶體導通； 其中，該寫入裝置透過該字元線選擇裝置，在該存取用電晶體導通的期間內，於一定期間施加該第1電壓。
  8. 如申請專利範圍第6項所述之半導體裝置， 其中，該讀取裝置透過該字元線選擇裝置，在該存取用電晶體導通的期間內，於一定期間施加該第3電壓。
  9. 如申請專利範圍第5項或第7項所述之半導體裝置， 其中，該寫入裝置基於行位址，從複數個第1配線層當中選擇第1配線層；並且基於列位址，從複數個第2配線層當中選擇第2配線層；對選擇的第1配線層施加該第1電壓；對選擇的第2配線層施加該第2電壓。
  10. 如申請專利範圍第6項或第8項所述之半導體裝置， 其中，該讀取裝置基於行位址，從複數個第1配線層當中選擇第1配線層；並且基於列位址，從複數個第2配線層當中選擇第2配線層；對選擇的第1配線層施加該第3電壓；對選擇的第2配線層施加該第4電壓。
TW108142103A 2019-04-04 2019-11-20 半導體裝置 TWI735081B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-071739 2019-04-04
JP2019071739A JP6901515B2 (ja) 2019-04-04 2019-04-04 半導体装置

Publications (2)

Publication Number Publication Date
TW202038231A true TW202038231A (zh) 2020-10-16
TWI735081B TWI735081B (zh) 2021-08-01

Family

ID=72661924

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108142103A TWI735081B (zh) 2019-04-04 2019-11-20 半導體裝置

Country Status (5)

Country Link
US (1) US11430796B2 (zh)
JP (1) JP6901515B2 (zh)
KR (1) KR102233532B1 (zh)
CN (1) CN111798899B (zh)
TW (1) TWI735081B (zh)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5351208A (en) * 1992-04-27 1994-09-27 Integrated Information Technology, Inc. Content addressable memory
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2001338993A (ja) * 2000-03-24 2001-12-07 Toshiba Corp 半導体装置
JP2003218238A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 半導体記憶装置
JP4290457B2 (ja) * 2003-03-31 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
JP4822791B2 (ja) * 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7535788B2 (en) 2006-12-08 2009-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dynamic power control for expanding SRAM write margin
JP5263495B2 (ja) * 2008-01-25 2013-08-14 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
JP5932133B2 (ja) 2012-03-30 2016-06-08 インテル コーポレイション 書込マージンを改善されたメモリセル
US9171608B2 (en) * 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US9208854B2 (en) * 2013-12-06 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional dual-port bit cell and method of assembling same
US9305633B2 (en) * 2014-04-17 2016-04-05 Stmicroelectronics International N.V. SRAM cell and cell layout method
WO2017046850A1 (ja) * 2015-09-14 2017-03-23 株式会社 東芝 半導体メモリデバイス
US9515077B1 (en) * 2015-12-18 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory cell
US11094685B2 (en) * 2016-11-29 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device

Also Published As

Publication number Publication date
KR20200118364A (ko) 2020-10-15
TWI735081B (zh) 2021-08-01
CN111798899B (zh) 2022-06-17
JP2020170798A (ja) 2020-10-15
US20200321343A1 (en) 2020-10-08
US11430796B2 (en) 2022-08-30
CN111798899A (zh) 2020-10-20
KR102233532B1 (ko) 2021-03-30
JP6901515B2 (ja) 2021-07-14

Similar Documents

Publication Publication Date Title
TWI397070B (zh) 半導體積體電路裝置
KR101446345B1 (ko) 반도체 기억장치 및 그 센스 증폭기 회로
KR100452322B1 (ko) 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
TW201610997A (zh) 半導體記憶裝置
US10255970B2 (en) Semiconductor device
JP5025073B2 (ja) デュアルポート半導体メモリ装置
US8050071B2 (en) Memory core and semiconductor memory device having the same
US7123504B2 (en) Semiconductor integrated circuit device having static random access memory mounted thereon
US6977834B2 (en) Semiconductor integrated circuit device
JP4330183B2 (ja) 半導体記憶装置
JP6687719B2 (ja) 半導体記憶装置
US7221611B2 (en) Semiconductor memory device for low power consumption
JP4245147B2 (ja) 階層ワード線方式の半導体記憶装置と、それに使用されるサブワードドライバ回路
CN112397110B (zh) 用共享共源极驱动器减小裸片大小并改善存储器单元恢复
TWI735081B (zh) 半導體裝置
US10706917B2 (en) Semiconductor memory device
JP6802313B2 (ja) デュアルポートｓｒａｍ
US8422326B2 (en) Semiconductor device having sense amplifier
US10490262B2 (en) Semiconductor device
US6847579B2 (en) Semiconductor memory device
KR19980026104A (ko) 전원 제어 회로