CN111798899A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，本发明的SRAM，包含：P型井区域PW_1、PW_2，沿着第1方向延伸，形成有下拉用晶体管以及存取用晶体管；N型井区域NW，沿着第1方向延伸，形成有上拉用晶体管；第1金属配线M1，在N型井区域NW上沿着第1方向延伸，与N型井区域电气连接；以及第2金属配线M3，沿着与第1方向正交的第2方向延伸，与N型井区域NW内形成的一对上拉用晶体管的共同S/D区域电气连接。本发明所提供的半导体装置，能够将不同的电压施加在上拉用晶体管的源极与基极，并且改善写入存储单元的裕度。

Description

半导体装置
技术领域
本发明是关于一种静态随机存取存储器(SRAM,Static Random Access Memory)，特别是关于一种用来改善写入裕度(Margin)的存储单元的布局。
背景技术
SRAM作为能够随机读写的高速存储器，广泛运用在快取存储器等。一般来说，SRAM的存储单元是由一对存取用晶体管(通道栅极晶体管)，以及将一对CMOS反相器交互耦合的锁存器电路所构成。
SRAM的写入裕度，是由P型上拉用晶体管以及N型通道栅极晶体管的漏极电流Id比例决定，这也称为伽玛比(Gamma Ratio)。为了增加写入裕度，则要求降低提供给存储单元的供给电压Vdd，使得上拉用晶体管的电流Id变小；但另一方面，这有时候也会造成存储单元的数据损失。为了回避该情形，专利文献1揭示了存储单元的写入运作时，调整脉冲信号规定的脉冲宽度，使该期间当中提供给存储单元的供给电压动态下降。
先前技术文献
专利文献
特表2015-511753号公报
发明内容
图1表示既有的SRAM存储单元的电路构成。存储单元是由6个晶体管所构成，也就是：上拉用PMOS晶体管P1、P2；下拉用NMOS晶体管N1、N2；以及存取用NMOS晶体管N3、N4。供给电压Vdd施加于形成有PMOS晶体管P1、P2的N型井或N基板的基板端子Psub，以及PMOS晶体管P1、P2的S/D端子。
SRAM在写入裕度与读取裕度的关系之间的取舍(Trade Off)费尽功夫；将供给电压低电压化的这件事情增进了该问题。为了应付该问题，则要求增加写入裕度，使得影响不会波及读取裕度以及单元保持双方。
为了增加写入裕度，则要求增加上拉用晶体管与存取用晶体管的Idset的比例，然而这会导致读取裕度低落。读取裕度定义为上拉用晶体管与存取用晶体管的Idset的比例。该比例是由晶体管物理上的宽度/长度(W/L)以及临界值Vt的参数决定。晶体管的临界值Vt为基板偏压电压VSB的函数，假如仅在写入运作中，能够独立于基极(Bulk)电压，而变更上拉用晶体管的源极电压，就可以增加写入裕度而不会影响读取裕度。
然而，既有的存储单元布局中，问题出在于上拉用晶体管的源极与基极(N型井)互相连接，因此源极与基极之间无法施加不同的电压。
本发明是为了解决这样的既有课题，目的在于提供一种半导体装置，能够对上拉用晶体管的源极与基极(Bulk,N型井)施加不同的电压。另外，本发明的目的在于提供一种半导体装置，能够改善写入裕度，而不会对读取裕度或数据保持造成影响。
用以解决课题的手段
关于本发明的半导体装置，包含存储单元阵列，该存储单元阵列由多个存储单元形成，该存储单元包含锁存器电路以及一对N型存取用晶体管，该锁存器电路包含一对P型上拉用晶体管以及一对N型下拉用晶体管，该半导体装置包含：P型井区域，沿着第1方向延伸，形成有该下拉用晶体管以及该存取用晶体管；N型井区域，沿着该第1方向延伸，形成有该上拉用晶体管；第1配线层，在该P型井区域以及该N型井区域上，沿着与该第1方向正交的第2方向延伸，与该N型井区域内形成的该上拉用晶体管的共同S/D区域电气连接；以及第2配线层，在该N型井区域上沿着该第1方向延伸，与该N型井区域电气连接。
发明效果
根据本发明，通过设置第1配线层，与N型井区域内上拉用晶体管的共同S/D区域电气连接；以及设置第2配线层，与N型井区域电气连接，能够对上拉用晶体管的S/D区域以及N型井区域之间施加不同的电压。另外，通过对S/D区域以及N型井区域之间施加不同的电压，能够在写入运作时，由基板偏压效果而控制上拉用晶体管的临界值，使得漏极电流变小；另外，通过让提供给上拉用晶体管源极的电压变小，使得漏极电流变小，能够让写入裕度增加。另外，在读取运作时，通过将不同于写入运作时的偏压电压，施加在S/D区域以及N型井区域，能够增加写入裕度，而不会使得影响波及于读取裕度或数据保持。另外，在读取运作时，通过将提供给上拉用晶体管源极的电压增大，可以改善存储单元的数据保持特性。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1表示既有的SRAM存储单元构成的电路图；
图2表示关于本发明实施例的SRAM构成；
图3A以及图3B表示关于本发明实施例的SRAM存储单元构成的电路图；
图4A表示关于本发明的SRAM存储单元的布局；
图4B表示既有的存储单元的布局；
图5表示关于本发明实施例由多个存储单元所形成的布局；
图6表示关于本发明实施例的SRAM写入运作时的时序图；
图7表示关于本发明实施例的SRAM读取运作时的时序图。
符号说明
100～SRAM
110～存储单元阵列
120～输入输出缓冲
130～控制器
140～字线选择·驱动电路
150～S/D端子线驱动电路
160～列选择电路
170～读取·写入电路
180～基板端子线驱动电路
190～内部电压产生电路
Ax～行地址
Ay～列地址
BL、BLm-1、BLm～位线
Figure BDA0002423290070000031
～位线
CT1、CT2、CT3～接点
GC_P1/N1、GC_P2/N2～多晶硅栅极
GC_N3、GC_N4～多晶硅栅极
GND～电压
HV～高电压
LV～低电压
M1、M2、M3～金属配线
MC～存储单元
Nsd～S/D端子
Nsdm-1、Nsdm～S/D端子线
Nsubl、Nsubr～基板端子
NW_1、NW_2、NW～N型井区域
PW_1、PW_2、PW_3～P型井区域
Psd～S/D端子
Psdn-1、Psdn～S/D端子线
Psub～基板端子
Psubm-1、Psubm～基板端子线
S～信号
Vdd～供给电压
WL、WLn-1、WLn～字线
具体实施方式
接着，针对本发明的实施例进行说明。图2表示关于本发明实施例的SRAM构成。如同图所示，SRAM 100包含：存储单元阵列110，由存储单元行列状所配置；输入输出缓冲120，保持地址或数据；控制器130，控制读取运作或写入运作等；字线选择·驱动电路140，相应行地址Ax的解码结果，驱动选择的字线；S/D端子线驱动电路150，相应行地址Ax的解码结果，驱动选择的上拉用晶体管的S/D端子所连接的S/D端子线；列选择电路160，相应列地址Ay的解码结果，选择位线BL、
Figure BDA0002423290070000041
读取·写入电路170，通过选择的一对位线读取存储单元中保持的数据，并通过一对位线将数据写入存储单元；基板端子线驱动电路180，相应列地址Ay的解码结果，驱动选择的存储单元的基板端子Psub所连接的基板端子线；以及内部电压产生电路190，产生供给电压Vdd、高于供给电压Vdd的高电压HV、以及低于供给电压Vdd的低电压LV。然而，此处所示的构成为示意之例，本发明未必限定于该构成。
当SRAM 100具备多个外部端子作为外部接口(Interface)时，控制器130响应提供给外部端子的CS(Chip Select,晶片选择)信号、WE(Write Enable,可写入)信号、或OE(Output Enable,可输出)信号等，控制读取运作、写入运作；输入输出缓冲120由外部端子接收地址或写入数据，或由外部端子输出读取数据。另一方面，当SRAM 100作为如微计算机等半导体集成电路的一部分而内建时，则不需要来自于外部端子的CS信号、WE信号、或OE信号等，而是由输入输出缓冲120接收读取指令或写入指令；控制器130响应接收的指令，控制读取运作或写入运作。
另外，供给电压Vdd可以是外部提供的电源电压，也可以是外部提供的电源电压所产生的内部电源电压。
图3A表示本实施例1个存储单元的构成。存储单元由6个晶体管所构成，包含：上拉用PMOS晶体管P1、P2；下拉用NMOS晶体管N1、N2；以及存取用NMOS晶体管N3、N4。NMOS晶体管N3、N4一侧的S/D(源极/漏极)与节点D1、D2连接，另一侧的S/D与位线BL、
Figure BDA0002423290070000051
连接，栅极与字线WL连接。
PMOS晶体管P1、P2一侧的S/D，与S/D端子Psd连接；形成有PMOS晶体管P1、P2的N型井或N基板，与基板端子Psub连接。NMOS晶体管N1、N2一侧的S/D，与S/D端子Nsd连接；形成有NMOS晶体管N1、N3的P型井或P基板，与基板端子Nsubl连接；形成有NMOS晶体管N2、N4的P型井或P基板，与基板端子Nsubr连接。另外在本实施例中，由于相同的电压提供给基板端子Nsubr与Nsubl，故将此处的基板端子视为基板端子Nsub。
图3B表示存储单元以2行x2列构成时的电路构成。虚线所示的区域MC表示1个存储单元。行方向存储单元的存取用晶体管N3、N4的栅极，分别与对应的字线WLn、WLn-1共同连接；行方向存储单元的上拉用晶体管P1、P2的S/D端子Psd，分别与对应的S/D端子线Psdn、Psdn-1共同连接。另外，列方向存储单元的存取用晶体管N3、N4的S/D，分别与位线
Figure BDA0002423290070000052
位线
Figure BDA0002423290070000053
共同连接；列方向存储单元的上拉用晶体管P1、P2的基板端子Psub，分别与对应的基板端子线Psubm-1、Psubm连接；下拉用晶体管N1、N2以及存取用晶体管N3、N4的基板端子Nsub，分别与对应的基板端子线Nsubm-1、Nsubm连接。
接着，针对本实施例的存储单元布局进行说明。图4A为图3A所示本实施例的存储单元布局；图4B为图1所示既有的存储单元布局。然而这里要留意：省略了CMOS反相器的栅极交互耦合的连接线、字线、以及位线。
如图4A以及图4B所示，硅基板上形成有2个P型井区域PW_1、PW_2，以及在那之间延伸的N型井区域NW。在P型井区域PW_1当中，形成有下拉用晶体管N1与存取用晶体管N3。图中的斑点区域，表示2个晶体管的N型S/D扩散区域。沿着行方向延伸的GC_N3，为存取用晶体管N3的多晶硅栅极；GC_P1/N1则是下拉用晶体管N1与上拉用晶体管P1共同的多晶硅栅极。同样地，在P型井区域PW_2当中，形成有下拉用晶体管N2与存取用晶体管N4；沿着行方向延伸的GC_N4，为存取用晶体管N4的多晶硅栅极；GC_P2/N2则是下拉用晶体管N2与上拉用晶体管P2共同的多晶硅栅极。
在N型井区域NW当中，形成有2个上拉用晶体管P1、P2。多晶硅栅极GC_P1/N1以及GC_P2/N2沿着行方向，从P型井区域PW_1、PW_2朝向N型井区域NW延伸。
此处，图4B所示既有的SRAM存储单元中，沿着列方向延伸的金属配线M1，通过接点CT1与上拉用晶体管P1、P2的S/D端子Psd电气连接，并且通过接点CT2与基板端子Psub电气连接，对S/D端子Psd以及基板端子Psub施加共同的电压。另外，金属配线M1也通过接点CT2与金属配线M2连接，金属配线M2将供给电压Vdd提供给金属配线M1。
对照之下，在本实施例的SRAM存储单元中，如图4A所示，在N型井NW上沿着列方向延伸的金属配线M1，通过接点CT2与基板端子Psub(也就是N型井NW)电气连接，但是并没有与上拉用晶体管P1、P2的S/D端子Psd连接。上拉用晶体管P1、P2的S/D端子Psd(也就是共同的源极区域)，则是通过接点CT3与沿着行方向延伸的金属配线M3电气连接。金属配线M1与金属配线M3虽然互相交叉，但是两者电气分离。举例来说：金属配线M3位于金属配线M1的下层，与字线同时形成；而金属配线M1则与位线同时形成。
金属配线M1对应图3B所示的基板端子线Psubm-1、Psubm，金属配线M3对应S/D端子线Psdn-1、Psdn。基板端子线Psub0～Psubm和位线
Figure BDA0002423290070000061
同样在存储单元阵列上沿着列方向延伸，和位线同样基于列地址Ay由列选择电路160所选择。基板端子线驱动电路180在写入运作时，以低电压LV驱动选择的基板端子线，并以供给电压Vdd驱动未选择的基板端子线。另外，基板端子线驱动电路180在读取运作时，无论是选择的基板端子线还是未选择的基板端子线，一律以供给电压Vdd驱动所有的基板端子线Psub0～Psubm。
S/D端子线Psd0～Psdn和字线WL0～WLn同样在存储单元阵列上沿着行方向延伸，和字线同样基于行地址Ax由行选择·驱动电路140所选择。S/D端子线驱动电路150在读取运作时，以高电压HV驱动选择的S/D端子线，并以供给电压Vdd驱动未选择的S/D端子线。另外，S/D端子线驱动电路150在写入运作时，无论是选择的S/D端子线还是未选择的S/D端子线，一律以供给电压Vdd驱动所有的S/D端子线Psd0～Psdn。
图5表示2行x2列存储单元的布局。基板上沿着行方向形成有P型井区域PW_1、PW_2、PW_3，以及在那之间的N型井区域NW_1、NW_2。中央的P型井区域PW_2，是由行方向2个存储单元的下拉用晶体管以及存取用晶体管所共享。与上拉用晶体管S/D端子连接的2个金属配线M3，对应S/D端子线Psdn-1、Psdn。S/D端子线Psdn-1、Psdn通过接点CT3，与上拉用晶体管共同的源极区域电气连接。
N型井区域NW_1、NW_2跨越存储单元区域，延伸到分接头(Tap)区域。在N型井区域NW_1上延伸的金属配线M1对应基板端子线Psubm-1；在N型井区域NW_2上延伸的金属配线M1对应基板端子线Psubm。基板端子线Psubm-1、Psubm在分接头区域通过接点CT2，与N型井区域NW_1、NW_2电气连接。另外，此处虽然示意2行x2列存储单元之例，但还可以沿着列方向形成更多数量的存储单元；另外，通过沿着行方向增加P型井区域以及N型井区域，还可以沿着行方向形成更多数量的存储单元。
接着，针对本实施例SRAM的写入运作，参照图6的时序图进行说明。这里设定为对第n-1行、第m-1列的存储单元执行写入，接着再对第n行、第m列的存储单元执行写入。
行选择·驱动电路140在时间t1～t2的期间选择字线WLn-1，将字线WLn-1以供给电压Vdd驱动。因此，存取用晶体管N3、N4导通。接着，S/D端子线驱动电路150在时间t3～t4的期间选择S/D端子线Psdn-1，将S/D端子线Psdn-1以低电压驱动。通过将上拉用晶体管P1、P2的源极电压以低电压驱动，能够在源极电压为供给电压Vdd时让漏极电流减少；并且通过对N型井施加供给电压Vdd，使上拉晶体管的临界值受到基板偏压效果而上升，使上拉晶体管难以导通。两者作用的结果，上拉用晶体管的漏极电流更加降低。
读取·写入电路170至少在时间t1～t2的期间，将写入数据设定到选择的位线
Figure BDA0002423290070000081
写入数据通过存取用晶体管转送到存储单元的节点D1、D2。此时，由于上拉用晶体管的漏极电流减少，因此上拉用晶体管的漏极电流与存取用晶体管的漏极电流之比例变大，故写入裕度增加。因此，能够将写入数据正确写入节点D1、D2。
第n行、第m列的存储单元写入同样如上述执行。换言之，在时间t5～t6，字线WLn由供给电压Vdd驱动，在时间t7～t8，S/D端子线Psdn由低电压LV驱动。另外，位线
Figure BDA0002423290070000085
当中设定的写入数据将正确写入节点D1、D2。
接着，针对本实施例SRAM的读取运作，参照图7的时序图进行说明。这里设定为对第n-1行、第m-1列的存储单元执行读取，接着再对第n行、第m列的存储单元执行读取。
行选择·驱动电路140在时间t1～t2的期间选择字线WLn-1，将字线WLn-1以供给电压Vdd驱动。因此，存取用晶体管N3、N4导通。接着，S/D端子线驱动电路150在时间t3～t4的期间选择S/D端子线Psdn-1，将S/D端子线Psdn-1以高电压驱动。通过将上拉用晶体管P1、P2的源极电压以高电压驱动，能够在供给电压Vdd时让漏极电流增加。如此一来，使得写入裕度增加带来的影响，不会波及到读取运作时的数据保持。
读取·写入电路170将选择的位线
Figure BDA0002423290070000082
预先充电到相同电位，随后，在时间t1～t2的期间，存取用晶体管N3、N4导通，藉使选择的位线
Figure BDA0002423290070000083
表示存储单元的节点D1、D2所对应的电位，并通过感测放大器将其检测出。
第n行、第m列的存储单元读取同样如上述执行。换言之，在时间t5～t6，字线WLn由供给电压Vdd驱动，在时间t7～t8，S/D端子线Psdn由高电压HV驱动，存储单元的数据会通过位线
Figure BDA0002423290070000084
读取。
如此通过使用本实施例的存储单元的布局，使上拉用晶体管的临界值Vt在写入运作中变低，能够不影响读取裕度或存储单元的数据保持特性，而使写入裕度增加。
另外，上述实施例中，设计为产生基板端子线Psubm(N型井)与S/D端子线Psdn之间的电位差之组合，例如，写入运作时，使用供给电压Vdd以及低电压LV，但并不以此为限，也可以将高电压HV与供给电压Vdd组合，也可以将高电压HV与低电压LV组合。同样地，读取运作时，虽然是将高电压HV与供给电压Vdd组合，但也可以将供给电压Vdd与低电压LV组合，也可以将高电压HV与低电压LV组合。
详述了关于本发明较佳的实施形态，但本发明并非限定于特定的实施形态，在申请专利范围所记载的发明要旨的范围内，可进行各种的变形/变更。

Claims (10)

1.一种半导体装置，其特征在于，包含存储单元阵列，所述存储单元阵列由多个存储单元形成，所述存储单元包含锁存器电路以及一对N型存取用晶体管，所述锁存器电路包含一对P型上拉用晶体管以及一对N型下拉用晶体管，所述半导体装置包含：
P型井区域，沿着第1方向延伸，形成有所述下拉用晶体管以及所述存取用晶体管；
N型井区域，沿着所述第1方向延伸，形成有所述上拉用晶体管；
第1配线层，在所述P型井区域以及所述N型井区域上，沿着与所述第1方向正交的第2方向延伸，与所述N型井区域内形成的所述上拉用晶体管的共同S/D区域电气连接；以及
第2配线层，在所述N型井区域上沿着所述第1方向延伸，与所述N型井区域电气连接。
2.如权利要求1所述的半导体装置，其特征在于，所述P型井区域包含：第1P型井区域，形成有一侧的所述下拉用晶体管以及一侧的所述存取用晶体管；以及第2P型井区域，形成有另一侧的所述下拉用晶体管以及所述存取用晶体管；
其中，所述N型井区域配置于所述第1P型井区域与所述第2P型井区域之间。
3.如权利要求1或2任一项所述的半导体装置，其特征在于，所述第1配线层与所述第2配线层电气分离；其中，所述第1配线层位于所述第2配线层的上层或下层。
4.如权利要求1所述的半导体装置，其特征在于，还包含：
字线，在所述P型井区域以及所述N型井区域上，沿着所述第2方向延伸，与所述存取用晶体管的栅极电气连接；以及
位线，在所述P型井区域上沿着所述第1方向延伸，与所述存取用晶体管的所述S/D区域电气连接。
5.如权利要求1所述的半导体装置，其特征在于，还包含：
写入装置，将数据写入选择的存储单元；
其中，所述写入装置通过所述第1配线层，对所述S/D区域施加第1电压；并且通过所述第2配线层，对所述N型井区域施加第2电压；所述第1电压比所述第2电压还小。
6.如权利要求4所述的半导体装置，其特征在于，还包含：
读取装置，从选择的存储单元读取数据；
其中，所述读取装置通过所述第1配线层，对所述S/D区域施加第3电压；并且通过所述第2配线层，对所述N型井区域施加第4电压；所述第3电压与所述第4电压相等，或是比所述第4电压还高。
7.如权利要求5所述的半导体装置，其特征在于，还包含：
字线选择装置，基于行地址选择字线，并让所述存取用晶体管导通；
所述写入装置通过所述字线选择装置，在所述存取用晶体管导通的期间内，于一定期间施加所述第1电压。
8.如权利要求6所述的半导体装置，其特征在于，还包含：
字线选择装置，基于行地址选择字线，并让所述存取用晶体管导通；
所述读取装置通过所述字线选择装置，在所述存取用晶体管导通的期间内，于一定期间施加所述第3电压。
9.如权利要求5或7任一项所述的半导体装置，其特征在于，所述写入装置基于行地址，从多个第1配线层当中选择第1配线层；并且基于列地址，从多个第2配线层当中选择第2配线层；对选择的第1配线层施加所述第1电压；对选择的第2配线层施加所述第2电压。
10.如权利要求6或8任一项所述的半导体装置，其特征在于，所述读取装置基于行地址，从多个第1配线层当中选择第1配线层；并且基于列地址，从多个第2配线层当中选择第2配线层；对选择的第1配线层施加所述第3电压；对选择的第2配线层施加所述第4电压。
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