JP5263495B2 - スタティック型半導体記憶装置 - Google Patents

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この発明は、スタティック型半導体記憶装置に関し、特に、スタティック型メモリセルの動作マージンをアクセス速度を低下させることなく改善するための構成に関する。
半導体記憶装置においては、その記憶容量が増大するにつれ、メモリセルトランジスタのサイズが小さくされる。通常、メモリセルのトランジスタとしては、ＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が利用される。このようなＭＩＳトランジスタが微細化されると、プロセスパラメータの変動の影響が大きくなり、しきい値電圧などのトランジスタ特性のばらつきが大きくなる。メモリセルトランジスタのしきい値電圧がばらつくと、動作マージンが小さくなり、安定かつ高速な回路動作を保証することができなくなる。
このようなしきい値電圧のばらつきを抑制するための方法として、ＭＩＳトランジスタのバックゲート領域（ボディ領域）にバイアス電圧を印加する方法がある。バックゲートバイアス電圧によりＭＩＳトランジスタのしきい値電圧の絶対値を小さくした場合、ドレイン電流が増大し、高速で内部ノードを充放電することができる。
しかしながら、しきい値電圧の絶対値を小さくした場合、オフ状態時のソース−ドレイン間リーク電流（サブスレッショルド電流）が増大し、消費電流が増大する。特に、スタティック型半導体記憶装置においては、メモリセルは、通常、インバータラッチと１対のアクセストランジスタとで構成される。インバータラッチにおいては、各々が負荷トランジスタとドライブトランジスタで構成される２つのインバータが交差結合される。このようなメモリセル構造でのデータの保持特性を示すために、スタティック・ノイズ・マージンＳＮＭと呼ばれるパラメータがある。このスタティック・ノイズ・マージンＳＮＭが小さいと、メモリセルの記憶データが容易に破壊される。したがって、このようなメモリセルにおいては、データ読出時、安定にデータを読出すために、または非選択メモリセルが安定データを保持するために、スタティック・ノイズ・マージンＳＮＭをできるだけ大きくする必要がある。
スタティック型半導体記憶装置におけるメモリセルのリーク電流の低減および動作速度の低下の抑制を実現するために、メモリセルのトランジスタの基板電位を制御する構成が、特許文献１（特開２００５−８５３４９号公報）および特許文献２（特開２００４−３０３３４０号公報）に示されている。
特許文献１においては、スタティック型メモリセルのアクセストランジスタ、ドライブトランジスタおよび負荷トランジスタの基板領域を分離し、これらのトランジスタの基板領域の電位を、動作モードに応じて行（ワード線）単位または列（ビット線対）単位で制御する。
特許文献２においては、スタティック型半導体記憶装置において、データ書込時に列単位で基板電位を制御する基板電位設定回路が設けられる。データ書込時、選択列のメモリセルトランジスタの基板領域の電位を、スタティックノイズマージンが低下するように変更する。データ読出時においては、メモリセルトランジスタの基板領域は、セル電源電圧レベルに維持される。
また、単にメモリセルのリーク電流が低減することを図る構成が、特許文献３（特開２００６−４０４９５号公報）に示されている。この特許文献３においては、長期間にわたってアクセスが行なわれないスリープモード時（スタンバイ状態時）においては、負荷トランジスタの基板領域に、セル電源電圧よりも低い電圧を印加し、データ書込および読出が行なわれる通常動作時には、この負荷トランジスタのバックゲート領域には、セル電源電圧を供給する。また、メモリセルのドライブトランジスタについても、同様の電圧制御を行なう。
上述の特許文献１から３においては、いわゆるシリコン基板上にトランジスタが形成されるバルク構造のトランジスタを、メモリセルトランジスタとして利用する。
一方、トランジスタサイズの微細化によるリーク電流の増加および動作速度の低減を抑制するために、ＳＯＩ（シリコン・オン・インシュレータ）トランジスタを利用する構成が、非特許文献１（Y. Hirano et al., “A Robust SOI SRAM Architecture by using Advanced ABC Technology for 32nm node and beyond LSTP devices”, 2007 Symposium on VLSI Technology, Digest of Technical Papers, June 2007, pp.78-79）に示されている。この非特許文献１においては、スタティック型半導体記憶装置のメモリセル負荷トランジスタのバックゲート（ボディ領域）のバイアスをデータ読出時小さくする（基板電圧をセル電源電圧よりも低くする）ことにより、読出マージンを大きくすることができることが示されている。
特開２００５−８５３４９号公報 特開２００４−３０３３４０号公報 特開２００６−４０４９５号公報 Y. Hirano et. al.,"A Robust SOI SRAM Architecture by using Advanced ABC Technology for 32nm node and beyond LSTP devices", 2007 Symposium on VLSI Technology, Digest of Technical Papers, June 2007, pp.78-79
バルク構造のＭＩＳトランジスタは、そのバックゲートが、ウェル領域により形成される。したがって、バックゲート電圧を動作モードに応じて変更する場合、このウェル領域を介してバックゲート電圧を変更する必要がある。特に、高速アクセスのためには、できるだけ早いタイミングで、負荷トランジスタなどのメモリセルトランジスタのバックゲート電圧を所定値に設定する必要がある。このウェル領域には、複数のメモリセルトランジスタが形成され、その抵抗および容量が大きい。従って、基板電圧を所定値に設定するまでにある程度の時間を要する。
また、ＳＯＩトランジスタを利用するメモリセルにおいても、メモリセルトランジスタのバックゲートは、いわゆるボディ領域により形成される。前述の非特許文献１に示される構成においては、ボディ領域は、ウェル領域により形成され、ソース・ドレイン不純物領域がこのウェル領域上に形成される。ＳＯＩトランジスタの場合、バルク構造のトランジスタに比べて、このウェル領域の容量は、下地が絶縁層のため十分小さいものの、ウェルの寄生抵抗は存在し、電圧変化に、ある時間を必要とする。
特許文献１においては、このメモリセルトランジスタの基板電位の変化は、回路動作に比べて遅いため、回路動作を予め予測して動作モードの遷移を行なうことにより、高速の動作モードの遷移を行なうことが記述されている（段落［０１５３］および［０１５４］）。しかしながら、この特許文献１においては、どのように回路動作を予め予測して、動作モードの遷移、すなわち基板電位の変化を行なうかの構成については何ら教示も示唆もされていない。
特許文献２に示される構成においては、データ読出時には、メモリセルの負荷トランジスタのバックゲート電圧をスタンバイ時と同じ電圧レベルに維持する。データ書込時、選択列のメモリセルの負荷トランジスタのバックゲート電圧を高くし、バックゲートバイアスを浅くする。この特許文献２においては、メモリセルトランジスタのバックゲートおよびソース電位が同じ場合において十分に、スタティック・ノイズ・マージンが確保されていることを前提としている。データ読出時、スタティック・ノイズ・マージンを改善してさらに確実にデータを保持するためには、この特許文献２の構成に対しては、依然改善の余地がある。
特許文献３においては、通常動作状態とスタンバイ状態の間で、メモリセルトランジスタのバックゲートバイアスを切換えている。しかしながら、この特許文献３においては、いわゆる長期にわたって動作が行なわれないノーオペレーション状態（ＮＯＰ状態）において基板バイアスを浅くして、コントロールゲート−バックゲート間電圧を小さくして、ゲートリーク電流を低減することを図る。データ読出時において、安定にデータを保持するための構成、すなわちスタティック・ノイズ・マージンを改善する構成については、この特許文献３は、何ら示していない。特に、通常動作状態において、データ書込およびデータ読出が繰返し実行される場合において、データ読出および書込を行うデータアクセス時のスタティック・ノイズ・マージンを確保する構成については、特許文献３は、何ら考察していない。
非特許文献１においては、ＳＯＩトランジスタで構成されるＰチャネル負荷トランジスタのボディ領域のバイアスを、データ読出時に、書込時よりも深くしている。この非特許文献１においては、アクセストランジスタおよびドライブトランジスタのボディ領域が、ワード線に直接結合されており、このワード線との直接結合により、選択行のアクセストランジスタおよびドライブトランジスタのボディ領域の電圧が変化している。したがって、これらのアクセストランジスタおよびドライブトランジスタのボディ領域の電圧は、比較的高速で変化させることができる。しかしながら、負荷トランジスタのボディ領域の電圧は、別途設けられた制御回路により設定している。非特許文献１においては、具体的にどのようなタイミングで、負荷トランジスタのボディ領域の電圧を制御しているかの詳細については何ら開示されていない。
それゆえ、この発明の目的は、高速で、ＳＲＡＭセルのトランジスタの基板領域（ボディ領域およびウェルのバックゲート領域を総称して示す）の電圧レベルを、動作モードに応じて高速に所望値に設定して、動作マージンを確保することのできるスタティック型半導体記憶装置を提供することである。
この発明に係るスタティック型半導体記憶装置は、メモリセルのトランジスタの基板領域の電圧のレベルを、データアクセス時、ワード線の選択状態への駆動に遅れることなく切換える基板電位制御回路を備える。
また、一実施の形態においてデータ読出し時とデータ書込み時とでビット線のプリチャージ電圧レベルを異ならせるビット線プリチャージ回路が設けられる。
データ読出時には、メモリセルの負荷トランジスタの基板領域の電圧の変更を、遅くとも、選択行のワード線が選択状態へ駆動されるときには開始し、データ書込時にはドライブおよびアクセストランジスタの基板領域の電圧をワード線選択に遅れることなく所定電圧レベルに駆動する。したがって、ワード線選択に応答してメモリセルトランジスタの基板領域の電圧を変更する場合に比べて、より早いタイミングで、メモリセルトランジスタの基板領域の電圧を所望値に設定することができる。これにより、早いタイミングで、基板領域の電圧が安定化し、データアクセス時のメモリセルのスタティック・ノイズ・マージンが劣化するのを確実に防止することができ、読出および書込マージンを改善することができる。また、早いタイミングでデータアクセスが可能となり、高速アクセスが可能となる。
［実施の形態１］
図１は、この発明の実施の形態１に従うスタティック型半導体記憶装置の全体の構成の一例を概略的に示す図である。図１においては、クロック信号ＣＬＫに同期して動作する同期型シングルポートＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）の構成を、この発明に従うスタティック型半導体記憶装置の一例として示す。ＳＲＡＭの構成としては、図１に示す構成に限定されず、クロック信号ＣＬＫと非同期で、チップ選択信号／ＣＥに従って動作するＳＲＡＭであってもよい。この場合、内部動作のタイミングは、アドレス変化検出信号に基づいて設定される。以下、スタティック型半導体記憶装置を、ＳＲＡＭと称す。
図１において、ＳＲＡＭは、行列状に配列される複数のメモリセル（ＳＲＡＭセル）ＭＣを有するメモリセルアレイ１と、メモリセル行を選択する行選択駆動回路２と、メモリセル列を選択するカラム選択回路４とを備える。図１においては、２行２列に配列されるメモリセルＭＣ００、ＭＣ０１、ＭＣ１０およびＭＣ１１を代表的に示す。ＳＲＡＭセルは、フルＣＭＯＳ構成であり、トランジスタの基板電位が変更されると、そのしきい値電圧が変更される。メモリセルトランジスタは、バルク構造のＭＩＳトランジスタであってもよく、またＳＯＩ構造のトランジスタであってもよい。以下においては、「基板領域」を、基板またはウェル上に形成されるバルク構造のトランジスタのバックゲート領域および絶縁膜上に形成されるＳＯＩ構造のトランジスタのボディ領域両者を参照する用語として用いる。
メモリセルアレイ１においては、メモリセル行に対応してワード線ＷＬが配置され、メモリセル列に対応してビット線対ＢＬ，／ＢＬが配置される。図１においては、メモリセルＭＣ００およびＭＣ０１に対応してワード線ＷＬ０が配置され、メモリセルＭＣ１０およびＭＣ１１に対応してワード線ＷＬ１が配置される。メモリセルＭＣ００およびＭＣ１０に対応してビット線対ＢＬ０，／ＢＬ０が配置され、メモリセルＭＣ０１およびＭＣ１１に対応してビット線対ＢＬ１，／ＢＬ１が配置される。
行選択駆動回路２は、与えられた行アドレス信号ＲＡをデコードし、アドレス指定された行に対応して配置されるワード線を選択するワード線選択信号を生成し、このワード線選択信号に従って、指定された行に対応するワード線を選択状態に駆動する。この行選択駆動回路２は、さらに、行選択時に、ワンショットのパルス信号を生成して、内部の行選択に関連する回路の動作タイミングを規定する。
カラム選択回路４は、与えられた列アドレス信号ＣＡをデコードし、メモリセルアレイ１のアドレス指定された列を選択する列選択信号を生成しかつ選択列を内部データ線に接続する。
ＳＲＡＭは、さらに、メモリセルアレイ１の選択列に対するデータの書込／読出を行なう書込／読出回路７と、このＳＲＡＭの内部動作を制御する主制御回路８とを含む。
書込／読出回路７は、カラム選択回路４により選択された列に対して内部データ線を介してデータの書込および読出を行なう。この書込／読出回路７は、主制御回路８の制御の下に、外部データＤＩおよびＤＯを、それぞれ入力および出力する。書込／読出回路７の入出力データは、１ビットデータであってもよく、また、複数ビットの多ビットデータであってもよい。また、図１においては、別々の端子を介して入力データＤＩおよび出力データＤＯが転送されるように示すが、共通の端子を介して入力データＤＩおよび出力データＤＯが転送されてもよい。
主制御回路８は、クロック信号ＣＬＫに同期してアクセス指示信号としてチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥを取り込んで内部動作モードを指定する信号を生成するとともに、またアドレス信号ＡＤをクロック信号ＣＬＫに同期して取り込んで内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡを生成する。クロック信号ＣＬＫの立上りエッジにおいてチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがともにＬレベルであるとデータ書込が指定される。クロック信号ＣＬＫの立上りエッジにおいてチップイネーブル信号／ＣＥがＬレベルかつライトイネーブル信号／ＷＥがＨレベルであればデータ読出が指定される。主制御回路８は、このクロック信号ＣＬＫの立上りエッジにおけるチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥの論理レベルの組合せに従って、指定された動作モードを識別して各種内部制御信号を生成する。
ＳＲＡＭは、さらに、ビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１に対して設けられるプリチャージ回路９と、動作モードに応じて、メモリセルＭＣ００、ＭＣ０１、ＭＣ１０、およびＭＣ１１の負荷トランジスタの基板領域の電圧（以下、基板電圧と称す）ＶＰＳのレベルを調整するＰＭＩＳ基板電位制御回路１０を含む。
プリチャージ回路９は、ビット線対ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１を総称的に示す）に対して設けられるビット線負荷回路を有し、スタンバイ状態時においては、ビット線対ＢＬ，／ＢＬを、たとえばセル電源電圧ＶＤＤレベルにプリチャージするとともに、データ読出時に、ビット線にカラム電流を供給する。データ読出時、このカラム電流によりメモリセルの記憶データに応じてビット線対ＢＬ，／ＢＬに電位差が生じ、このビット線対の電位差に従ってデータの読出が行なわれる。このプリチャージ回路９は、データ書込時、行選択駆動回路２を介して与えられるワンショットのパルス信号に従って、ビット線へのプリチャージを停止するように構成されてもよい。
ＰＭＩＳ基板電位制御回路１０は、主制御回路８からのＰＭＩＳ基板バイアス切換信号ＢＥＰに従って、データ読出時においてスタティック・ノイズ・マージンＳＮＭを十分大きい状態に維持するように、メモリセルＭＣ（ＭＣ００、ＭＣ０１、ＭＣ１０、およびＭＣ１１を総称的に示す）の負荷トランジスタの基板電圧を調整する。本実施の形態１においては、ＰＭＩＳ基板電位制御回路１０からの基板電圧ＶＰＳは、基板電圧伝達線１２を介してメモリセルアレイ１のメモリセルＭＣに共通に伝達される。
図２は、図１に示すメモリセルＭＣ００−ＭＣ１１の構成をより具体的に示す図である。これらのメモリセルＭＣ００−ＭＣ１１は、同一構成を有するため、図２においては、メモリセルＭＣにより、これらのメモリセルの構成を代表的に示す。
図２において、メモリセルＭＣは、データを記憶するインバータラッチを構成するインバータＩＶ１およびＩＶ２を含む。インバータＩＶ１は、記憶ノードＳＮ１の記憶データに従って記憶ノードＳＮ２を駆動し、インバータＩＶ２は、記憶ノードＳＮ２の電位に従って記憶ノードＳＮ１を駆動する。これらのインバータＩＶ１およびＩＶ２は、各々、ＣＭＯＳインバータである。インバータＩＶ１は、Ｐチャネル負荷ＭＩＳトランジスタＰＱ１と、ＮチャネルドライブＭＩＳトランジスタＮＱ１で構成され、インバータＩＶ２は、Ｐチャネル負荷ＭＩＳトランジスタＰＱ２と、ＮチャネルドライブＭＩＳトランジスタＮＱ２で構成される。
Ｐチャネル負荷ＭＩＳトランジスタ（以下、ＰＭＩＳ負荷トランジスタ、または負荷トランジスタと称す）ＰＱ１およびＰＱ２は、ゲートおよびドレインが交差結合され、ＮチャネルドライブＭＩＳトランジスタ（以下、Ｎチャネルドライブトランジスタまたはドライブトランジスタと称す）ＮＱ１およびＮＱ２は、ゲートおよびドレインが交差結合される。Ｐチャネル負荷トランジスタＰＱ１およびＰＱ２の基板領域が、基板電圧伝達線１２に結合され、基板電圧ＶＰＳを受ける。
メモリセルＭＣは、さらに、メモリセルＭＣに対するデータアクセスを行なうためのＮチャネルアクセスＭＩＳトランジスタＮＱ３およびＮＱ４を含む。これらのＮチャネルアクセスＭＩＳトランジスタ（以下、Ｎチャネルアクセストランジスタまたはアクセストランジスタと称す）ＮＱ３およびＮＱ４は、対応のワード線ＷＬ上の電位に従って、記憶ノードＳＮ１およびＳＮ２を対応のビット線ＢＬおよび／ＢＬに電気的に結合する。
負荷トランジスタＰＱ１およびＰＱ２の基板領域に基板電圧ＶＰＳを伝達する基板電圧伝達線１２は、メモリセルＭＣへハイ側セル電源電圧ＶＨを供給するセル電源線と別に設けられる。ドライブトランジスタＮＱ１およびＮＱ２のソースノードは、ともにロー側セル電源電圧（例えば接地電圧の基準電圧）ＶＬを供給する基準電位ノード（接地ノード）に結合される。トランジスタＮＱ１−ＮＱ４の基板領域は、ロー側セル電源電圧ＶＬを受けるように結合されてもよく、また、別途動作モードに応じて制御されてもよい。
また、メモリセルＭＣの構成要素が、ＳＯＩトランジスタの場合、ＮチャネルトランジスタＮＱ１−ＮＱ４の基板領域が、対応のワード線ＷＬに結合されてもよい。本実施の形態１においては、メモリセルＭＣのＰチャネル負荷トランジスタの基板領域の電圧を動作モードに応じて調整することにより、そのスタティック・ノイズ・マージンの劣化を防止する。
図３は、メモリセルＭＣのインバータＩＶ１およびＩＶ２の伝達特性を示す図である。図３において、横軸に記憶ノードＳＮ１の電圧ＶＮ１を単位Ｖで示し、縦軸に、記憶ノードＳＮ２の電圧ＶＮ２を単位Ｖで示す。また、図３においては、負荷トランジスタ（Ｔｒ）の基板領域とソースノード（セル電源ノード）の間の電圧Ｖｂｓが、０Ｖ、−０．３Ｖ、および−０．６Ｖの場合の伝達特性を示す。スタティック・ノイズ・マージンＳＮＭは、伝達特性曲線により囲まれる領域に内接する正方形の対角線で示される。この図３に示すように、負荷トランジスタの基板電圧がセル電源電圧よりも低くなると、すなわち基板バイアス電圧Ｖｂｓが、０Ｖから−０．６Ｖと低くなるにつれ、スタティック・ノイズ・マージンが大きくなる。すなわち、基板電圧ＶＰＳをハイ側セル電源電圧ＶＨよりも低くすると、負荷トランジスタのソース／ドレイン領域と基板領域の間のＰＮ接合が順方向にバイアスされ、基板バイアスが浅くなり、しきい値電圧の絶対値が小さくなる。応じて、負荷トランジスタの電流駆動力が増大し、安定にデータを記憶することが出来る。前述の非特許文献１においては、ＳＯＩトランジスタを利用し、ハイ側セル電源電圧ＶＨが１．０８Ｖの条件下で、負荷トランジスタの基板電圧を、ハイ側セル電源電圧ＶＨよりも０．６Ｖ低い電圧レベル（Ｖｂｓ＝−０．６Ｖ）に設定すると、スタティック・ノイズ・マージンが、＋１６％改善されることが示されている。
したがって、負荷トランジスタの基板電圧を、ハイ側セル電源電圧よりも低くすることにより、スタティック・ノイズ・マージンがより改善される。このスタティック・ノイズ・マージンが劣化するのは、ワード線が選択されて記憶ノードＳＮ１およびＳＮ２が対応のビット線ＢＬおよび／ＢＬに結合される場合である。データ読出を安定にかつ早いタイミングで行なうために、負荷トランジスタの基板電圧を、できるだけ早く、所定電圧レベルに設定する。
図４は、この発明の実施の形態１に従うメモリセルデータ読出時の信号波形および負荷トランジスタの基板電圧を示す図である。
図４において、時刻ｔａ以前のスタンバイ状態においては、ビット線ＢＬおよび／ＢＬならびに基板電圧ＶＰＳは、ともに、ハイ側セル電源電圧ＶＨレベルに維持される。
メモリセルデータ読出サイクルが始まると、時刻ｔａにおいて、ワード線ＷＬが、図１に示す行選択駆動回路２により選択状態へ駆動される。ワード線選択に従って、選択行のメモリセルの記憶データに応じて、カラム電流がメモリセルの一方の記憶ノードに流入し、ビット線ＢＬおよび／ＢＬに電位差が生じる。
この時刻ｔａにおいて、また、図１に示すＰＭＩＳ基板電位制御回路１０が、主制御回路８からのＰＭＩＳ基板バイアス切換信号ＢＥＰに従って、基板電圧ＶＰＳの電圧レベルを、ハイ側セル電源電圧ＶＨから低下させる。この基板電圧ＶＰＳが所定の電圧Ｖｂに到達した後、時刻ｔｂにおいてデータの読出が行なわれる。このデータ読出は、カラム選択回路４によるビット線対の選択タイミングであってもよく、また、書込／読出回路７に含まれるセンスアンプの活性化タイミングであってもよい。このセンスアンプは、活性化時、選択列のビット線対を流れる電流により生じた電位差を差動的に増幅する。
この図４に示すように、基板電圧ＶＰＳの遷移タイミングを、選択ワード線の電圧遷移と同じタイミングに同じ設定する。読出時刻ｔｂにおいては、メモリセルの負荷トランジスタの基板電圧ＶＰＳは安定している。基板電圧ＶＰＳが所定電圧Ｖｂに到達した場合、負荷トランジスタ（ＰＱ１，ＰＱ２）のソースおよび基板領域のＰＮ接合は、順方向にバイアスされ、そのしきい値電圧の絶対値が小さくなり、駆動電流量が増大する。これにより、メモリセルＭＣは、安定にデータを保持する。基板電位制御回路１０からの距離がメモリセルのアレイ内の位置に応じて異なる場合、基板電圧伝達線１２のメモリセルに対する抵抗が異なり、電位変化がメモリセル位置に応じて異なる。安定にデータを読出す場合には、最悪ケースのメモリセルの基板電圧の変化を想定してデータを読出す必要がある。しかしながら、ワード線選択と並行して基板電圧を変化させることにより、この最悪ケースのメモリセルに対しても、読出タイミングの時刻ｔｂ前に所望値に基板電圧を設定することが出来る。
すなわち、データ読出時刻ｔｂにおいて、基板電圧ＶＰＳが所定電圧Ｖｂに到達していない場合、負荷トランジスタの特性が所望の特性と異なり、駆動電流量が所望値と異なる。この結果、ビット線ＢＬおよび／ＢＬの電位差が所定値以上に到達せず、不安定なデータ読出となり、またメモリセルＭＣのスタティック・ノイズ・マージンを十分に確保できず、データ破壊が生じる可能性がある。特に、図４において、ワード線選択に応答して基板電圧を変化させる場合、回路の応答による遅延により、基板電圧の遷移タイミングは、時刻ｔａより後の時刻ｔｃとなり、基板電圧ＶＰＳは、読出時刻ｔｂより後の時刻ｔｄで所望値Ｖｂに到達する。この場合には、安定にデータを読出すためには、時刻ｔｄ以後にまで、読出時刻を遅らせる必要があり、高速読出を行なうことが出来ない。
しかしながら、上述のように、この基板電圧ＶＰＳの変化タイミングを、ワード線ＷＬの遷移タイミングと同じタイミングに設定することにより、ウェル抵抗（基板領域の抵抗）が大きい場合においても、データ読出時、確実に基板電圧ＶＰＳを所望の電圧Ｖｂに設定することができ、安定にデータを早いタイミングで読出することができる。
図５は、図１に示す行選択駆動回路２、主制御回路８およびＰＭＩＳ基板電位制御回路１０の構成の一例を概略的に示す図である。図５において、主制御回路８は、メモリセルの選択タイミングを形成するセル選択制御部２０と、メモリセルの負荷トランジスタの基板電圧の設定を制御する基板電圧設定制御部２１を含む。このＳＲＡＭは、クロック同期型ＳＲＡＭを一例として想定しており、セル選択制御部２０および基板電圧制御部２１は、それぞれクロック信号ＣＬＫの立上がりエッジにおけるチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥの論理レベルに従って、各内部制御信号を生成する。
セル選択制御部２０は、クロック信号ＣＬＫとチップイネーブル信号／ＣＥとを受け、チップイネーブル信号／ＣＥが活性状態のＬレベルのときに、ワンショットのロウデコーダイネーブル信号ＲＤＥを生成する。基板電圧設定制御部２１は、クロック信号ＣＬＫとライトイネーブル信号／ＷＥとロウデコーダイネーブル信号ＲＤＥとを受け、クロック信号ＣＬＫの立上がりエッジでライトイネーブル信号／ＷＥが非活性状態のＨレベルのとき、ロウデコーダイネーブル信号ＲＤＥの活性化に従って、所定のパルス幅を有するＰＭＩＳ基板バイアス切換信号ＢＥＰを生成する。
行選択駆動回路２は、ワード線活性化タイミングを生成するワンショットパルス発生器２２と、行アドレス信号ＲＡをデコードするワード線デコーダ２６と、ワンショットパルス発生器２２およびワード線デコーダ２６の出力信号に従って対応のワード線ＷＬを選択状態へ駆動する（ワード線選択信号を伝達する）ワード線ドライバ２４を含む。
ワンショットパルス発生器２２は、ロウデコーダイネーブル信号ＲＤＥの活性化に従って所定のパルス幅を有するワード線イネーブル信号ＷＬＥを生成する。ワード線デコーダ２６は、主制御回路８から与えられる行アドレス信号ＲＡをスタティックにデコードして、ワード線デコード信号を生成する。
ワード線ドライバ２４は、ワード線イネーブル信号ＷＬＥの活性化期間、ワード線デコーダ２６からのワード線デコード信号に従ってワード線選択信号を生成して、対応のワード線に伝達する（ワード線を選択状態に駆動する）。
ＰＭＩＳ電位制御回路１０は、動作モードに応じて基板電圧伝達線１２上の基板電圧ＶＰＳの電圧レベルを制御する降圧制御部２８を含む。この降圧制御部２８は、主制御回路８に含まれる基板電圧設定制御部２１からの基板バイアス切換信号ＢＥＰの活性化時、基板電圧伝達線１２上に伝達される電圧ＶＰＳを、ハイ側セル電源電圧ＶＨよりも低い電圧レベルＶｂに駆動する。この基板バイアス切換信号ＢＥＰの非活性化時、降圧制御部２８は、ハイ側セル電源電圧ＶＨを、基板電圧伝達線１２上に伝達する。
図６は、図５に示す行選択駆動回路２、主制御回路８およびＰＭＩＳ基板電位制御回路１０の動作を示すタイミング図である。以下、図６を参照して、図５に示す回路の動作について説明する。
スタンバイ状態時、すなわちスタンバイモード（長期のスタンバイ状態のスリープモード）またはスタンバイサイクル（通常動作時の書込／読出サイクル（アクセスサイクル）の間のスタンバイ状態）においては、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥはともにＨレベルであり、ロウデコーダイネーブル信号ＲＤＥはＬレベルである。また、基板バイアス切換信号ＢＥもＬレベルである。したがって、このスタンバイ時においては、基板電圧ＶＰＳは、ハイ側セル電源電圧レベル（第１電圧レベル）である。また、ワード線ＷＬは非選択状態にある。
データ読出を行なう読出時においては、クロック信号ＣＬＫの立上がりエッジにおいて、チップイネーブル信号／ＣＥがＬレベル、ライトイネーブル信号／ＷＥがＨレベルである。この場合、セル選択制御部２０は、ロウデコーダイネーブル信号ＲＤＥを活性状態へ駆動する。このＨレベルのライトイネーブル信号／ＷＥと活性状態のロウデコーダイネーブル信号ＲＤＥとに従って、基板電圧設定制御部２１が、所定の時間幅を有するワンショットパルスの形態で、ＰＭＩＳ基板バイアス切換信号ＢＥＰを活性状態（Ｈレベル）へ駆動する。
一方、行選択駆動回路２においては、ワンショットパルス発生器２２が、このロウデコーダイネーブル信号ＲＤＥの活性化に従って所定の時間幅を有するワンショットパルスの形態で、ワード線イネーブル信号ＷＬＥを活性化する。ワード線デコーダ２６は、与えられた行アドレス信号ＲＡをデコードする。ここで、クロック同期型ＳＲＡＭにおいては、クロック信号ＣＬＫの立上がりエッジに従って、外部からのアドレス信号がチップイネーブル信号／ＣＥの活性化時取込まれて、内部の行アドレス信号ＲＡおよび図示しない内部の列アドレス信号（ＣＡ）が生成される。したがって、ワード線デコーダ２６が、スタティックにデコード動作を行なっても、特に問題は生じない。
ワード線ドライバ２４は、ワード線イネーブル信号ＷＬＥの活性状態の間、このワード線デコーダ２６からのデコード信号に従って、ワード線ＷＬを選択状態に駆動するかまたは非選択状態に維持する。
このとき、また、ＰＭＩＳ基板電位制御回路１０において降圧制御部２８が、ＰＭＩＳ基板バイアス切換信号ＢＥＰの活性化に従って、ハイ側セル電源電圧ＶＨを降圧する。ワード線ドライバ２４がワード線イネーブル信号ＷＬＥにより活性化されてワード線ＷＬを選択状態へ駆動するタイミングと、ＰＭＩＳ基板電位制御回路１０における降圧制御部２８が、基板電圧ＶＰＳを降下させるタイミングは、ともに時刻ｔａでほぼ同じ時刻である。したがって、ＰＭＩＳ基板電位制御回路１０からの基板電圧伝達線１２が長い（ウェルの距離が長い）メモリセルにおいて、その基板領域の抵抗が大きく、基板電位の変化速度が遅い場合であっても、確実に、データ読出時、Ｐチャネル負荷トランジスタの基板電圧を所定電圧（Ｖｂ；第２の電圧）レベルに設定することができる。この状態においては、ワード線が選択されて、記憶ノードＳＮ１およびＳＮ２の電圧レベルは、安定に記憶データに応じた電圧レベルに維持される。
このワード線ＷＬの選択状態への駆動タイミングと、基板電圧ＶＰＳの降下タイミングを同じとする場合、以下の構成を利用する。すなわち、ワンショットパルス発生器２２およびワード線ドライバ２４における遅延時間と、基板電圧設定制御部２１および降圧制御部２８における遅延時間を同じに設定する。これにより、基板電圧ＶＰＳの遷移タイミングおよびワード線ＷＬの選択状態への遷移タイミングを、実質的に同じタイミングに設定することができる。
クロック信号ＣＬＫと非同期で動作するＳＲＡＭの場合、チップイネーブル信号／ＣＥの活性化時に外部からのアドレス信号が内部へ伝達されるため、このアドレス信号の変化を検出するアドレス変化検出信号ＡＴＤをロウデコーダイネーブル信号ＲＤＥの代わりに利用する。これにより、クロック非同期型ＳＲＡＭにおいても、クロック同期型ＳＲＡＭと同様に、ワード線の選択状態への駆動タイミングと基板電圧ＶＰＳの降下タイミングを実質的に同じタイミングに設定することができる。
データ読出が完了すると、基板電圧設定制御部２１は、所定のタイミングで基板バイアス切換信号ＢＥＰを非活性化する。この基板バイアス切換信号ＢＥＰの非活性化は、ライトイネーブル信号／ＷＥの非活性化に従って実行されても良く、また、クロック信号ＣＬＫの立上りに同期して行なわれても良い。図６において、このタイミングがある時間幅の間に設定されれば良いことを両矢印の記号で示す。以下の実施の形態の波形図においても同様である。
データ書込時においては、クロック信号ＣＬＫの立上りエッジにおいて、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがともにＬレベルとなる。セル選択制御部２０は、このチップイネーブル信号／ＣＥの活性化に応答してワンショットパルスの形態でロウデコーダイネーブル信号ＲＤＥを活性化する。応じてワンショットパルス発生器２２が、また、ワンショットパルスの形態でワード線イネーブル信号ＷＬＥを活性化する。
基板電圧設定制御部２１は、ライトイネーブル信号／ＷＥがＬレベルであるため、ロウデコーダイネーブル信号ＲＤＥが活性化されても、基板バイアス切換信号ＢＥをＬレベルに維持する。従って、基板電圧ＶＰＳは、ハイ側セル電源電圧ＶＨレベルに維持される。選択列において書込データが伝達されて、選択メモリセルの記憶ノードＳＮ１およびＳＮ２の電圧レベルが書込データに応じて設定されて、データの書込が行なわれる。
書込サイクルが完了すると、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがＨレベルとなり、書込サイクルが完了する。
以上のように、この発明の実施の形態１に従えば、ＳＲＡＭセルにおいて、データ読出時、Ｐチャネル負荷トランジスタの基板電圧遷移タイミングを、ワード線の選択状態への駆動タイミングと実質的に同じタイミングに設定している。したがって、基板抵抗が、メモリセルのアレイ内の位置に応じてばらつく場合においても、最悪ケースのメモリセルに対しても、基板電圧を所定電圧レベルに設定して、安定にデータの読出を行なうことができる。
［実施の形態２］
図７は、この発明の実施の形態２に従うＳＲＡＭのデータ読出時の信号波形を示す図である。この発明の実施の形態２におけるＳＲＡＭの全体の構成は、図１に示す実施の形態１に従うＳＲＡＭの全体の構成と同じである。図７に示す読出タイミングは、以下の点で、図４に示す実施の形態１に従う読出タイミングと異なる。すなわち、基板電圧ＶＰＳの読出時の降下タイミングは、ワード線ＷＬの選択状態への駆動タイミング（時刻ｔ１）よりも早い時刻ｔ０に設定される。この場合、最悪ケースのメモリセルに対しても、より早いタイミングで、基板電圧ＶＰＳを所定電圧Ｖｂレベルに設定することができ、安定にデータの読出を行なうことができる。
図８は、この発明の実施の形態２に従うＳＲＡＭの行選択駆動回路２、主制御回路８およびＰＭＩＳ基板電位制御回路１０の構成の一例を概略的に示す図である。図８に示す構成は、以下の点で、図５に示す実施の形態１の構成と異なる。すなわち、主制御回路８において、基板電圧設定制御部２１に代えて、クロック信号ＣＬＫ、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥを受ける基板電圧設定制御部２９が設けられる。この基板電圧設定制御部２９は、クロック信号ＣＬＫの立上がり時において、チップイネーブル信号／ＣＥがＬレベルでありかつライトイネーブル信号／ＷＥがＨレベルのときに、ワンショットパルスの形態で、ＰＭＩＳ基板バイアス切換信号ＢＥＰを活性状態へ駆動する。ライトイネーブル信号／ＷＥがＬレベルのときには、この基板電圧設定制御部２９は、ＰＭＩＳ基板電圧バイアス切換信号ＢＥＰをＬレベルの非活性状態に維持する。行選択駆動回路２およびＰＭＩＳ基板電位制御回路１０の構成は、図５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図９は、図８に示す行選択駆動回路２、制御回路８およびＰＭＩＳ基板電位制御回路１０の動作を示すタイミング図である。以下、図９を参照して、図８に示す回路の動作について説明する。スタンバイ時および書込時においては、図６に示す実施の形態１の動作制御と同じ態様で制御が実行される。
一方、データ読出時においては、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがそれぞれクロック信号ＣＬＫの立上がりエッジでＬおよびＨレベルに設定されると、基板電圧設定制御部２９が、基板バイアス切換信号ＢＥを活性状態へ駆動する。セル選択制御部８は、このクロック信号ＣＬＫの立上がりエッジにおいてチップイネーブル信号／ＣＥがＬレベルのときに、ワンショットパルスの形態でロウデコーダイネーブル信号ＲＤＥを生成する。このロウデコーダイネーブル信号ＲＤＥの活性化タイミングは、基板バイアス切換信号ＢＥの活性化よりも少し遅れる。すなわち、セル選択制御部２０のパルス発生までの遅延時間は、ＰＭＩＳ基板バイアス切換信号ＢＥＰの発生に要する遅延よりも長くされる。
次いで、行選択駆動回路２において、ワンショットパルス発生器２２がこのロウデコーダイネーブル信号ＲＤＥに従ってワンショットパルスの形態でワード線イネーブル信号ＷＬＥを活性状態へ駆動する。応じて、ワード線ドライバ２４が、ワード線デコーダ２６からのデコード信号に従ってワード線ＷＬを選択状態へ駆動する。
したがって、この場合、基板バイアス切換信号ＢＥＰの活性化タイミングが、ロウデコーダイネーブル信号ＲＤＥの活性化タイミングよりも少し早くされており、応じて、ワード線イネーブル信号ＷＬＥの活性化よりも早いタイミングで、降圧制御部２８が、基板電圧ＶＰＳの電圧レベルを降下させる（時刻ｔａ）。この後、ワード線ドライバ２４が、ワード線イネーブル信号ＷＬＥの活性化に従って、選択されたワード線ＷＬを時刻ｔｄにおいて選択状態へ駆動する。
上述のように、基板電圧設定制御部２９において、クロック信号ＣＬＫの立上がりエッジにおいてチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥの論理レベルを判定して、選択的に、データ読出時に、基板バイアス切換信号ＢＥＰを活性状態に駆動する。これにより、行選択駆動回路２におけるワード線ＷＬの選択状態への駆動タイミングよりも早いタイミングで、基板電圧ＶＰＳを遷移させることができる。
なお、クロック信号ＣＬＫと非同期のＳＲＡＭにおいては、クロック信号ＣＬＫに代えてアドレス変化検出信号ＡＴＤをタイミング基本信号として利用する。これにより、同様非同期ＳＲＡＭにおいても、基板電圧ＶＰＳの遷移タイミングを、ワード線ＷＬの選択状態への駆動タイミングよりも早くすることができる。
以上のように、この発明の実施の形態２に従えば、データ読出時、ワード線の選択状態への駆動タイミングよりも早いタイミングで、基板電圧を遷移させている。したがって、より早いタイミングで、メモリセルの負荷トランジスタの基板電圧を所定電圧レベルに設定することができ、応じて、読出マージンを改善することができ安定にデータの読出を行なうことができる。また、早いタイミングで、ビット線ＢＬおよび／ＢＬの電位差が所定電圧レベルに到達したときに読出を行なうことができ、読出タイミングを早くすることができる。
［実施の形態３］
図１０は、この発明において用いられるメモリセルの負荷トランジスタの断面構造の一例を概略的に示す図である。図１０においては、バルク構造のトランジスタ（バルクトランジスタ）を負荷トランジスタとして用いた場合のトランジスタ構造を一例として示す。
図１０において、負荷トランジスタは、Ｎウェル３０表面に互いに間をおいて形成されるＰ型不純物領域３１および３２と、これらのＰ型不純物領域３１および３２の間のＮウェル３０表面上に図示しないゲート絶縁膜を介して形成されるゲート電極３３を含む。不純物領域３２は、ハイ側セル電源電圧ＶＨを受けるように結合される。不純物領域３１およびゲート電極３３が、それぞれ記憶ノードＳＮｂおよびＳＮａに結合され、それぞれ相補なデータを受ける。記憶ノードＳＮａおよびＳＮｂは、先の図２に示す記憶ノードＳＮ１およびＳＮ２またはＳＮ２およびＳＮ１にそれぞれ対応する。
このＮウェル３０へは、基板電圧ＶＰＳがＮ型不純物領域３４を介して供給される。したがって、不純物領域３１および３２とＮウェル３０の間のＰＮ接合が導通状態となると、ハイ側セル電源電圧供給ノードから、Ｎウェル３０に電流が流れ、また、寄生ラテラルＰＮＰバイポーラトランジスタが導通し、記憶ノードＳＮｂとＮウェル３０の間が導通する。このため、大きな電流が流れ、保持データが破壊され、また、最悪、メモリ装置が破壊に至るという問題が生じる。
このような状態を避けるためには、Ｐ型不純物領域３１および３２の電圧とＮウェル３０の電圧の差は、ＰＮ接合が導通しない電圧、すなわちＰＮ接合のビルトイン電圧以下の電圧レベルに設定する必要がある。すなわち、ハイ側セル電源電圧ＶＨ（負荷トランジスタのソース電圧Ｖｓ）と基板電圧ＶＰＳの所定値Ｖｂの間の電圧Ｖｂｓは、ビルトイン電圧Ｖｐｎ以下の電圧レベルに設定される。すなわち、｜Ｖｂｓ｜＝ＶＨ（＝Ｖｓ）−Ｖｂ＜Ｖｐｎに設定する。
この場合、トランジスタの基板−ソース電圧Ｖｂｓが、ビルトイン電圧Ｖｐｎに近づくと、ＰＮ接合におけるリーク電流が増大し、データ破壊が生じない場合においても、消費電流が増大する。また、ハイ側セル電源電圧ＶＨと基板電圧ＶＰＳとが近い場合、トランジスタのしきい値電圧の絶対値が大きくなり、トランジスタの電流駆動力が小さくなり、スタティック・ノイズ・マージンが低下する可能性がある。これらを考慮して、本実施の形態３においては、図１１に示すように、ＰＭＩＳ基板電位制御回路は、基板電圧ＶＰＳの所定電圧Ｖｂが、下記の関係を満たすような電圧レベルに設定する。
Ｖｓ−Ｖｂ＜Ｖｐｎ．
ここで、Ｖｓは負荷トランジスタのソースノード電位であり、ハイ側セル電源電圧ＶＨ（＝ＶＤＤ）を示し、電圧Ｖｂは、基板電圧ＶＰＳの読出時の所定電圧である。通常、このハイ側セル電源電圧ＶＨが１．２Ｖの場合、ビルトイン電圧Ｖｐｎは、１Ｖ程度である。この場合、基板電圧の所望値Ｖｂを、ハイ側セル電源電圧１．２Ｖよりも０．６Ｖ低い電圧レベル（０．６Ｖ）に設定する。
この所定電圧Ｖｂは、ビルトイン電圧Ｖｐｎ（＝１Ｖ）よりも小さい。また、基板電圧ＶＰＳの所望値Ｖｂは、ハイ側セル電源電圧ＶＨよりも十分に低く、負荷トランジスタのしきい値電圧の絶対値をスタティック・ノイズ・マージンを改善することの出来る値に設定することが出来る。したがって、負荷トランジスタにおけるソース−基板領域間のリーク電流を顕著に増加させることなく、安定にデータの読出を行なうことができる。
［実施の形態４］
この実施の形態４においては、ＰＭＩＳ基板電位制御回路の具体的構成について説明する。
Ａ：ＰＭＩＳ基板電位制御回路の構成１
図１２は、この発明の実施の形態４に従うＰＭＩＳ基板電位制御回路１０の第１の構成を示す図である。図１２において、ＰＭＩＳ基板電位制御回路１０は、電源ノードと基板電圧伝達線１２の間に接続されるＰチャネルＭＩＳトランジスタＰＴ１と、基板電圧伝達線１２とロー側電源ノード（接地ノード）との間に直列に接続されるＮチャネルＭＩＳトランジスタＮＴ１およびダイオードＤＤ１とを含む。ＰチャネルＭＩＳトランジスタＰＴ１は、基板バイアス切換信号ＢＥＰがＬレベルのときに導通し、基板電圧伝達線１２へ、ハイ側セル電源電圧ＶＨを伝達する。ＮチャネルＭＩＳトランジスタＮＴ１は、基板バイアス切換信号ＢＥＰがＨレベルのときに導通し、ダイオードＤＤ１を、基板電圧伝達線１２に結合する。このダイオードＤＤ１は、順方向降下電圧（ビルトイン電圧）Ｖｆを有し、ＭＩＳトランジスタＮＴ１の導通時、基板電圧伝達線１２上の基板電圧ＶＰＳを、その順方向降下電圧Ｖｆの電圧レベルに設定する。ＭＩＳトランジスタＮＴ１およびダイオードＤＤ１が、図５に示す降圧制御部２８に相当する。
ダイオードＤＤ１は、たとえば、このＳＲＡＭにおけるＩＯインターフェイス（入出力回路）のＭＩＳトランジスタまたはメモリアレイまたは周辺回路のトランジスタ（コアトランジスタ）をダイオード接続して形成される。このＩＯトランジスタは、そのビルトインポテンシャル（不純物領域と基板領域の間の接合が導通する電位）の絶対値が、たとえば０．６Ｖ程度の小さい値に設定することができる。したがって、ダイオードＤＤ１として、ＩＯトランジスタを利用した場合、高速で基板電圧伝達線１２の電圧ＶＰＳの電圧レベルを十分低い電圧レベルに設定することができる。
また、ダイオードＤＤ１としてコアトランジスタを利用する場合、そのビルトインポテンシャルの絶対値が約１Ｖであり、データ読出時、比較的高い電圧レベルに基板電圧ＶＰＳを設定することができる。このダイオードＤＤ１として、ＩＯトランジスタおよびコアトランジスタいずれを用いる場合においても、製造工程を増加させることなくダイオードＤＤ１を形成することができる。
図１３は、図１２に示すＰＭＩＳ基板電位制御回路１０の動作を示すタイミング図である。以下、図１３を参照して、図１２に示すＰＭＩＳ基板電位制御回路１０の動作について説明する。
スタンバイ状態および書込動作時においては、基板バイアス切換信号ＢＥＰはＬレベルである。この状態においては、ＭＩＳトランジスタＰＴ１がオン状態、ＭＩＳトランジスタＮＴ１がオフ状態である。したがって、基板電圧伝達線１２は、ＭＩＳトランジスタＰＴ１によりハイ側セル電源電圧ＶＨレベルに維持される。
データ読出時においては、基板バイアス切換信号ＢＥＰがＨレベルに設定される。この場合、ＭＩＳトランジスタＰＴ１がオフ状態、ＭＩＳトランジスタＮＴ１がオン状態となる。したがって、基板電圧伝達線１２は、ＭＩＳトランジスタＮＴ１およびダイオードＤＤ１により放電され、その電圧レベルは、ダイオードＤＤ１の順方向降下電圧Ｖｆに応じた電圧レベルとなる（Ｖｆ＝Ｖｂ）。
この基板バイアス切換信号ＢＥＰは、実施の形態１および実施の形態２のいずれのタイミングで活性化されてもよい。
Ｂ：ＰＭＩＳ基板電位制御回路の構成２
図１４は、図１に示すＰＭＩＳ基板電位制御回路１０の第２の構成を示す図である。この図１４に示すＰＭＩＳ基板電位制御回路１０は、以下の点で、図１２に示すＰＭＩＳ基板電位制御回路とその構成が異なる。すなわち、充電用のＰチャネルＭＩＳトランジスタＰＴ１と並列に、ＮチャネルＭＩＳトランジスタＮＴ２が設けられる。このＮチャネルＭＩＳトランジスタＮＴ２は、ゲートに、ＰＭＩＳ基板バイアス切換信号ＢＥＰを受け、ＰチャネルＭＩＳトランジスタＰＴ１と相補的に導通する。この図１４に示すＰＭＩＳ基板電位制御回路の他の構成は、図１２に示す回路の構成と同じであり、対応する部分は同一参照番号を付し、その詳細説明は省略する。
図１５は、図１４に示すＰＭＩＳ基板電位制御回路１０のデータ読出時の動作を示す信号波形図である。以下、図１５を参照して、図１４に示す回路の動作について説明する。
データ読出時においては、基板バイアス切換信号ＢＥＰがＬレベルからＨレベルに遷移する。応じて、ＰチャネルＭＩＳトランジスタＰＴ１がオフ状態、ＮチャネルＭＩＳトランジスタＮＴ１およびＮＴ２がオン状態となる。この場合、ＭＩＳトランジスタＮＴ２から基板電圧伝達線１２へ電流が供給され、ＭＩＳトランジスタＮＴ１およびダイオードＤＤ１を介して常時電流が流れる。したがって、ダイオードＤＤ１が、確実にダイオード動作を行ない、この基板電圧伝達線１２上の基板電圧ＶＰＳを、その順方向降下電圧Ｖｆの電圧レベルに維持する。したがって、連続的にデータ読出が行なわれ、長期にわたって電圧ＶＰＳの電圧レベルが低くされる場合においても、確実に基板電圧ＶＰＳを、所望の電圧レベルに維持することができる。
なお、基板バイアス切換信号ＢＥＰの活性化タイミングとしては、実施の形態１および２のいずれのタイミングが用いられてもよい。
Ｃ：ＰＭＩＳ基板電位制御回路の構成３
図１６は、図１に示すＰＭＩＳ基板電位制御回路１０の第３の構成を示す図である。図１６において、ＰＭＩＳ基板電位制御回路１０は、ハイ側電源ノードと基板電圧伝達線１２の間に設けられるＰチャネルＭＩＳトランジスタＰＴ１と、基板電圧伝達線１２とロー側電源ノード（接地ノード）の間に接続されるＰチャネルＭＩＳトランジスタＰＴ２を含む。ＭＩＳトランジスタＰＴ１は、ゲートにＰＭＩＳ基板バイアス切換信号ＢＥＰを受け、ＭＩＳトランジスタＰＴ２は、ゲートに基板バイアス切換信号ＢＥＰをインバータＩＶ３を介して受ける。インバータＩＶ３およびＭＩＳトランジスタＰＴ２が、図５に示す降圧制御部２８に対応する。
図１７は、図１６に示す回路の動作を示すタイミング図である。以下、図１７を参照して、この図１６に示す回路の動作について説明する。
スタンバイ時およびデータ書込動作時においては、基板バイアス切換信号ＢＥＰはＬレベルである。したがって、ＭＩＳトランジスタＰＴ１がオン状態、ＭＩＳトランジスタＰＴ２がオフ状態である。応じて、基板電圧伝達線１２上の基板電圧ＶＰＳは、ハイ側セル電源電圧ＶＨのレベルに維持される。
データ読出時においては、基板バイアス切換信号ＢＥＰは、Ｈレベルに設定される。応じて、ＭＩＳトランジスタＰＴ１がオフ状態、ＭＩＳトランジスタＰＴ２がオン状態となる。この状態において、ＭＩＳトランジスタＰＴ２は、ゲートおよびドレインが同一電圧レベル（ロー側電源電圧：接地電圧）である。したがって、ＭＩＳトランジスタＰＴ２のソースフォロワ動作により、この基板電圧伝達線１２上の基板電圧ＶＰＳは、ＭＩＳトランジスタＰＴ２のしきい値電圧Ｖｔｈｐの絶対値｜Ｖｔｈｐ｜のレベルに維持される。
Ｄ：ＰＭＩＳ基板電位制御回路の構成４
図１８は、この図５に示すＰＭＩＳ基板電位制御回路１０の第４の構成を示す図である。図１８に示す回路は、以下の点で、図１６に示すＰＭＩＳ基板電位制御回路１０と構成と異なる。すなわち、ハイ側電源ノードと基板電圧伝達線１２の間に、ＮチャネルＭＩＳトランジスタＮＴ２がさらに設けられる。このＮチャネルＭＩＳトランジスタＮＴ２は、ゲートに、ＰＭＩＳ基板バイアス切換信号ＢＥＰを受け、ＰチャネルＭＩＳトランジスタＰＴ１と相補的に導通する。この図１８に示すＰＭＩＳ基板電位制御回路の他の構成は、図１６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ＭＩＳトランジスタＮＴ２、ＰＴ２およびインバータＩＶ３が、図５に示す降圧制御部２８の構成に対応する。ＭＩＳトランジスタＮＴ２およびＰＴ２のオン抵抗が同程度のオーダであるとする。
図１９は、図１８に示す基板電位制御回路１０のデータ読出時の動作を示す信号波形図である。以下、図１９を参照して、図１８に示す回路の動作について説明する。
データ読出時、基板バイアス切換信号ＢＥＰは、ＬレベルからＨレベルに遷移する。応じて、ＭＩＳトランジスタＰＴ１がオフ状態、ＭＩＳトランジスタＮＴ２およびＰＴ２がオン状態となる。したがって、ハイ側電源ノードからロー側電源ノードへ、ＭＩＳトランジスタＮＴ２およびＰＴ２を介して電流が流れる。基板電圧伝達線１２上の基板電圧ＶＰＳは、したがって、これらのＭＩＳトランジスタＮＴ２およびＰＴ２のしきい値電圧の絶対値で決定される電圧レベルに維持され、ハイ側セル電源電圧ＶＨよりも低い電圧レベルとなる。
したがって、図１８に示すＰＭＩＳ基板電位制御回路１０の構成を利用しても、読出動作が比較的長期にわたって行なわれる場合、基板電圧伝達線１２上の電圧ＶＰＳがリーク電流により低下するのを抑制することができ、確実に、所定の電圧レベルＶｂに、基板電圧ＶＰＳを維持することができ、読出マージンの劣化を抑制することができる。
以上のように、この発明の実施の形態４に従えば、ＭＩＳ基板電位制御回路１０を、少数のトランジスタで実現しており、回路占有面積を増大させることなく、確実に、基板電圧ＶＰＳを所望の電圧レベルに設定することができる。
［実施の形態５］
図２０は、この発明の実施の形態５に従うＰＭＩＳ基板電位制御回路１０の構成の一例を概略的に示す図である。図２０において、ＰＭＩＳ基板電位制御回路１０は、プリチャージ電圧供給ノードと基板電圧伝達線１２の間に接続されるＰチャネルＭＩＳトランジスタＰＴ１０と、ハイ側セル電源ノードと基板電圧伝達線１２の間に並列に接続されるＰチャネルＭＩＳトランジスタＰＴ１１およびＰＴ１２と、基板電圧伝達線１２とロー側電源ノードの間に接続されるＮチャネルＭＩＳトランジスタＮＴ１０を含む。
ＰチャネルＭＩＳトランジスタＰＴ１０は、スタンバイ指示信号／ＳＴＢに従って、プリチャージ電圧ＶＨＬを基板電圧伝達線１２上に供給する。ＰチャネルＭＩＳトランジスタＰＴ１１は、ＰＭＩＳ基板バイアス切換信号ＢＥＰをインバータＩＶ１０を介してゲートに受け、導通時、ハイ側セル電源電圧ＶＨを、基板電圧伝達線１２に伝達する。ＰチャネルＭＩＳトランジスタＰ１２は、書込活性化信号／ＷＥＮの活性化時導通し、ハイ側セル電源電圧ＶＨを基板電圧伝達線１２に伝達する。ＮチャネルＭＩＳトランジスタＮＴ１０は、基板バイアス切換信号ＢＥＰの活性化時に導通し、基板電圧伝達線１２をロー側電源ノード（基準電圧源ノード：接地ノード；第１電圧）に結合する。
スタンバイ指示信号／ＳＴＢは、ＳＲＡＭがスタンバイ状態のときに、Ｌレベルの活性状態に維持される。書込活性化信号／ＷＥＮは、ＳＲＡＭがデータ書込モードのときに、所定のタイミングで活性状態に設定され、この書込活性化信号／ＷＥＮに従ってデータの書込が行なわれる。この書込活性化信号／ＷＥＮは、ライトイネーブル信号／ＷＥに従って生成される。基板バイアス切換信号ＢＥＰは、先の実施の形態４において説明したように、データ読出時に、実施の形態１または２のタイミングで活性化される。
図２１は、図２０に示すＰＭＩＳ基板電位制御回路１０の動作を示すタイミング図である。以下、図２１を参照して、図２０に示すＰＭＩＳ基板電位制御回路の動作について説明する。
スタンバイ状態においては、スタンバイ指示信号／ＳＴＢはＬレベルであり、書込活性化信号／ＷＥはＨレベルである。また、基板バイアス切換信号ＢＥＰは、Ｌレベルである。この状態においては、ＭＩＳトランジスタＰＴ１０がオン状態、ＭＩＳトランジスタＰＴ１１およびＮＴ１０がオフ状態である。したがって、基板電圧伝達線１２上の基板電圧ＶＰＳは、プリチャージ電圧ＶＨＬレベル（第１電圧レベル）に維持される。このプリチャージ電圧ＶＨＬは、たとえばハイ側セル電源電圧ＶＨが、１．２Ｖの場合、たとえば０．９Ｖ程度である。
データ読出時においては、スタンバイ指示信号／ＳＴＢがＨレベルに駆動され、ＭＩＳトランジスタＰＴ１０がオフ状態となる。基板バイアス切換信号ＢＥＰが所定のタイミングでＨレベルとなり、ＭＩＳトランジスタＰＴ１１およびＮＴ１０がオン状態となる。書込活性化信号／ＷＥＮは、Ｈレベルであり、ＭＩＳトランジスタＰＴ１２は、オフ状態にある。この状態においては、基板電圧伝達線１２上の基板電圧ＶＰＳは、ＭＩＳトランジスタＰＴ１１およびＮＴ１０のオン抵抗で決定される電圧レベルにまで低下する。このとき、基板電圧ＶＰＳが到達する電圧Ｖｂは、たとえば、０．６Ｖであり、スタンバイ状態時の基板電圧ＶＰＳの電圧レベルよりも低い電圧レベル（第２電圧レベル）である。データ読出モード移行時、基板電圧ＶＰＳの変化電圧幅を小さくすることができ、より高速で、基板電圧ＶＰＳを所定電圧レベルにまで到達させることができる。
書込動作モード時においては、スタンバイ指示信号／ＳＴＢはＨレベル、基板バイアス切換信号ＢＥＰはＬレベルである。書込活性化信号／ＷＥＮがＬレベルとなる。したがって、ＭＩＳトランジスタＰＴ１２がオン状態、ＭＩＳトランジスタＰＴ１０、ＰＴ１１およびＮＴ１０がすべてオフ状態となる。この状態においては、基板電圧伝達線１２上の基板電圧ＶＰＳは、ＭＩＳトランジスタＰＴ１２により、ハイ側セル電源電圧ＶＨ（＝ＶＤＤ）レベル（第３電圧レベル）に維持される。この場合、メモリセルの負荷トランジスタの基板バイアスが深くなり、トランジスタのしきい値電圧の絶対値が大きくなる。したがって、スタティック・ノイズ・マージンが小さくなり、高速で、データの書込を行なうことができる（選択メモリセルの記憶データを高速で反転させることができる）。この書込時に、好ましくは、メモリセル列単位で基板電圧を調整する。すなわち、選択列のメモリセルの負荷トランジスタの基板バイアスを深くし（基板電圧を高くし）、非選択列のメモリセルの負荷トランジスタの基板バイアスを浅くする（基板電圧を低くする）。非選択列かつ選択行のメモリセルにおいては、データの再書き込みが行なわれるだけである。この列単位での基板電圧制御により、選択行かつ非選択列のメモリセルのスタティック・ノイズ・マージンを十分に確保することが出来、データ破壊を防止することが出来る。
図２２は、この発明の実施の形態５におけるＳＲＡＭに含まれる主制御回路８の要部の構成を概略的に示す図である。図２２においては、スタンバイ指示信号／ＳＴＢと書込活性化信号／ＷＥＮを生成する部分の構成を示す。この主制御回路８においては、実施の形態１または２において説明した基板バイアス切換信号ＢＥを発生する回路部分が設けられる。しかしながら、この図２２においては、基板バイアス切換信号ＢＥを発生する部分の構成は示していない。実施の形態１または２に示す構成が利用されればよい。
図２２において、主制御回路８は、クロック信号ＣＬＫとチップイネーブル信号／ＣＥとに従ってスタンバイ指示信号／ＳＴＢを生成するスタンバイ検出回路４０と、クロック信号ＣＬＫとライトイネーブル信号／ＷＥとに従って書込活性化信号／ＷＥＮを生成する書込モード検出回路４２とを含む。
スタンバイ検出回路４０は、クロック信号ＣＬＫの立上がりエッジにおいてチップイネーブル信号／ＣＥがＬレベルのときに、アクセス指示が与えられたと判定し、スタンバイ指示信号／ＳＴＢをＨレベルに設定する。このスタンバイ検出回路４０は、また、クロック信号ＣＬＫの立上がりエッジにおいてチップイネーブル信号／ＣＥがＨレベルのときには、スタンバイ指示信号／ＳＴＢをＬレベルの活性状態に設定する。
書込モード検出回路４２は、クロック信号ＣＬＫの立上がりエッジにおいてライトイネーブル信号／ＷＥがＬレベルのときに、書込活性化信号／ＷＥＮをＬレベルの活性状態に設定する。また、書込モード検出回路４２は、クロック信号ＣＬＫの立上がりエッジにおいて、ライトイネーブル信号／ＷＥがＨレベルのときには、書込活性化信号／ＷＥＮをＨレベルの非活性状態に設定する。
図２３は、図２２に示す主制御回路８の動作を示すタイミング図である。以下、図２３を参照して、図２２に示す主制御回路８の動作について説明する。
スタンバイサイクルにおいては、クロック信号／ＣＬＫの立上がりエッジにおいて、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥはともにＨレベルである。この状態においては、スタンバイ指示信号／ＳＴＢはＬレベル、書込活性化信号／ＷＥＮはＨレベルである。また、実施の形態１または２において示したように、基板バイアス切換信号ＢＥＰも、スタンバイサイクル時、Ｌレベルである。
読出サイクルにおいては、クロック信号ＣＬＫの立上がりエッジで、チップイネーブル信号／ＣＥがＬレベル、ライトイネーブル信号／ＷＥがＨレベルである。応じて、スタンバイ検出回路４０は、スタンバイ指示信号／ＳＴＢをＨレベルに駆動する。書込モード検出回路４２は、ライトイネーブル信号／ＷＥがＨレベルであるため、書込活性化信号／ＷＥＮを、スタンバイサイクル時と同様、Ｈレベルに維持する。この読出サイクルにおいては、スタンバイ指示信号／ＳＴＢが非活性化された後またはこの非活性化と並行して、基板バイアス切換信号ＢＥＰがＨレベルの活性状態に駆動される。
書込サイクルにおいては、クロック信号ＣＬＫの立上がりエッジで、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがともにＬレベルに設定される。したがって、スタンバイ検出回路４０からのスタンバイ指示信号／ＳＴＢはＨレベルに維持され、一方、書込モード検出回路４２からの書込活性化信号／ＷＥＮがＬレベルに駆動される。基板バイアス切換信号ＢＥＰは、読出サイクル完了時において、Ｌレベルに駆動される（非活性化タイミングにはある時間幅が存在する）。書込サイクルのときには、基板バイアス切換信号ＢＥＰは、Ｌレベルの非活性状態にある。
書込サイクルからスタンバイサイクル移行時においては、クロック信号ＣＬＫの立上がりエッジで、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがＨレベルに設定される。応じて、スタンバイ指示信号／ＳＴＢおよび書込活性化信号／ＷＥＮがクロック信号ＣＬＫの立上がりにほぼ同期して、それぞれＬレベルおよびＨレベルに駆動される。
なお、基板バイアス切換信号ＢＥＰの活性化から非活性化への遷移は、クロック信号ＣＬＫの立上がりに同期して行なわれてもよい。次に書込活性化信号／ＷＥＮの活性化により、ワード線ＷＬが選択状態へ駆動されるまでに、基板電圧（ＶＰＳ）が、ハイ側セル電源電圧レベルに復帰していればよい。この制御形態は、実施の形態１および２においての制御態様と同様である。このため、図２３においては、ＰＭＩＳ基板バイアス切換信号ＢＥＰの立下がりエッジに時間幅を持たせており、この間の任意のタイミングで、基板バイアス切換信号ＢＥＰが非活性化されればよい。
図２４は、図２０に示すプリチャージ電圧ＶＨＬを発生する部分の構成の一例を示す図である。図２４においてプリチャージ電圧発生部は、定電圧発生回路４４と、ボルテージフォロワ４６とを含む。定電圧発生回路４４は、プリチャージ電圧ＶＨＬレベルの定電圧Ｖｃｓｔを生成する。ボルテージフォロワ４６は、出力と負入力とが結合される差動増幅器で構成され、正入力に与えられる定電圧Ｖｃｓｔを利得１で増幅して、プリチャージ電圧ＶＨＬを生成する。
この図２４に示すプリチャージ電圧発生部の構成においては、定電圧発生回路４４の消費電力は十分小さくされる。ボルテージフォロワ４６を利用することにより、大きな電流駆動力を持ってプリチャージ電圧ＶＨＬを生成することができる。
なお、書込サイクルからスタンバイサイクル移行時において、基板電圧は、プリチャージ電圧ＶＨＬよりも高い電圧レベルである。この場合、基板電圧（ＶＰＳ）がプリチャージ電圧ＶＨＬまでに到達するまでに、時間が要する可能性が考えられる（基板電圧伝達線に放電経路が存在しないため）。この場合、書込活性化信号／ＷＥＮの非活性化に応答して、ワンショットパルス形態で、基板電圧伝達線（１２）を放電する放電補助トランジスタが用いられればよい。
以上のようにこの発明の実施の形態５に従えば、動作モードに応じて、負荷トランジスタの基板電圧レベルを調整している。したがって、実施の形態１または２の効果に加えて以下の効果を得ることが出来る。データ読出時、スタンバイサイクル時の基板電圧と読出サイクル時の基板電圧の差を小さくすることができ、高速で、基板電圧をデータ読出時所定電圧レベルに駆動することができる。また、データ書込時、選択メモリセルのスタティック・ノイズ・マージンを小さくすることができ、高速でデータの書込を行なうことができる。
［実施の形態６］
図２５は、この発明の実施の形態６に従うＳＲＡＭの行選択駆動回路の要部の構成を概略的に示す図である。図２５においては、行選択駆動回路２においてワード線ＷＬ０およびＷＬ１それぞれに対応して設けられるワード線ドライバＷＤＶ０およびＷＤＶ１を代表的に示す。これらのワード線ドライバＷＤＶ０およびＷＤＶ１は、図５および図８に示すワード線ドライバ２４に対応する。ワード線ドライバＷＤＶ０およびＷＤＶ１各々に対応して、図５または図８に示すワード線デコーダ２６が設けられる。図２５においては、この対応して配置されるワード線デコーダからのワード線デコード信号ＲＤＳ０およびＲＤＳ１を示す。
また、ワード線ドライバＷＤＶ０およびＷＤＶ１は、同一構成を有するため、図２５においては、ワード線ＷＬ０に対して設けられるワード線ドライバＷＤＶ０の内部構成を具体的に示す。
ワード線ドライバＷＤＶ０は、ワード線イネーブル信号ＷＬＥとワード線デコード信号ＲＤＳ０とを受けるゲート回路ＧＴ１と、ゲート回路ＧＴ１の出力信号に従ってワード線ＷＬ０にワード線選択信号を伝達するインバータＩＶ５と、基板バイアス切換信号ＢＥＰの反転信号／ＢＥＰとゲート回路ＧＴ１の出力信号を受けるゲート回路ＧＴ２と、ゲート回路ＧＴ２の出力信号に従って選択的にワード線ＷＬ０をロー側電源ノード（接地ノード）に結合するＮチャネルＭＩＳトランジスタＮＴ２４を含む。
ゲート回路ＧＴ１は、ＮＡＮＤゲートであり、ワード線イネーブル信号ＷＬＥおよびワード線デコード信号ＲＤＳ０がともにＨレベルとなるとＬレベルの信号を出力する。ゲート回路ＧＴ２は、ＮＯＲゲートであり、反転基板バイアス切換信号／ＢＥＰとゲート回路ＧＴ１の出力信号がともにＬレベルのときＨレベルの信号を出力する。
インバータＩＶ５は、ＰチャネルＭＩＳトランジスタＰＴ２０とＮチャネルＭＩＳトランジスタＮＴ２２とを含む。ＭＩＳトランジスタＰＴ２０は、ゲート回路ＧＴ１の出力信号がＬレベルのときに、ハイ側セル電源電圧ＶＨをワード線ＷＬ０上に供給する。ＭＩＳトランジスタＮＴ２２は、ゲート回路ＧＴ１の出力信号がＨレベルのときに、ワード線ＷＬをロー側電源ノード（接地ノード）に結合する。
これらのワード線ＷＬ０およびＷＬ１には、それぞれ行方向に整列して配置されるメモリセルが接続されるが、図２５においては、ワード線ＷＬ０およびＷＬ１それぞれに結合されるメモリセルＭＣ０およびＭＣ１を代表的に示す。これらのメモリセルＭＣ０およびＭＣ１へは、メモリセルの電源電圧に加えて、基板電圧ＶＰＳが、負荷トランジスタの基板電圧として伝達される。
図２６は、図２５に示すワード線ドライバの動作を示すタイミング図である。以下、図２６を参照して、図２５に示すワード線ドライバの動作について説明する。なお、図２６においては、ＳＲＡＭがクロック信号ＣＬＫに同期して動作するクロック同期型ＳＲＡＭの場合の動作が一例として示される。クロック信号ＣＬＫと非同期で動作するＳＲＡＭであっても同様の動作制御が行なわれる。
スタンバイサイクルにおいては、ワード線イネーブル信号ＷＬＥおよび基板バイアス切換信号ＢＥＰは、ともにＬレベルである。したがって、ゲート回路ＧＴ１の出力信号はＨレベル、ゲート回路ＧＴ２の出力信号はＬレベルである。この状態においては、ワード線ＷＬ０およびＷＬ１は、それぞれインバータＩＶ５により、接地電圧レベルに維持される。
読出サイクルにおいては、ワード線イネーブル信号ＷＬＥが活性状態へ駆動されると、ワード線デコード信号に従って選択行のワード線が選択状態へ駆動される。このワード線デコード信号ＲＤＳ０が選択状態を示すＨレベルのとき、ゲート回路ＧＴ１の出力信号はＬレベルとなり、インバータＩＶ５において充電用のＰチャネルＭＩＳトランジスタＰＴ２０がオン状態となる。
この読出サイクルにおいては、また、基板バイアス切換信号ＢＥＰが、ワード線イネーブル信号ＷＬＥの活性化タイミングよりも遅くないタイミングで活性状態に駆動される（実施の形態１または２）。応じて、ゲート回路ＧＴ２の出力信号がＨレベルとなり、ＮチャネルＭＩＳトランジスタＮＴ２４がオン状態となる。したがって、ワード線ＷＬ０は、選択されたとき、ＭＩＳトランジスタＰＴ２０およびＮＴ２４のオン抵抗（チャネル抵抗）の比で決定される電圧レベルに維持される。
この読出サイクル時におけるワード線ＷＬ０の電圧レベルは、ハイ側セル電源電圧ＶＨ（＝ＶＤＤ）と中間電圧ＶＨ／２の間の電圧レベルに設定される。この読出時のワード線電圧レベルは、メモリセルに含まれるアクセストランジスタのしきい値電圧よりも高い電圧レベルである。ここでは、ハイ側セル電源電圧ＶＨが、１．２Ｖのときにアクセストランジスタのしきい値電圧が０．６Ｖの場合を想定する。これにより、アクセストランジスタのチャネル抵抗が大きくなり、電流駆動力が小さくされ、アクセストランジスタとドライブトランジスタのβ比を向上させることができ、応じて読出マージンを改善することができる。
この読出サイクルにおいては、また、基板電圧ＶＰＳの電圧レベルも調整されており、確実に、メモリセルのスタティック・ノイズ・マージンを拡大して、安定にデータの読出を行なうことができる。
データを書込む書込サイクルにおいては、基板バイアス切換信号ＢＥＰがＬレベルである。したがって、ワード線イネーブル信号ＷＬＥが活性状態に駆動され、ワード線デコード信号ＲＤＳ１が活性化されると、選択行に対応するワード線ドライバＷＤＶ１において、ＮチャネルＭＩＳトランジスタＮＴ２４はオフ状態であるため、ＭＩＳトランジスタＰＴ２０により、ワード線ＷＬ１がハイ側セル電源電圧ＶＨレベルにまで駆動される。これにより、メモリセルのスタティック・ノイズ・マージンを、選択行かつ非選択列のメモリセルの記憶データが破壊されない程度に、少し小さくして、高速で書込を行なうことができる。
なお、この基板電圧ＶＰＳの調整の構成としては、先の実施の形態１から５のいずれの構成が用いられてもよい。また、ワード線イネーブル信号ＷＬＥおよび基板バイアス切換信号ＢＥＰの発生のための構成としては、先の実施の形態１または実施の形態２に示した構成を利用することができる。
以上のように、この発明の実施の形態６に従えば、選択ワード線の電圧を、書込動作時と読出動作時において異ならせ、読出動作時に低くしている。従って、基板電圧調整によるスタティック・ノイズ・マージンの改善に加えてさらに、データ読出時のスタティック・ノイズ・マージンを改善でき、読出マージンを向上させることができる。
［実施の形態７］
図２７は、この発明の実施の形態７に従うＳＲＡＭのプリチャージ回路９の構成の一例を概略的に示す図である。図２７において、プリチャージ回路９は、ビット線プリチャージ電圧を生成するビット線プリチャージ電圧発生回路５２と、ビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍ各々に対応して設けられるビット線プリチャージ回路ＢＰＫ０−ＢＰＫｍを含む。
ビット線プリチャージ電圧発生回路５２は、プリチャージ電圧伝達千５０に結合されるＰチャネルＭＩＳトランジスタＰＴ３０およびＰＴ３２を含む。ＰチャネルＭＩＳトランジスタＰＴ３０は、読出モード指示信号／ＲＥＮＡの活性化時プリチャージ電圧伝達線５０上にプリチャージ電圧ＶＨＬを伝達する。ＰチャネルＭＩＳトランジスタＰＴ３２は、書込モード指示信号／ＷＥＮＡの活性化時、ビット線プリチャージ電圧伝達線５０上にハイ側セル電源電圧ＶＨを伝達する。
読出モード指示信号／ＲＥＮＡは、データ読出モードが指定されたとき、所定の時間幅の期間Ｌレベルの活性状態に設定される。書込モード指示信号／ＷＥＮＡは、データ書込モードが指定されたとき、所定の時間幅の期間Ｌレベルの活性状態に設定される。
ビット線プリチャージ回路ＢＰＫ０−ＢＰＫｍは、同一構成を有するため、対応する部分には、同じ参照符号を付す。ビット線プリチャージ回路ＢＰＫ０−ＢＰＫｍの各々は、ワード線活性化タイミング信号／ＷＬＥＡの活性化に応答して導通するＰチャネルＭＩＳトランジスタＴＰ３４およびＰＴ３６と、ワード線活性化タイミング信号／ＷＬＥＡの非活性化に応答して導通するＮチャネルＭＩＳトランジスタＮＴ３０およびＮＴ３２を含む。
ＰチャネルＭＩＳトランジスタＰＴ３４およびＰＴ３６は、導通時、対応のビット線ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍ）を、ビット線プリチャージ電圧伝達線５０に結合する。ＮチャネルＭＩＳトランジスタＮＴ３０およびＮＴ３２は、導通時、対応のビット線ＢＬおよび／ＢＬを、接地ノードに結合する。これらのビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍは、それぞれメモリセル列に対応して配置される。メモリセル行に対応して、それぞれ、ワード線ＷＬ０，ＷＬ１…が設けられる。これらのビット線対とワード線との交差部に対応してメモリセルＭＣが配置される。メモリセルＭＣに対しては、先の実施の形態１から５において示したような基板電圧ＶＰＳが伝達され、内部の負荷トランジスタの基板領域の電圧が調整される。
図２８は、図２７に示すプリチャージ回路９の動作を示すタイミング図である。以下、図２８を参照して、図２７に示すプリチャージ回路９の動作について説明する。
なお、図２８においても、このＳＲＡＭが、クロック信号ＣＬＫに同期して動作するクロック同期型ＳＲＡＭの場合の動作が一例として示される。非同期ＳＲＡＭであっても同様のタイミングで各制御信号を生成することができる。
スタンバイサイクルにおいては、読出モード指示信号／ＲＥＮＡおよび書込モード指示信号／ＷＥＮＡがともにＨレベルの非活性状態であり、また、ワード線活性化タイミング信号／ＷＬＥＡもＨレベルである。したがって、ビット線プリチャージ回路ＢＰＫ０−ＢＰＫｍにおいては、ＮチャネルＭＩＳトランジスタＮＴ３０およびＮＴ３２が導通し、ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍは、すべて接地電圧レベル（プリチャージ電圧レベル）にプリチャージされる。
ビット線プリチャージ電圧発生回路５２においては、ＭＩＳトランジスタＰＴ３０およびＰＴ３２がともにオフ状態となる。したがって、スタンバイサイクルにおいて、ビット線プリチャージ電圧伝達線５０が、フローティング状態になるものの、このプリチャージ電圧伝達線５０の電圧は、ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍのプリチャージ電圧に悪影響は及ぼさない（ビット線プリチャージ電圧伝達線５０の電圧がリーク電流により低下すると、ビット線プリチャージ回路ＰＴ３４およびＰＴ３６がともにより深いオフ状態となる）。しかしながら、このビット線プリチャージ電圧伝達線５０のフローティング状態を防止するために、読出モード指示信号／ＲＥＮＡおよび書込モード指示信号／ＷＥＮＡがともに非活性状態のＨレベルのとき、ビット線プリチャージ電圧伝達線５０を、中間電圧（たとえばプリチャージ電圧ＶＨＬ）を供給する電圧ノードに結合するトランジスタが設けられてもよい。
読出サイクルが始まると、読出モード指示信号／ＲＥＮＡが所定期間Ｌレベルに設定される。応じて、プリチャージ電圧発生回路５２においてＭＩＳトランジスタＰＴ３０が導通し、ビット線プリチャージ電圧伝達線５０上に、プリチャージ電圧ＶＨＬが伝達される。この読出モード指示信号／ＲＥＮＡが活性化されると、ワード線活性化タイミング信号／ＷＬＥＡが活性化される。応じて、ビット線プリチャージ回路ＢＰＫ０−ＢＰＫｍにおいて、ＮチャネルＭＩＳトランジスタＮＴ３０およびＮＴ３２がオフ状態となり、一方、ＰチャネルＭＩＳトランジスタＰＴ３４およびＰＴ３６がオン状態となる。
ビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが、ビット線プリチャージ電圧伝達線５０に結合され、ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが、プリチャージ電圧ＶＨＬレベルにプリチャージされる。このプリチャージ電圧ＶＨＬは、ハイ側セル電源電圧ＶＨよりも低い電圧レベル、すなわち電圧ＶＨと中間電圧ＶＨ／２の間の電圧レベル（第３電圧レベル）である。したがって、メモリセルにおいては、ビット線電位が低いため、アクセストランジスタとドライブトランジスタの抵抗比により設定されるデータを記憶する記憶ノードの電位レベルがさらに低下し、また、ビット線電圧が、ハイ側セル電源電圧ＶＨよりも低いため、アクセストランジスタの電源電流が小さくなり、メモリセルのスタティック・ノイズ・マージンが拡大される。
ワード線イネーブル信号／ＷＬＥが、このワード線活性化タイミング信号／ＷＬＥＡの活性化に従って活性化され、アドレス指定された行のワード線が選択状態へ駆動され、メモリセルデータの読出が実行される。ビット線対においてメモリセルの記憶データに応じた電位差が生じる。
データ読出が完了すると、ワード線イネーブル信号／ＷＬＥがＨレベルへ駆動され、続いて、ワード線活性化タイミング信号／ＷＬＥＡが非活性状態のＨレベルに駆動される。応じて、ビット線プリチャージ回路ＢＰＫ０−ＢＰＫｍにおいて、ＭＩＳトランジスタＰＴ３０およびＰＴ３６がオフ状態となり、一方、ＮチャネルＭＩＳトランジスタＮＴ３０およびＮＴ３２がオン状態となる。応じて、ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが接地電圧レベルに再びプリチャージされる。
ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍの電圧レベルを、読出時、読出モード指示信号／ＲＥＮＡに従って上昇させる。このワード線選択期間中に、ビット線電圧が列選択ゲート（カラム選択回路）を介して、センスアンプへ伝達されてデータの検知が行なわれる。したがって、読出モード指示信号／ＲＥＮＡは、ワード線イネーブル信号ＷＬＥの非活性化後に非活性化されてビット線プリチャージ電流の供給が停止されても良い。
書込サイクル時においては、書込モード指示信号／ＷＥＮＡが、クロック信号ＣＬＫの立上がりに同期して、所定期間Ｌレベルの活性状態に駆動される。応じて、ビット線プリチャージ電圧発生回路５２において、ＭＩＳトランジスタＰＴ３２がオン状態となり、ビット線プリチャージ電圧伝達線５０に、ハイ側セル電源電圧ＶＨ（第４電圧）が伝達される。
続いて、ワード線活性化タイミング信号／ＷＬＥＡが活性化され、ビット線プリチャージ回路ＢＰＫ０−ＢＰＫｍ各々においてＭＩＳトランジスタＰＴ３４およびＰＴ３６が導通し、一方、ＭＩＳトランジスタＮＴ３０およびＮＴ３２がオフ状態となる。応じてビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが、ビット線プリチャージ電圧伝達線５０に結合され、ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが、ハイ側セル電源電圧ＶＨレベルにプリチャージされる。選択行のメモリセルにおいてアクセストランジスタのコンダクタンス（駆動電流）が読出時に比べて大きくなり、アクセストランジスタとドライブトランジスタのβ比が少し劣化し、選択メモリセルに対して高速でデータの書込を行なうことが出来る。
この後、ワード線イネーブル信号／ＷＬＥがワンショットパルスの形態で活性化され、書込データに応じて、ビット線ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍ）の電圧レベルが、ハイ側電源電圧ＶＨおよびロー側電源電圧（接地電圧）レベルに駆動される。ワード線選択前に書込データが選択ビット線に伝達されても良い。
データ書込が完了すると、ワード線イネーブル信号ＷＬＥが非活性化され、応じて、書込モード指示信号／ＷＬＥＡが非活性化される。ビット線プリチャージ回路ＢＰＫ０−ＢＰＫｍ各々において、ＭＩＳトランジスタＮＴ３０およびＮＴ３２により、ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍがすべて接地電圧レベルに駆動され、また、ビット線プリチャージ電圧伝達線５０に対するハイ側電源電圧ＶＨの伝達が停止される。
図２８においては、ビット線ＢＬ，／ＢＬの接地電圧のプリチャージ動作後にビット線プリチャージ電圧伝達線５０に対する電圧ＶＨの供給が停止される。この書込時においても、ビット線の接地電圧へのプリチャージは、ワード線イネーブル信号ＷＬＥの非活性化に応答して行なわれても良い（カラム選択ゲートが非導通状態となった後）。
なお、このビット線を接地電圧にプリチャージする場合、センスアンプおよびライトドライバが結合される内部データ線のプリチャージ電圧レベルは、ハイ側電源電圧レベルであっても良い。ビット線は書込／読出のアクセスサイクルにおいては、その電圧レベルがプリチャージ電圧レベルから上昇するため、内部データ線に結合される場合、ビット線プリチャージ電圧は、所定の電圧レベルに到達しているためである。
以上のように、データ読出時において各ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍの電圧レベルを、データ書込時よりも低い電圧レベルに設定することにより、メモリセルにおいて相補データを記憶する記憶ノードのＬレベル電圧が上昇して、メモリセルの記憶データが反転するのを防止することができる。
書込モード時においては、ビット線ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍ）は、ハイ側セル電源電圧ＶＨレベルまで駆動される。選択列においては、ライトドライバにより、ビット線ＢＬ，／ＢＬが、書込データに応じて高速で充放電される。ビット線電圧が高くされるため、スタティック・ノイズ・マージンが少し低下し、高速でデータの書込を行なうことが出来る。
また、非選択列のメモリセルにおいては、基板電圧の調整により、そのスタティック・ノイズ・マージンは保証されており、ビット線ＢＬおよび／ＢＬの電圧レベルが、ハイ側セル電源電圧にプリチャージされても、安定にデータを記憶することが出来る。すなわち、非選択列かつ選択行のメモリセルにおいては、ビット線電圧が、その記憶データに応じて変化しても、ワード線が非選択状態に駆動されると、記憶データの再書込が行なわれるだけである。この場合、スタティックノイズマージンは十分に基板電圧調整により保障されており、安定に記憶データを維持することができる。
図２９は、主制御部８において図２７および図２８に示す制御信号を発生する部分の構成を概略的に示す図である。図２９において、主制御回路８は、読出モード指示信号／ＲＥＮＡを生成する読出モード検出回路６０と、書込モード指示信号／ＷＥＮＡを生成する書込モード検出回路６２と、ワード線活性化タイミング信号／ＷＬＥＡを生成するワンショットパルス発生回路６４を含む。
読出モード検出回路６０は、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥがＬレベルかつライトイネーブル信号／ＷＥがＨレベルのときに、読出モード指示信号／ＲＥＮＡを活性化し、ワード線活性化タイミング信号／ＷＬＥＡが非活性化されると、読出モード指示信号／ＲＥＮＡを非活性化する。
書込モード検出回路６２は、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがともにＬレベルのときに、書込モード指示信号／ＷＥＮＡを活性化し、ワード線活性化タイミング信号／ＷＬＥＡが非活性化されると、書込モード指示信号／ＷＥＮＡを非活性化する。
ワンショットパルス発生回路６４は、読出モード指示信号／ＲＥＮＡおよび書込モード指示信号／ＷＥＮＡのいずれかの活性化に応答してワンショットパルスの形態で、ワード線活性化タイミング信号／ＷＬＥＡを発生する。
このワード線活性化タイミング信号／ＷＬＥＡは、また、行選択駆動回路２に含まれるワンショットパルス発生器６６へ与えられる。このワンショットパルス発生器６６は、ワード線活性化タイミング信号／ＷＬＥＡに従って、ワンショットパルスの形態で、ワード線イネーブル信号／ＷＬＥを発生する。
この図２９に示す構成を利用することにより、読出モード時に、ビット線のプリチャージ電圧を、中間電圧レベル、書込モード時に、ビット線のプリチャージ電圧を、ハイ側セル電源電圧ＶＨ（＝ＶＤＤ）レベルにプリチャージすることができる。
なお、読出モード指示信号／ＲＥＮＡおよび書込モード指示信号／ＷＥＮＡが、ワード線イネーブル信号ＷＬＥの非活性化に応答して非活性化されてもよい。
［変更例］
図３０は、この発明の実施の形態７の変更例のプリチャージ回路９の構成を概略的に示す図である。図３０においては、１つのビット線ＢＬ（または／ＢＬ）に対するビット線プリチャージ回路ＢＰＫｉの構成を代表的に示す。ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍ各々に対して、図３０に示すビット線プリチャージ回路ＢＰＫｉが設けられる。
ビット線プリチャージ回路ＢＰＫｉは、各々がビット線ＢＬ（または／ＢＬ）に結合されるＰチャネルＭＩＳトランジスタＰＴ４０，ＰＴ４１およびＰＴ４２およびＮチャネルＭＩＳトランジスタＮＴ４０と、列選択信号ＣＳｉおよび書込モード指示信号ＷＥＮＡを受ける２入力ゲート回路ＧＴ３およびＧＴ４を含む。ゲート回路ＧＴ３は、列選択信号ＣＳｉおよび書込モード指示信号ＷＥＮＡがともにＨレベルのときにＬレベルの信号を出力する。ゲート回路ＧＴ４は、列選択信号ＣＳｉをインバータを介してその第１の入力に受け、かつその第２の入力に書込モード指示信号ＷＥＮＡを受け、列選択信号ＣＳｉがＬレベルかつ書込モード指示信号ＷＥＮＡがＨレベルのときにＬレベルの信号を出力する。
ＰチャネルＭＩＳトランジスタＰＴ４０は、ゲート回路ＧＴ３の出力信号がＬレベルのときに導通し、ビット線ＢＬへハイ側セル電源電圧ＶＨを伝達する。ＰチャネルＭＩＳトランジスタＰＴ４１は、ゲート回路ＧＴ４の出力信号がＬレベルのときに導通し、ビット線ＢＬにビット線プリチャージ電圧ＶＨＬを伝達する。ＰチャネルＭＩＳトランジスタＰＴ４２は、読出モード指示信号／ＲＥＮＡがＬレベルの活性状態のとき導通し、ビット線ＢＬへビット線プリチャージ電圧ＶＨＬを伝達する。ＮチャネルＭＩＳトランジスタＮＴ４０は、ローカルのプリチャージ制御回路７０に含まれるゲート回路ＧＴ６の出力信号がＨレベルのときに導通し、ビット線ＢＬを接地ノードに結合する。
このゲート回路ＧＴ６は、補の読出モード指示信号／ＲＥＮＡおよび補の書込モード指示信号／ＷＥＮＡがともに非活性状態のときにＨレベルの信号を出力する。このローカルのプリチャージ制御回路７０は、プリチャージ回路９内において、ビット線プリチャージ回路ＢＰＫｉ（ｉ＝０−ｍ）に共通に設けられる。
図３１は、図３０に示すプリチャージ回路９の動作を示す信号波形図である。以下、図３１を参照して、図３０に示すプリチャージ回路９の動作について説明する。
スタンバイサイクルにおいては、アクセス指示信号として機能する補のモード指示信号／ＲＥＮＡおよび／ＷＥＮＡはともにＨレベルになり、書込モード指示信号ＷＥＮＡは、Ｌレベルにある。したがって、ゲート回路ＧＴ３およびＧＴ４の出力信号はともにＨレベルであり、また、ゲート回路ＧＴ６の出力信号もＨレベルである。したがって、ＰチャネルＭＩＳトランジスタＰＴ４０−ＰＴ４２はすべてオフ状態であり、一方、ＮチャネルＭＩＳトランジスタＮＴ４０がオン状態であり、ビット線ＢＬ（／ＢＬ）は接地ノードに結合され、接地電圧レベルに維持される。
読出サイクルが始まると、アクセスモードを示す読出モード指示信号／ＲＥＮＡが所定期間Ｌレベルとなる。補の書込モード指示信号／ＷＥＮＡはＨレベル、書込モード指示信号ＷＥＮＡはＬレベルである。応じて、ＰチャネルＭＩＳトランジスタＰＴ４２がオン状態、ＭＩＳトランジスタＰＴ４０、ＰＴ４１およびＮＴ４０はすべてオフ状態となる。したがって、ビット線ＢＬへプリチャージ電圧ＶＨＬが伝達される。ビット線ＢＬが、列選択信号ＣＳｉにより指定されるか否かにかかわらず、ビット線ＢＬ（／ＢＬ）は、すべて、プリチャージ電圧ＶＨＬレベルにプリチャージされる。適当なタイミングで（ワード線イネーブル信号ＷＬＥに従ってワード線が選択状態に駆動されると）、ビット線ＢＬ（／ＢＬ）の電位が、対応のメモリセルの記憶データに応じて変化する。
読出モードにおいては、列選択信号ＣＳｉが選択状態に駆動されても、書込モード指示信号ＷＥＮＡはＬレベルであり、ゲート回路ＧＴ３およびＧＴ４の出力信号はＨレベルに維持され、ビット線ＢＬのプリチャージ動作には影響は及ぼさない。
データ読出が完了すると、読出モード指示信号／ＲＥＮＡがＨレベルに駆動される。この場合、モード指示信号／ＲＥＮＡおよび／ＷＥＮＡがともにＨレベルとなり、ＮチャネルＭＩＳトランジスタＮＴ４０が再びオン状態となり、ビット線ＢＬを接地ノードに結合し、一方、ＰチャネルＭＩＳトランジスタＰＴ４０−ＰＴ４２はすべてオフ状態となる。
書込サイクルが始まると、書込モード指示信号／ＷＥＮＡがＬレベルに駆動され、一方、読出モード指示信号／ＲＥＮＡはＨレベルに維持される。したがって、ゲート回路ＧＴ６の出力信号がＬレベルとなり、ＮチャネルＭＩＳトランジスタＮＴ４０が、オフ状態となる。また、書込モード指示信号ＷＥＮＡは、Ｈレベルに駆動され、ゲート回路ＧＴ３およびＧＴ４がバッファとして動作する。
このとき、選択列においては列選択信号ＣＳｉがＨレベルとなり、ゲート回路ＧＴ３の出力信号がＬレベルとなり、ＭＩＳトランジスタＰＴ４０を介してビット線ＢＬへハイ側セル電源電圧ＶＨが伝達される。一方、非選択列においては、列選択信号ＣＳｉはＬレベルであり、ゲート回路ＧＴ３の出力信号はＨレベル、ゲート回路ＧＴ４の出力信号がＬレベルとなり、ＰチャネルＭＩＳトランジスタＰＴ４１がオン状態となり、ビット線ＢＬへは、プリチャージ電圧ＶＨＬが伝達される。ＳＲＡＭにおいては、行アドレス信号と列アドレス信号とが並行して与えられる。したがって、ワード線選択タイミングと同じタイミングまたはそれよりも早いタイミングで列選択信号を確定状態に設定することが出来る（後に説明する実施の形態８参照）。
したがって、データ書込時においては、選択列のビット線が、ハイ側セル電源電圧ＶＨ（＝ＶＤＤ）レベルにプリチャージされ、一方、非選択列のビット線ＢＬは、それより低いプリチャージ電圧ＶＨレベルにプリチャージされる。この状態においては、基板電圧ＶＰＳが、ハイ側電源電圧ＶＨレベルに設定され、スタティック・ノイズ・マージンが比較的小さくされる場合を考える。この場合、ビット線電圧を高くすることにより、アクセストランジスタの電流を大きくし、また、ビット線電圧によりＬレベルデータの記憶ノードの電位を高くして、記憶データの反転を高速で実行する。非選択列においては、ビット線ＢＬはプリチャージ電圧ＶＨＬレベルであり、スタティック・ノイズ・マージンは十分に確保され、記憶データの破壊が防止される。これにより、書込時においても、非選択列のメモリセルの読出マージンを十分に確保して、安定にデータを保持することができる。
なお、この図３０に示す変更例の構成において、各制御信号ＷＥＮＡ、／ＲＥＮＡおよび／ＷＥＮＡは、図２９に示す構成を用いて生成される。書込モード指示信号ＷＥＮＡおよび／ＷＥＮＡは互いに相補な信号であり、書込モード指示信号／ＷＥＮＡを反転することにより、書込モード指示信号ＷＥＮＡを生成することができる。
また、これらのモード指示信号ＷＥＮＡ，／ＷＥＮＡおよび／ＲＥＮＡの非活性化が、ワード線イネーブル信号ＷＬＥの非活性化に応答して行なわれても良い。
以上のように、この発明の実施の形態７に従えば、書込モードと読出モード時とで、ビット線のプリチャージ電圧レベルを変更しており、読出マージンを確実に確保し安定にデータの書込を行なうことができる。
なお、この実施の形態７においても、基板電圧ＶＰＳの電圧レベルの調整およびワード線の電圧レベルの調整を、それぞれ行なうように、実施の形態１から６の構成が適宜組合せて用いられてもよい。
［実施の形態８］
図３２は、この発明の実施の形態８に従うスタティック型半導体記憶装置（ＳＲＡＭ）の全体の構成を概略的に示す図である。図３２に示すＳＲＡＭは、以下の点で、図１に示すＳＲＡＭとその構成が異なる。すなわち、ＰＭＩＳ基板電位制御回路１０においては、ビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１それぞれに対応してＰＭＩＳ基板制御回路ＰＢＣ０およびＰＢＣ１が設けられる。これらのＰＭＩＳ基板制御回路ＰＢＣ０およびＰＢＣ１は、それぞれ対応の基板電圧伝達線１００を介して、メモリセルＭＣの負荷トランジスタへ基板電圧ＶＰＳ０およびＶＰＳ１をそれぞれ伝達する。このＰＭＩＳ基板制御回路ＰＢＣ０およびＰＢＣ１の動作を制御するために、主制御回路８からの基板バイアス切換信号ＢＥとカラム選択回路１１０からのカラム選択信号ＣＤ（ＣＤ０およびＣＤ１）がアクセス制御信号群ＡＣＳとともに共通に与えられる。これらのＰＭＩＳ基板制御回路ＰＢＣ０およびＰＢＣ１は、それぞれ、ビット線対、すなわちメモリセル列単位で、負荷トランジスタの基板電圧ＶＰＳを制御する。カラム選択回路１１０は、行選択駆動回路２の活性化より遅くないタイミングで活性化される。
この図３２に示すＳＲＡＭの他の構成は、図１に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
ＳＲＡＭにおいては、行アドレス信号と列アドレス信号が、並行して与えられる。したがって、データ書込時、非選択列のメモリセルの負荷トランジスタの基板電圧を低下させてスタティック・ノイズ・マージンを拡大し、一方、選択列のメモリセルに対しては、その基板電圧を高い電圧レベルに維持し、スタティック・ノイズ・マージンを小さくして、高速でデータ書込を実行する。この基板電圧の変更時、これまでの実施の形態１から７において説明したように、行選択駆動回路２におけるワード線選択タイミングより遅れないタイミングで、基板電圧を変化させる（列アドレス信号をデコードして列選択信号を生成する回路を行選択駆動回路の動作開始タイミングより遅れないタイミングで活性化する。
図３３は、図３２に示すカラム選択回路１１０およびＰＭＩＳ基板制御回路ＰＢＣ（ＰＢＣ０，ＰＢＣ１）の構成の一例を概略的に示す図である。図３３において、カラム選択回路１１０は、ビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１それぞれに対して設けられるＹデコード回路ＹＤＫ０およびＹＤＫ１と、Ｙデコード回路ＹＤＫ０およびＹＤＫ１の出力信号（列選択ファースト信号）ＣＤ０，ＣＤ１と列選択イネーブル信号ＣＳＥＮとをそれぞれ受けるゲート回路ＧＴ１０およびＧＴ１１と、列選択ゲートＣＳＧ０，ＣＳＧ１を含む。
Ｙデコード回路ＹＤＫ０およびＹＤＫ１の各々は、主制御回路に含まれるＯＲ回路１３０からのアクセス活性化信号ＥＮＡの活性化時、与えられたＹアドレス信号ＹＡをデコードし、Ｙアドレス信号ＹＡが対応のビット線対を指定するとき、その出力信号（列選択ファースト信号）ＣＤ０，ＣＤ１を選択状態（Ｈレベル）に駆動する。
ＯＲ回路１３０は、書込モード指示信号ＷＥＮＡおよび読出モード指示信号ＲＥＮＡのいずれかの活性化時、アクセス活性化信号ＥＮＡを活性化する。
ゲート回路ＧＴ１０およびＧＴ１１は、それぞれ、列選択イネーブル信号ＣＳＥＮの活性化時（Ｈレベルのとき）バッファとして動作し、対応のＹデコード回路ＹＤＫ０およびＹＤＫ１から与えられる列選択ファースト信号ＣＤ０およびＣＤ１を通過させる。これらのゲート回路ＧＴ１０およびＧＴ１１により、列選択信号ＣＳ０，ＣＳ１がそれぞれ生成される。
列選択ゲートＣＳＧ０，ＣＳＧ１は、それぞれ、ゲート回路ＧＴ１０，ＧＴ１１からの列選択信号ＣＳ０，ＣＳ１に従って選択的に導通し、導通時、対応のビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１を内部データ線１１５に結合する。
なお、図３３において内部データ線１１５においては、書込データおよび読出データが共通に伝達されるように示す。しかしながら、この内部データ線１１５として、書込データ線と読出データ線とが別々に設けられてもよい。
ＰＭＩＳ基板制御回路ＰＢＣ０，ＰＢＣ１は同一構成を有し、対応のＹデコード回路ＹＤＫ（ＹＤＫ０，ＹＤＫ１）から与えられる信号が異なるだけであり、対応する部分には同一参照番号を付す。ＰＭＩＳ基板制御回路ＰＢＣ０およびＰＢＣ１の各々は、書込モード指示信号ＷＥＮＡと対応のＹデコード回路ＹＤＫ（ＹＤＫ０，ＹＤＫ１）の出力信号ＣＤ（ＣＤ０、ＣＤ１）を受けるゲート回路１２０と、ゲート回路１２０の出力信号とメイン基板バイアス切換信号ＢＥＰＭとを受けるゲート回路１２２と、ゲート回路１２２の出力信号ＢＥＰ（ＢＥＰ０，ＢＥＰ１）に従って、基板電圧伝達線１００上の電圧ＶＰＳ（ＶＰＳ０，ＶＰＰ１）の電圧レベルを設定する電圧設定回路１２４を含む。この電圧設定回路１２４の構成としては、先の実施の形態４から６おいて示したＰＭＩＳ基板電位制御回路の構成のいずれかが用いられればよい。
ゲート回路１２０は、書込モード指示信号ＷＥＮＡがＨレベルのとき、対応のＹデコード回路ＹＤＫの出力信号ＣＤを反転するインバータとして動作し、書込モード指示信号ＷＥＮＡの非活性化時（Ｌレベルのとき）、その出力信号をＬレベルに固定する。
ゲート回路１２２は、ＯＲ回路であり、メイン基板バイアス切換信号ＢＥＰＭおよびゲート回路１２０の出力信号のいずれかがＨレベルのときに、対応の基板バイアス切換信号ＢＥＰ（ＢＥＰ０，ＢＥＰ１）をＨレベルに設定する。
なお、図３３において、列選択イネーブル信号ＣＳＥＮ、書込モード指示信号ＷＥＮＡおよび読出モード指示信号ＲＥＮＡが、図３０に示す制御信号群ＡＣＳに対応する。
図３４は、図３３に示すＰＭＩＳ基板制御回路ＰＢＣ０，ＰＢＣ１およびカラム選択回路１１０の動作を示すタイミング図である。以下、図３４を参照して、この図３３に示す回路動作について説明する。
スタンバイ状態においては、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥはともにＨレベルであり、読出モード指示信号ＲＥＮＡおよび書込モード指示信号ＷＥＮＡはともにＬレベルである。したがって、Ｙデコード回路ＹＤＫ０，ＹＤＫ１の出力する列選択ファースト信号ＣＤ０，ＣＤ１はＬレベルの非選択状態であり、応じて列選択信号ＣＳ０，ＣＳ１も非選択状態のＬレベルである。したがって、列選択ゲートＣＳＧ，ＣＳＧ１も非導通状態にある。この状態においては、先の実施の形態１から４において説明したように、電圧設定回路１２４からの基板電圧ＶＰＳ（ＶＰＳ０，ＶＰＳ１）もハイ側セル電源電圧ＶＨ（＝ＶＤＤ；第１電圧）レベルである。
読出サイクルが始まると、クロック信号ＣＬＫの立上がりエッジで、チップイネーブル信号／ＣＥがＬレベル、ライトイネーブル信号／ＷＥがＨレベルである。応じて、読出モード指示信号ＲＥＮＡが活性化され、応じて、実施の形態１または２において示したように、メイン基板バイアス切換信号ＢＥＰＭが活性状態へ駆動される。読出モード指示信号ＲＥＮＡの活性化に従って、図３３に示すＯＲ回路１３０からのアクセス活性化信号ＥＮＡが活性化される。このとき、また、クロック信号ＣＬＫの立上りエッジにおいて、アドレス信号ＡＤが取込まれ、カラム選択回路１１０において、Ｙデコード回路ＹＤＫ０およびＹＤＫ１がデコード動作を行ない、与えられたＹアドレス信号ＹＡに従って、それぞれの列選択ファースト信号ＣＤ０，ＣＤ１を生成する。このデコード動作により、選択列に対応する列選択ファースト信号ＣＤ０またはＣＤ１がＨレベルへ駆動される。しかしながら、この場合、書込モード指示信号ＷＥＮＡは、Ｌレベルであり、ＰＭＩＳ基板制御回路ＰＢＣ０およびＰＢＣ１においてゲート回路１２０の出力信号はＬレベルである。
一方、この読出モード指示信号ＲＥＮＡの活性化に従って、メイン基板バイアス切換信号ＢＥＰＭが所定のタイミング（ワード線選択タイミングより遅くないタイミング）で選択状態へ駆動される。応じて、ＰＭＩＳ基板制御回路ＰＢＣ０およびＰＢＣ１においてゲート回路１２２の出力する基板バイアス切換信号ＢＥＰ０，ＢＥＰ１が選択状態へ駆動される。これにより、電圧設定回路１２４が、それぞれ基板電圧伝達線１００上の基板電圧ＶＰＳ０，ＶＰＳ１を、それぞれ所定の電圧レベル（Ｖｂレベル；第２電圧レベル）に駆動する。
この後、ワード線イネーブル信号ＷＬＥが活性化され、選択行のワード線が選択状態へ駆動される。
一方、列選択イネーブル信号ＣＳＥＮが、所定のタイミングで活性化され、Ｙデコード回路ＹＤＫ０，ＹＤＫ１の出力信号に従ってゲート回路ＧＴ１０およびＧＴ１１の出力する列選択信号ＣＳ（ＣＳ０，ＣＳ１）が選択状態または非選択状態に設定される。応じて、選択列に対応する列選択ゲートＣＳＧ（ＣＳＧ０またはＣＳＧ１）が導通し、選択列のビット線対ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０またはＢＬ１，／ＢＬ１）が内部データ線１１５に結合されてデータの読出が行なわれる。
ワード線イネーブル信号ＷＬＥの非活性化後、所定のタイミングで、メイン基板バイアス切換信号ＢＥＭがＬレベルに駆動され、また読出モード指示信号ＲＥＮＡも非活性化される。また、列選択イネーブル信号ＣＳＥＮが非活性化され、Ｙデコード回路ＹＤＫ０，ＹＤＫ１の出力信号ＣＤ（ＣＤ０，ＣＤ１）が非選択状態へ駆動され、応じて列選択信号ＣＳ（ＣＳ０，ＣＳ１）も非選択状態へ駆動される。
このメイン基板バイアス切換信号ＢＥＰＭの非活性化に応答して、ゲート回路１２２の出力信号ＢＥＰ０，ＢＥＰ１もそれぞれ非活性化され、電圧設定回路１２４により、基板電圧伝達線が、ハイ側セル電源電圧レベルにプリチャージされる。
すなわち、データ読出時においては、選択列／非選択列にかかわらず、この基板電圧ＶＰＳの電圧レベルをハイ側セル電源電圧ＶＨよりも低い電圧レベルＶｂに設定する。この場合、各メモリセル列それぞれに、基板制御回路ＰＣＢが設けられており、各基板制御回路ＰＣＢの駆動する負荷は小さく、高速で、基板電圧ＶＰＳを変化させることができる。
なお、メモリセル列の配置については後に詳細に説明するが、各メモリセル列ごとに、負荷トランジスタの基板領域は分離されている。
書込サイクルが始まると、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがともにＬレベルに設定される。応じて、書込モード指示信号ＷＥＮＡが活性化され、Ｙデコード回路ＹＤＫ０およびＹＤＫ１が、ゲート回路１３０からのアクセス活性化信号ＥＮＡの活性化に従ってデコード動作を実行する。このデコード動作により、選択列に対応する列選択ファースト信号ＣＤがＨレベルに駆動され、非選択列に対する列選択ファースト信号ＣＤが、Ｌレベルに維持される。この書込サイクルにおいては、メイン基板バイアス切換信号ＢＥＰＭはＬレベルである。一方、この書込モード指示信号ＷＥＮＡの活性化に従って、ゲート回路１２０の出力信号の論理レベルが、Ｙデコード回路ＹＤＫ０およびＹＤＫ１からの列選択ファースト信号ＣＤ０およびＣＤ１に従って設定される。すなわち、ゲート回路１２０は、書込時、対応のビット線対が選択されている場合には、Ｌレベルの信号を出力し、一方、対応のビット線対が非選択の場合には、Ｈレベルの信号を出力する。したがって、ゲート回路１２２の出力信号ＢＥＰは、対応のビット線対が選択列の場合Ｌレベル、非選択列の場合Ｈレベルとなる。
与えられた基板バイアス切換信号ＢＥＰに従って、電圧設定回路１２４は、対応のビット線対が非選択列の場合には、対応の基板電圧伝達線１００上の基板電圧ＶＰＳ（ＶＰＳ０またはＶＰＳ１）を、読出時と同様所定電圧Ｖｂレベルに設定し、一方、選択列に対しては、この基板電圧ＶＰＳ（ＶＰＳ０またはＶＰＳ１）をハイ側セル電源電圧ＶＨレベル（第３電圧レベル）に維持する。
この後、所定のタイミングで、列選択イネーブル信号ＣＳＥＮが活性化され、ゲート回路ＧＴ１０およびＧＴ１１からの列選択信号ＣＳ０およびＣＳ１が、与えられたＹアドレス信号に応じた論理レベルに設定される。したがって、選択列において列選択ゲートＣＳＧ（ＣＳＧ０またはＣＳＧ１）が導通し、内部データ線１１５と選択列のビット線対ＢＬ，／ＢＬが結合され、データの書込が行なわれる。書込時において、選択列の負荷トランジスタの基板電圧ＶＰＳは、ハイ側セル電源電圧レベルであり、メモリセルのスタティック・ノイズ・マージンが少し小さくされ、高速でデータの書込が行なわれる。非選択列においては、メモリセルの負荷トランジスタの基板電圧が、ハイ側セル電源電圧ＶＨよりも低い電圧レベルに設定されており、十分にスタティック・ノイズ・マージンは確保される。これにより、非選択列かつ選択行のメモリセルの記憶データを安定に保持することが出来る。
データ書込が完了すると、書込モード指示信号ＷＥＮＡが非活性化され、基板制御回路ＰＢＣ０およびＰＢＣ１において基板バイアス切換信号ＢＥ０およびＢＥ１が、すべてＬレベルとなり、電圧設定回路１２４は、基板電圧伝達線１００上の基板電圧ＶＰＳ０およびＶＰＳ１をすべてハイ側セル電源電圧ＶＨレベルに駆動する。
また、列選択イネーブル信号ＣＳＥＮが非活性化され、ゲート回路ＧＴ１０およびＧＴ１１からの列選択信号ＣＳ０およびＣＳ１が非選択状態へ駆動され、選択列のビット線対ＢＬ，／ＢＬと内部データ線１１５とが分離される。この後、ビット線は、図示しないプリチャージ回路により所定電圧にプリチャージされる。
上述のように、データ書込時、選択列のメモリセルの基板電圧ＶＰＳは、ハイ側セル電源電圧ＶＨレベルに維持し、非選択列のメモリセルにおいては、基板電圧ＶＰＳは、そのハイ側セル電源電圧ＶＨよりも低い電圧Ｖｂレベルに維持する。選択行かつ非選択列のメモリセルにおいては、単にデータの読出および再書込が実行されるだけであり、この状態においてスタティック・ノイズ・マージンが増大されており、確実に、データの再書込を行なうことができ、データが安定に保持される。一方、選択列においては、書込時、基板電圧ＶＰＳは、ハイ側セル電源電圧レベルに維持される。したがって、スタティック・ノイズ・マージンが少し小さい状態に設定され、高速でデータの書込を実行することができる。データ読出時においては、メモリセルの負荷トランジスタの基板電圧ＶＰＳは、バイアスの浅い状態に設定され、スタティック・ノイズ・マージンは十分に確保され、安定にデータを読出すことが出来る。このとき、基板電圧ＶＰＳは、実施の形態１または２と同様のタイミングで変更されており、実施の形態１または２と同様の効果を得ることが出来る。なお、書込時において選択列のメモリセルの負荷トランジスタの基板電圧ＶＰＳの電圧レベルが、ハイ側セル電源電圧ＶＨよりも高い電圧レベル（第３の電圧レベル）に設定されても良い。
この発明の実施の形態８において、これまでの実施の形態１から７のいずれかの構成と適宜組合せて用いられてもよい。たとえば、ワード線電位を書込モードと読出モードとに切換える構成およびビット線プリチャージ電圧を書込モードと読出モードで変更する構成が、実施の形態８の構成と組合せて用いられてもよい。
また、基板電圧ＶＰＳを変化させる期間は、ワード線ＷＬが選択状態にある期間すなわちワード線イネーブル信号ＷＬＥが活性期間にある間は、十分に所望値に維持されていればよい。したがって、この基板電圧ＶＰＳのバイアス切換信号ＢＥＰＭ，ＢＥＰの非活性化タイミングは、ワード線イネーブル信号ＷＬＥの非活性化後の任意のタイミングで設定することができる。
図３５は、図３３に示す各動作制御信号を発生する部分の構成の一例を概略的に示す図である。図３５において、主制御回路８は、メイン基板バイアス切換信号ＢＥＰＭを生成する読出基板電圧変更活性化回路１３０と、読出モード指示信号ＲＥＮＡを生成する読出モード検出回路１３２と、書込モード指示信号ＷＥＮＡを生成する書込モード検出回路１３４と、列選択イネーブル信号ＣＳＥＮを生成する列選択活性化回路１３６を含む。
読出基板電圧変更活性化回路１３０は、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥがＬレベルかつライトイネーブル信号／ＷＥがＨレベルのとき、メイン基板バイアス切換信号ＢＥＰＭを活性化する。このメイン基板バイアス切換信号ＢＥＰＭの活性化タイミングは、実施の形態１および２に示すように、ワード線イネーブル信号ＷＬＥの活性化時またはそれより早いタイミングである。
このメイン基板バイアス切換信号ＢＥＰＭの非活性化は、ワード線イネーブル信号ＷＬＥの非活性化に従って設定されてもよく、またこれより遅いタイミングで、たとえば読出モード指示信号ＲＥＮＡまたは書込モード指示信号ＷＥＮＡの非活性化に従って決定されてもよい。また、メイン基板バイアス切換信号ＢＥＰＭの活性化タイミングは、ワード線イネーブル信号ＷＬＥの活性化タイミングより遅くならないように、両者のタイミング調整が行なわれる。
読出モード検出回路１３２は、クロック信号ＣＬＫの立上りエッジでチップイネーブル信号／ＣＥがＬレベルかつライトイネーブル信号／ＷＥがＬレベルのときに、所定のタイミングで、読出モード指示信号ＲＥＮＡを活性化し、所定時間経過後に、この読出モード指示信号ＲＥＮＡを非活性化する。
書込モード検出回路１３４は、クロック信号ＣＬＫの立上りエッジで、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥが共にＬレベルのとき、所定のタイミングで、ワンショットパルスの形態で、書込モード指示信号ＷＥＮＡを発生する（活性化する）。これらのモード指示信号（アクセスモード指示信号）ＲＥＮＡおよびＷＥＮＡの活性化タイミングはほぼ同じであり、ワード線活性化のタイミングよりも早いタイミングで活性化される。列選択回路においてＹデコード回路を早いタイミングで活性化し、列選択ファースト信号を早いタイミングで確定状態に設定することができる。
列選択活性化回路１３６は、これらの読出モード指示信号ＲＥＮＡおよび書込モード指示信号ＷＥＮＡのいずれかの活性化に従って列選択イネーブル信号ＣＳＥＮを活性化する。この列選択イネーブル信号ＣＳＥＮの活性化は、ワード線イネーブル信号ＷＬＥの活性化よりも早いタイミングに設定されてもよく、また同時に設定されてもよく、それより少し遅くても良い。この列選択イネーブル信号ＣＳＥＮの非活性化が、読出モード指示信号ＲＥＮＡおよび書込指示信号ＷＥＮＡのいずれかの非活性化の遷移に従って行なわれる。
図３６は、この発明の実施の形態８におけるＳＲＡＭのメモリセルアレイの基板領域の構成を概略的に示す図である。図３６において、ＰＭＩＳトランジスタを形成するＮ型基板領域１４２と、ＮチャネルＭＩＳトランジスタを形成するＰ型基板領域１４０および１４４とが設けられる。これらのＰ型基板領域１４０および１４４とＮ型基板領域１４２が、列方向（ビット線延在方向）に連続的に延在して形成される。Ｐ型基板領域１４０および１４４は、隣接列のメモリセルと共有される。
Ｎ型基板領域１４２においては、メモリセルＭＣのＰチャネル負荷トランジスタＰＱ１およびＰＱ２が形成される。Ｐ型基板領域１４０においては、メモリセルＭＣのドライブトランジスタＮＱ１およびアクセストランジスタＮＱ３が形成される。他方側のＰ型基板領域１４４においては、ＮチャネルのドライブトランジスタＮＱ２およびＮチャネルアクセストランジスタＮＱ４が形成される。
図３６においては、メモリセルＭＣの各トランジスタのノードの接続先を併せて示す。各メモリセルＭＣに対してビット線ＢＬおよび／ＢＬが列方向に延在して配置される。また、ワード線ＷＬが、行方向に連続的に延在して配置され、アクセストランジスタＮＱ３およびＮＱ４のゲートに接続される。また、Ｎ型基板領域に１４２においては、ハイ側セル電源電圧ＶＨを伝達する電源線が並行して配置され、負荷トランジスタＰＱ１およびＰＱ２に結合される。
この図３６に示すメモリセルＭＣの配置が、列方向に鏡映対称で繰り返し設けられ、また、行方向においても同様、鏡映対称で繰返し設けられる。
このＮ型基板領域１４２の一方側に、高濃度のＮ型不純物領域１４６が設けられ、この高濃度Ｎ型不純物領域１４６は、Ｎ型基板領域１４２と連結される。この高濃度Ｎ型不純物領域１４６に基板電圧ＶＰＳが供給されて、応じてＮ型基板領域１４２に基板電圧ＶＰＳが伝達される。したがって、列方向に連続的に延在するＮ型基板領域およびＰ型基板領域を設けることにより、各メモリセル列単位で基板電圧ＶＰＳを制御することができる。
図３７は、図３６に示すメモリセルトランジスタＮＱ２、ＰＱ２およびＮＱ３に沿った断面構造を概略的に示す図である。図３７においては、メモリセルは、Ｐ型半導体（シリコン）基板１６０上に形成される。ＮチャネルＭＩＳトランジスタを形成するＰ型基板領域１４０および１４４が、Ｎウェル１４０Ａおよび１４４Ａにより形成される。これらのウェル１４０Ａおよび１４４Ａの間に、ＰチャネルＭＩＳトランジスタを形成するＮ型基板領域としてＮウェル１４２Ａが配置される。Ｐウェル１４０ＡおよびＰウェル１４４Ａの外側に、隣接メモリセルのＰチャネルＭＩＳトランジスタを形成するためのＮウェル１６６および１６７が、Ｎ型基板領域として形成される。
これらのウェル１４０Ａ、１４２Ａ、１４４Ａ、１６６および１６７の境界部において素子分離のためにトレンチ領域１７０−１７４がそれぞれ形成される。これらのトレンチ領域１７０−１７４は、各々シャロートレンチアイソレーション（ＳＴＩ）領域であり、各ウェルの表面に形成されたトレンチ領域に絶縁膜を充填して形成される。トランジスタの活性領域は、不純物領域で形成される。ゲート電極１６２および１６１直下の領域にはチャネル領域が形成されるため、この活性領域を形成する不純物領域は示されていない。ゲート電極１６１は、Ｎウェル１４２ＡおよびＰウェル１４４Ａ上に渡って延在し、ＰチャネルＭＩＳトランジスタＰＱ２およびＮチャネルＭＩＳトランジスタＮＱ２のゲートを構成する。ゲート電極１６２が、Ｐウェル１４０Ａにおいてトレンチ領域１７１上にわたって延在して配置される。このゲート電極１６２は、ＮチャネルアクセストランジスタＮＱ３のゲート電極を構成しており、このゲート電極１６２は、隣接メモリセルのアクセストランジスタのゲートもまた構成する。
Ｎウェル１４２ＡにおいてはＰチャネル負荷トランジスタが形成されており、このＮウェル１４２Ａの電圧（基板電圧）レベルを、データ書込時の選択／非選択およびデータ読出モードに応じて設定する。
なお、この図３７においては、バルク構造のＭＩＳトランジスタが形成されており、トランジスタを形成する活性領域がＳＴＩ領域により分離される。しかしながら、これらのウェルとＰ型半導体基板１６０の間で、各列毎に分離されるボトムＮウェルを設け、このボトムＮウェルを介してＮウェル１４２Ａの電圧レベルを各メモリセル単位で設定する構成が用いられてもよい。
この図３７に示すように、Ｎウェル１４２ＡとＰ型半導体基板１６０との間の接合容量は、比較的大きい。したがって、高速で基板電圧を変更するために、Ｎウェル１４２Ａの列方向における所定数の行ごとに基板電圧伝達線とＮウェル１４２Ａとの間のコンタクトが形成されて，列方向に沿って複数箇所においてＮウェル１４２Ａに対して基板電圧が供給されても良い。
［変更例］
図３８は、図３６に示すメモリセルのトランジスタＮＱ２、ＮＱ３およびＰＱ２に沿った断面構造の変更例を示す図である。図３８において、シリコン（Ｓｉ）基板２００上に、埋込絶縁膜２０１が形成される。この埋込絶縁膜２０１上に、ＮチャネルＭＩＳトランジスタを形成するＰ型基板領域１４０として、Ｐ基板２１０が形成される。Ｐ基板２１０には隣接列のＮチャネルＭＩＳトランジスタも形成され、隣接列および対応の列のＮチャネルＭＩＳトランジスタは、素子分離領域１９５により分離される。素子分離領域１９５は、Ｐ基板２１０表面から形成されるシャロートレンチ分離膜で構成されるトレンチ分離構造の「部分トレンチ分離」領域である。
ＰチャネルＭＩＳトランジスタを形成するＮ型基板領域１４２は、埋込絶縁膜２０１上に形成されるＮ基板２１２によりその領域が規定される。このＮ基板２１２表面に、素子分離領域１９７が、ＰチャネルＭＩＳトランジスタを分離するために設けられる。この素子分離領域１９７はシャロートレンチ分離膜で構成され、「部分トレンチ分離」構造を有する。この素子分離領域１９７により、負荷トランジスタＰＱ１およびＰＱ２が分離される。Ｎ基板２１２を、列方向に連続的に延在させ、ＰチャネルＭＩＳトランジスタを形成する領域（活性領域に相当）においてＰ型領域を形成して、ソースおよびドレイン領域を形成する。Ｎ基板２０１の電位を制御することにより、メモリセル列単位でメモリセルの負荷トランジスタの基板電圧を調整することができる。
Ｐ型基板領域１４０とＮ型基板領域１４２の間に形成される素子分離領域１９６は、埋込トレンチ分離領域１９６ａと、その上部に形成される部分トレンチ分離領域１９６ｂとを含む。この素子分離領域１９６は、したがって埋込絶縁膜２０１にまで到達し、「完全トレンチ分離」構造を実現する。これにより、Ｎ基板２１２とＰ基板２１１とを完全に分離する。前述のようにＮ基板２１２は、１列に整列して配置されるメモリセルのＰチャネルＭＩＳトランジスタに対して共通に設けられ、１つのメモリセル形性領域において２つの負荷トランジスタが、この素子分離領域１９７により分離される。
Ｎ型基板領域１４２とＰ型基板領域１４４の間の素子分離領域１９８も、完全トレンチ分離の部分トレンチ領域１９８ａとその上部の部分トレンチ分離領域１９８ｂとを含む。この素子分離領域１９８は、埋込絶縁膜２０１にまで到達し、「完全トレンチ分離」構造を実現し、Ｎ基板２１２をＰ基板２１３から完全に分離する。また、ＮチャネルＭＩＳトランジスタを形成するＰ型基板領域１４４は、Ｐ基板２１４により、その領域が規定され、Ｐ基板２１４には、対応の列のＮチャネルＭＩＳトランジスタおよび隣接セルのＮチャネルＭＩＳトランジスタも形成される。これらのＭＩＳトランジスタを分離するために、シャロートレンチ膜で構成される部分分離構造の素子分離領域１９９が形成される。
Ｎ基板２１２およびＰ基板２１４上の素子分離膜までの領域上にゲート電極１６１が配設され、メモリセルのインバータ構造を実現する。また、このゲート電極１６１が、ＭＩＳトランジスタＰＱ２およびＮＱ２のゲートを構成し、かつ記憶ノードＳＮ１に結合される。Ｐ基板２１０上に渡ってゲート電極１６２が形成され、メモリセルのアクセストランジスタＮＱ３のゲートを形成する。このゲート電極１６２は、隣接列のアクセストランジスタのゲートと共有され、共通のワード線に結合される。
ＰチャネルＭＩＳトランジスタを形成するＮ基板２１２を、Ｐ基板２１０および２１４から完全トレンチ分離構造により各列毎に分離する。これにより、各列単位でメモリセルのＰチャネル負荷トランジスタの基板電圧を調整して、そのしきい値電圧の絶対値を調整することができる。
また、図３８に示す構成において、素子分離領域ごとに完全分離構造の素子分離膜を形成すれば、各列毎に、ＮチャネルＭＩＳトランジスタを形成する領域も互いに分離することができ、各列毎に、ＮチャネルＭＩＳトランジスタの基板電圧を列単位で調整することが可能となる。
この図３８に示す構成の場合、ＳＯＩ構造のトランジスタを利用しているため、ＭＩＳトランジスタのボディ領域がシリコン（Ｓｉ）基板２００と完全に分離される。したがって、基板領域の接合容量が大幅に低減され、基板領域の電位変化を高速で行なうことができる。また、ＳＯＩ構造のトランジスタの場合、配線およびトランジスタの寄生容量が小さく、低電源電圧下で高速動作を実現することができ、応じて、電源電圧を低くすることができる。したがって、このＮ基板２１２の電圧を低くすることができ、消費電流をまた低減することができる。
また、シリコン（Ｓｉ）基板２００とＭＩＳトランジスタのボディ領域とが分離されているため、基板ノイズの影響が記憶ノードに伝播されるのを防止することができ、別の効果としてソフトエラー耐性を改善することができる。
また、ＳＯＩ構造としては、前述の非特許文献１に示されるＳＯＩ構造のトランジスタも利用することができる。非特許文献１の図４に示されるように、負荷トランジスタは部分トレンチ分離により分離され、この基板領域を構成するウェル領域が、完全トレンチ分離構造により各列ごとに分離される。したがって、この基板領域を構成するウェルを、各列単位で、その電圧レベルを調整することができる。
以上のように、この発明の実施の形態８に従えば、各列単位で、メモリセルの負荷トランジスタの基板電圧を、動作モードに応じてまたは書込時の選択列／非選択列に応じて設定している。したがって、データ読出時のスタティックノイズマージンを改善することができ、安定にデータを読出すことができるとともに、データ書込を確実に高速に行なうことができる。
［実施の形態９］
図３９は、この発明の実施の形態９に従う半導体記憶装置の全体の構成を概略的に示す図である。この図３９に示す半導体記憶装置は、図１に示す半導体記憶装置と以下の点で、その構成が異なる。すなわち、主制御回路３００は、アクセス指示信号であるライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥをクロック信号ＣＬＫの立上がりエッジで取込み、これらの論理レベルに従って、基板バイアス切換信号ＢＥＰおよびＢＥＮを生成して基板電位制御回路３０２へ与える。
基板電位制御回路３０２は、実施の形態１および２と同様、ＰＭＩＳ基板バイアス切換信号ＢＥＰに従って基板電圧伝達線１２上の基板電圧ＶＰＳの電圧レベルを調整する。基板電圧伝達線１２は、メモリセルＭＣ（ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１）のＰチャネルＭＩＳトランジスタ（負荷トランジスタ）の基板領域へ伝達される。基板電位制御回路３０２は、また、メモリセルＭＣのＮチャネルＭＩＳトランジスタ（アクセストランジスタおよびドライブトランジスタ）の基板領域へ、基板電圧伝達線３０４を介して基板電圧ＶＮＳを伝達する。基板電位制御回路３０２は、主制御回路３００からの基板バイアス切換信号ＢＥＰおよびＢＥＮに従って、基板電圧ＶＰＳおよびＶＮＳの電圧レベルを、動作モードに応じてワード線の選択状態への駆動タイミングに遅れることなくその電圧レベルを調整する。従って、本実施の形態９においては、メモリセルのトランジスタの基板バイアスが、全て動作モードに応じて調整される。
図３９に示す半導体記憶装置の他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図４０は、図３９に示す基板電位制御回路３０２の構成を概略的に示す図である。図４０において、基板電位制御回路３０２は、メモリセルの負荷トランジスタ（ＰＱ１，ＰＱ２）の基板電圧ＶＰＳの電圧レベルを動作モードに応じて調整するＰＭＩＳ基板電位制御回路１０と、ドライブトランジスタ（ＡＱ１，ＡＱ２）およびアクセストランジスタ（ＮＱ３，ＮＱ４）の基板電圧ＶＮＳを動作モードに応じて調整するＮＭＩＳ基板電位制御回路３１０を含む。
ＰＭＩＳ基板電位制御回路１０は、先の実施の形態１から実施の形態５の構成のいずれが用いられてもよいが、本実施の形態９においては、このＰＭＩＳ基板電位制御回路１０は、実施の形態１または２と同様、ＰＭＩＳ基板バイアス切換信号ＢＥＰの活性化時、すなわちデータ読出モード時、基板電圧伝達線１２上の基板電圧ＶＰＳの電圧レベルをスタンバイ時および書込時に比べて低下させる。
ＮＭＩＳ基板電位制御回路３１０は、ＮＭＩＳ基板バイアス切換信号ＢＥＮの活性化に従って、データ書込時、基板電圧伝達線３０４上の基板電圧ＶＮＳの電圧レベルを、アクセストランジスタおよびドライブトランジスタの基板バイアスが浅くなるように調整する。すなわち、ＰＭＩＳ基板電位制御回路１０により、データ読出時、メモリセルの負荷トランジスタの基板電圧ＶＰＳの電圧レベルが、スタティック・ノイズ・マージンを大きくするように調整される。データ書込時、アクセストランジスタおよびドライブトランジスタの基板電圧ＶＮＳが、スタティック・ノイズ・マージンを低下させるように、すなわち書込マージンを大きくするように、その電圧レベルが調整される。
図４１は、この発明の実施の形態９に従うメモリセルＭＣの構成を示す図である。この図４１に示すメモリセルＭＣの構成においては、図２に示すメモリセルＭＣの構成と異なり、メモリセルＭＣにおいてドライブトランジスタＮＱ１およびＮＱ２の基板領域とアクセストランジスタＮＱ３およびＮＱ４の基板領域が、共に、基板電圧伝達線３０４に結合されて、基板電圧ＶＮＳを受ける。この図４１に示すメモリセルＭＣの他の構成は、図２に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図４２は、この発明の実施の形態９に従う半導体記憶装置の動作を示すタイミング図である。以下、図４２を参照して、図３９から図４１に示す半導体記憶装置の動作について説明する。
クロック信号ＣＬＫの立上がりエッジで、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥが共にＨレベルのときには、ＮＯＰコマンド印加であり、新たな動作は指示されない。図４２においては、半導体記憶装置はスタンバイ状態に維持される。このスタンバイ状態においては、基板バイアス切換信号ＢＥＰおよびＢＥＮは、ともにＬレベルであり、ＰＭＩＳ基板電圧ＶＰＳは、ハイ側セル電源電圧ＶＨレベルに維持され、また、ＮＭＩＳ基板電圧ＶＮＳは、ロー側セル電源電圧ＶＬに維持される。
クロック信号ＣＬＫの立上がりエッジで、チップイネーブル信号／ＣＥがＬレベルでありかつライトイネーブル信号／ＷＥがＨレベルのときには、データ読出が指示される。このデータ読出が指示されると、図３９に示す主制御回路３００は、アドレス信号ＡＤに従って内部アドレス信号ＲＡおよびＣＡを生成する。時刻ｔ１０において、アドレス指定された行に対応するワード線ＷＬが選択状態へ駆動される。
一方、このデータ読出時、ワード線ＷＬの選択状態への駆動に遅れることなく、ＰＭＩＳ基板バイアス切換信号ＢＥＰが活性化される（Ｈレベルに駆動される）。応じて、図４０に示すＰＭＩＳ基板電位制御回路１０は、基板電圧伝達線１２上の基板電圧ＶＰＳの電圧レベルをスタンバイ時の電圧ＶＨよりも低下させる。これにより、図４１に示す負荷トランジスタＰＱ１およびＰＱ２が基板バイアスが浅くなり、その電流駆動力が増大し、スタティック・ノイズ・マージンが拡大される。一方、データ読出時においては、ＮＭＩＳ基板バイアス切換信号ＢＥＮが非活性状態であり、ＮＭＩＳ基板電位制御回路３１０は、基板電圧伝達線３０４上の基板電圧ＶＮＳを、ロー側セル電源電圧ＶＬレベルに維持する。
この状態でデータの読出が行なわれる。読出サイクル（クロック信号ＣＬＫが規定するサイクル）において基板バイアス切換信号ＢＥＰが、データ読出が完了すると非活性化される。この基板バイアス切換信号ＢＥＰの非活性化は、先の実施の形態１または２と同様、クロック信号ＣＬＫの立上がりに同期して行われてもよく、また、ワード線ＷＬの非選択状態への駆動に従って行なわれてもよい。
一方、データ書込時においては、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥが、ともに、Ｌレベルに駆動される。図３９に示す主制御回路３００が、アドレス信号ＡＤに従って内部アドレス信号ＲＡおよびＣＡを生成する。行選択駆動回路２が、内部行アドレス信号ＲＡに従って対応のワード線ＷＬを時刻ｔ１１において選択状態へ駆動する。この時刻ｔ１１以前または同じタイミングで、ＮＭＩＳ基板バイアス切換信号ＢＥＮが活性化され、応じて、図４０に示すＮＭＩＳ基板電位制御回路３１０が、基板電圧伝達線３０４上の基板電圧ＶＮＳの電圧レベルを上昇させる。これにより、図４１に示すドライブトランジスタＮＱ１およびＮＱ２、およびアクセストランジスタＮＱ３およびＮＱ４の基板バイアスが浅くされ、これらのドライブトランジスタＮＱ１およびＮＱ２およびアクセストランジスタＮＱ３およびＮＱ４の電流駆動力が増大する。応じて、ビット線ＢＬおよび／ＢＬのロー側電位のビット線に応じて、記憶ノードＳＮ１またはＳＮ２を高速で放電することができ、書込マージンが増大する。
このときには、ＰＭＩＳ基板バイアス切換信号ＢＥＰはＬレベルであり、基板電圧伝達線１２上の基板電圧ＶＰＳはハイ側電源電圧ＶＨレベルに維持される。
したがって、データ読出時において負荷トランジスタの基板領域を順バイアス状態に設定することにより、先の実施の形態１および２と同様に、負荷トランジスタのしきい値電圧のゲート長依存性（ロールオフ特性）を低減することができ、負荷トランジスタ特性のばらつきを低減でき、応じて、メモリセルＭＣのスタティック・ノイズ・マージンＳＮＭのばらつきを低減できる。これにより、読出マージンを確実に改善することができる。
一方、データ書込時においては、アクセストランジスタＮＱ３およびＮＱ４とドライブトランジスタＮＱ１およびＮＱ２の基板バイアスを順バイアス状態に設定することにより、同様、これらのトランジスタのしきい値電圧のゲート長依存性のばらつきを低減して、書込特性のばらつきを低減でき、また、書込時、記憶ノードＳＮ１またはＳＮ２の放電速度を高速化することができ、書込マージンが拡大する。また、データ書込時には、確実にメモリセルのドライブトランジスタおよびアクセストランジスタの基板バイアスを所望の値に設定することができ、安定にデータの書込を行なうことができる。
このデータ書込時においても、ＮＭＩＳ基板バイアス切換信号ＢＥＮの非活性化タイミングは、クロック信号ＣＬＫの立上がりに同期してもよく、またワード線ＷＬの非活性化に応じて設定されてもよい。
図４３は、図４０に示す基板電位制御回路３０２の構成の一例を示す図である。図４３において、ＰＭＩＳ基板電位制御回路１０は、図１６に示す構成と同様の構成を備える。このＰＭＩＳ基板電位制御回路１０は、基板電圧伝達線１２に結合されるＰチャネルＭＩＳトランジスタＰＴ１およびＰＴ２と、ＰＭＩＳ基板バイアス切換信号ＢＥＰを受けるインバータＩＶ３を含む。ＰＭＩＳ基板電位制御回路１０の動作は、図１６において示したＰＭＩＳ基板電位制御回路の構成と同じであり、その詳細は繰返さない。基板電圧伝達線１２上の基板電圧ＶＰＳは、データ読出時、ＭＩＳトランジスタＰＴ２により｜Ｖｔｈｐ｜の電圧レベルに設定され、スタンバイ時およびデータ書込モード時、ハイ側セル電源電圧ＶＨのレベルに設定される。Ｖｔｈｐは、ＭＩＳトランジスタＰＴ２のしきい値電圧である。
ＮＭＩＳ基板電位制御回路３１０は、ＰＭＩＳ基板電位制御回路１０の構成と対称な構成を有し、ＮチャネルＭＩＳトランジスタＮＴ５０およびＮＴ５２と、ＮＭＩＳ基板バイアス切換信号ＢＥＮを受けるインバータＩＶ５０を含む。ＮチャネルＭＩＳトランジスタＮＴ５０は、ＮＭＩＳ基板バイアス切換信号ＢＥＮの活性化時導通し、ハイ側電源ノードから基板電圧伝達線３０４に電流を供給し、基板電圧ＶＮＳを、電圧ＶＨ−Ｖｔｈｎの電圧レベルに設定する。一方、ＭＩＳトランジスタＮＴ５２は、ＮＭＩＳ基板バイアス切換信号ＢＥＮの非活性化時インバータＩＶ５０の出力信号に従って導通し、基板電圧伝達線３０４上の基板電圧ＶＮＳを、ロー側セル電源電圧ＶＬレベルに設定する。
この図４３に示すように、ＰＭＩＳ基板電位制御回路１０およびＮＭＩＳ基板電位制御回路３１０の構成を、対称的な構成（トランジスタの導電型が逆でトランジスタの接続構成は同一）とすることにより、この基板電位制御回路のレイアウトが容易となり、またタイミング制御も容易となる。
図４４は、データ書込時におけるメモリセルＭＣの各ノードの電圧レベルを示す図である。図４４においては、ビット線ＢＬおよび／ＢＬが、それぞれ、電圧ＶＨおよびＶＬに設定される場合の状態を一例として示す。データ書込時、基板電圧伝達線１２上の基板電圧ＶＰＳは、ハイ側セル電源電圧ＶＨの電圧レベルである。一方、基板電圧伝達線３０４上の基板電圧ＶＮＳは、電圧ＶＨ−Ｖｔｈｎである。記憶ノードＳＮ１およびＳＮ２が、それぞれ、電圧ＶＨおよびＶＬである。この場合、ＮチャネルＭＩＳトランジスタＮＱ１−ＮＱ４においてＰ型の基板領域とＮ型の不純物領域の間のＰＮ接合は、非導通状態に設定する必要がある。メモリセルトランジスタにおいて、基板領域と不純物領域の間の電圧差が最も小さくなるのは、不純物領域にロー側電源電圧ＶＬを受けるＮチャネルＭＩＳトランジスタＮＱ１、ＮＱ２およびＮＱ４である。この場合、基板領域と不純物領域の間のＰＮ接合のビルトイン電圧を電圧Ｖｐｎとすると、次式を満たすことが要求される。
ＶＨ−Ｖｔｈｎ＜Ｖｐｎ
この上述の条件式を満たすことにより、ＮチャネルＭＩＳトランジスタ（ドライブトランジスタおよびアクセストランジスタ）ＮＱ１−ＮＱ４の基板領域と不純物領域の間のＰＮ接合が非導通状態に維持され、誤動作を生じさせることなく確実に、書込マージンを拡大することができる。
図４５は、図３９に示す主制御回路３００の要部の構成を概略的に示す図である。図４５において、主制御回路３００は、ロウデコーダイネーブル信号ＲＤＥを生成するセル選択制御部２０と、ＰＭＩＳ基板バイアス切換信号ＢＥＰを生成するＰＭＩＳ基板電圧設定制御部３２０と、ＮＭＩＳ基板バイアス切換信号ＢＥＮを生成するＮＭＩＳ基板電圧設定制御部３３０を含む。
セル選択制御部２０は、先の実施の形態１または２と同様、クロック信号ＣＬＫとチップイネーブル信号／ＣＥとに従って、データアクセス時（書込／読出モード時）、ロウデコーダイネーブル信号ＲＤＥをワンショットパルスの形態で活性化する。このロウデコーダイネーブル信号ＲＤＥが、行選択駆動回路２へ与えられる。図４５に示す行選択駆動回路２の構成は、図５に示す行選択駆動回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
ＰＭＩＳ基板電圧設定制御部３２０は、このクロック信号ＣＬＫとチップイネーブル信号／ＣＥとライトイネーブル信号／ＷＥとを受け、データ読出が指定されたとき、所定のタイミングでＰＭＩＳ基板バイアス切換信号ＢＥＰを活性化する。このＰＭＩＳ基板電圧設定制御部３２０は、図５に示す基板電圧設定制御部２１または図８に示す基板電圧設定制御部２９に対応し、これらの構成のいずれが図４５に示すＰＭＩＳ基板電位設定制御部３２０として用いられてもよい。図４５においては、この実施の形態１および２の基板電圧設定制御部２１または２９のいずれが用いられてもよいように、ロウデコーダイネーブル信号ＲＤＥが選択的にＰＭＩＳ基板電圧設定制御部３２０へ与えられることを、その破線の信号経路で示す。
ＮＭＩＳ基板電圧設定制御部３３０は、クロック信号ＣＬＫとチップイネーブル信号／ＣＥとライトイネーブル信号／ＷＥとを受け、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがともにＬレベルのときに、ロウデコーダイネーブル信号ＲＤＥの活性化に遅れないタイミングで、ＮＭＩＳ基板バイアス切換信号ＢＥＮを活性化する。ＮＭＩＳ基板電圧設定制御部３３０も、ワード線ＷＬの活性化と並行してまたはワード線ＷＬの活性化前に活性化されてもよい。
基板電位制御回路３０２に含まれるＰＭＩＳ基板電位制御回路１０およびＮＭＩＳ基板電位制御回路３１０は、それぞれ、ＰＭＩＳ基板バイアス切換信号ＢＥＰおよびＮＭＩＳ基板バイアス切換信号ＢＥＮの活性化に従って、対応の基板電圧ＶＰＳおよびＶＮＳの電圧レベルを変更する。
これにより、データ読出時においては、負荷トランジスタの基板電圧ＶＰＳの電圧レベルを低くし、データ書込モード時には、ドライブトランジスタおよびアクセストランジスタの基板電圧を高くする制御を実現することができる。
以上のように、この発明の実施の形態９に従えば、データ読出時およびデータ書込時においてそれぞれ負荷トランジスタと、アクセストランジスタおよびドライブトランジスタの基板電圧レベルを基板バイアスが浅くなるように調整している。これにより、基板へのフォワードバイアス印加により、トランジスタ特性のばらつきを抑制でき、スタティックノイズマージンのばらつきが低減でき、スタティック・ノイズマージンを読出時大きくすることができるとともに、読出マージンを改善することができる。なお、同様、書込マージンを向上させることができる。
また、ワード線選択タイミングに遅れることなく基板電圧を変更しており、データ読出時のみならず、データ書込時においても、確実に書込マージンを大きくしてデータの書込を行なうことができる。
［実施の形態１０］
図４６は、この発明の実施の形態１０に従う半導体記憶装置の動作を示すタイミング図である。この実施の形態１０に従う半導体記憶装置の全体の構成およびメモリセルの構成は、図３９から図４１に示す構成と同じである。
図４６に示すように、この発明の実施の形態１０においては、データ読出モード時においても、ＮＭＩＳ基板バイアス切換信号ＢＥＮが活性化され、応じて基板電圧ＶＮＳがスタンバイモード時よりも高い電圧レベルに設定される。したがって、この発明の実施の形態１０においては、メモリセルの負荷トランジスタ、ドライバトランジスタおよびアクセストランジスタの基板バイアスは、データ読出時においてはすべて順バイアスの浅いバイアス状態に設定され、データ書込時においてのみ、ドライブトランジスタおよびアクセストランジスタの基板バイアスが浅い状態に設定される。
データ読出時において、アクセストランジスタの基板バイアスが浅くされ（順バイアスされ）、電流駆動力が大きくされる。従って、低電位側の記憶ノードに対応のビット線からカラム電流を多く流すことができ、ビット線間電位差を大きくすることができ、スタティックマージンを劣化させることなく読出マージンを拡大することができる。従って、この図４６に示す基板バイアス印加態様においても、実施の形態９と同様の効果を得ることができる。
また、メモリセルトランジスタの基板領域が順バイアスされるため、トランジスタのゲート長のバラツキによるしきい値電圧のバラツキを低減することができ、応じて、スタティック・ノイズ・マージンのバラツキを低減して、安定にデータの読出および書込を行なうことができる。
図４７は、この発明の実施の形態１０に従う半導体記憶装置の主制御回路３００の構成を概略的に示す図である。図４７においては、基板電位制御回路３０２の構成も併せて示す。この図４７に示す主制御回路３００の構成は、以下の点で、図４５に示す主制御回路３００の構成と異なる。すなわち、ＮＭＩＳ基板電圧設定制御部３４０は、クロック信号ＣＬＫとチップイネーブル信号／ＣＥとに従ってＮＭＩＳ基板バイアス切換信号ＢＥＮを生成する。この主制御回路３００のセル選択制御部２０およびＰＭＩＳ基板電圧設定制御部３２０の構成は、先の実施の形態９の構成（図４５参照）の構成と同じである。また、行選択駆動回路２および基板電位制御回路３０２の構成も、図４５に示す実施の形態９の構成と同じである。
この図４７に示すＮＭＩＳ基板電圧設定制御部３４０は、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥがＬレベルに設定されると、データアクセスが指示されたと判定して、ＮＭＩＳ基板バイアス切換信号ＢＥＮを、実施の形態１又は実施の形態２のタイミングで活性化する。このＮＭＩＳ基板電圧設定制御部３４０は、また、チップイネーブル信号／ＣＥが非活性化されると、ＮＭＩＳ基板バイアス切換信号ＢＥＮを非活性化する。したがって、連続的に複数クロックサイクルにわたってアクセスされる場合チップイネーブル信号／ＣＥがＬレベルの活性状態に固定されるため、ＮＭＩＳ基板電圧設定制御部３４０は、この複数の連続アクセスサイクルにわたって、ＮＭＩＳ基板バイアス切換信号ＢＥＮを活性状態に維持する。応じて、ＮＭＩＳ基板電位制御回路３１０は、基板電圧ＶＮＳを、高い電圧レベルに維持する。
なお、ＰＭＩＳ基板電圧設定制御部３２０においても、読出サイクルが連続的に行なわれる場合には、この基板バイアス切換信号ＢＥＰが連続的に活性状態に維持されてもよい。この場合、ＰＭＩＳ基板電圧設定制御部３２０に対しては、ライトイネーブル信号／ＷＥに代えて出力イネーブル信号／ＯＥを与え、データ読出を指示する構成を利用する。
なお、データの書込が行われる書込サイクルおよびデータの読出が行われる読出サイクルにおいて、メモリセルの記憶ノードの充放電が行なわれるのは、対応のワード線が選択状態に維持されるときだけである。したがって、これらのＰＭＩＳ基板電圧設定制御部３２０およびＮＭＩＳ基板電圧設定制御部３４０において、ワンショットパルス発生器２２からのワード線イネーブル信号ＷＲＥの非活性化に従って、この基板バイアス切換信号ＢＥＰおよび／またはＢＥＮの非活性化が行なわれてもよい。各アクセスサイクルごとに、基板電圧ＶＰＳおよびＶＮＳの変更が行なわれる。
以上のように、この発明の実施の形態１０に従えば、読出モード時においては、メモリセルのトランジスタの基板バイアスをすべて浅くし、一方、データ書込時には負荷トランジスタ以外のアクセストランジスタおよびドライブトランジスタの基板バイアスを浅くしている。したがって、スタティック・ノイズ・マージンのばらつきを抑制し、スタティック・ノイズ・マージンを大きくして安定にデータの読出を行なうとともに書込マージンを大きくして正確かつ高速にデータの書込を行なうことができる。
また、実施の形態１または２と同様、ワード線の選択状態への駆動前に、基板電圧の変更を行なっており、実施の形態１または２と同様の効果を得ることができる。
［実施の形態１１］
図４８は、この発明の実施の形態１１に従う半導体記憶装置の行選択駆動回路２の構成を概略的に示す図である。この図４８に示す行選択駆動回路２の構成は、図２５に示す行選択駆動回路の構成と、以下の点で、その構成が異なる。すなわち、ワード線ドライバＷＤＶ０（２４）において、ワード線ＷＬ０とロー側セル電源ノードＶＬとの間に、直列にＮチャネルＭＩＳトランジスタＮＴ２４とダイオードＤＤ４０が接続される。
この行選択駆動回路２の他の構成は、図２５に示す行選択駆動回路２のワード線ドライバＷＤＶ０の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。メモリセルＭＣ０およびＭＣ１に対しては、実施の形態９および１０と同様、基板電圧伝達線１２および３０４を介してそれぞれ、基板電圧ＶＰＳおよびＶＮＳが伝達される。
図４９は、図４８に示す行選択駆動回路２の動作を示すタイミング図である。以下、図４９を参照して、図４８に示す行選択駆動回路２の動作について説明する。
スタンバイ時においては、ワード線イネーブル信号ＷＬＥはＬレベルの非活性状態であり、ゲート回路ＧＴ１の出力信号はＨレベルである。応じて、ＮＯＲゲート（ゲート回路）ＧＴ２の出力信号はＬレベルであり、ＭＩＳトランジスタＮＴ２４はオフ状態となる。一方ゲート回路ＧＴ１の出力信号がインバータＩＶ５により反転され、ワード線ＷＬ０は非選択状態のＬレベルに維持される。ワード線ドライバＷＤＶ１においても同様の動作が行なわれ、ワード線ＷＬ１は非選択状態に維持される。
読出サイクルにおいては、所定のタイミングでワード線イネーブル信号ＷＬＥが選択状態へ駆動される。ロウデコード信号ＲＤＳ０が選択状態のＨレベルとなると、ゲート回路ＧＴ１の出力信号がＬレベルとなり、インバータＩＶ５により、ワード線ＷＬ０が選択状態へ駆動される。このとき、データ読出時モードであり、ワード線イネーブル信号ＷＬＥの活性化のタイミングに遅れることなくＰＭＩＳ基板バイアス切換信号ＢＥＰが活性化されてＨレベルとなる。応じて、ゲート回路ＧＴ２の出力信号がＨレベルとなり、ＭＩＳトランジスタＮＴ２４がオン状態となる。したがって、ワード線ＷＬ０の選択電位レベルは、ダイオードＤＤ４０の順方向降下電圧（ＰＮ接合のビルトイン電圧Ｖｐｎ）レベルに維持される。
データ読出が完了すると、ワード線イネーブル信号ＷＬＥが非活性化され、ゲート回路ＧＴ１の出力信号がＨレベルとなり、ワード線ＷＬ０が非選択状態へ駆動される。このとき、ゲート回路ＧＴ２の出力信号がＬレベルとなり、ＭＩＳトランジスタＮＴ２４が、オフ状態となり、ダイオードＤＤ４０はワード線ＷＬ０と分離される。
データ書込サイクルにおいては、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがクロック信号ＣＬＫの立上がりエッジでＬレベルに設定され、データ書込指示が与えられる。このデータ書込指示に従って、データ読出時と同様にして、ワード線イネーブル信号ＷＬＥが活性化される。
この書込サイクル時において、図４９に示すように、ワード線ＷＬ１が選択される状態を考える。ワード線ドライバＷＤＶ１は、ワード線ドライバＷＤＶ０と同じ構成を有しており、ゲート回路ＧＴ１の出力信号が行デコード信号ＲＤＳ１に従ってＬレベルとなる。しかしながら、データ書込サイクル時、ＰＭＩＳ基板バイアス切換信号ＢＥＰはＬレベルに維持されるため、ゲート回路ＧＴ２の出力信号はＬレベルであり、応じて、ＭＩＳトランジスタＮＴ２４はオフ状態である。したがって、ワード線ＷＬ１は、インバータＩＶ５により、ハイ側セル電源電圧ＶＨレベルにまで駆動される。これにより、データ書込時、実施の形態９および１０と同様、メモリセルのアクセストランジスタの電流駆動力を大きくして、書込マージンを拡大して、データの書込を安定に行なうことができる。
データ書込が完了すると、ワード線イネーブル信号ＷＬＥが非活性化され、応じて、ワード線ＷＬ１が非選択状態へ駆動される。
なおこの基板電圧伝達線１２および３０４上の基板電圧ＶＰＳおよびＶＮＳの電圧レベルは、実施の形態９および実施の形態１０のいずれの方法に従って調整されてもよい。
この発明の実施の形態１１においては、データ読出時、選択ワード線の電圧レベルを書込時よりも低下させている。したがって、データ読出時のスタティック・ノイズ・マージンを、より改善することができ（β比を改善することができるため：βは、利得係数であり、ＭＩＳトランジスタのチャネル長とチャネル幅との比に比例する定数）、安定にデータの読出を行なうことができる。特に、実施の形態１０のように、データ読出時においても、メモリセルのアクセストランジスタおよびドライブトランジスタの基板バイアスをともに浅くする場合、β比が十分でない状態が生じる場合が考えられる。この場合においても、選択ワード線の電圧レベルを低下させることにより、スタティック・ノイズ・マージンを改善することができ（β比が改善されるため）、安定にデータの読出を行なうことができる。
また、データ書込時においては、選択ワード線の電圧レベルは読出時よりも高くしており、書込マージンが改善され、高速書込が実現される。
また、基板電圧ＶＰＳおよびＶＮＳの変更タイミングは、ワード線イネーブル信号ＷＬＥの活性化以前のタイミングであり、実施の形態１または実施の形態２と同様の効果を得ることができる。
［実施の形態１２］
図５０は、この発明の実施の形態１２に従う半導体記憶装置の全体の構成を概略的に示す図である。図５０に示す半導体記憶装置は、図３２に示す半導体記憶装置と、以下の点で、その構成が異なる。すなわち、メモリセル列それぞれに対応して基板制御回路ＳＢＣが設けられる。図５０においては、メモリセルアレイ１において、２行２列にメモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１が配列され、このメモリセルアレイ１の２列のメモリセルに対応して配置される基板制御回路ＳＢＣ０およびＳＢＣ１を代表的に示す。
これらの基板制御回路ＳＢＣ０およびＳＢＣ１から、それぞれ対応のメモリセル列に沿って基板電圧伝達線１００および４００が設けられる。これらの基板電圧伝達線１００および４００は、対応の列のメモリセルに対して基板電圧を伝達する。すなわち、メモリセルＭＣ００およびＭＣ１０に対しては、基板制御回路ＳＢＣ０から、基板電圧伝達線１００および４００を介して基板電圧ＶＰＳ０およびＶＮＳ０が与えられ、基板制御回路ＳＢＣ１からは、基板電圧伝達線１００および４００を介して基板電圧ＶＰＳ１およびＶＮＳ１がメモリセルＭＣ０１およびＭＣ１１に与えられる。基板電圧ＶＮＳ（ＶＮＳ０，ＶＮＳ１）は、メモリセルＭＣに含まれるドライブトランジスタおよびアクセストランジスタの基板領域へ与えられる。基板電圧ＶＰＳ（ＶＰＳ０，ＶＰＳ１）は、対応の列のメモリセルの負荷トランジスタの基板領域へ与えられる。この図５０に示す実施の形態１２に従う半導体記憶装置においては、メモリセル列単位で基板電圧ＶＰＳおよびＶＮＳの電圧レベルを制御する。
この図５０に示す半導体記憶装置の他の構成は、図３２に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図５１は、図５０に示す基板制御回路ＳＢＣ０おびＳＢＣ１とカラム選択回路１１０の構成の一例を示す図である。この図５１に示す構成において、カラム選択回路１１０の構成および電圧設定回路１２４に対する構成は、図３３に示す構成と同じである。電圧設定回路１２４は、対応の列のメモリセルの負荷トランジスタに対する基板電圧ＶＰＳ０およびＶＰＳ１を基板電圧伝達線１００を介して伝達する。
この図５１に示す基板制御回路ＳＢＣ０およびＳＢＣ１においては、それぞれ基板電圧伝達線４００に対する基板電圧ＶＮＳ（ＶＮＳ０，ＶＮＳ１）を伝達する電圧設定回路５０５が設けられる。この電圧設定回路５０５に対しては、メインＮＭＩＳ基板バイアス切換信号ＢＥＮＭと対応のＹデコード回路ＹＤＫ（ＹＤＫ０，ＹＤＫ１）からのカラム選択信号ＣＤ（ＣＤ０，ＣＤ１）を受けるゲート回路５１０と、ゲート回路５１０の出力信号とメインＰＭＩＳ基板バイアス切換信号ＢＥＰＭを受けるゲート回路５１２とが設けられる。
ゲート回路５１２から対応の電圧設定回路５０５に対しＮＭＩＳ基板バイアス切換信号ＢＥＮ（ＢＥＮ０，ＢＥＮ１）が与えられる。ゲート回路５１０は、ＡＮＤゲートであり、両入力に与えられる信号がともにＨレベルのときにＨレベルの信号を出力する。ゲート回路５１２は、ＯＲゲートであり、入力信号に少なくとも一方がＨレベルとなるとＨレベルの信号を出力する。
図５１に示すカラム選択回路１１０および基板制御回路ＳＢＣ０，ＳＢＣ１の他の構成は図３３に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図５２は、図５１に示すカラム選択回路１１０および基板制御回路ＳＢＣの動作を示すタイミング図である。以下、図５２を参照して、図５０および図５１に示す回路の動作について説明する。なお、この図５２に示すタイミング図において、負荷トランジスタに対する基板電圧ＶＰＳ０，ＶＰＳ１を伝達する電圧設定回路１２４の動作は、先の図３３および図３４に示す構成の動作と同じであり、以下の説明においては、基板電圧伝達線４００上の基板電圧ＶＮＳ（ＶＮＳ０，ＶＮＳ１）を生成する電圧設定回路５０５の動作を主に説明する。
スタンバイ状態においては、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥはともにＨレベルであり、読出モード指示信号ＲＥＮＡおよび書込モード指示信号ＷＥＮＡはともにＬレベルである。したがって、Ｙデコード回路ＹＤＫ０，ＹＤＫ１が出力する列選択ファースト信号ＣＤ０，ＣＤ１は、全て、Ｌレベルの非選択状態であり、応じて列選択信号ＣＳ０，ＣＳ１も非選択状態のＬレベルである。また、メインＰＭＩＳ基板バイアス切換信号ＢＥＰＭ（ＢＥＰ）もＬレベルである。したがって、ゲート回路５１２からのＮＭＩＳ基板バイアス切換信号ＢＥＮ０，ＢＥＮ１は非活性状態であり、電圧設定回路５０５から基板電圧伝達線４００へ伝達される基板電圧ＶＮＳ０，ＶＮＳ１は、ロー側セル電源電圧ＶＬのレベルである。
ＰＭＩＳ基板電圧ＶＰＳを生成する電圧設定回路１２４の動作は、先の図３３および図３４に示す動作と同じであり、その詳細説明は繰返さない。基板電圧ＶＰＳ０，ＶＰＳ１は、ハイ側セル電源電圧ＶＨのレベルである。
読出サイクルが始まると、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥがＬレベル、ライトイネーブル信号／ＷＥがＨレベルである。応じて、読出モード指示信号ＲＥＮＡが活性化され、実施の形態１または２と同様のタイミングでメインＰＭＩＳ基板バイアス切換信号ＢＥＰＭが活性状態へ駆動される。このメインＰＭＩＳ基板バイアス切換信号ＢＥＰＭの活性化に従って、ゲート回路１２２からのＰＭＩＳ基板バイアス切換信号ＢＥＰ０，ＢＥＰ１が活性化され、電圧設定回路１２４から基板電圧伝達線１００へ伝達される基板電圧ＶＰＳ０，ＶＰＳ１の電圧レベルがハイ側セル電源電圧ＶＨよりも低い電圧ＶＢレベルに設定される。
このメインＰＭＩＳ基板バイアス切換信号ＢＥＰＭの活性化に従ってまたゲート回路５１２から出力されるＮＭＩＳ基板バイアス切換信号ＢＥＮ０，ＢＥＮ１が、また活性化され、電圧設定回路５０５から基板電圧伝達線４００へ伝達される基板電圧ＶＮＳ（ＶＮＳ０，ＶＮＳ１）の電圧レベルがロー側セル電源電圧よりも高い電圧レベルに設定される。この基板電圧ＶＮＳの電圧レベルは、先の実施の形態１０において示したのと同様の電圧レベルである。
この後、先の実施の形態８と同様の動作が行なわれ、列選択ファースト信号ＣＤ０，ＣＤ１に従って選択列に対応する列選択ファースト信号ＣＤ０またはＣＤ１がＨレベルへ駆動される。また読出モード指示信号ＲＥＮＡの活性化に従ってワード線イネーブル信号ＷＬＥが活性化され、選択行のワード線が選択状態へ駆動される。一方、列選択イネーブル信号ＣＳＥＮが所定のタイミングで活性化され、Ｙデコード回路ＹＤＫ０，ＹＤＫ１の出力信号に従ってゲート回路ＧＴ１０，ＧＴ１１の出力する列選択信号ＣＳ（ＣＳ０，ＣＳ１）が選択状態または非選択状態に設定される。これにより、選択行かつ選択列のメモリセルのデータの読出が実行される。
データ読出モード時においては、メインＮＭＩＳ基板バイアス切換信号ＢＥＮＭ（ＢＥＮ）は先の実施の形態９と同様、非活性状態に維持される。したがって、メインＰＭＩＳ基板バイアス切換信号ＢＥＰＭの非活性化に従って、ゲート回路１２２の出力するＰＭＩＳ基板バイアス切換信号ＢＥＰ０，ＢＥＰ１が非活性化され、また、ゲート回路５１２の出力するＮＭＩＳ基板バイアス切換信号ＢＥＮ０，ＢＥＮ１も非活性化される。応じて電圧設定回路１２４により、基板電圧伝達線１００の基板電圧ＶＰＳ０，ＶＰＳ１がハイ側セル電源電圧レベルにプリチャージされ、また、電圧設定回路５０５により基板電圧伝達線４００上の基板電圧ＶＮＳ０，ＶＮＳ１も、ロー側セル電源電圧ＶＬレベルにプリチャージされる。
すなわち、データ読出時においては、選択列／非選択列にかかわらずこの基板電圧ＶＰＳの電圧レベルをハイ側セル電源電圧ＶＨよりも低い電圧Ｖｂレベルに設定し、また、基板電圧ＶＮＳの電圧レベルを、ロー側セル電源電圧ＶＬよりも高い電圧レベルに設定する。これにより、実施の形態１０と同様、メモリセルのスタティック・ノイズ・マージンのばらつきを低減して、読出マージンを大きくして、選択行かつ選択列のメモリセルのデータを安定にかつ高速に読出すことができる。また、選択行かつ非選択列のメモリセルにおいては、スタティック・ノイズ・マージンが大きくされており、データの再書込みが安定に行われ、データの破壊は防止される。
また、基板制御回路ＳＢＣは、メモリセル列それぞれに対応して設けられており、この基板制御回路ＳＣＢの駆動する負荷は小さく、高速で基板電圧ＶＰＳおよびＶＮＳを変化させることができる。
書込サイクルが始まると、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがともにＬレベルに設定される。応じて、書込モード指示信号ＷＥＮＡが活性化され、ゲート回路１３０からのアクセス活性化信号ＥＮＡの活性化に従ってＹデコード回路ＹＤＫ０およびＹＤＫ１がデコード動作を実行する。このＹデコード動作により、選択列に対応する列選択ファースト信号ＣＤがＨレベルに駆動され、非選択列に対応する列選択ファースト信号ＣＤがＬレベルに維持される。
この書込サイクルにおいては、ＰＭＩＳメイン基板バイアス切換信号ＢＥＰＭは非活性状態に維持される。一方、書込サイクルにおいて、書込モード指示信号ＷＥＮＡの活性化に従って、ＮＭＩＳメイン基板バイアス切換信号ＢＥＮＭが活性化される。したがって、実施の形態８と同様、ゲート回路１２０は、書込時、対応のビット線対が選択されている場合にはＬレベルの信号を出力し、一方、対応のビット線対が非選択の場合にはＨレベルの信号を出力する。応じて、ゲート回路１２２の出力信号に従って電圧設定回路１２４は、対応のビット線対が選択列の場合には基板電圧ＶＰＳをハイ側セル電源電圧ＶＨレベルに維持し、対応のビット線対が非選択列の場合には、その基板電圧ＶＰＳをハイ側セル電源電圧ＶＨよりも低い電圧Ｖｂレベルに維持する。
また、ゲート回路５１０は、このメインＮＭＩＳ基板バイアス切換信号ＢＥＮＭの活性化に従ってイネーブルされ、対応のビット線対が選択されたときには、列選択ファースト信号ＣＤ（ＣＤ０，ＣＤ１）に従ってＨレベルの信号を出力する。応じて、ゲート回路５１２からのローカルのＮＭＩＳ基板バイアス切換信号ＢＥＮがＨレベルとなり、非選択列に対するローカルのＮＭＩＳ基板バイアス切換信号ＢＥＮｉは、非選択状態に維持される。したがって、電圧設定回路５０５は、対応のビット線対が選択されたときには、基板電圧ＶＮＳｉの電圧レベルをロー側セル電源電圧ＶＬよりも高い電圧レベルに設定し、一方、非選択列については、その基板電圧ＶＮＳｉをロー側セル電源電圧ＶＬレベルに維持する。
すなわち、選択行において非選択列のメモリセルにおいては、基板電圧ＶＰＳｉの電圧レベルが低下され、負荷トランジスタの電流駆動力が大きくされ、一方、アクセストランジスタおよびドライブトランジスタは、基板バイアスがスタンバイ状態と同じである。したがって、選択行かつ非選択列のメモリセルのスタティック・ノイズ・マージンは十分に大きくされ、安定にデータが保持される（再書込される）。一方、選択行かつ選択列のメモリセルにおいては、負荷トランジスタの基板電圧ＶＰＳは、ハイ側セル電源電圧ＶＨレベルでありかつアクセストランジスタおよび負荷トランジスタの基板電圧ＶＮＳｉは、ロー側セル電源電圧ＶＬよりも高い電圧レベルであり、スタティック・ノイズ・マージンが低下し、かつ書込マージンが拡大し、安定にかつ高速にデータの書込が実行される。
この後、所定のタイミングで、列選択イネーブル信号ＣＳＥＮが活性化され、ゲート回路ＧＴ１０およびＧＴ１１からの列選択信号ＣＳ０およびＣＳ１が、与えられたＹアドレス信号に応じた論理レベルに設定される。これにより、選択列において列選択ゲートＣＳＧ（ＣＳＧ０またはＣＳＧ１）が導通し、内部データ線１１５と選択列のビット線対ＢＬ，／ＢＬが結合され、データの書込が実行される。
データ書込が完了すると、書込モード指示信号ＷＥＮＡが非活性化され、基板制御回路ＳＢＣ０およびＳＢＣ１においてローカルの基板バイアス切換信号ＢＥＮ０，ＢＥＮ１，ＢＥＰ０，ＢＥＰ１がすべて非活性状態のＬレベルに設定される。これにより、電圧設定回路１２４は、基板電圧伝達線１００上の基板電圧ＶＰＳ０およびＶＰＳ１をすべてハイ側セル電源電圧ＶＨレベルに駆動し、また、電圧設定回路５０５は、基板電圧伝達線４００上の基板電圧ＶＮＳ０およびＶＮＳ１をロー側セル電源電圧ＶＬレベルに設定する。
この後、列選択イネーブル信号ＣＳＥＮの非活性化に従って、ゲート回路ＧＴ１０およびＧＴ１１からの列アドレス信号ＣＳ０およびＣＳ１が非選択状態へ駆動され、選択列のビット線ＢＬおよび／ＢＬと内部データ線１１５とが分離される。この後、ビット線は、図示しないプリチャージ回路により所定電圧レベルにプリチャージされる。
メモリセルに対する基板電圧ＶＰＳおよびＶＮＳは、実施の形態９と同様のタイミングで変更されており、実施の形態９と同様の効果を得ることができる。また、メモリセルトランジスタの基板電圧が、メモリセル列単位で調整されており、高速に、ローカルの基板電圧ＶＰＳ０，ＶＰＳ１およびＶＮＳ０，ＶＮＳ１を変更することができる。
なお、この実施の形態１２においても、書込時において選択列のメモリセルの負荷トランジスタの基板電圧ＶＰＳｉの電圧レベルが、ハイ側セル電源電圧ＶＨよりも高い電圧レベルに設定されてもよい。
また、この実施の形態１２において、実施の形態３から７の構成が、適宜組合せて用いられてもよい。
また、基板電圧ＶＰＳおよびＶＮＳは、ワード線ＷＬが選択状態にある期間、すなわちワード線イネーブル信号ＷＬＥが活性期間にある間十分に所望値に維持されていればよい。したがって、基板電圧ＶＰＳおよびＶＮＳに対するメイン基板バイアス切換信号ＢＥＰＭおよびＢＥＮＭの非活性化タイミングは、ワード線イネーブル信号ＷＥの非活性化以後の任意のタイミングに設定することができる。
図５３は、図５０に示す主制御回路５００の構成の一例を概略的に示す図である。この図５３に示す主制御回路５００の構成は、以下の点で、図３５に示す主制御回路８の構成と異なる。すなわち、読出基本電圧変更活性化回路１３０に加えて、さらに、書込基本電圧変更活性化回路５２０が設けられる。この書込基本電圧変更活性化回路５２０は、クロック信号ＣＬＫの立上がりエッジでチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがともにＬレベルに設定されると、所定のタイミングで、ＮＭＩＳメイン基板バイアス切換信号ＢＥＮＭを活性化する。
これらの読出基本電圧変更活性化回路１３０および書込基本電圧変更活性化回路５２０がそれぞれ出力するメイン基板バイアス切換信号ＢＥＰＭおよびＢＥＮＭの活性化タイミングについては、ワード線イネーブル信号ＷＬＥの活性化に対するタイミング調整が行なわれる。すなわち、ワード線イネーブル信号ＷＬＥの活性化に遅れることなく、メイン基板バイアス切換信号ＢＥＰＭおよび／またはＢＥＮＭが活性化される。
この図５３に示す主制御回路５００の他の構成は、図３５に示す主制御回路８の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明を省略する。
読出基本電圧変更活性化回路１３０および書込基本電圧変更活性化回路５２０は、それぞれ実施の形態９におけるＰＭＩＳ基板電圧設定制御部およびＮＭＩＳ基板電圧設定制御部の構成と同様の構成を有する。読出モード時においては、読出サイクル移行時、読出基本電圧変更活性化回路１３０からのＰＭＩＳメイン基板バイアス切換信号ＢＥＰＭが所定のタイミングで活性化される。一方、書込モード時においては、書込サイクル移行時、書込基本電圧変更活性化回路５２０により、ＮＭＩＳメイン基板バイアス切換信号ＢＥＮＭが活性化される。
これにより、図５１に示す基板制御回路ＳＢＣ（ＳＢＣ０，ＳＢＣ１）を図５２に示すタイミングで動作させることができる。
図５４は、この発明の実施の形態１２に従うＳＲＡＭのメモリセルアレイ１の基板領域の構成を概略的に示す図である。この図５４に示すメモリセルアレイの基板領域の構成は、以下の点で、図３６に示す基板領域の構成と異なる。すなわち、ＮチャネルＭＩＳトランジスタＮＱ１およびＮＱ３を形成するＰ型基板領域１４０は、中央の分離領域５３０によりＰ型基板領域１４０ａおよび１４０ｂに分割される。同様、ＮチャネルＭＩＳトランジスタＮＱ４およびＮＱ２を形成するＰ型基板領域１４４は、分離領域５３２により、Ｐ型基板領域１４４ａおよび１４４ｂに分割される。これらのＰ型基板領域１４０ａおよび１４０ｂに対応して高濃度のＰ型領域５４０ａおよび５４０ｂが設けられ、また、Ｐ型基板領域５４４ａおよび５４４ｂに対応して高濃度Ｐ型領域５４４ａおよび５４４ｂが設けられる。これらの基板領域５４０ａおよび５４０ｂは、分離領域５３０により互いに分離され、また、Ｐ型領域５４４ａおよび５４４ｂも、分離領域５３２により互いに分離される。
Ｐ型領域５４０ａおよび５４４ａに対し第ｉ列のメモリセルに対するＮＭＩＳ基板電圧ＶＮＳｉが供給され、Ｐ型領域５４０ｂに第（ｉ−１）列のメモリセルに対するＮＭＩＳ基板電圧ＶＮＳｉ−１が供給され、Ｐ型領域５４４ｂに第（ｉ＋１）列のメモリセルに対する基板電圧ＶＮＳｉ＋１が供給される。すなわち、分離領域５３０および５３２により、隣接列のメモリセルのＮチャネルＭＩＳトランジスタを形成する領域が、互いに分離される。
この図５４に示すメモリセルアレイの基板領域の他の構成は図３６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図５４に示すように、メモリセルのＮチャネルＭＩＳトランジスタを形成するＰ型基板領域１４０および１４４を、素子分離領域５３０および５３２で分割することにより、各メモリセル列単位で負荷トランジスタの基板電圧ＶＰＳｉのみならず、ドライブトランジスタおよびアクセストランジスタの基板電圧ＶＮＳｉの電圧レベルを調整することができる。
図５５は、図５４に示すメモリセルトランジスタＮＱ２、ＰＱ２およびＮＱ３に沿った断面構造を概略的に示す図である。この図５５に示す断面構造は、以下の点で、図３７に示すメモリセルのトランジスタ基板領域の断面構造とその構造が異なる。すなわち、素子分離領域１７１下部に、Ｐ型基板１６０にまで到達するウェル分離領域５３０Ａが設けられ、Ｐ型基板領域１４０ａおよび１４０ｂに対応して、Ｐウェル１４０Ａａおよび１４０Ａｂに分離される。同様に、素子分離領域１７４下部に、Ｐ型基板１６０にまで到達するウェル分離領域５３２Ａが設けられ、Ｐウェル１４４が、Ｐウェル１４４Ａａおよび１４４Ａｂに分離される。これらのウェル分離領域５３０Ａおよび５３２Ａが、それぞれ、図５４に示す分離領域５３０および５３２に対応する。
この図５５に示す断面構造の他の構造は、図３７に示す構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
これらのウェル分離領域５３０Ａおよび５３２Ａを設けることにより、ＮチャネルＭＩＳトランジスタを形成するＰウェル１４０Ａおよび１４４Ａを、それぞれ、Ｐウェル１４０Ａａおよび１４０ＡｂとＰウェル１４４Ａａおよび１４４Ａｂとに分割することができる。このウェル分離により、メモリセル列単位で負荷トランジスタの基板電圧およびアクセストランジスタおよびドライブトランジスタの基板電圧を調整することができる。これにより、先の実施の形態８において説明した基板構造の効果と同様の効果を、これらの基板構造により得ることができる。
［変更例］
図５６は、この発明の実施の形態１２に従う半導体記憶装置のメモリセルアレイの変更例の断面構造を概略的に示す図である。この図５６に示す基板領域の断面構造は、以下の点で、図３８に示す実施の形態８の従う半導体記憶装置の変更例の基板領域の断面構造と異なる。すなわち、分離領域１９５下部に、絶縁膜２０１にまで到達する分離領域５３０Ｂが設けられ、また、分離領域１９９下部に、絶縁膜２０１にまで到達する分離領域５３２Ｂが設けられる。これらの分離領域１９５および５３０Ｂにより、図３８に示すＰ型基板２１０が、Ｐ型基板２１０ａおよび２１０ｂに分離され、また、分離領域１９９および５３２Ｂにより、図３８に示すＰ型基板２１４が、Ｐ型基板２１４ａおよび２１４ｂに分離される。この図５６に示す他の構造は、図３８に示す構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図５６に示す構成の場合、分離領域１９５および５３０Ｂにより、２つのＰ型基板２１０ａおよび２１０ｂに分離される。これらのＰ基板２１０ａおよび２１０ｂは、図５４に示すＮチャネルＭＩＳを形成するＰ型基板領域１４０に対応し、これらのＰ型基板領域を隣接列で分離することができる。同様、分離領域１９９および５３２Ｂにより、図５４に示すＰ型基板領域１４４を、Ｐ型基板２１４ａおよび２１４ｂと各列ごとに分離することができる。これにより、メモリセル列単位でＮチャネルＭＩＳトランジスタの基板電圧を調整することができる。
この図５６に示す構成においても、同様、図３８に示す構造の効果をも、併せて得ることができる。
以上のように、この発明の実施の形態１２に従えば、各メモリセル列ごとにメモリセルのトランジスタの基板電圧を調整している。これにより、高速で基板電圧を変更することができ、また選択行かつ非選択列のメモリセルの基板電圧をも正確に調整でき、より安定なデータの書込および読出を保証することができる。また、実施の形態９および１０と同様の効果をも得ることができる。
［実施の形態１３］
図５７は、この発明の実施の形態１３に従う半導体記憶装置の全体の構成を概略的に示す図である。この図５７に示す半導体記憶装置においては、基板電圧伝達線３０４を介して、ＮＭＩＳ基板電位制御回路６００からの基板電圧ＶＮＳがメモリセルアレイ１に含まれるメモリセルＭＣ（ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１）へ供給される。このＮＭＩＳ基板電位制御回路６００の生成する基板電圧ＶＮＳの電圧レベル制御は、主制御回路６１０からのＮＭＩＳ基板バイアス切換信号ＢＥＮに従って実行される。
主制御回路６１０において、ＮＭＩＳ基板電圧設定制御部（３３０または３４０）が設けられる。ＮＭＩＳ基板バイアス切換信号ＢＥＮの制御が、実施の形態９または１０に従う制御と同様の態様で行われる。
この図５７に示す半導体記憶装置の他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図５７に示す半導体記憶装置の場合、メモリセルのＮチャネルＭＩＳトランジスタの基板電圧を動作モードに応じて調整しており、負荷トランジスタの特性のばらつきがそれほど問題にならない場合において、確実に、書込マージンを拡大でき、また、実施の形態１０と同様のＮＭＩＳ基板電圧制御を行なうことにより、読出マージンをも拡大することができる。
なお、この実施の形態１３においても、メモリセル列単位で基板電圧ＶＮＳのレベル調整が実行されても良い。また、データ書込時選択ワード線の電圧レベルが変更される構成が組み合わせて用いられても良い。
以上のように、この発明の実施の形態１３に従えば、メモリセルのアクセストランジスタおよびドライブトランジスタの基板電圧を動作モードに応じて調整している。従って、ＮチャネルＭＩＳトランジスタの特性のバラツキ（ゲート長のバラツキによるしきい値電圧のバラツキの影響を抑制して、安定に大きなマージンでデータアクセスを行なうことができる。
この発明は、一般に、ＳＲＡＭに適用することにより、低電源電圧下においても、読出を安定に行なうことができる。特に、システム・オン・チップ（ＳＯＣ）などの高集積化された半導体装置において混載メモリとして利用することにより、低消費電力で安定に動作するスタティック型半導体記憶装置を実現することができる。
この発明の実施の形態１に従うＳＲＡＭの全体の構成を概略的に示す図である。 図１に示すメモリセルの構成の一例を示す図である。 図２に示すメモリセルのインバータラッチの一例を示す図である。 この発明の実施の形態１に従うＳＲＡＭのデータ読出時の信号波形を示す図である。 この発明の実施の形態１に従うＳＲＡＭの主制御回路、行選択駆動回路およびＰＭＩＳ基板電位制御回路の構成の一例を概略的に示す図である。 図５に示す回路の動作を示すタイミング図である。 この発明の実施の形態２に従うＳＲＡＭのデータ読出時の動作を示す信号波形図である。 この発明の実施の形態２に従うＳＲＡＭの行選択駆動回路、主制御回路およびＰＭＩＳ基板電位制御回路の構成の一例を概略的に示す図である。 図８に示す回路の動作を示すタイミング図である。 この発明の実施の形態３において用いられるＭＩＳトランジスタの断面構造と基板電圧印加態様を概略的に示す図である。 この発明の実施の形態３に従う基板電圧の条件を示す図である。 この発明の実施の形態４に従うＰＭＩＳ基板電位制御回路の構成の一例を示す図である。 図１２に示すＰＭＩＳ基板電位制御回路の動作を示すタイミング図である。 この発明の実施の形態４に従うＰＭＩＳ基板電位制御回路の第２の構成を示す図である。 図１４に示すＰＭＩＳ基板電位制御回路の動作を示す信号波形図である。 この発明の実施の形態４に従うＰＭＩＳ基板電位制御回路の第３の構成を示す図である。 図１６に示すＰＭＩＳ基板電位制御回路の動作を示すタイミング図である。 この発明の実施の形態４に従うＰＭＩＳ基板電位制御回路の第４の構成を示す図である。 図１８に示す回路の動作を示す信号波形図である。 この発明の実施の形態５に従うＰＭＩＳ基板電位制御回路の構成を示す図である。 図２０に示す回路の動作を示すタイミング図である。 図２０に示す制御信号を発生する部分の構成の一例を概略的に示す図である。 図２２に示す回路の動作を示すタイミング図である。 図２０に示すプリチャージ電圧を発生する部分の構成の一例を概略的に示す図である。 この発明の実施の形態６に従うＳＲＡＭの要部の構成を概略的に示す図である。 図２５に示す回路の動作を示すタイミング図である。 この発明の実施の形態７に従うビット線プリチャージ回路の構成の一例を示す図である。 図２７に示すプリチャージ回路の動作を示すタイミング図である。 図２７に示す制御信号を発生する部分の構成の一例を概略的に示す図である。 この発明の実施の形態７に従うプリチャージ回路の変更例の構成を示す図である。 図３０に示すプリチャージ回路の動作を示すタイミング図である。 この発明の実施の形態８に従うＳＲＡＭの要部の構成を概略的に示す図である。 図３２に示すＰＭＩＳ基板制御回路の構成をカラム選択回路の構成とともに示す図である。 図３３に示す回路の動作を示すタイミング図である。 図３３に示す制御信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態８におけるメモリセルアレイの基板領域の配置を概略的に示す図である。 この発明の実施の形態８に従うメモリセルの基板領域の断面構造を概略的に示す図である。 この発明の実施の形態８に従うメモリセルアレイの基板領域の配置の変更例を示す図である。 この発明の実施の形態９に従う半導体記憶装置の全体の構成を概略的に示す図である。 図３９に示す基板電位制御回路の構成を概略的に示す図である。 図３９に示すメモリセルの基板領域と基板電圧伝達線との接続を具体的に示す図である。 この発明の実施の形態９に従う半導体記憶装置の動作を示すタイミング図である。 図４０に示すＰＭＩＳ基板電位制御回路およびＮＭＩＳ基板電位制御回路の具体的構成の一例を示す図である。 この発明の実施の形態９における半導体記憶装置のデータ書込時のメモリセルの各ノードの印加電圧を示す図である。 図３９に示す主制御回路と行選択駆動回路および基板電位制御回路の構成を概略的に示す図である。 この発明の実施の形態１０に従う半導体記憶装置の動作を示すタイミング図である。 この発明の実施の形態１０に従う半導体記憶装置の制御回路、行選択駆動回路および基板電位制御回路の構成を概略的に示す図である。 この発明の実施の形態１１に従う半導体記憶装置のワード線ドライバの構成の一例を示す図である。 図４８に示すワード線ドライバの動作を示すタイミング図である。 この発明の実施の形態１２に従う半導体記憶装置の全体の構成を概略的に示す図である。 図５０に示す基板制御回路の構成の一例を示す図である。 図５１に示す基板制御回路の動作を示すタイミング図である。 図５０に示す主制御回路の構成の一例を概略的に示す図である。 この発明の実施の形態１２に従う半導体記憶装置のメモリセルアレイの基板領域の構成を概略的に示す図である。 図５４に示すメモリセルアレイの基板領域の断面構造を概略的に示す図である。 この発明の実施の形態１２の変更例のメモリセルアレイの基板領域の断面構造を概略的に示す図である。 この発明の実施の形態１３に従う半導体記憶装置の全体の構成を概略的に示す図である。
符号の説明
１ メモリセルアレイ、２ 行選択駆動回路、４ カラム選択回路、８ 主制御回路、１０ ＰＭＩＳ基板電位制御回路、１２ 基板電圧伝達線、ＰＴ１，ＰＴ２ ＰチャネルＭＩＳトランジスタ、ＮＴ１，ＮＴ２ ＮチャネルＭＩＳトランジスタ、ＤＤ１ ダイオード、ＰＴ１０，ＰＴ１２ ＰチャネルＭＩＳトランジスタ、ＮＴ１０ ＮチャネルＭＩＳトランジスタ、ＷＤＶ０−ＷＤＶ１ ワード線ドライバ、ＧＴ１，ＧＴ２ ゲート回路、ＰＴ２０ ＰチャネルＭＩＳトランジスタ、ＮＴ２２，ＮＴ２４ ＮチャネルＭＩＳトランジスタ、ＢＰＫ０−ＢＰＫｍ ビット線プリチャージ回路、５０ ビット線プリチャージ電圧伝達線、５２ ビット線プリチャージ電圧発生回路、ＰＴ３０，ＰＴ３２，ＰＴ３４，ＰＴ３６ ＰチャネルＭＩＳトランジスタ、ＮＴ３０，ＮＴ３２ ＮチャネルＭＩＳトランジスタ、ＤＴ３，ＤＴ４，ＤＴ６ ゲート回路、ＰＴ４０−ＰＴ４２ ＰチャネルＭＩＳトランジスタ、ＰＢＣ０−ＰＢＣ１ ＰＭＩＳ基板制御回路、１１０ カラム選択回路、１００ 基板電圧伝達線、１２０，１２２ ゲート回路、１２４ 電圧設定回路、ＹＤＫ０，ＹＤＫ１ Ｙデコード回路、ＤＴ１０，ＤＴ１１ ゲート回路、ＣＳＧ０，ＣＳＧ１ 列選択ゲート、１４０，１４４ Ｐ型基板領域、１４２ Ｎ型基板領域、１４６ Ｎ型不純物領域、１４０Ａ，１４４Ａ Ｐウェル、１４２Ａ Ｎウェル、２００ シリコン（Ｓｉ）基板、２０１ 埋込絶縁膜、２１０，２１１，２１３，２１４ Ｐ基板、２１０ Ｎ基板、１６１，１６２ ゲート電極、３００ 主制御回路、３０２ 基板電位制御回路、３０４ 基板電圧伝達線、３１０ ＮＭＩＳ基板電位制御回路、ＮＴ５０，ＮＴ５２ ＮチャネルＭＩＳトランジスタ、３２０ ＰＭＩＳ基板電圧設定制御部、３３０，３４０ ＮＭＩＳ基板電圧設定制御部、ＤＤ４０ ダイオード、ＳＢＣ０，ＳＢＣ１ 基板制御回路、５００ 主制御回路、５０５ 電圧設定回路、５１０ ＡＮＤゲート、５１２ ＯＲゲート、１４０ａ，１４０ｂ，１４４ａ，１４４ｂ Ｐ型基板領域、５４０ａ，５４０ｂ，５４４ａ，５４４ｂ Ｐ型領域、５３０，５３２ 分離領域、５３０Ａ，５３２Ａ ウェル分離領域、１４０Ａａ，１４４Ａａ Ｐウェル、５３０Ｂ，５３２Ｂ 分離領域、２１０ａ，２１０ｂ，２１４ａ，２１４ｂ Ｐ型基板、６００ ＮＭＩＳ基板電位制御回路、６１０ 主制御回路。

Claims (14)

  1. 行列状に配列され、各々が、２つの交差結合される第１導電型の負荷トランジスタと２つの交差結合される第２導電型のドライブトランジスタとを記憶部として有するとともに前記第２導電型の２つのアクセストランジスタとを有する複数のメモリセルを備え、各前記負荷トランジスタは、ドライブトランジスタおよびアクセストランジスタは、それぞれ、電流が流れるチャネルが形成される基板領域を有し、
    各メモリセル行に対応して配置され、各々に対応の行のメモリセルのアクセストランジスタが接続する複数のワード線を備え、各アクセストランジスタは、対応のワード線の選択時、導通状態とされ、
    各メモリセル列に対応して配置され、各々に対応の列のメモリセルの記憶部がアクセストランジスタを介して結合される複数のビット線対、
    アクセス指示信号に従って、アドレス指定された行のワード線を選択状態へ駆動する行選択駆動回路、および
    前記アクセス指示信号に従ってメモリセルへのデータアクセス時、少なくともアドレス指定された選択メモリセルの第１および第２導電型のトランジスタのうちの少なくとも一方の導電型のトランジスタの基板領域の電圧を、前記行選択駆動回路による前記アドレス指定された行のワード線の選択状態への駆動に遅れることなくスタンバイ時の電圧と異なる電圧レベルに変更する基板電位制御回路を備え、
    前記基板電位制御回路は、スタンバイ時、前記負荷トランジスタの基板領域を第１の電圧レベルに設定し、
    前記スタティック型半導体記憶装置は、さらに、
    前記複数のビット線対に対して設けられ、スタンバイ時に前記複数のビット線対を前記第１の電圧と異なるプリチャージ電圧レベルにプリチャージし、前記アクセス指示信号に従って、データ読出時、少なくともアドレス指定された列のビット線対の電圧を前記第１の電圧よりも低くかつ前記プリチャージ電圧よりも高い第２電圧レベルにプリチャージし、データ書込時、前記アドレス指定された列のビット線対を前記第２の電圧レベルよりも高い第３の電圧レベルにプリチャージするビット線プリチャージ回路をさらに備える、スタティック型半導体記憶装置。
  2. 前記基板電位制御回路は、
    前記アクセス指示信号に従って、データ読出時、少なくとも前記選択メモリセルの負荷トランジスタの基板領域の電圧を前記行選択駆動回路によるアドレス指定された行のワード線の選択状態への駆動に遅れることなくスタンバイ時の前記第１の電圧から前記第１の電圧よりも低い第４の電圧へ変更する、請求項１記載のスタティック型半導体記憶装置。
  3. 前記基板電位制御回路は、
    前記アクセス指示信号に従って、データ書込時、前記選択メモリセルのドライブトランジスタおよびアクセストランジスタの基板領域の電圧を、前記行選択駆動回路による前記アドレス指定された行のワード線の選択状態への駆動に遅れることなく前記スタンバイ時の第５の電圧から、前記第５の電圧よりも高い第６の電圧に変更する、請求項１または２記載のスタティック型半導体記憶装置。
  4. 前記基板電位制御回路は、
    前記アクセス指示信号に従って、データ読出時、前記少なくとも選択メモリセルのドライブトランジスタおよびアクセストランジスタの基板領域の電圧を、前記行選択駆動回路による前記アドレス指定されたワード線の選択状態への駆動に遅れることなく前記スタンバイ時の第５の電圧から前記第５の電圧レベルよりも高い第６の電圧レベルに変更する、請求項２または３記載のスタティック型半導体記憶装置。
  5. 各前記メモリセルの各負荷トランジスタは、さらに、ハイ側セル電源電圧を供給するセル電源ノードに結合されるＰ型ソース領域を有し、前記基板領域はＮ型であり、
    前記ハイ側セル電源電圧と前記第４の電圧の差は、前記負荷トランジスタのＰＮ接合のビルトイン電圧以下である、請求項２記載のスタティック型半導体記憶装置。
  6. 前記スタティック型半導体記憶装置は、さらに、少なくとも１列に整列して配置されるメモリセルの負荷トランジスタの基板領域に電圧を伝達する基板電圧伝達線を備え、
    前記基板電位制御回路は、
    前記アクセス指示信号に従って生成されるタイミング信号に応答して、前記基板電圧伝達線を前記第１の電圧を伝達する第１電源ノードに結合する第１のトランジスタと、
    前記基板領域と基準電源ノードとの間に結合されるダイオードおよび第２のトランジスタの直列体とを含み、前記第２のトランジスタは、前記タイミング信号に応答して前記第１のトランジスタと相補的に導通する、請求項１記載のスタティック型半導体記憶装置。
  7. 前記基板電位制御回路は、
    前記第１の電源ノードと前記基板電圧伝達線との間に接続され、前記タイミング信号に応答して前記第２のトランジスタと同相で導通する第３のトランジスタをさらに備える、請求項６記載のスタティック型半導体記憶装置。
  8. 前記スタティック型半導体記憶装置は、さらに、少なくとも１列に整列して配置されるメモリセルの負荷トランジスタの基板領域に電圧を伝達する基板電圧伝達線を備え、
    前記基板電位制御回路は、
    前記アクセス指示信号に従って生成されるタイミング信号に応答して、前記基板電圧伝達線を前記第１の電圧を供給する第１電源ノードに結合する第１のトランジスタと、
    前記基板電圧伝達線と基準電源ノードとの間に結合され、前記タイミング信号に応答して前記第１のトランジスタと相補的に導通する前記第１のトランジスタと同一導電型の第２のトランジスタを備える、請求項１記載のスタティック型半導体記憶装置。
  9. 前記基板電位制御回路は、さらに、
    前記第１電源ノードと前記基板電圧伝達線との間に接続され、前記タイミング信号に応答して前記第２のトランジスタと同相で導通する第３のトランジスタをさらに備える、請求項８記載のスタティック型半導体記憶装置。
  10. 前記行選択駆動回路は、
    データ読出時、前記アドレス指定された行のワード線の選択状態の電圧をデータ書込時の選択状態の電圧よりも低い電圧レベルに設定する素子を含む、請求項１記載のスタティック型半導体記憶装置。
  11. 前記基板電位制御回路は、
    前記ビット線対に対応して配置され、各々が前記アクセス指示信号に基づいて生成されるタイミング信号とアドレス指定されたメモリセル列を指定する列選択信号とに従って対応の列のメモリセルの負荷トランジスタの基板領域の電圧を制御する複数の基板制御回路を備える、請求項１記載のスタティック型半導体記憶装置。
  12. 各前記基板制御回路は、
    データ読出し時、選択メモリセルの負荷トランジスタの基板領域の電圧を前記スタンバイ時の第１の電圧から前記第１の電圧よりも低い第４の電圧に変更し、データ書込時、前記列選択信号が対応のビット線対を指定しているときには、対応の列のメモリセルの負荷トランジスタの基板領域の電圧を前記第４の電圧レベルより高い電圧レベルに設定し、前記列選択信号が対応の列以外の列を指定しているときには対応の列のメモリセルの負荷トランジスタの基板領域の電圧を前記第１の電圧から前記第４の電圧に変更する、請求項１１記載のスタティック型半導体記憶装置。
  13. 前記基板電位制御回路は、
    前記負荷トランジスタの基板領域へ伝達される電圧を、前記スタンバイ時には前記第１の電圧のレベルに設定し、前記データ読出時には、前記第１の電圧よりも低い第４の電圧レベルに設定し、データ書込時には、前記第１の電圧レベルよりも高い第５の電圧レベルに設定する、請求項１記載のスタティック型半導体記憶装置。
  14. 前記基板電位制御回路は、
    各前記ビット線対に対応して配置され、各々が対応の列のメモリセルのドライブトランジスタおよびアクセストランジスタの基板領域の電圧を前記アクセス指示信号および列選択信号に従って制御する複数の基板制御回路を備える、請求項１から４のいずれかに記載のスタティック型半導体記憶装置。
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