CN109785884A - 静态随机存取存储器存储单元 - Google Patents

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CN109785884A
CN109785884A CN201910034205.4A CN201910034205A CN109785884A CN 109785884 A CN109785884 A CN 109785884A CN 201910034205 A CN201910034205 A CN 201910034205A CN 109785884 A CN109785884 A CN 109785884A
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mos
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sram
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曹亚历
孔蔚然
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Abstract

本发明公开了一种静态随机存取存储器存储单元,包括：第一MOS和第二MOS第一连接端连接第一电平，第一MOS第二连接端连接第二MOS第三连接端、第三MOS第二连接端、第五MOS第二连接端和第六MOS第三连接端，第二MOS第二连接端连接第一MOS第三连接端、第四MOS第二连接端、第五MOS第三连接端和第六MOS第二连接端，第一MOS衬底和第二MOS衬底连接驱，动电路，第三MOS和第四MOS第一连接端连接该存储单元位线，第三MOS和第四MOS第三连接端连接该存储单元字线，第五MOS和第六MOS第一连接端相连，第三～第六衬底连接地；驱动电路能提供第一电平或第二电平，并提供写使能信号。本发明在提高静态随机存取存储器存储单元写能力同时能保持静态随机存取存储器存储单元的读能力。

Description

静态随机存取存储器存储单元
技术领域
本发明涉及半导体领域，特别是涉及一种静态随机存取存储器存储单元。
背景技术
静态随机存取存储器StaticRandom-AccessMemory，SRAM是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。相对之下，动态随机存取存储器DRAM里面所储存的数据就需要周期性地更新。然而，当电力供应停止时，SRAM储存的数据还是会消失被称为volatile memory，这与在断电后还能储存资料的ROM或闪存是不同的。
6T Single Port SRAM bit cell和8T dual port SRAM bit cell结构被广泛应用与SRAM IP中。如何增大bit cell的write margin来提高SRAM IP性能是评价一个IP好坏的重要标准。在read margin和write margin两者需要trade off交替使用,在实际使用中两者之间兼顾比较困难。设计的产品中SRAM也有很小的一部分会存在写功能失效的情况，写功能失效情况不利于存储单元性能,也不利于器件小型化。
发明内容
本发明要解决的技术问题是提供一种在提高写能力同时能保持读能力的静态随机存取存储器存储单元。
为解决上述技术问题，本发明提供的静态随机存取存储器SRAM IP存储单元BITCELL,包括：第一～第六MOS M1～M6和驱动电路；
第一MOS M1和第二MOS M2第一连接端连接第一电平，第一MOS M1第二连接端连接第二MOS M2第三连接端、第三MOS M3第二连接端、第五MOS M5第二连接端和第六MOS M6第三连接端，第二MOS M2第二连接端连接第一MOS M1第三连接端、第四MOS M4第二连接端、第五MOS M5第三连接端和第六MOS M6第二连接端，第一MOS M1衬底和第二MOS M2衬底连接驱动电路，第三MOS M3和第四MOS M4第一连接端连接该存储单元位线BL，第三MOS M3和第四MOS M4第三连接端连接该存储单元字线WL，第五MOS M5和第六MOS M6第一连接端相连，第三～第六MOS衬底连接地GND；
其中，驱动电路能提供第一电平或第二电平，并提供写使能信号W_EN。
进一步改进所述的静态随机存取存储器SRAM IP存储单元BIT CELL,所述第一电平是预设高电平VDD，所述第二电平是预设倍数的第一电平。
进一步改进所述的静态随机存取存储器SRAM IP存储单元BIT CELL,所述预设倍数是1.1倍。
进一步改进所述的静态随机存取存储器SRAM IP存储单元BIT CELL,所述第一MOSM1和第二MOS M2是PMOS。
进一步改进所述的静态随机存取存储器SRAM IP存储单元BIT CELL,所述第一MOSM1和第二MOS M2的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。
进一步改进所述的静态随机存取存储器SRAM IP存储单元BIT CELL,所述第三MOSM3、第四MOS M4、第五MOS M5和第六MOS M6是NMOS。
进一步改进所述的静态随机存取存储器SRAM IP存储单元BIT CELL,所述第三MOSM3、第四MOS M4、第五MOS M5和第六MOS M6的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。
进一步改进所述的静态随机存取存储器SRAM IP存储单元BIT CELL,进行读操作READ时，驱动电路输出第一电平，进行写操作WRITE时，驱动电路输出第二电平。
当第一MOS M1和第二MOS M2的衬底为VDD时，存储单元正常工作，读能力正常不变。当第一MOS M1和第二MOS M2的衬底电压升高到110％VDD时，由于源结和漏结维持反向偏置，器件仍然能够正常工作，但由于由于体效应的影响，器件的Vth会下降到更负的值(P型COM)，导致P管的导通电流会下降，即P管相对稍微变弱一点，存储单元的写能力是通过第三MOS M3或第四MOS M4向内部写入低电平数据，P管的适当减弱，有利于提高写入能力。本发明能在提高静态随机存取存储器存储单元写能力同时能保持静态随机存取存储器存储单元读能力。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明的结构示意图。
附图标记说明
第一MOS M1
第二MOS M2
第三MOS M3
第四MOS M4
第五MOS M5
第六MOS M6
驱动电路 MUX
写使能信号 W_EN
预设高电平 VDD
地 GND
字线 WL
位线 BL
具体实施方式
如图1所示，本发明提供的静态随机存取存储器SRAM IP存储单元BIT CELL,包括：第一～第六MOS M1～M6和驱动电路MUX；
第一MOS M1和第二MOS M2第一连接端连接第一电平，第一MOS M1第二连接端连接第二MOS M2第三连接端、第三MOS M3第二连接端、第五MOS M5第二连接端和第六MOS M6第三连接端，第二MOS M2第二连接端连接第一MOS M1第三连接端、第四MOS M4第二连接端、第五MOS M5第三连接端和第六MOS M6第二连接端，第一MOS M1衬底和第二MOS M2衬底连接驱，动电路，第三MOS M3和第四MOS M4第一连接端连接该存储单元位线BL，第三MOS M3和第四MOS M4第三连接端连接该存储单元字线WL，第五MOS M5和第六MOS M6第一连接端相连，第三～第六MOS衬底连接地GND；
其中，驱动电路能提供第一电平或第二电平，并提供写使能信号W_EN，所述第一电平是预设高电平VDD，所述第二电平是1.1倍的第一电平。
进一步改进所述的静态随机存取存储器SRAM IP存储单元BIT CELL,所述第一MOSM1和第二MOS M2是PMOS。
所述第一MOS M1和第二MOS M2的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。
所述第三MOS M3、第四MOS M4、第五MOS M5和第六MOS M6是NMOS。
所述第三MOS M3、第四MOS M4、第五MOS M5和第六MOS M6的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。
所述的静态随机存取存储器SRAM IP存储单元BIT CELL,进行读操作READ时，驱动电路输出第一电平，进行写操作WRITE时，驱动电路输出第二电平。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种静态随机存取存储器(SRAM IP)存储单元(BIT CELL),其特征在于，包括：第一～第六MOS(M1～M6)和驱动电路；
第一MOS(M1)和第二MOS(M2)第一连接端连接第一电平，第一MOS(M1)第二连接端连接第二MOS(M2)第三连接端、第三MOS(M3)第二连接端、第五MOS(M5)第二连接端和第六MOS(M6)第三连接端，第二MOS(M2)第二连接端连接第一MOS(M1)第三连接端、第四MOS(M4)第二连接端、第五MOS(M5)第三连接端和第六MOS(M6)第二连接端，第一MOS(M1)衬底和第二MOS(M2)衬底连接驱动电路，第三MOS(M3)和第四MOS(M4)第一连接端连接该存储单元位线(BL)，第三MOS(M3)和第四MOS(M4)第三连接端连接该存储单元字线(WL)，第五MOS(M5)和第六MOS(M6)第一连接端相连，第三～第六(MOS)衬底连接地(GND)；
其中，驱动电路能提供第一电平或第二电平，并提供写使能信号(W_EN)。
2.如权利要求1所述的静态随机存取存储器(SRAM IP)存储单元(BIT CELL),其特征在于：所述第一电平是预设高电平(VDD)，所述第二电平是预设倍数的第一电平。
3.如权利要求2所述的静态随机存取存储器(SRAM IP)存储单元(BIT CELL),其特征在于：所述预设倍数是1.1倍。
4.如权利要求1所述的静态随机存取存储器(SRAM IP)存储单元(BIT CELL),其特征在于：所述第一MOS(M1)和第二MOS(M2)是PMOS。
5.如权利要求1所述的静态随机存取存储器(SRAM IP)存储单元(BIT CELL),其特征在于：所述第一MOS(M1)和第二MOS(M2)的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。
6.如权利要求1所述的静态随机存取存储器(SRAM IP)存储单元(BIT CELL),其特征在于：所述第三MOS(M3)、第四MOS(M4)、第五MOS(M5)和第六MOS(M6)是NMOS。
7.如权利要求6所述的静态随机存取存储器(SRAM IP)存储单元(BIT CELL),其特征在于：所述第三MOS(M3)、第四MOS(M4)、第五MOS(M5)和第六MOS(M6)的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。
8.如权利要求1-7任意一项所述的静态随机存取存储器(SRAM IP)存储单元(BITCELL),其特征在于：进行读操作(READ)时，驱动电路输出第一电平，进行写操作(WRITE)时，驱动电路输出第二电平。
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RJ01 Rejection of invention patent application after publication
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