CN108922572A - 一种具有高稳定性和低静态功耗的sram存储单元电路 - Google Patents

一种具有高稳定性和低静态功耗的sram存储单元电路 Download PDF

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Abstract

一种具有高稳定性和低静态功耗的SRAM存储单元电路，属于集成电路技术领域。本发明提出了一种10T结构的SRAM存储单元电路，结合基于该电路的读写方式，能够使得本发明具有高的读噪声容限和写裕度；由于本发明中只有一条位线，且本发明的结构中第一NMOS管和第三NMOS管堆叠成一个下拉通路，第二PMOS管和第四PMOS管堆叠成一个上拉通路，减小了本发明中的漏电流，从而减小了本发明的静态功耗；同时本发明能够解决半选问题，在用于位交错阵列结构时能够改善存储器软错误率问题。

Description

一种具有高稳定性和低静态功耗的SRAM存储单元电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种具有高稳定性和低静态功耗的SRAM存储单元电路。
背景技术
降低电源电压可以明显减小电路的功耗，特别是对SRAM(Static Random-AccessMemory，静态随机存取存储器)这样具有高密度集成的电路。然而，随着电源电压的降低，存储单元受工艺波动的影响更为显著，结果使得存储单元的读写稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。同时随着工艺尺寸的不断缩减和存储容量的增加，存储器的软错误率变得越来越高。利用传统的纠错编码技术只能解决单比特位的软错误率，而随着工艺节点进入纳米级以后，多比特位的软错误率会呈指数增加，为了解决此问题，位交错阵列结构得到了应用。然而位交错结构的使用会产生半选问题，半选问题会降低半选单元的稳定性，甚至破坏存储器原有的存储状态。另外，静态功耗在SRAM设计中具有重要的地位，因为在SRAM电路工作时，大多数SRAM存储单元处于保持状态，只有少数SRAM存储单元处于读写状态，所以设计一个低静态功耗的SRAM存储单元，对减少整体的SRAM电路具有重要意义。
目前SRAM存储单元的主流单元结构为6T结构，如图1所示为传统的6T SRAM存储单元的电路结构示意图，为了使6T结构的SRAM存储单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T结构的SRAM存储单元的管子的读写能力提高有限，并且由于存在要写入的数据与已保存的数据值之间的竞争关系，写操作在低压下时容易失败；另外传统的6T结构的SRAM存储单元用于位交错结构中会导致读和写半选问题。
发明内容
针对上述传统SRAM存储单元在静态功耗、读写稳定性等方面的不足，以及应用在位交错阵列时存在的半选问题，本发明提出一种10T结构的SRAM存储单元，具有较高的读稳定性和写裕度性，可以用于位交错结构中改善软错误率，还具有低静态功耗的特点，能够用来减少整体电路的功耗。.
本发明的技术方案为：
一种具有高稳定性和低静态功耗的SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，
第三NMOS管MN3的栅极连接第三PMOS管MP3的栅极、第四PMOS管MP4的源极、第二PMOS管MP2和第四NMOS管MN4的漏极，其漏极连接第二PMOS管MP2、第二NMOS管MN2和第四NMOS管MN4的栅极以及第一PMOS管MP1和第三PMOS管MP3的漏极，其源极连接第一NMOS管MN1的漏极；
第四PMOS管MP4的栅极连接第一写字线WWLA，其漏极连接第二NMOS管MN2的漏极、第六NMOS管MN6的源极、第一NMOS管MN1和第一PMOS管MP1的栅极；
第五NMOS管MN5的栅极连接第六NMOS管MN6的栅极并连接字线WL，其漏极连接第四NMOS管MN4的源极，其源极连接第二写字线WWLB；
第二NMOS管MN2的源极连接控制信号线VVSS，第六NMOS管MN6的漏极连接位线BL；
第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的源极连接电源电压VDD，第一NMOS管MN1的源极接地GND；
所有NMOS管的体端均接地GND，所有PMOS管的体端均连接电源电压VDD。
本发明的有益效果为：本发明提出了一种SRAM存储单元电路，结合基于该电路的读写方式，能够使得本发明具有高的读噪声容限和写裕度，同时本发明具有较低的静态功耗；本发明能够解决半选问题，在用于位交错阵列结构时能够改善存储器软错误率问题。
附图说明
图1为传统的6T结构的SRAM存储单元电路结构示意图。
图2为本发明提出的一种具有高稳定性和低静态功耗的SRAM存储单元电路结构示意图。
图3为本发明提出的一种具有高稳定性和低静态功耗的SRAM存储单元电路的工作原理波形图。
图4为本发明提出的一种具有高稳定性和低静态功耗的SRAM存储单元电路用于位交错阵列结构时解决半选问题的示意图。
图5为传统6T结构的SRAM存储单元和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下保持噪声容限的对比示意图。
图6为传统6T结构的SRAM存储单元和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下写裕度对比示意图。
图7为传统6T结构的SRAM存储单元和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下读噪声容限对比示意图。
图8为传统6T结构的SRAM存储单元和本发明提出的10T结构的SRAM存储单元电路在不同电源下静态功耗对比示意图。
具体实施方式
下面结合附图对本发明进行详细的描述。
本发明提出的SRAM存储单元电路为10T结构，如图1所示，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，第三NMOS管MN3的栅极连接第三PMOS管MP3的栅极、第四PMOS管MP4的源极、第二PMOS管MP2和第四NMOS管MN4的漏极，其漏极连接第二PMOS管MP2、第二NMOS管MN2和第四NMOS管MN4的栅极以及第一PMOS管MP1和第三PMOS管MP3的漏极，其源极连接第一NMOS管MN1的漏极；第四PMOS管MP4的栅极连接第一写字线WWLA，其漏极连接第二NMOS管MN2的漏极、第六NMOS管MN6的源极、第一NMOS管MN1和第一PMOS管MP1的栅极；第五NMOS管MN5的栅极连接第六NMOS管MN6的栅极并连接字线WL，其漏极连接第四NMOS管MN4的源极，其源极连接第二写字线WWLB；第二NMOS管MN2的源极连接控制信号线VVSS，第六NMOS管MN6的漏极连接位线BL；第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的源极连接电源电压VDD，第一NMOS管MN1的源极接地GND；其中所有NMOS管的体端均接地GND，所有PMOS管的体端均连接电源电压VDD。
图2中第一PMOS管MP1的漏极为第一存储点QB，第二PMOS管MP2的漏极为第二存储点Q，第二NMOS管的漏极为第三存储点SQ。
下面结合图2、图3和图4具体说明本发明提供的10T结构的SRAM存储单元电路的工作原理：
1、保持操作
在存储单元电路保持数据期间，字线WL与第一写字线WWLA保持低电平，控制信号线VVSS保持低电平，此时第五NMOS管MN5和第六NMOS管MN6关闭，这样位线BL上信号的变化无法对第二存储点Q和第一存储点QB产生影响，由第三PMOS管MP3、第三NMOS管MN3、第二PMOS管MP2、第四NMOS管MN4、第一PMOS管MP1和第一NMOS管MN1可以正常锁存数据，使得数据稳定保存。
图5为传统6T结构的SRAM存储单元和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下的保持噪声容限对比图，可以看出二者几乎是重合的，说明它们有几乎相等的保持噪声容限。
2、写操作
假如原先第二存储点Q为高电平，在写低电平“0”操作期间，字线WL和第一写字线WWLA被拉为高电平，第二写字线WWLB保持为低电平，控制信号线VVSS变为高电平，此时位线BL被设置为低电平；由于字线WL为高电平，第六NMOS管MN6被开启，由于第一写字线WWLA为高电平，第四PMOS管MP4被关断，所以此时由第二PMOS管MP2和第四PMOS管MP4组成的上拉通道被关闭，第六NMOS管MN6和该上拉通道不存在竞争关系，所以第三存储点SQ的高电平特别容易通过第六NMOS管MN6被拉为低电平；随后第一PMOS管MP1被开启，第一NMOS管MN1被关闭，从而第一存储点QB会由原先的低电平变为高电平；最后第二PMOS管MP2和第四NMSO管MN4分别被第一存储点QB的高电平关闭和开启；由于第二写字线WWLB为低电平，同时第五NMOS管MN5被开启，所以第二存储点Q点通过第四NMOS管MN4和第五NMOS管MN5被拉为低电平，最终完成写“0”操作。
写高电平“1”时，假如原先第二存储点Q为低电平，则第三存储点SQ和第一存储点QB分别为低电平和高电平，字线WL和第一写字线WWLA被拉为高电平，第二写字线WWLB变为高电平，控制信号线VVSS变为高电平；此时位线BL被设置为高电平，由于字线WL为高电平，第五NMOS管MN5被开启，由于第一存储点QB为高电平，第四NMOS管MN4和第二NMOS管MN2被开启，所以第三存储点SQ和第二存储点Q会分别被充到高电平，此时第一NMOS管MN1和第三NMOS管MN3被开启，第一PMOS管MP1和第三PMOS管MP3被关断，所以第一存储点QB点的高电平会被由第三NMOS管MN3和第一NMOS管MN1管形成的下拉通道拉为低电平，从而完成写高电平“1”操作。
由于写“1”时控制信号线VVSS、第二写字线WWLB和位线BL为高电平，因此随着时间的推移第二存储点Q和第三存储点SQ一定会被充到高电平，所以在写“1”时会有很高的写裕度。图6为传统6T结构的SRAM存储单元和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下写裕度对比图，可以看出本发明提出的10T结构的SRAM存储单元电路的写裕度较传统6T结构的SRAM存储单元有很大改善，大约为6T单元的2.2倍左右。
3、读操作
读操作时字线WL为高电平，第一写字线WWLA和第二写字线WWLB为低电平，控制信号线VVSS为低电平，位线BL被预充为高电平；如果第二存储点Q为高电平、第一存储点QB为低电平，则第二NMOS管MN2关断，位线BL的电荷就无法放电，仍保持为高电平，说明读出了高电平“1”，此时第二存储点Q可以安全保存高电平。
若第二存储点Q为低电平、第一存储点QB点为高电平，则第二NMOS管MN2开启，位线BL的电荷通过第六NMOS管MN6和第二NMOS管MN2进行放电，位线BL电压下降，通过灵敏放大器读出数据0，说明读出了低电平“0”。
在读0过程中，第二NMOS管MN2和第六NMOS管MN6对位线BL放电，这会导致第三存储点SQ的电位从0抬升到某一个电位，但是由于第四NMOS管MN4和第五NMOS管MN5的作用，第二存储点Q依然保持为低电平；即使在最坏的情况下，即第三存储点SQ变为高电平，此时第二存储点Q依然会保持为低电平，因为在由第六NMOS管MN6和第四PMOS管MP4组成的上拉通路中存在一个NMOS管(即第六NMOS管MN6)，这就会导致上拉通路的导通能力要比由第四NMOS管MN4和第五NMOS管MN5组成的下拉通路导通能力弱了很多，所以第二存储点Q保持为低电平，从而第三PMOS管MP3依然保持开启状态，第一存储点QB保持为高电平，这样大大挺高了读噪声容限。
图7为传统6T结构的SRAM存储单元和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下读噪声容限对比图，可以看到本发明提出的10T结构的SRAM存储单元电路的读噪声容限较传统6T结构的SRAM存储单元有很大改善，在2.8倍左右。
4、位交错阵列结构
图4所示为本发明提出的10T结构的SRAM存储单元电路用于位交错阵列结构中解决写半选问题的示意图，在写操作中，对于选中单元为正常写操作，对于行半选单元，行半选单元的字线WL1为高电平，行半选单元的第一写字线WWLA1为高电平，行半选单元的第二写字线WWLB2为低电平，行半选单元的控制信号线VVSS1为高电平，从而行半选单元中第四PMOS管MP4被关断，使得第三存储点SQ与第二存储点Q相互隔绝开，第二存储点Q不受第三存储点SQ影响，同时由于行半选单元中第五NMOS管MN5被开启，使得第二存储点Q的低电平可以稳定的保存，这样就消除了行半选单元在位交错结构中的影响。
对于列半选单元，列半选单元的字线WL2和列半选单元的第一写字线WWLA2为低电平，列半选单元的控制信号线VVSS2为低电平，从而列半选单元中第四PMOS管MP4被开启，第五NMOS管MN5和第六NMOS管MN6被关闭，因此内部的节点不受列半选单元的位线BL1的影响，而内部节点由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3稳定地锁存，这样就消除了列半选单元在位交错结构中的影响。
综上所述，本发明提出的10T结构的SRAM存储单元电路可以解决半选问题，从而可以用于位交错结构用以改善多比特软错误问题。
5、静态功耗
如图1所示，在传统6T结构的SRAM存储单元中存在两条位线，即BL和BLB，在保持状态下，两条位线BL和BLB都为高电平，这样就会使得传统6T结构的SRAM存储单元在保持过程中会有较大的漏电流。
而本发明提出的10T结构的SRAM存储单元电路只有一条位线BL，减小了漏电流；另一方面本发明提出的10T结构的SRAM存储单元电路中存在堆叠的结构，例如第一NMOS管MN1和第三NMOS管MN3堆叠组成一个下拉通路，第二PMOS管MP2和第四PMOS管MP4是一个堆叠的上拉通路，这样设置有利于减小漏电流。
图8为传统6T结构的SRAM存储单元和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下的静态功耗对比示意图，可以看到本发明提出的10T结构的SRAM存储单元电路的静态功耗较传统6T结构的SRAM存储单元有明显改善，传统6T结构的SRAM存储单元静态功耗大约是本发明提出的10T结构的SRAM存储单元电路的1.5倍。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种具有高稳定性和低静态功耗的SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)，
第三NMOS管(MN3)的栅极连接第三PMOS管(MP3)的栅极、第四PMOS管(MP4)的源极、第二PMOS管(MP2)和第四NMOS管(MN4)的漏极，其漏极连接第二PMOS管(MP2)、第二NMOS管(MN2)和第四NMOS管(MN4)的栅极以及第一PMOS管(MP1)和第三PMOS管(MP3)的漏极，其源极连接第一NMOS管(MN1)的漏极；
第四PMOS管(MP4)的栅极连接第一写字线(WWLA)，其漏极连接第二NMOS管(MN2)的漏极、第六NMOS管(MN6)的源极、第一NMOS管(MN1)和第一PMOS管(MP1)的栅极；
第五NMOS管(MN5)的栅极连接第六NMOS管(MN6)的栅极并连接字线(WL)，其漏极连接第四NMOS管(MN4)的源极，其源极连接第二写字线(WWLB)；
第二NMOS管(MN2)的源极连接控制信号线(VVSS)，第六NMOS管(MN6)的漏极连接位线(BL)；
第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)的源极连接电源电压(VDD)，第一NMOS管(MN1)的源极接地(GND)；
所有NMOS管的体端均接地(GND)，所有PMOS管的体端均连接电源电压(VDD)。
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