CN104318953B - 静态随机存取存储器单元 - Google Patents
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Abstract
本发明公开了一种静态随机存取存储器单元，包括：第一反相器，包含第一NMOS晶体管和第一PMOS晶体管，在第一NMOS晶体管和第一PMOS晶体管之间有第一自稳电容；第二反相器，包含第二NMOS晶体管和第二PMOS晶体管，在第二NMOS晶体管和第二PMOS晶体管之间有第二自稳电容；以及第一和第二读写控制单元，分别连接第一自稳电容和第二自稳电容的一端，其中第一自稳电容和第二自稳电容分别与第一和第二读写控制单元连接的一端还连接到不同类型的MOS晶体管。本发明能够有效抗辐射干扰，并有效减小了电路面积，节约了制造成本。
Description
技术领域
本发明涉及静态随机存储器(SRAM)技术领域，更具体地，涉及静态随机存取存储器单元。
背景技术
按照数据存储方式，半导体存储器分为动态随机存取存储器(DRAM)，非挥发性存储器和静态随机存取存储器(SRAM)。SRAM能够以一种简单而且低功耗的方式实现快速的操作速度，因而建立起其独特的优势。而且，与DRAM相比，因为SRAM不需要周期性刷新存储的信息，所以设计和制造相对容易。
通常，SRAM单元由两个驱动晶体管、两个负载器件和两个存取晶体管组成，根据所含负载器件的类型，SRAM本身又可以分为完全互补金属氧化物半导体(CMOS)SRAM，高负载电阻(High Load Resistor)SRAM和薄膜晶体管(Thin FilmTransistor)SRAM。完全CMOSSRAM使用PMOS管作为负载器件，HLR SRAM使用高负载电阻作为负载器件，而TFT SRAM使用多晶硅TFT作为负载器件。
一个传统的完全CMOS SRAM的电路在图1中示出。如图1所示，其基本结构含有两个钳位的反相器(NMOS管M1和PMOS管M3构成一个反相器，NMOS管M2和PMOS管M4构成一个反相器)和两个晶体管(NMOS管M5和NMOS管M6)。字线WL和WLB分别控制M5和M6，在读取和写入操作时，M5和M6导通。读取时，两根位线BLB和BL均预充电至高电平。写入0时，BL＝1，BLB＝0；写入1时，BL＝0，BLB＝1。
现有的SRAM单元，在读取操作的时候，BL和BLB预充电至Vdd/2。由于晶体管的分压原理，导致存储0的节点电压上升，从而使静态噪声容限减小。如图1所示，在读取操作时，两条位线BL和BLB分别充电至Vdd/2，如果左边存储节点Q存储值为1，右边存储节点QB存储值为0，则当读取操作时，WL＝1，M5导通，由于Q存储的是1，M2晶体管栅电压一直处于开启状态。BLB读取QB中存储的0时，本身被充电至高电平，因此M2和M4形成一个放电通路，QB电压从0上升。接着在读写操作之后的保持操作期间，如果QB电压上升到一定程度，由于QB电压连接到M1的栅极作为控制信号，可以使M1导通，从而下拉Q点电位，整个SRAM内存储数据都会发生翻转。
所以说，在读操作后的保持操作中，存储0的节点电压上升至0到Vdd/2之间某一水平，这取决于M2和M6之间的导通电阻。这时，如果该节点再受到一个噪声电压的扰动，就更容易发生翻转，因而静态噪声容限减小。
同样，在读取“1”时也存在存储节点电压变化的问题。如图1中，BL和BLB在读取存储数据之前预充电至Vdd/2，若Q＝1，QB＝0，则M3和M5形成通路，Q点电位处于Vdd/2和Vdd之间某一水平，这取决于M3和M5导通电阻的大小。这时，如果该节点再受到一个噪声电压的扰动，也容易发生翻转，因而静态噪声容限减小。
为了增大噪声容限，人们提出了十管SRAM单元，如图2所示。该SRAM单元是在原有的SRAM六管结构上增加了M9～M12四个MOS晶体管，并且始终保持开启。如果存储节点发生翻转，这四个始终导通的晶体管充当电阻和电容，RC路径可以延迟结点的翻转时间，从而使上拉的PMOS晶体管M3、M4和下拉NMOS晶体管M1、M2能够有足够的时间对存储结点的电平进行恢复。但由于该SRAM单元具有如下的缺点，使其未能得到广泛的应用。首先，单独的NMOS或者PMOS存在阈值电压损失。图2中M1和M3的漏端存在电压差，从而使存储节点容易受到噪声的影响。其次，由于在关键路径上增加了晶体管，造成延迟，导致读写速度非常慢。
发明内容
有鉴于此，本发明的一个目的在于提供一种静态随机存取存储器单元，既能够提高读取模式下的静态噪声容限，在读写时也不会因为存储节点连接的元件过多而导致读写速度变得太慢。
为达到上述目的，本发明实施例提供了一种静态随机存取存储器单元，包括：第一反相器，包含第一NMOS晶体管和第一PMOS晶体管，在第一NMOS晶体管和第一PMOS晶体管之间有第一自稳电容；第二反相器，包含第二NMOS晶体管和第二PMOS晶体管，在第二NMOS晶体管和第二PMOS晶体管之间有第二自稳电容；以及第一和第二读写控制单元，分别连接第一自稳电容和第二自稳电容的一端，其中第一自稳电容和第二自稳电容分别与第一和第二读写控制单元连接的一端还连接到不同类型的MOS晶体管。
可选地，如果第一自稳电容与第一读写控制单元连接的一端连接到第一PMOS晶体管，则第二自稳电容与第二读写控制单元连接的一端连接到第二NMOS晶体管；如果第一自稳电容与第一读写控制单元连接的一端连接到第一NMOS晶体管，则第二自稳电容与第二读写控制单元连接的一端连接到第二PMOS晶体管。
可选地，第一NMOS晶体管的源极接地，第一PMOS晶体管的源极连接电压源，第一NMOS晶体管和第一PMOS晶体管的漏极通过第一自稳电容相连。
可选地，第二NMOS晶体管的源极接地，第二PMOS晶体管的源极连接电压源，第二NMOS晶体管和第二PMOS晶体管的漏极通过第二自稳电容相连。
可选地，所述第一自稳电容为第三NMOS晶体管，第三NMOS晶体管的源极连接第一NMOS晶体管的漏极和第二NMOS晶体管的栅极，第三NMOS晶体管的漏极连接第一PMOS晶体管的漏极和第二PMOS晶体管的栅极，第三NMOS晶体管的栅极连接电源电压。
可选地，所述第二自稳电容为第四NMOS晶体管，第四NMOS晶体管的源极连接第二NMOS晶体管的漏极和第一NMOS晶体管的栅极，第四NMOS晶体管的漏极连接第一PMOS晶体管的栅极和第二PMOS晶体管的漏极，第四NMOS晶体管的栅极连接电源电压。
可选地，所述第一读写控制单元包括第五NMOS晶体管，第五NMOS晶体管的漏极连接第一位线，栅极连接第一字线，源极连接第一PMOS晶体管的漏极。
可选地，所述第二读写控制单元包括第六NMOS晶体管，第六NMOS晶体管的漏极连接第二位线，栅极连接第二字线，源极连接第二NMOS晶体管的漏极。
可选地，第一、第二自稳电容的等效电容相同。
由于本发明实施例在两个反相器的NMOS晶体管和PMOS晶体管分别采用了自稳电容，而且两个自稳电容与不同类型的MOS晶体管连接后作为两个节点分别与两个读写控制单元相连(对称式连接方式，如第一自稳电容与第一反相器中的NMOS晶体管相连后作为节点与第一读写控制单元相连，则第二自稳电容与第二反相器中的PMOS晶体管相连后作为节点与第二读写控制单元相连)，这样的结构在例如第一自稳电容与第一读写控制单元相连的节点电压跳变，例如从0变成1，该节点由于第一自稳电容的存在会缓慢变成1，在这段时间内，由于上述特殊的对称式连接方式，第二反相器的存储节点就产生负反馈，将该跳变节点的电压又拉回0，提高读取模式下的静态噪声容限。同时，与图2的现有技术相比，存储节点连接的元件少于图2中存储节点连接的元件，不会因为存储节点连接的元件过多而导致读写速度变得太慢，且相比于现有技术，本发明中的自稳电容仅用一个晶体管就可以实现，有效地减小了电路面积，节约了成本。
附图说明
图1是现有技术传统的完全CMOS SRAM的电路连接图；
图2是现有技术的十管SRAM的电路连接图；
图3是本发明一个实施例提供的抗辐射的静态随机存取存储器单元电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图3所示，图3是本发明一个实施例提供的静态随机存取存储器单元的电路图，包括：
第一反相器，包含第一NMOS晶体管M1和第一PMOS晶体管M3，在第一NMOS晶体管M1和第一PMOS晶体管M3之间有第一自稳电容；
第二反相器，包含第二NMOS晶体管M2和第二PMOS晶体管M4，在第二NMOS晶体管M2和第二PMOS晶体管M4之间有第二自稳电容；以及
第一和第二读写控制单元，分别连接第一自稳电容和第二自稳电容的一端，其中第一自稳电容和第二自稳电容分别与第一和第二读写控制单元连接的一端还连接到不同类型的MOS晶体管，即所谓对称式结构。具体地说：
如果第一自稳电容与第一读写控制单元连接的一端连接到第一PMOS晶体管M3，则第二自稳电容与第二读写控制单元连接的一端连接到第二NMOS晶体管M2，如图3所示；
如果第一自稳电容与第一读写控制单元连接的一端连接到第一NMOS晶体管M1，则第二自稳电容与第二读写控制单元连接的一端连接到第二PMOS晶体管M4。图3未示出这种情况，但本领域技术人员知道，这种结构同样适用于本发明的实施例。
如图3所示，第一NMOS晶体管M1的源极接地，第一PMOS晶体管M3的源极连接电压源，第一NMOS晶体管M1和第一PMOS晶体管M3的漏极通过第一自稳电容相连。但也有可能有其它的实现方式，如源极和漏极相对于图3反过来连接的情形。
如图3所示，第二NMOS晶体管M2的源极接地，第二PMOS晶体管M4的源极连接电压源，第二NMOS晶体管M2和第二PMOS晶体管(M4)的漏极通过第二自稳电容相连。但也有可能有其它的实现方式，如源极和漏极相对于图3反过来连接的情形。
如图3所示，所述第一自稳电容为第三NMOS晶体管M7，第三NMOS晶体管M7的源极连接第一NMOS晶体管M1的漏极和第二NMOS晶体管M2的栅极，第三NMOS晶体管M7的漏极连接第一PMOS晶体管M3的漏极和第二PMOS晶体管M4的栅极，第三NMOS晶体管M7的栅极连接电源电压。但也有可能有其它的自稳电容的实现方式，只不过采用NMOS晶体管的自稳电容能够进一步减少电路复杂性，提高读写速度。
如图3所示，所述第二自稳电容为第四NMOS晶体管M8，第四NMOS晶体管M8的源极连接第二NMOS晶体管M2的漏极和第一NMOS晶体管M1的栅极，第四NMOS晶体管M8的漏极连接第一PMOS晶体管M3的栅极和第二PMOS晶体管M4的漏极，第四NMOS晶体管M8的栅极连接电源电压。但也有可能有其它的自稳电容的实现方式，只不过采用NMOS晶体管的自稳电容能够进一步减少电路复杂性，提高读写速度。
如图3所示，所述第一读写控制单元包括第五NMOS晶体管M5，第五NMOS晶体管M5的漏极连接第一位线BL，栅极连接第一字线WL，源极连接第一PMOS晶体管M3的漏极。但也有其它第一读写控制单元的实现方式。
如图3所示所述第二读写控制单元包括第六NMOS晶体管M6，第六NMOS晶体管M6的漏极连接第二位线BLB，栅极连接第二字线WLB，源极连接第二NMOS晶体管M2的漏极。但也有其它第二读写控制单元的实现方式。
其中，第一、第二自稳电容的等效电容相同。这有利于提高系统稳定性。
图3中的第一反相器、第二反相器、第五NMOS晶体管M5、第六NMOS晶体管M6与图1是相同的，是一个传统静态随机存储器单元，具有两个存储节点A、D，此外还有两个辅助存储节点B、C，其中A点的数据与B点的数据相同，C点的数据与D点的数据相同。所述存储节点存储的值合起来表示该静态随机存储器存储的数据。图3与图1的主要区别在于作为自稳电容的第三NMOS晶体管M7和第四NMOS晶体管M8。
该抗干扰存储元件的工作原理如下。
首先，与图2的现有技术相比，本发明图3的实施例减去了两个MOS晶体管，存储节点连接的元件少于图2中存储节点连接的元件，不会因为存储节点连接的元件过多而导致读写速度变得太慢，且减小了电路复杂度。
另外，图3的实施例同样能起到抗辐射、提高读取模式下的静态噪声容限的作用。原因如下。
在图3的静态随机存取存储器单元中，如果左边存储节点A存储值为0，右边存储节点D存储值为1，则当正确的读取操作(BL＝1，BLB＝1)时，两条位线分别充电至Vdd/2。由于A存储的1，B和A的点位基本相同，也是1，使M2晶体管栅电压一直处于开启状态，BLB读取D中存储的0时，本身被充电至高电平，因此M2和M6形成一个放电通路。此时会使存储节点D电平升高，但一般不会立即翻转，要等到保持操作期间翻转。
在静态随机存储器单元处于保持状态下如上例，各点的电位是A＝B＝1，而C＝D＝0，但实际上读操作已对上述各节点的点位造成影响，即虽然C、D电位为0，但实际上已升高。如果节点D由于读操作期间对存储节点D的影响再加上辐射干扰变为1，而A＝1、B＝1、C＝0保持不变，由于M8的作用相当于一个RC电路，即MOS管既有结电容也有导通电阻，因此节点D需要先对M8进行充电才能跳变为高电平，因此D的跳变存在一个延时。在这段时间内，D会缓慢地从0变成1，因此D电平的变化不会立即造成存储节点B电平的变化。在这段时间内，由于辅助结点存储节点B的电平是变化不大的，其通过M7保持在原来的高电平1，因此B通过反相器M2和M4对节点D产生负反馈，将D电平下拉至0，从而使电路稳定在原来的逻辑状态。因此，本实施例所设计的存储元件具有现有方案1的读写速度，也具有现有方案2的抗干扰功能。因此是一种高速的抗干扰存储元件。同理可以分析其他情况。
由于本发明实施例的静态随机存储器单元的抗干扰电路和存储元件中，在存储节点上连接了相应的自稳电容，在所述静态随机存储器单元的读写操作和保持操作期间，一旦由于外部干扰造成保持操作期间翻转时，由于自稳电容的延时作用，不会立即造成该存储节点电平的变化，而在这变化期间，另一存储节点的电位不受影响，通过本存储节点所属的反相器对本存储节点产生负反馈，将本存储节点的电平恢复，从而实现在保持操作期间，具有很高的抗干扰性能。另外，相比于现有技术，本发明中的自稳电容仅用一个晶体管就可以实现，有效地减小了电路面积，节约了成本。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种静态随机存取存储器单元，包括：
第一反相器，包含第一NMOS晶体管(M1)和第一PMOS晶体管(M3)，在第一NMOS晶体管(M1)和第一PMOS晶体管(M3)之间有第一自稳电容；
第二反相器，包含第二NMOS晶体管(M2)和第二PMOS晶体管(M4)，在第二NMOS晶体管(M2)和第二PMOS晶体管(M4)之间有第二自稳电容；以及
第一和第二读写控制单元，分别连接第一自稳电容和第二自稳电容的一端，其中第一自稳电容和第二自稳电容分别与第一和第二读写控制单元连接的一端还连接到不同类型的MOS晶体管；其中，
所述第一自稳电容为第三NMOS晶体管(M7)，第三NMOS晶体管(M7)的源极连接第一NMOS晶体管(M1)的漏极和第二NMOS晶体管(M2)的栅极，第三NMOS晶体管(M7)的漏极连接第一PMOS晶体管(M3)的漏极和第二PMOS晶体管(M4)的栅极，第三NMOS晶体管(M7)的栅极连接电源电压；
所述第二自稳电容为第四NMOS晶体管(M8)，第四NMOS晶体管(M8)的源极连接第二NMOS晶体管(M2)的漏极和第一NMOS晶体管(M1)的栅极，第四NMOS晶体管(M8)的漏极连接第一PMOS晶体管(M3)的栅极和第二PMOS晶体管(M4)的漏极，第四NMOS晶体管(M8)的栅极连接电源电压。
2.根据权利要求1所述的静态随机存取存储器单元，其特征在于，
如果第一自稳电容与第一读写控制单元连接的一端连接到第一PMOS晶体管(M3)，则第二自稳电容与第二读写控制单元连接的一端连接到第二NMOS晶体管(M2)；
如果第一自稳电容与第一读写控制单元连接的一端连接到第一NMOS晶体管(M1)，则第二自稳电容与第二读写控制单元连接的一端连接到第二PMOS晶体管(M4)。
3.根据权利要求1所述的静态随机存取存储器单元，其特征在于，第一NMOS晶体管(M1)的源极接地，第一PMOS晶体管(M3)的源极连接电压源，第一NMOS晶体管(M1)和第一PMOS晶体管(M3)的漏极通过第一自稳电容相连。
4.根据权利要求1所述的静态随机存取存储器单元，其特征在于，第二NMOS晶体管(M2)的源极接地，第二PMOS晶体管(M4)的源极连接电压源，第二NMOS晶体管(M2)和第二PMOS晶体管(M4)的漏极通过第二自稳电容相连。
5.根据权利要求1所述的静态随机存取存储器单元，其特征在于，所述第一读写控制单元包括第五NMOS晶体管(M5)，第五NMOS晶体管(M5)的漏极连接第一位线(BL)，栅极连接第一字线(WL)，源极连接第一PMOS晶体管(M3)的漏极。
6.根据权利要求1所述的静态随机存取存储器单元，其特征在于，所述第二读写控制单元包括第六NMOS晶体管(M6)，第六NMOS晶体管(M6)的漏极连接第二位线(BLB)，栅极连接第二字线(WLB)，源极连接第二NMOS晶体管(M2)的漏极。
7.根据权利要求1所述的静态随机存取存储器单元，其特征在于，第一、第二自稳电容的等效电容相同。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |