KR101564340B1 - 개선된 안정성 및 감소된 비트셀 사이즈를 갖는 저전력 5ｔ ｓｒａｍ - Google Patents

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Abstract

감소된 셀 사이즈 및 프로세스 변동에 대한 내성을 위해 5 트랜지스터 정적 랜덤 액세스 메모리(5T SRAM)가 설계된다. 5T SRAM(400)은, 데이터를 저장하기 위한 저장 엘리먼트(402)를 포함하며, 이 저장 엘리먼트는 제 1 전압 및 접지 전압에 커플링된다. 저장 엘리먼트는 대칭적으로 사이징된, 크로스-커플링 인버터들을 포함할 수 있다. 단일 액세스 트랜지스터(M5)는 저장 엘리먼트(402)에 관한 판독 및 기록 동작들을 제어한다. 제어 논리(M6, M6')가 판독 동작을 위한 제 1 전압의 값과는 상이한 기록 동작을 위한 제 1 전압의 값을 생성하도록 구성된다.

Description

개선된 안정성 및 감소된 비트셀 사이즈를 갖는 저전력 5Ｔ ＳＲＡＭ{LOW-POWER 5T SRAM WITH IMPROVED STABILITY AND REDUCED BITCELL SIZE}
개시된 실시예들은 정적 랜덤 액세스 메모리(SRAM) 셀들에 관한 것이다. 더욱 구체적으로는, 예시적인 실시예들은 5 트랜지스터(5T) SRAM 셀들의 저전력, 고안정성 및 더욱 소형의 레이아웃 사이즈 아키텍처들(architectures)에 관한 것이다.
SRAM은 속도 및 저전력이 고려사항들인 애플리케이션들에서 통상적으로 사용된다. SRAM 셀들은 고속이고, 동적 랜덤 액세스 메모리(DRAM) 셀들의 경우에서와 같이 동적으로 업데이트될 필요는 없다. 종래의 SRAM 셀의 구조는 4개의 상보적 금속 산화물 반도체(CMOS) 트랜지스터들로 통상적으로 형성된 2개의 크로스-커플링된 인버터들을 포함한다. 크로스-커플링된 인버터들은 상보적 이진 값들 "0" 및 "1"을 나타내는 2개의 안정 상태들을 갖는 기본 저장 엘리먼트를 형성한다. "액세스 트랜지스터들"이라 칭하는 2개의 추가적 트랜지스터들이 판독 및 기록 동작들 동안 저장 엘리먼트에 대한 액세스를 제어하도록 서빙한다. 따라서, 종래의 SRAM 셀 아키텍처는 6개의 트랜지스터들을 수반하고, 일반적으로 6T SRAM 셀로 칭한다.
도 1은 종래의 6T SRAM 셀(100)을 예시한다. 저장 엘리먼트는 트랜지스터들(M1 내지 M4)을 포함한다. 셀(100)에 대한 기록 동작은 워드 라인(WL)을 포지티브 전원 전압(VDD)으로 구동함으로써 개시한다. 액세스 트랜지스터들(M5 및 M6)이 상보적 비트 라인들상의 값들을 저장 엘리먼트에 기록한다. 판독 동작에서, 상보적 비트 라인들은 통상적으로 VDD인 미리정의된(predefined) 값으로 모두 프리차징된다. 워드 라인이 활성화되면, 저장 엘리먼트에 저장된 상보적 값들은 비트 라인들 중 하나를 디스차징하면서 다른 하나를 프리차지 전압에서 유지하도록 작용한다. 감지 증폭기들(미도시)이 디스차징된 비트 라인상의 값을 접지 전압(VSS)으로 신속하게 구동하고 그에 따라 상보적 비트 라인상의 값을 VDD로 신속하게 구동한다.
프로세스 변동으로 인해, 액세스 트랜지스터들(M5 및 M6)에 대한 임계 전압은 부정합될 수 있고, 이것은 저장 엘리먼트의 상보적 노드들 중 하나에 대한 값이 상보적 비트 라인들 중 하나로 정확하게 전송되지 않는 것을 초래할 수 있다. 이러한 시나리오에서, 이렇게 전송이 보류된 값이 크로스-커플링된 인버터들의 상태들을 스퓨리어스(spurious) 값으로 변경하기 위해 크로스-커플링된 인버터들을 구동할 수 있다는 것이 가능하다. 이러한 문제점을 일반적으로 판독 불안정성(read instability)이라 칭한다.
유사하게는, 액세스 트랜지스터들에 대한 높은 임계 전압이 기록 동작 시 비트 라인들에 대한 값들을 저장 엘리먼트 상으로 구동시키는 것을 곤란하게 할 수 있다는 것이 가능하다. 이러한 경우들에서, SRAM 셀의 기록성(writability)은 낮다고 한다. 이들 문제점들 및 다른 문제점들이 종래의 6T SRAM 아키텍처들과 연관된다는 것을 인식할 것이다.
5T SRAM 아키텍처들이, 6T SRAM 구조들과 연관된 결점들 중 일부를 극복하기 위해 과거에 연구되었다. 일반적으로, 5T SRAM 셀들은 6T SRAM 셀들에서 특징으로 하는 상보적 비트 라인 쌍 및 2개의 액세스 트랜지스터들과는 대조적으로 단일 비트 라인 및 액세스 트랜지스터를 포함한다. 예를 들어, 5T SRAM 구조들은 여기에 그 전체가 포함되는, Hiep Tran의 "Demonstration of 5T SRAM and 6T dual-port RAM cell arrays", IEEE symposium on VLSl circuits digest, 1996, pp.68-69, (이하, "Tran")에 제시되었다.
도 2는 5T SRAM 셀들을 포함하는, Tran에 따른 메모리 어레이를 예시한다. 도 2를 참조하면, 판독 동작이 워드 라인들(WL0-WLn) 중 하나를 하이(high)[즉, 포지티브 전원 전압(VDD)]로 구동함으로써 개시된다. 기록 인에이블(write enable; WE)은 로우(low)(즉, 접지, VSS)로 구동되어, 그 결과 WEX를 하이로 구동하여, 트랜지스터(MnS)를 턴온시킨다. 이것은 트랜지스터(M1)의 소스 단자가 패스 트랜지스터(MnS)를 통해 로우로 구동되게 한다. 다시, 기록 동작 동안, 워드 라인들 중 하나가 하이이다. 이러한 경우에서, 기록 인에이블(WE)은 하이이고, WEX는 로우이어서, MnS가 턴 오프되게 하고, 트랜지스터(M1)의 소스 단자가 커패시터(Csrc)에 접속되게 한다.
상술한 논의에 기초하여, Tran의 SRAM 회로가 추가의 트랜지스터들(예를 들어, MnS, 및 신호(WEX)를 생성하는 인버터), 및 SRAM 어레이의 컬럼 마다의 커패시터들(Csrc) 때문에 더 나빠진다는 것이 이해될 것이다. Csrc가 동일한 컬럼에서의 모든 셀들의 트랜지스터(M1)에 접속되기 때문에, 5T SRAM의 저장 엘리먼트의 기록성 및 안정성은 Csrc의 커패시턴스에 민감하다. 또한, 이러한 추가의 커패시턴스는 셀들에 대한 기록 시간의 저하를 초래하여, Tran의 5T SRAM 회로를 종래의 6T SRAM 구조들 보다 더 느려지게 한다.
5T SRAM 구조들에 관한 다른 인용문으로 여기에 그 전체가 인용에 의해 포함되는 Ingvar Carlson 등의 "A high density, low leakage, 5T SRAM for embedded caches" IEEE ESSCIRC, September 2004, pp. 215-218 (이하, "Carlson")가 있다. 도 3은 180nm 기술에서 Carlson에 의해 제안된 5T SRAM 구조를 예시한다. Carlson은 비트 라인(BL)을 프리차지 전압(Vpc)으로 프리차징함으로써 기록성 및 판독 불안정성의 문제점들의 극복을 시도하고, 여기서, Vpc의 값은 포지티브 공급 전압(VDD)과 접지(VSS) 사이에 있다.
판독 동작 동안, 셀 전압(Vcell) 및 워드 라인 전압(VWL)은 VDD로 구동되고, 비트 라인은 Vpc에서 유지된다. Vpc의 값은, 비트 라인 전압이 SRAM의 저장 엘리먼트에 저장된 값들과의 경합들 및 스퓨리어스 기록들을 초래하지 않도록 충분히 낮다. 저장 엘리먼트로 "0"을 기록하는 동작은 (판독 동작의 경우에서와 같이, VWL 및 Vcell을 VDD로 구동하면서) 비트 라인 전압을 VSS로 구동함으로써 달성된다. 액세스 트랜지스터(M5)의 강도는, (비트 라인에서 전압(VSS)에 대응하는) "0"의 값이 저장 엘리먼트로 쉽게 구동될 수 있도록 구성된다.
그러나, "1"의 기록 동작은 Carlson에서 특수하게 고려할 필요가 있다. Vcell 및 워드 라인 전압이 VDD에 있는 동안, 비트 라인 전압은 VDD로 구동된다. 이러한 경우에서, 도 3에 도시되어 있는 바와 같이 노드(Q)에서 나타나는 전압은 VDD - Vth5이고, 여기서, Vth5는 액세스 트랜지스터(M5)의 임계 전압이다. "1"의 기록 동작이 성공적이기 위해서는, 노드에서 나타나는 VDD - Vth5의 감소된 전압 값에도 불구하고, 노드(Q)는 VDD로 계속 구동될 필요가 있다. 트랜지스터들(M1 내지 M4)은 크로스-커플링된 인버터들에 저장된 값들과의 경합을 극복하고, "1"의 기록 동작을 수행하기 위해 도 3에 도시되어 있는 바와 같이 사이즈가 조정된다(resized). 공교롭게도, 트랜지스터들의 언밸런싱된 이러한 사이징은 레이아웃의 편의에 해롭고, SRAM 비트셀의 레이아웃 사이즈를 증가시킨다. 사실, Carlson의 5T SRAM은 판독 동작들 동안 "1"의 무효 기록을 회피하기 위해 VDD 보다 더 낮은 Vpc를 생성하기 위한 추가의 회로가 요구되기 때문에, 종래의 6T SRAM 회로들보다 더 큰 레이아웃 사이즈를 발생시킬 수 있다. 또한, 프로세스 변동이 기술 스케일링에 따라 증가할 때, 비대칭이고 언밸런싱된 인버터들은 크로스-커플링된 인버터의 각각의 트랜지스터들에서 임계 전압 부정합에 매우 취약하기 때문에, Carlson의 5T SRAM은 매우 불안정해진다.
Carlson의 다른 결점은 하프 선택된(half selected) 셀들의 경우에서 나타난다. 하프 선택된 셀들은, 그 워드 라인이 선택되지만, 비트 라인은 선택되지 않는(비트 라인 전압은 플로팅 VDD 값임) SRAM 셀들이다. 종래에, 선택된 SRAM 셀을 포함하지 않는 메모리 어레이의 컬럼들에서의 SRAM 셀들이 하프 선택된다. 하프 선택된 셀들에서, 액세스 트랜지스터(M5)의 트랜지스터 강도가 충분히 높으면, "1"의 기록이 저장 엘리먼트에 강제될 수 있다. Carlson의 언밸런싱된 트랜지스터 사이즈들은 SRAM 회로를 이러한 무효 기록 동작들에 더욱 영향을 받게 한다.
상술한 바와 같이, 6T SRAM들 보다 5T SRAM들의 기대되는 이점들 중 하나는 더욱 소형의 레이아웃 사이즈이다. 그러나, 추가의 커패시터들 및 언밸런싱된 트랜지스터 사이즈들로 인해, 이러한 이점은 Tran 및 Carlson에서는 실현되지 않는다. 더욱이, 이들 방식들은 판독 불안정성 및 낮은 기록성 때문에 더욱 나빠진다. 따라서, 종래의 6T SRAM 회로들보다 더 낮은 레이아웃 사이즈 및 개선된 판독 안정성 및 기록성을 또한 갖는 5T SRAM 회로들에 대한 기술의 필요성이 존재한다.
예시적인 실시예들은 저전력, 고 안정성 및 더욱 소형의 레이아웃 사이즈를 특징으로 하는 5T SRAM 셀들에 대한 장치들 및 방법들에 관한 것이다.
예를 들어, 예시적인 실시예들은, 데이터를 저장하기 위한 저장 엘리먼트－저장 엘리먼트는 제 1 전압 및 접지 전압에 커플링됨－, 저장 엘리먼트에 관한 액세스 동작들을 위한 액세스 트랜지스터, 및 판독 동작을 위한 제 1 전압의 값과는 상이한 기록 동작을 위한 제 1 전압의 값을 생성하도록 구성된 제어 논리를 포함하는 SRAM에 관한 것이다.
다른 예시적인 실시예는, 이진 데이터 값을 저장하기 위한 저장 엘리먼트를 제 1 전압 및 접지 전압에 커플링하는 단계, 저장 엘리먼트에 관한 액세스 동작들을 액세스 트랜지스터로 제어하는 단계, 및 판독 동작을 위한 제 1 전압의 값과는 상이한 기록 동작을 위한 제 1 전압의 값을 생성하는 단계를 포함하는 SRAM의 형성 방법에 관한 것이다.
또 다른 예시적인 실시예는, 제 1 전압 및 접지 전압에 커플링되는, 데이터를 저장하기 위한 저장 수단, 저장 수단에 관한 액세스 동작들을 제어하기 위한 액세스 수단 및 판독 동작을 위한 제 1 전압의 값과는 상이한 기록 동작을 위한 제 1 전압의 값을 생성하기 위한 제어 수단을 포함하는 SRAM에 관한 것이다.
다른 예시적인 실시예는, 이진 데이터 값을 저장하기 위한 저장 엘리먼트를 제 1 전압 및 접지 전압에 커플링하기 위한 단계, 저장 엘리먼트에 관한 액세스 동작들을 액세스 트랜지스터로 제어하기 위한 단계 및 판독 동작을 위한 제 1 전압의 값과는 상이한 기록 동작을 위한 제 1 전압의 값을 생성하기 위한 단계를 포함하는 SRAM을 형성하는 방법에 관한 것이다.
첨부한 도면들은 다양한 실시예들의 설명을 돕기 위해 제시되고, 본 발명의 제한이 아닌 오로지 실시예들의 예시를 위해서만 제공된다.
도 1은 종래의 6T SRAM 셀을 예시한다.
도 2는 Tran 인용문에 따른 5T SRAM 회로를 예시한다.
도 3은 Carlson 인용문에 따른 5T SRAM 회로를 예시한다.
도 4는 예시적인 실시예에 따른 5T SRAM 셀을 예시한다.
도 5는 예시적인 실시예에 따른 5T SRAM 셀들을 포함하는 메모리 어레이를 예시한다.
도 6a 및 도 6b는 Carlson 인용문에 따른 5T SRAM 셀들의 정적 잡음 마진(SNM)의 버터플라이 전달 곡선(BTC)들을 예시한다.
도 7a 내지 도 7f는 예시적인 실시예 및 Carlson 인용문에 따른 5T SRAM 셀들의 몬테 카를로(Monte Carlo) 시뮬레이션들에 기초한 대기, 기록 및 판독 동작 모드들에서 SNM들의 BTC들을 예시한다.
도 8은 예시적인 실시예들 및 종래의 6T SRAM들의 다양한 파라미터들의 비교들을 제공하는 표를 예시한다.
도 9는 예시적인 실시예에 따른 5T SRAM 셀을 형성하는 방법을 예시한다.
본 발명의 양태들이 특정한 실시예들에 관한 아래의 설명 및 관련 도면들에 개시된다. 본 발명의 범위를 벗어나지 않는 다른 실시예들이 연구될 수 있다. 추가로, 널리 공지되어 있는 엘리먼트들은 상세히 설명되지 않거나 개시된 실시예들의 관련 상세들을 모호하게 하지 않기 위해 생략될 것이다.
단어 "예시적인"은 "예, 경우, 또는 예시로서 기능하는"을 의미하는 것으로 여기에서 사용된다. 여기서 "예시적인"으로서 설명된 임의의 실시예들이 다른 실시예들 보다 바람직하거나 또는 유익한 것으로서 반드시 해석되지는 않는다. 유사하게, 용어 "실시예들"은 모든 실시예들이 논의되는 특징, 이점 또는 동작 모드를 포함하는 것을 요구하지 않는다.
여기에서 사용되는 전문용어들은 특정한 실시예들을 단지 설명하기 위한 것이고, 다양한 실시예들을 제한하는 것으로 의도되지는 않는다. 여기에서 사용되는 바와 같이, 단수형들 "a", "an" 및 "the"는 문맥이 다르게 명백하게 나타내지 않으면 복수형을 또한 포함하는 것으로 의도된다. 용어들, "구비한다(comprises)", "구비하는(comprising)", "포함한다(includes)" 및/또는 "포함하는(including)"은, 여기에서 사용될 때, 언급한 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 또한 이해될 것이다.
또한, 다수의 실시예들은 예를 들어, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 액션들의 시퀀스들에 관하여 설명된다. 여기에 설명된 다양한 액션들이 특정한 회로들(예를 들어, 주문형 집적 회로(ASIC)들), 하나 또는 그 초과의 프로세서들에 의해 실행되는 프로그램 명령들, 또는 양자의 조합에 의해 수행될 수 있다는 것이 인식될 것이다. 추가로, 여기에 설명되는 이들 액션들의 시퀀스는, 실행 시에, 연관된 프로세서로 하여금 여기에 설명된 기능을 수행하게 하는 컴퓨터 명령들의 대응하는 세트를 그 내부에 저장한 임의의 형태의 컴퓨터 판독가능한 저장 매체내에서 전체적으로 구현되는 것으로 고려될 수 있다. 따라서, 본 발명의 다양한 양태들은, 모두가 청구물의 범위 내에 있는 것으로 생각되는 다수의 상이한 형태로 구현될 수 있다. 또한, 여기에 설명하는 실시예들 각각에 대해, 임의의 이러한 실시예들의 대응하는 형태가 예를 들어, 설명된 액션을 수행하도록 "구성된 논리"로서 여기에 설명될 수 있다.
상술한 바와 같이, 종래 기술의 5T SRAM 회로들은 Csrc로 인한 민감한 안정성 및 더 느린 기록 시간 그리고 저장 엘리먼트에서의 언밸런싱된 트랜지스터 사이징으로 인한 현저하게 낮은 안정성 때문에 더욱 나빠진다. 예시적인 실시예들은 저장 엘리먼트 내의 밸런싱된 트랜지스터 사이징, 기록 동작 동안의 더 낮은 셀 전압, 및 약간 증가된 액세스 트랜지스터 사이즈를 갖는 5T SRAM 회로들에 관한 것이다. 도 4는 액세스 트랜지스터(M5) 및 트랜지스터들(M1 내지 M4)을 포함하는 저장 엘리먼트(402)를 갖는 예시적인 5T SRAM 회로를 예시한다. M1 내지 M5의 트랜지스터 사이즈들은 도면에 표시된 바와 같다. 액세스 트랜지스터(M5)의 트랜지스터 폭(W)은 종래의 액세스 트랜지스터 사이즈보다 더 크다(종래의 W=90nm에 비하여, 도 4의 실시예에서는 W=110nm). 트랜지스터(M5)의 길이(L)는 종래의 값(L=90nm)에서 유지된다. PMOS 트랜지스터들(M2 및 M4)의 트랜지스터 사이즈들이 밸런싱되고(W=90nm, L=70nm), 유사하게는, NMOS 트랜지스터들(M1 및 M3)의 트랜지스터 사이즈들이 밸런싱된다(W=140nm, L=70nm).
도 4의 5T SRAM 회로(400)는 3개의 동작 모드들: 판독, 기록 및 대기 모드들을 포함한다. 회로(400)의 동작이 판독 모드에서 먼저 설명될 것이다. SRAM 셀은 워드 라인 전압(VWL) 및 Vcell을 VDD로 구동함으로써 선택된다. 비트 라인 전압(VBL)은 플로팅 VDD에서 홀딩된다. 워드 라인 상의 VDD의 전압은 트랜지스터(M5)가 턴 온되게 하고, VBL이 플로팅이기 때문에, 저장 엘리먼트에 홀딩된 이진 값들은 경합없이 쉽게 판독될 수 있다. 따라서, 판독 모드에서 스퓨리어스 기록의 가능성이 또한 제거되거나 실질적으로 감소된다.
다음으로, 기록 모드를 도 5를 참조하여 설명할 것이다. PMOS 트랜지스터들(M6 및 M6')은 기록 동작 동안 셀 전압(Vcell)을 전압 VHOLD(VH)로 감소시키기 위해 셀 전압 제어 논리를 형성하도록 도시된 바와 같이 접속된다. 예를 들어, M6은 VDD-SEL(6) 신호[예시된 바와 같이 활성 로우(active low)]에 의해 인에이블될 때 VDD에 접속되고, M6'은 기록 동작 동안 VHOLD에 접속되고 VH-SEL(6)(예시된 바와 같이 활성 로우)에 의해 인에이블된다. 그러나, 상술한 구성이 단지 예시를 위해 제공되고 Vcell에 대한 제어 논리 및/또는 전압 공급 구성을 제한하는 것으로서 해석되어서는 안 된다는 것이 인식될 것이다. 다른 제어 논리 및/또는 전압 소스 구성들이 설명한 기능을 달성하기 위해 사용될 수 있다.
VHOLD는 VDD 보다 더 작도록 구성될 수 있다. 또한, VHOLD의 값은 SRAM 메모리 어레이의 선택된 비트 라인에 접속된 모든 셀들에 대해 가시적일 수 있다. 따라서, SRAM 셀의 기록성이 개선될 수 있다. 예를 들어, "1" 또는 "0"의 기록 동작에서, 비트 라인 전압(VBL)이 그에 따라 구동되고, 낮은 셀 전압 [Vcell (=VHOLD)]은, 액세스 트랜지스터(M5)의 강도가 저장 엘리먼트의 강도 보다 더 커지게 하기 때문에, 액세스 트랜지스터(M5)가 저장된 값들로 저장 엘리먼트에 기록할 수 있게 한다.
메모리 어레이의 다른 컬럼들에서의 SRAM 셀들이 선택되지 않고 그들의 비트 라인들은 선택된 SRAM 셀상의 기록 동작 동안 플로팅이라는 것이 인식될 것이다. 상술한 바와 같이, 이들은 무효 기록들에 영향을 받기 쉬운 종래 기술의 회로들에서 하프 선택된 셀들이다. 그러나, 도 5에 예시된 바와 같이, 다양한 실시예들에 따르면, 하프 선택된 셀들의 각각의 제어 회로들은 Vcell를 VDD에 커플링하도록 구성될 수 있다. 예를 들어, 예시된 바와 같이, PMOS 트랜지스터(M7)는 하프 선택된 셀들의 셀 전압(Vcell)으로서 전압(VDD)을 공급하도록 활성화될 수 있다[예를 들어, VDD-SEL(7)]. 이러한 기법에 의해, 대응하는 저장 엘리먼트들에는 선택된 셀들에서 보다, 하프 선택된 셀들에서 더 높은 셀 전압이 공급된다. 하프 선택된 셀들의 비트 라인 전압(VBL)이 플로팅 VDD이기 때문에, 저장 엘리먼트들은 더 강한 전압 전위에 있으므로, 플로팅 비트 라인에 의해 초래된 무효 기록들을 방지하거나 감소시킨다. 따라서, 예시적인 실시예들은 하프 선택된 셀들에서 무효 기록들의 문제점을 완화시킨다.
다시, 상술한 구성들이 단지 예시를 위해 제공되고 Vcell에 대한 제어 논리 및/또는 전압 공급 구성을 제한하는 것으로서 해석되어서는 안 된다는 것이 인식될 것이다. 또한, 셀 전압 제어 논리를 활성화시키는 제어 신호들[예를 들어, VH-SEL(x)]이 여기에 설명한 기능을 달성할 수 있는 임의의 수단에 의해 제공될 수 있다.
제 3 동작 모드는 대기 모드이다. 대기 모드에서, 액세스 트랜지스터(M5)는 워드 라인 전압을 접지 전압(VSS)으로 하향 구동시킴으로써 턴 오프된다. 비트 라인 전압은 감소된 전압 값(VHOLD)에서 유지된다. 셀 전압(Vcell)은 M6' 및 M7'과 같은 PMOS 트랜지스터들을 사용하여 VHOLD로 조정된다. 이 모드에서, 저장 엘리먼트에 가능한 판독 또는 기록 동작은 없다. 또한, 이러한 모드에서는 모든 스위칭 작용이 방지되기 때문에, 펜딩 중인 판독들 또는 기록들이 없을 때 메모리 어레이를 대기 모드에서 유지함으로써 상당한 전력 절감이 달성될 수 있다.
상술한 예시적인 5T SRAM 회로들의 안정성은 정적 잡음 마진(SNM)에 관하여 평가된다. 일반적으로, SRAM 셀의 SNM은 저장 엘리먼트의 상태를 플립(flip)하는데 요구되는 최소 DC 잡음 전압이다. 도 6a는 180nm 프로세스에 대해, Carlson의 SNM의 버터플라이 전달 곡선(BTC)을 예시한다. 이러한 BTC는, Carlson의 5T SRAM의 SNM이 종래의 6T SRAM의 SNM 보다 약 50% 더 낮다는 것을 나타내고, 이것은 불량한 안정성을 반영한다. 더욱이, 값들은 기술이 스케일링 다운됨(scsale down)에 따라 상당히 저하된다. 65nm 기술에서 Carlson의 회로의 HSpice 시뮬레이션을 사용하여 BTC를 생성하는 것은 도 6b의 그래프를 나타낸다. 도 6b로부터 알 수 있는 바와 같이, 5T SRAM 회로의 SNM은 종래의 6T SRAM의 SNM의 단지 약 20%이다. 이것은 종래 기술의 5T SRAM 회로들이 매우 불안정하다는 것을 나타낸다.
도 7a 내지 도 7f는 Carlson과 비교한, 예시적인 실시예들의 안정성을 예시한다. 도 7a 내지 도 7c는 예시적인 실시예에 따른 5T SRAM 셀들의 몬테 카를로 시뮬레이션들에 기초한, 대기 모드에서의 SNM들의 BTC들, 홀드 정적 잡음 마진(HSNM); 기록 모드에서의 SNM, 기록 정적 잡음 마진(WNM); 및 판독 모드에서, 판독 정적 잡음 마진(RSNM)을 예시한다. HSNM은 VHOLD의 값에 따라 증가한다. RSNM은 액세스 트랜지스터(M5)의 강도에 의해 분할된 풀 다운(pull down) 트랜지스터(M1)(도 4 참조)의 강도에 비례한다. WNM은 풀 업(pull up) 트랜지스터(M2)의 강도에 의해 분할된 액세스 트랜지스터(M5)의 강도에 비례한다.
도 7d 내지 도 7f는 65nm 기술로 스케일링된, Carlson의 5T SRAM 셀에 대한 몬테 카를로 시뮬레이션들에 기초한 HSNM, WNM 및 RSNM의 전달 곡선들을 예시한다. 이들 비교 예시들은, 언밸런싱된 트랜지스터 사이즈들로 인해 Carlson의 방식이 프로세스 변동에 매우 영향을 받기 쉽다는 것을 나타내고, 딥 서브미크론(deep submicron)에서 매우 낮은 안정성을 나타낸다.
도 8의 표는 Arnaud 등의 "A Functional 0.69㎛2 Embedded 6T-SRAM bit cell for 65nm CMOS platform" IEEE Symposium on VLSI Technology, 2003, pp. 65-66 (이하, "Arnaud")에 설명된 종래의 6T SRAM 셀들의 대응하는 파라미터들과, 예시적인 실시예들의 다양한 파라미터들의 비교들을 제공한다. 예시적인 5T SRAM 회로의 비트셀 사이즈, 전력 소모, 및 동작 시간들이 256 로우 × 256 컬럼 어레이에 대한 Arnaud의 6T SRAM 회로와 비교된다. 도 8에 예시된 바와 같이, 예시적인 5T 비트셀의 사이즈는 Arnaud의 6T 비트셀의 사이즈보다 약 10% 더 낮다. 한편, (Carlson의 5T SRAM과 같은) 종래의 5T 비트셀들이 비대칭 내부 커플링된 인버터들을 갖기 때문에, 이러한 종래의 5T 비트셀들의 사이즈는 6T 비트셀들의 사이즈보다 약 5% 더 크다. 그러나, 종래의 5T SRAM들이 현저하게 높은 실패 가능성으로 인해 적절한 수율을 달성할 수 없기 때문에, 이들은 도 8에서 전력 소모 및 동작 시간들의 비교에 대해 고려되지 않았다.
계속 도 8을 참조하면, 예시적인 실시예들에 따른 5T SRAM들은 판독 및 기록 동작들 동안, 6T SRAM들에 비하여 워드 라인(WL)에 대해 절반의 게이트 로딩[단일 액세스 트랜지스터(M5)]을 갖는다. 판독 동작 동안, 6T SRAM 어레이들에서 선택된 셀들의 2개의 비트 라인들 중 하나는 항상 "0"으로 디스차징되지만, 반면에, 예시적인 5T SRAM 어레이들에서 선택된 셀들의 비트 라인(BL)은 저장된 이진 데이터 값이 "0"인 경우에만 디스차징된다. 따라서, 예시적인 5T SRAM들은 판독 동작들 동안 6T SRAM들에 비하여 대략 47.1%의 전력 절약을 달성할 수 있다.
기록 동작들 동안, 6T SRAM 어레이들에서 선택된 셀들의 2개의 비트 라인들 중 하나는 항상 "0"으로 구동되지만, 반면에, 예시적인 5T SRAM 어레이들에서 선택된 셀들의 비트 라인(BL)은 "0"의 기록 동안에만 "0"으로 구동된다. 그러나, 추가의 VCELL 토글링 전력이 예시적인 실시예들에서 선택된 비트 라인(BL)에 접속된 셀들에 대해 요구된다. 추가의 VCELL 토글링 전력을 고려하면, 예시적인 5T SRAM은 6T SRAM들에 비하여 대략 46.9%의 전력 절약을 달성할 수 있다.
홀드 및 대기 모드에서, 누설 전력은 전력 소모에 있어 주요한 팩터이다. 누설 전류는 저장된 이진 데이터 값이 "0"인 경우에만 예시적인 5T SRAM들에 존재한다. 그러나, 6T SRAM들에서의 누설 전류는 저장된 이진 데이터 값에 관계없이 항상 존재한다. 따라서, 여기에 개시된 예시적인 5T SRAM들은 6T SRAM들에 비하여 대략 6%의 누설 전력 절약을 달성한다.
또한, 예시적인 5T SRAM들에 대한 판독 시간들은, 예시적인 5T SRAM 비트셀들의 액세스 트랜지스터(M5)의 강도가 증가되어 상술한 바와 같이 WNM을 개선시키기 때문에, 6T SRAM들에 대한 판독 시간들 보다 대략 10% 더 낮다. 예시적인 5T SRAM 비트셀들의 기록 시간들은 6T SRAM들의 기록 시간들 보다 약 10% 더 길다. 그러나, 비트셀들의 동작 시간들이 판독 시간들에 의해 통상적으로 제한되기 때문에, 더 긴 기록 시간들은 예시적인 5T SRAM 비트셀들의 성능에 영향을 미치지 않을 수 있다.
따라서, 상술한 개시물의 관점에서, 실시예가 데이터를 저장하는 저장 엘리먼트(예를 들어, 도 4의 402)를 포함하는 정적 랜덤 액세스 메모리(SRAM)를 포함하고, 여기서, 저장 엘리먼트는 제 1 전압(Vcell) 및 접지 전압(예를 들어, VSS)에 커플링된다는 것이 인식될 것이다. SRAM은 저장 엘리먼트에 관한 액세스 동작들을 위한 액세스 트랜지스터(예를 들어, M5)를 더 포함한다. SRAM은 판독 동작을 위한 제 1 전압의 값과 상이한 기록 동작을 위한 제 1 전압의 값을 생성하도록 구성된 제어 논리(예를 들어, 도 5의 M6, M6')를 더 포함한다.
실시예들이 여기에 개시된 프로세스들, 기능들 및/또는 알고리즘들을 수행하는 다양한 방법들을 포함한다는 것이 인식될 것이다. 예를 들어, 도 9에 예시되어 있는 바와 같이, 실시예는 이진 데이터 값을 저장하는 저장 엘리먼트를 제 1 전압(예를 들어, 가변 셀 전압 VCELL) 및 접지 전압(VSS)에 커플링하고(블록 902), 단일 액세스 트랜지스터로 저장 엘리먼트에 관한 판독 및 기록 동작들을 제어하며(블록 904), 기록 동작을 위한 VCELL의 값보다 더 높은 판독 동작을 위한 VCELL의 값을 생성하도록 제어 논리를 구성(블록 906)함으로써 5T SRAM 셀을 형성하는 방법을 포함할 수 있다.
따라서, 예시적인 실시예들은 유익하게, 종래 기술의 5T 및 6T SRAM 회로들에 비하여 더욱 소형의 레이아웃 사이즈들을 제공한다. 다양한 실시예들의 양태들은 또한, Carlson과 비교하여 현저하게 개선된 판독 안정성 및 기록성에 관한 것이다. 6T SRAM 구조들과 비교하여 하나의 액세스 트랜지스터를 제거함으로써, 개시된 5T SRAM 회들의 정적 전력이 낮다. 상술한 바와 같이, 개시된 실시예들의 동적 전력 또한, 6T SRAM 셀들과 비교하여 감소된 셀 사이즈 및 하나의 비트 라인과 하나의 액세스 트랜지스터의 제거로 인해 현저하게 낮다.
당업자는 정보 및 신호들이 임의의 다양한 다른 기술들 및 기법들을 사용하여 표현될 수 있다는 것을 인식할 것이다. 예를 들어, 상기 설명 전반적으로 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.
또한, 당업자는 여기에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양자의 조합들로서 구현될 수 있다는 것을 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환성을 명확히 예시하기 위해서, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능성 측면에서 일반적으로 상술되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 전체 시스템에 부여된 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 범위로부터 벗어나는 것으로 해석되어서는 안 된다.
여기에 개시된 실시예들과 관련하여 설명된 방법들, 시퀀스들 및/또는 알고리즘들은 직접 하드웨어, 프로세서에 의해 실행된 소프트웨어 모듈, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 당업계에 공지되어 있는 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체가 프로세서에 커플링되어서, 프로세서는 그 저장 매체로부터 정보를 판독할 수 있고 그 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다.
따라서, 실시예는 높은 판독 안정성 및 쉬운 기록성을 갖는 저전력 5T SRAM 회로들을 형성하는 방법을 구현하는 컴퓨터 판독가능한 매체를 포함할 수 있다. 따라서, 다양한 실시예들은 예시된 예들로 제한되지 않고, 여기에 설명한 기능을 수행하는 임의의 수단이 다양한 실시예들에 포함된다.
상술한 개시물이 예시적인 실시예들을 나타내지만, 다양한 변경들 및 수정들이 첨부한 청구항들에 의해 정의되는 바와 같은 본 발명의 범위를 벗어나지 않고 여기에서 이루어질 수 있다는 것에 유의해야 한다. 여기에 설명한 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 액션들은 임의의 특정한 순서로 수행될 필요는 없다. 또한, 개시된 실시예들의 엘리먼트들이 단수로 기재되거나 청구될 수 있지만, 단수에 대한 한정이 명백하게 언급되지 않으면 복수가 예상된다.

Claims (36)

  1. 정적 랜덤 액세스 메모리(SRAM)로서,
    데이터를 저장하기 위한 저장 엘리먼트 － 상기 저장 엘리먼트는 제 1 전압 및 접지 전압에 커플링되고, 상기 저장 엘리먼트는, 제 1 인버터 및 제 2 인버터가 사이즈에 있어서 밸런싱되도록, 상기 제 2 인버터에 크로스 커플링된 상기 제 1 인버터를 포함함 －;
    상기 저장 엘리먼트에 관한 액세스 동작들을 제어하기 위한 최대 하나의 액세스 트랜지스터 － 상기 액세스 트랜지스터는 워드 라인 및 비트 라인에 커플링되고, 상기 액세스 트랜지스터의 길이 치수는 상기 제 1 인버터 및 상기 제 2 인버터의 각각의 트랜지스터의 길이 치수들보다 큼 －; 및
    판독 동작을 위한 상기 제 1 전압의 값과는 상이한 기록 동작을 위한 상기 제 1 전압의 값을 생성하도록 구성된 제어 논리를 포함하고,
    상기 SRAM이 상기 기록 동작을 위해 선택되지 않으면, 상기 제 1 전압은 공급 전압으로 구동되고 상기 비트 라인은 플로팅되는,
    정적 랜덤 액세스 메모리(SRAM).
  2. 제 1 항에 있어서,
    상기 기록 동작을 위한 상기 제 1 전압의 값은 상기 판독 동작을 위한 상기 제 1 전압의 값보다 더 낮은, 정적 랜덤 액세스 메모리(SRAM).
  3. 제 1 항에 있어서,
    상기 액세스 트랜지스터가 상기 워드 라인을 공급 전압으로 구동함으로써 턴 온되고 그리고 상기 워드 라인을 상기 접지 전압으로 구동함으로써 턴 오프되는,
    정적 랜덤 액세스 메모리(SRAM).
  4. 제 3 항에 있어서,
    판독 동작 동안, 상기 워드 라인은 상기 공급 전압으로 구동되고, 상기 비트 라인은 플로팅(floating)이고, 그리고 상기 제 1 전압은 상기 공급 전압으로 구동되는, 정적 랜덤 액세스 메모리(SRAM).
  5. 제 3 항에 있어서,
    상기 제어 논리는 상기 공급 전압에 커플링된 제 1 p-채널 트랜지스터 및 중간 전압에 커플링된 제 2 p-채널 트랜지스터를 포함하고, 기록 동작 동안, 상기 워드 라인이 상기 공급 전압으로 구동되고, 상기 비트 라인이 저장될 데이터에 대응하는 전압 값으로 구동되고, 그리고 상기 제 1 전압이 상기 중간 전압으로 구동되도록, 상기 중간 전압의 값이 상기 접지 전압과 상기 공급 전압 사이에 있는, 정적 랜덤 액세스 메모리(SRAM).
  6. 제 5 항에 있어서,
    대기 동작 모드 동안, 상기 워드 라인은 상기 접지 전압으로 구동되고, 상기 비트 라인은 상기 중간 전압으로 구동되고 그리고 상기 제 1 전압은 상기 중간 전압으로 구동되는, 정적 랜덤 액세스 메모리(SRAM).
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 인버터는 제 1 p-채널 트랜지스터 및 제 1 n-채널 트랜지스터를 포함하고, 그리고 상기 제 2 인버터는 제 2 p-채널 트랜지스터 및 제 2 n-채널 트랜지스터를 포함하고, 그리고 상기 제 1 p-채널 트랜지스터의 사이즈는 상기 제 2 p-채널 트랜지스터의 사이즈와 동일하고, 그리고 상기 제 1 n-채널 트랜지스터의 사이즈는 상기 제 2 n-채널 트랜지스터의 사이즈와 동일한, 정적 랜덤 액세스 메모리(SRAM).
  9. 제 1 항에 있어서,
    상기 액세스 트랜지스터의 사이즈는 상기 제 1 인버터 및 상기 제 2 인버터의 상기 밸런싱된 사이즈들과 연관된 기록 잡음 마진 파라미터를 개선시키기 위해 대응하게 증가되는, 정적 랜덤 액세스 메모리(SRAM).
  10. 제 1 항에 있어서,
    적어도 하나의 반도체 다이에서 집적되는, 정적 랜덤 액세스 메모리(SRAM).
  11. 제 1 항에 있어서,
    SRAM 셀이 집적되는, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 보조 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM).
  12. 정적 랜덤 액세스 메모리(SRAM)에서의 방법으로서,
    이진 데이터를 저장하기 위한 저장 엘리먼트를 제 1 전압 및 접지 전압에 커플링하는 단계 － 상기 저장 엘리먼트는, 제 1 인버터 및 제 2 인버터가 사이즈에 있어서 밸런싱되도록, 상기 제 2 인버터에 크로스 커플링된 상기 제 1 인버터를 포함함 －;
    상기 저장 엘리먼트에 관한 액세스 동작들을 최대 하나의 액세스 트랜지스터로 제어하는 단계 － 상기 액세스 트랜지스터는 워드 라인 및 비트 라인에 커플링되고, 상기 액세스 트랜지스터의 길이 치수는 상기 제 1 인버터 및 상기 제 2 인버터의 각각의 트랜지스터의 길이 치수들보다 큼 －; 및
    판독 동작을 위한 상기 제 1 전압의 값과는 상이한 기록 동작을 위한 상기 제 1 전압의 값을 생성하는 단계를 포함하고,
    상기 SRAM이 상기 기록 동작을 위해 선택되지 않으면, 상기 제 1 전압을 공급 전압으로 구동시키고 상기 비트 라인을 플로팅시키는,
    정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  13. 제 12 항에 있어서,
    상기 기록 동작을 위한 상기 제 1 전압의 값은 상기 판독 동작을 위한 상기 제 1 전압의 값보다 더 낮은, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  14. 제 12 항에 있어서,
    상기 판독 동작 및 상기 기록 동작 동안 상기 저장 엘리먼트를 비트 라인 전압에 커플링하도록 상기 액세스 트랜지스터를 활성화시키는 단계를 더 포함하고, 상기 액세스 트랜지스터의 게이트가 상기 워드 라인에 커플링되는, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  15. 제 14 항에 있어서,
    상기 판독 동작 동안,
    상기 워드 라인을 공급 전압으로 구동시키는 단계;
    상기 비트 라인을 플로팅시키는 단계; 및
    상기 제 1 전압을 상기 공급 전압으로 구동시키는 단계를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  16. 제 15 항에 있어서,
    상기 공급 전압에 제 1 p-채널 트랜지스터를 커플링하고 그리고 중간 전압에 제 2 p-채널 트랜지스터를 커플링하는 단계 － 상기 중간 전압의 값은 상기 접지 전압과 상기 공급 전압 사이에 있음 －, 및 기록 동작 동안, 상기 워드 라인을 상기 공급 전압으로 구동시키는 단계, 상기 비트 라인을 저장될 데이터에 대응하는 전압 값으로 구동시키는 단계, 및 상기 제 1 전압을 상기 중간 전압으로 구동시키는 단계를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  17. 제 16 항에 있어서,
    대기 동작 모드 동안, 상기 워드 라인을 상기 접지 전압으로 구동시키는 단계, 상기 비트 라인을 상기 중간 전압으로 구동시키는 단계, 및 상기 제 1 전압을 상기 중간 전압으로 구동시키는 단계를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  18. 삭제
  19. 정적 랜덤 액세스 메모리(SRAM)로서,
    제 1 전압 및 접지 전압에 커플링된 데이터를 저장하기 위한 저장 수단 － 상기 저장 수단은, 제 1 인버터 수단 및 제 2 인버터 수단이 사이즈에 있어서 밸런싱되고 대칭되도록, 상기 제 2 인버터 수단에 크로스 커플링된 상기 제 1 인버터 수단을 포함함 －;
    상기 저장 수단에 관한 액세스 동작들을 제어하기 위한 액세스 수단 － 상기 액세스 수단은 워드 라인 및 비트 라인에 커플링되고, 상기 액세스 수단은 상기 저장 수단에 대한 최대 하나의 액세스 포인트를 포함하고, 상기 액세스 수단의 길이 치수는 상기 제 1 인버터 수단 및 상기 제 2 인버터 수단의 각각의 트랜지스터의 길이 치수들보다 큼 －; 및
    판독 동작을 위한 상기 제 1 전압의 값과는 상이한 기록 동작을 위한 상기 제 1 전압의 값을 생성하기 위한 제어 수단을 포함하고,
    상기 SRAM이 상기 기록 동작을 위해 선택되지 않으면, 상기 제 1 전압은 공급 전압으로 구동되고 상기 비트 라인은 플로팅되는,
    정적 랜덤 액세스 메모리(SRAM).
  20. 제 19 항에 있어서,
    상기 기록 동작을 위한 상기 제 1 전압의 값은 상기 판독 동작을 위한 상기 제 1 전압의 값보다 더 낮은, 정적 랜덤 액세스 메모리(SRAM).
  21. 제 19 항에 있어서,
    상기 제어 수단은 중간 값을 생성하도록 구성되고, 상기 제 1 전압이 기록 동작 동안 중간 전압으로 구동되도록, 상기 중간 전압의 값이 상기 접지 전압과 공급 전압 사이에 있는, 정적 랜덤 액세스 메모리(SRAM).
  22. 제 21 항에 있어서,
    판독 동작 동안, 상기 액세스 수단은 턴 온되고 그리고 플로팅 전압에 커플링되고, 그리고 상기 제 1 전압은 상기 공급 전압으로 구동되는, 정적 랜덤 액세스 메모리(SRAM).
  23. 제 21 항에 있어서,
    기록 동작 동안, 상기 액세스 수단은 턴 온되고 그리고 저장될 데이터에 대응하는 전압 값에 커플링되고, 그리고 상기 제 1 전압은 상기 중간 전압으로 구동되는, 정적 랜덤 액세스 메모리(SRAM).
  24. 제 21 항에 있어서,
    대기 동작 모드 동안, 상기 액세스 수단은 턴 오프되고 그리고 상기 중간 전압에 커플링되고, 그리고 상기 제 1 전압은 상기 중간 전압으로 구동되는, 정적 랜덤 액세스 메모리(SRAM).
  25. 삭제
  26. 제 19 항에 있어서,
    상기 액세스 수단은 상기 제 1 인버터 수단 및 상기 제 2 인버터 수단의 상기 밸런싱된 사이즈들과 연관된 기록 잡음 마진 파라미터를 개선시키도록 조정되는, 정적 랜덤 액세스 메모리(SRAM).
  27. 제 19 항에 있어서,
    상기 SRAM은 적어도 하나의 반도체 다이에서 집적되는, 정적 랜덤 액세스 메모리(SRAM).
  28. 제 19 항에 있어서,
    SRAM 셀이 집적되는, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 보조 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM).
  29. 정적 랜덤 액세스 메모리(SRAM)에서의 방법으로서,
    이진 데이터 값을 저장하기 위한 저장 엘리먼트를 제 1 전압 및 접지 전압에 커플링하기 위한 단계 － 상기 저장 엘리먼트는, 제 1 인버터 및 제 2 인버터가 사이즈에 있어서 밸런싱되도록 상기 제 2 인버터에 크로스 커플링된 상기 제 1 인버터를 포함함 －;
    상기 저장 엘리먼트에 관한 액세스 동작들을 최대 하나의 액세스 트랜지스터로 제어하기 위한 단계 － 상기 액세스 트랜지스터는 워드 라인 및 비트 라인에 커플링되고, 상기 액세스 트랜지스터의 길이 치수는 상기 제 1 인버터 및 상기 제 2 인버터의 각각의 트랜지스터의 길이 치수들보다 큼 －; 및
    판독 동작을 위한 상기 제 1 전압의 값과는 상이한 기록 동작을 위한 상기 제 1 전압의 값을 생성하기 위한 단계를 포함하고,
    상기 SRAM이 상기 기록 동작을 위해 선택되지 않으면, 상기 제 1 전압은 공급 전압으로 구동되고 상기 비트 라인은 플로팅되는,
    정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  30. 제 29 항에 있어서,
    상기 기록 동작을 위한 상기 제 1 전압의 값은 판독 동작을 위한 상기 제 1 전압의 값보다 더 낮은, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  31. 제 29 항에 있어서,
    상기 액세스 트랜지스터가 워드 라인을 공급 전압으로 구동함으로써 턴 온되고, 상기 워드 라인을 접지 전압으로 구동함으로써 턴 오프되도록, 상기 액세스 트랜지스터를 상기 워드 라인 및 비트 라인에 커플링되게 활성시키기 위한 단계를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  32. 제 31 항에 있어서,
    상기 판독 동작 동안,
    상기 워드 라인을 상기 공급 전압으로 구동시키기 위한 단계;
    상기 비트 라인을 플로팅시키기 위한 단계; 및
    상기 제 1 전압을 상기 공급 전압으로 구동시키기 위한 단계를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  33. 제 31 항에 있어서,
    상기 공급 전압에 제 1 p-채널 트랜지스터를 커플링하기 위한 단계 및 중간 전압에 제 2 p-채널 트랜지스터를 커플링하기 위한 단계－상기 중간 전압의 값은 상기 접지 전압과 상기 공급 전압 사이에 있음－, 및 기록 동작 동안, 상기 워드 라인을 상기 공급 전압으로 구동시키기 위한 단계, 상기 비트 라인을 저장될 데이터에 대응하는 전압 값으로 구동시키기 위한 단계, 및 상기 제 1 전압을 상기 중간 전압으로 구동시키기 위한 단계를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  34. 제 33 항에 있어서,
    대기 동작 모드 동안, 상기 워드 라인을 상기 접지 전압으로 구동시키기 위한 단계, 상기 비트 라인을 상기 중간 전압으로 구동시키기 위한 단계, 및 상기 제 1 전압을 상기 중간 전압으로 구동시키기 위한 단계를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
  35. 삭제
  36. 제 29 항에 있어서,
    상기 제 1 인버터는 제 1 p-채널 트랜지스터 및 제 1 n-채널 트랜지스터를 포함하고, 상기 제 2 인버터는 제 2 p-채널 트랜지스터 및 제 2 n-채널 트랜지스터를 포함하고, 그리고 상기 제 1 p-채널 트랜지스터의 사이즈는 상기 제 2 p-채널 트랜지스터의 사이즈와 동일하고, 그리고 상기 제 1 n-채널 트랜지스터의 사이즈는 상기 제 2 n-채널 트랜지스터의 사이즈와 동일한, 정적 랜덤 액세스 메모리(SRAM)에서의 방법.
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