KR101705172B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 부하 트랜지스터와 구동 트랜지스터를 포함하는 2개의 인버터가 상호 교차결합되고, 비트라인에서 상기 각 인버터로의 접근을 허용하는 2개의 엑세스 트랜지스터를 포함하여 이루어지는 SRAM 셀을 포함하되, 상기 SRAM 셀은 상기 엑세스 트랜지스터와 구동 트랜지스터 사이에 연결되는 전도 트랜지스터를 포함하고, 상기 전도 트랜지스터의 게이트 전극이 열방향 보조라인에 의해 제어되는 것을 특징으로 한다.
종래 6T SRAM 셀에 비해 더미 읽기 안정성 및 읽기 안전성을 향상시킬 뿐 아니라 열방향 음전압 바이어스 제어의 도움으로 쓰기 능력을 향상시킴으로써, 내장 데이터 저장 소자의 안정성을 향상시킬 수 있는 효과가 있다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 종래 6T SRAM 셀에 2개의 전도 PMOS 트랜지스터를 부가함으로써 종래에 비해 더미 읽기 안정성 및 읽기 안전성을 향상시킬 뿐 아니라 열방향 음전압 바이어스 제어의 도움으로 쓰기 능력을 향상시킬 수 있는 8T SRAM 셀 구조에 관한 것이다.
임베디드 메모리는 현대 VLSI(Very Large Scale Integration) 및 시스템-온-칩(SoC) 설계에 있어 매우 널리 사용된다. 현재의 임베디드 메모리는 바람직한 임베디드 속성 즉, 로직 CMOS 호환성, 고속, 리프레쉬 프리(Refresh free) 동작 때문에 주로 6-트랜지스터(6T) SRAM이 지배적으로 사용된다. 6T SRAM은 수 Kbit 에서 수백 Mbit의 범위에서 사용되며, 현대 SoC 분야에서 많은 영역을 차지하고 있다. 그러나, CMOS에서의 스케일링 기술과 트랜지스터 특성의 임의 변동성 증가는 SRAM 기능의 동작 여유를 감소시킨다.
알려진 바와 같이, 6T SRAM 셀은 엑세스 트랜지스터를 갖는 2개의 인버터가 교차결합되어 구성된다. 이러한 종래 임베디드 메모리 비트셀에서, 트랜지스터 강도비(Strength ratios)가 읽기 정적 잡음 여유(SNM : Static Noise Margin) 및 쓰기 여유(WM)가 모두 얻어질 수 있도록 선택되어야 하는데, 이것은 셀 트랜지스터 강도에서 상충하는 제한으로 작용한다. 트랜지스터 강도비의 약한 균형은 장치 변동에 의해 심각하게 영향을 받는데, 이는 규모화된 기술에서 셀 동작 여유를 급격하게 감소시킨다. 낮은 공급 전압은 문턱값 전압 변동이 전압 여유의 많은 부분을 소모하기 때문에 문제를 보다 악화시킨다. 비트셀 안정성의 저하는 임베디드 SRAM 어레이에서의 불량비트율(Fail-bit Rate)을 증가시키고, 그에 따라 SoC의 수율을 제한하기도 한다.
이러한 안정성 문제를 해결하기 위하여, SRAM 비트셀의 다른 구조들이 다양하게 제안되어 왔다. 예를 들어, 읽기 동작 동안 풀다운 패스(Pull Down Path)를 차단하여 읽기 안정성을 향상시킬 수 있는 7T 셀 구조가 제안된 바 있으나, 이 기술은 싱글 엔디드(Single-ended) 쓰기 동작 때문에 제한된 쓰기 능력을 갖는 단점이 있다.
그 외에 8T, 9T, 10T SRAM 셀 구조가 제안된 바 있다. 이들 기술은 데이터 저장 소자와 데이터 출력 소자를 분리시키고 그에 따라 읽기 정적 잡음 여유(SNM)가 홀드 모드에서의 읽기 정적 잡음 여유(SNM)와 같아지도록 만든 것으로, 쓰기 능력은 6T 셀 구조와 같도록 되어 있다. 그러나, 이들은 쓰기 동작에서 비효율적인 컬럼 인터리빙 구조(Column-Interleaving Structure)를 가지므로 멀티비트 에러에 대처하기 힘든 단점이 있다. 또한, 이들 기술은 싱글 엔디드 읽기-비트라인 구조로 인해 엑세스 타임 저하가 발생할 수 있다.
한국공개특허 제2013-0084635 "스큐드 SRAM 셀" 한국공개특허 제2008-0071815 "정적 노이즈 마진을 줄일 수 있는 반도체 메모리 소자" 한국등록특허 제1251676 "향상된 셀 안정성을 갖는 SRAM 및 그 방법"
본 발명은 이러한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 본 발명에서는 내장 데이터 저장 소자의 안정성을 향상시킬 수 있는 신규한 SRAM 비트 셀이 제안된다. 본 발명은 읽기 경로와 쓰기 경로에서 차분 스윙(differential swing)을 이용한다. 열대열 음전압 바이어스 구조(Column By Column Negative Bias Scheme)는 쓰기 능력뿐만 아니라 읽기 및 더미 읽기 안정성을 향상시키도록 한다. 본 발명에서는 쓰기 동작에서 컬럼 인터리빙 문제가 발생하지 않고, 본 발명의 비트 셀은 적층된 누설 경로로 인해 대기 전류의 상당한 감소를 달성할 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 부하 트랜지스터와 구동 트랜지스터를 포함하는 2개의 인버터가 상호 교차결합되고, 비트라인에서 상기 각 인버터로의 접근을 허용하는 2개의 엑세스 트랜지스터를 포함하여 이루어지는 SRAM 셀을 포함하되, 상기 SRAM 셀은 상기 엑세스 트랜지스터와 구동 트랜지스터 사이에 연결되는 전도 트랜지스터를 포함하고, 상기 전도 트랜지스터의 게이트 전극이 열방향 보조라인에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
여기서, 상기 전도 트랜지스터는 PMOS 트랜지스터로서, 상기 전도 트랜지스터와 구동 트랜지스터 간을 연결하는 노드가 셀 데이터 노드로 이용된다.
상기 열방향 보조라인은 읽기 동작에서 제 1 음전압으로 하강하고, 쓰기 동작에서 제 2 음전압으로 하강하며, 상기 제 1 음전압과 제 2 음전압은 서로 다른 전압값을 갖는 것이 바람직하다.
상기 제 1 음전압의 크기는 읽기 속도와 읽기 동작에서의 정적 잡음 여유를 고려하여 결정되고, 상기 제 2 음전압의 크기는 쓰기 여유와 전력소모를 고려하여 결정될 수 있다.
상기 열방향 보조라인은 상기 비트라인과 평행하게 형성되고, 상기 열방향 보조라인은 음전압 발생기로부터 전압을 공급받는다.
상기 음전압 발생기는 열 디코더에 연결되어, 상기 열 디코더에 의해 선택된 미리 설정된 개수의 인터리브된 열에만 공통적으로 상기 제 1 음전압을 인가되며, 읽기 동작에서 워드 라인에 의해 선택된 행의 셀들 중 상기 열 디코더에 의해 선택된 인터리브된 열만이 활성화되어 읽기 동작이 수행되고, 나머지 열들의 셀들은 열방향 보조라인이 그라운드로 유지되어 더미 읽기 동작이 수행되어 더미 읽기 정적 잡음 여유가 향상된다.
상기 음전압 발생기는 열 프리 디코딩 신호가 입력되면 동작하여 제 1 및 제 2 로우 신호를 출력하는 열 디코딩 게이트와, 상기 제 1 로우 신호가 입력되는 경우 인가전압을 음전압으로 변경하는 음레벨 시프터와, 상기 제 2 로우 신호에 의해 동작하는 커패시터 구동부와, 상기 커패시터 구동부와 열방향 보조라인 노드 간에 접속되는 부스팅 커패시터와, 게이트가 상기 음레벨 시프터의 출력신호에 의해 제어되고, 드레인이 상기 부스팅 커패시터와 열방향 보조라인 노드에 연결되며, 소스가 그라운드에 접속되는 프리바이어스 트래지스터를 포함하여 구성될 수 있다.
여기서, 상기 열방향 보조라인 노드의 음전압 레벨은 상기 부스팅 커패시터와 상기 열방향 보조라인 노드의 커패시턴스 비율에 의해 결정될 수 있다.
대기모드에서, 상기 열방향 보조라인은 그라운드로 유지되고 그에 따라 상기 전도 트랜지스터가 상시 온 상태를 유지하며, 상기 2개의 셀 데이터 노드들이 쌍안정 데이터를 유지하고, 읽기 엑세스의 시작에서, 비트라인 쌍은 공급전압으로 미리 충전되고 상기 열방향 보조라인은 제 1 음전압으로 하강하며, 워드라인이 'HIGH'로 전이될 때, 엑세스 트랜지스터, 전도 트랜지스터 및 구동 트랜지스터를 따라 직렬로 분배되는 전압이 0을 값을 갖는 셀 데이터 노드의 전압 상승을 억제하도록 동작한다.
그리고, 쓰기 동작에서, 열방향 보조라인이 제 2 음전압으로 하강하고, 내용이 0인 셀 데이터 노드에 1을 기입하고자 하는 경우, 비트라인(BL)이 0으로 설정되고, 반대 극성의 비트라인(/BL)은 공급전압으로 설정되며, 워드라인이 HIGH로 전이될 때 부하 트랜지스터와 전도 트랜지스터 간의 내부 노드가 공급전압에서 0으로 전이되고, 그에 따른 셀 데이터 노드의 전압강하가 인버터를 트리거시켜 셀의 내용이 변경되도록 동작한다.
본 발명에 의하면, 종래 6T SRAM 셀에 비해 더미 읽기 안정성 및 읽기 안전성을 향상시킬 뿐 아니라 열방향 음전압 바이어스 제어의 도움으로 쓰기 능력을 향상시킴으로써, 내장 데이터 저장 소자의 안정성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 6T SRAM 셀 구조를 도시한 회로도이다.
도 2a는 본 발명에 따른 8T SRAM 셀 구조를 도시한 회로도이다.
도 2b는 본 발명에 따른 8T SRAM 셀 구조에서 대기 모드, 읽기 엑세스, 쓰기 엑세스에서의 셀 바이어스를 나타낸 것이다.
도 3은 본 발명에 따른 8T SRAM 셀이 적용된 64-Kbit 8T SRAM 메모리 블럭을 도시한 것이다.
도 4는 도 3에서 읽기 및 쓰기 엑세스 동안 어레이에서 메모리 셀의 상태를 도시한 것이다.
도 5는 본 발명에 따른 음전압 발생기의 내부 구성을 도시한 회로도이다.
도 6은 본 발명에 따른 8T SRAM 셀에서 읽기 동작 및 쓰기 동작에서의 시뮬레이션 파형을 도시한 것이다.
도 7은 종래 6T SRAM 셀과 본 발명의 8T SRAM 셀의 버터플라이 곡선을 도시한 것이다.
도 8은 종래 6T SRAM 셀과 본 발명에 8T SRAM 셀의 온도 변화에 따른 읽기 정적 잡음 여유(SNM)를 비교한 그래프이다.
도 9는 읽기 및 쓰기 엑세스동안 더미 읽기 동작이 수행되는 메모리 셀에 대한 버터플라이 곡선을 나타낸다.
도 10은 종래 6T SRAM 셀과 본 발명에 8T SRAM 셀의 온도 변화에 따른 더미 읽기 안정성을 비교한 그래프이다.
도 11은 종래 6T SRAM 셀과 본 발명에 8T SRAM 셀의 쓰기 능력 시뮬레이션 결과를 비교한 그래프이다.
도 12a는 종래 6T SRAM 셀과 본 발명에 8T SRAM 셀의 온도 변화에 따른 쓰기 여유 시뮬레이션 결과를 나타낸 것이다.
도 12b는 종래 6T SRAM 셀과 본 발명에 8T SRAM 셀의 공급 전압 변화에 따른 쓰기 여유 시뮬레이션 결과를 나타낸 것이다.
도 13a는 종래 6T SRAM 셀과 본 발명에 8T SRAM 셀의 공급 전압 변화에 따른 대기 누설 전력 소비의 시뮬레이션 결과를 나타낸 것이다.
도 13b는 종래 6T SRAM 셀과 본 발명에 8T SRAM 셀의 온도 변화에 따른 대기 누설 전력 소비의 시뮬레이션 결과를 나타낸 것이다.
도 14는 종래 6T SRAM 셀과 본 발명에 8T SRAM 셀에서의 문턱값 이하의 누설 전류 경로를 나타낸 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예를 상세하게 설명하기로 한다.
도 1은 종래 6T SRAM 셀을 도시한 것으로서, MN1 및 MN2는 구동 트랜지스터, MP1 및 MP2는 부하 트랜지스터, MN3 및 MN4는 엑세스 트랜지스터이다. 6T 셀 구조의 근본적인 안정성 문제는 읽기 동작에서 발생한다. 읽기 동작에서 비트라인 쌍(BL,/BL)이 'HIGH'로 유지되는 동안, 워드라인(WL)은 'LOW'에서 'HIGH'로 전이된다. 상태값이 0인 셀의 내부 노드(DN,/DN)는 엑세스 트랜지스터(MN3, MN4)와 구동 트랜지스터(MN1, MN2)의 전압 분배 효과로 인해 엑세스 트랜지스터(MN3, MN4)를 통해 전압이 상승하게 된다. 더욱이, 셀 인버터의 전압 전달 이득은 엑세스 트랜지스터(MN3, MN4)와 부하 트랜지스터(MP1, MP2)의 병렬 접속으로 인해 낮아진다. 셀의 내부 노드(DN,/DN)의 전압 상승은 셀의 노이즈 내성을 심각하게 약화시킨다. 만일 'LOW' 노드 전압이 다른 셀 인버터의 논리 문턱값보다 높으면, 셀의 내용이 바뀔 수 있고, 그에 따라 읽기 실패를 초래할 수 있다. 읽기 기능을 위해서는 구동 트랜지스터(MN1, MN2)를 강화시키고 엑세스 트랜지스터(MN3, MN4)를 약화시키는 것이 바람직하다. 반면에 적절한 쓰기 동작을 구현하기 위해서는 강한 구동 능력을 갖는 엑세스 트랜지스터(MN3, MN4)와 비교적 약한 부하 트랜지스터(MP1, MP2)가 바람직하다. 그에 따라, 읽기와 쓰기 동작 모두에서 균형적인 안정성을 담보하기 위해서는 SRAM 셀 면적을 최소화하기 위한 적절한 디바이스 사이즈와 함께 주의 깊은 트랜지스터 사이징이 요구된다.
본 발명에서 제안된 8T SRAM 셀이 도 2a에 도시되어 있다. 본 구조에서 전도 트랜지스터인 2개의 PMOS 트랜지스터(MP3, MP4)가 엑세스 트랜지스터(MN3, MN4)와 구동 트랜지스터(MN1, MN2)의 사이에 추가된 것이 특징이다. 전도 트랜지스터(MP3, MP4)의 게이트들은 열방향 보조인(CAL : Column wise Assist Line, 이하 CAL이라 함)에 의해 제어된다.
도 2b는 대기 모드, 읽기 엑세스, 쓰기 엑세스에서의 셀 바이어스를 나타낸다. 대기모드(Standby)에서, CAL은 그라운드로 유지되고 그에 따라 전도 트랜지스터(MP3, MP4)는 상시 온 상태를 유지한다. 셀에서 2개의 교차결합된 인버터(MP1-MN1, MP2-MN2)는 쌍안정 데이터를 유지한다.
읽기 동작(Read)에서, 초기에 VDN=0, V/ DN=VDD인 것으로 가정한다. 읽기 엑세스의 시작에서, 비트라인 쌍(BL,/BL)은 공급전압인 VDD로 미리 충전되고 CAL은 -VPPR로 떨어진다. 워드라인이 'HIGH'로 전이될 때, 엑세스 트랜지스터(MN3), 전도 트랜지스터(MP3) 및 구동 트랜지스터(MN1)을 따라 직렬로 분배되는 전압은 0을 나타내는 내부 노드(DN)의 전압 상승을 억제한다. 이것은 읽기 안정성을 급격하게 향상시키는데, 이 효과는 주로 -VPPR 전압 레벨의 함수인 전도 PMOS 트랜지스터의 컨덕턴스에 의존한다. 6T 셀과 비교하면 8T 셀에서는 풀다운 구동 트랜지스터의 강도가 감소될 수 있다.
쓰기 엑세스(Write)에서, CAL이 또 다른 음의 전압 -VPPW로 낮아진다. 성공적인 쓰기를 위해 비트셀은 단안정 상태가 되고, 내부 전압을 현재 값으로 유지하도록 한다. 초기값으로 VDN=VDD, V/ Dn=0인 것으로 가정한다. DN 노드에 0을 기입하기 위하여, BL은 0으로 설정되고, /BL은 VDD로 설정된다. WL이 'HIGH'로 전이될 때 PN 노드는 VDD에서 0으로 전이된다. 전도 PMOS 트랜지스터의 게이트가 음의 전압으로 바이어스되어 있기 때문에 DN 노드는 쉽게 VDD로부터 0으로 방전될 수 있다. DN 노드의 전압 강하는 인버터(MP2-MN2)를 트리거시킨다. 셀 내부의 양의 피드백이 셀의 내용을 변화시킨다.
메모리의 구체적 설계
본 발명자는 다양한 SRAM 안정성 척도와 누설 특성의 대비를 위해, 종래 6T SRAM과 본 발명의 8T SRAM을 130nm 로직 CMOS 기술로 구현하였다. NMOS와 PMOS의 전형적인 문턱전압은 각각 0.34 및 -0.34V이다. 이 프로세스를 위한 명목상 공급 전압은 1.2V 이다. 종래 6T 셀에 대하여, 구동 트랜지스터(MN1,MN2)의 폭은 270nm이고, 다른 트랜지스터들의 폭은 150nm이다. 본 발명의 8T 셀에서 엑세스 트랜지스터(MN3,MN4)의 폭은 360nm이고 다른 트랜지스들의 폭은 150nm이다. 양쪽 셀에서 모든 디바이스들은 셀 면적을 최소화하기 위해 130nm의 최소 채널 길이를 갖는다. 본 발명의 8T 셀은 6T와 대비하여 38% 더 많은 면적을 차지한다. 65nm, 45nm 또는 그 이상과 같은 더 집적화된 CMOS 기술에서, 6T 셀과 8T 셀이 동일한 방식으로 집적화될 것이므로 면적 오버헤드는 동일한 정도로 남아있을 것이다.
도 3은 본 발명의 8T SRAM 셀을 포함하는 64-Kbit 메모리 어레이를 나타낸다. 논리적 구조는 기본적으로 종래 6T 셀 어레이 구조와 동일하다. 도 3의 메모리 어레이에서 특징적인 부분은 음전압 발생기(100)가 비트라인(BL, /BL)과 평행하게 운영되는 CAL 신호를 제어하고 8개의 CAL 신호를 공통으로 제공하는 것이다. 나머지 주요 회로와 주변 로직은 종래 기술과 대부분 동일하다. 각 읽기 또는 쓰기 엑세스에서, 열 어드레스에 의해 디코딩된 음전압 발생기(100)가 8개의 인터리브된 열(AC)만을 활성화시킨다. 반면, 선택된 행의 나머지 열들의 셀들은 도 4에 도시된 바와 같이 CAL이 그라운드로 유지되어 더미 읽기 동작이 수행된다.
도 5는 본 발명에 사용되는 음전압 발생기를 도시한 것이다. 음전압 발생기는 열 디코딩 게이트(110), 커패시터 구동부(120), 부스팅 커패시터(130), 음 레벨 시프터(140) 및 프리바이어스 트랜지스터(M5)를 포함하여 구성된다. 초기상태에서, 음 레벨 시프터(140)의 입력 노드 A 및 부스팅 커패시터의 노드 D는 둘 다 VDD 레벨이다. 따라서, CAL이 프리바이어스 트랜지스터(M5)에 의해 그라운드에 접속된다. 읽기 및 쓰기 엑세스의 시작에서 열 프리디코딩된 신호(Y)가 적절한 로컬 음전압 발생기(100)를 선택한다. 그리고 나서 'HIGH'로 전이된 프리셋 신호(PRE)가 노드 A를 그라운드가 되도록 한다. 이때, M1, M4가 온 상태이고 M2, M3, M5가 오프상태이면, CAL이 플로트 상태가 된다. 후속 신호(PB)는 노드 D를 그라운드로 변경시키고, 그에 따라 CAL이 용량성 결합에 의해 음의 전압으로 부스팅된다. 선택된 메모리 셀의 읽기 및 쓰기 동작 후에, 신호 PB와 PRE는 둘 다 부스팅 커패시터(130)와 음 레벨 시프터(140)를 초기상태로 복귀시킨다. 음전압 레벨은 부스팅 커패시터(130)와 CAL 노드에 관련된 모든 기생 커패시턴스의 커패시턴스 비율에 의해 결정된다. 본 실시예에서 설명의 간단성을 위하여 -VPPR = -VPPW = -0.4×VDD로 설계하였으나, 이 2가지 전압은 읽기 및 쓰기 성능에 최적화되는 서로 다른 값을 갖는 것이 바람직하다. 즉, 읽기 동작에서는 CAL이 낮을수록 속도가 개선되나 읽기 정적 잡음 여유(SNM)이 감소하고, 쓰기 동작에서는 CAL이 낮을수록 쓰기 여유(WM)가 증가하나 전력 소모가 증가하므로 설계 목적에 따라 적절한 CAL값이 선택되도록 하는 것이 바람직하다.
도 6a는 읽기 동작에서 신호파형을 도시한 것이다. 비트라인 프리차지 트랜지스터(미도시됨)가 디스에이블된 후, CAL을 음전압으로 끌어내림으로써 읽기 동작이 개시된다.
워드라인이 'HIGH'로 전이될 때, 읽기 경로는 셀 데이터 노드 DN의 상태에 따라 턴온되거나 오프 상태를 유지한다. 만일 셀 데이터 노드 DN이 'HIHG'인 경우, 읽기 경로는 턴온되지 않고 그에 따라 BL이 VDD로 유지될 것이고, 셀 데이터 노드 DN이 'LOW'이면 읽기 경로는 턴온되고 그에 따라 방전 전류가 비트라인 BL으로부터 그라운드로 흐를 것이다. 이것은 비트라인 BL의 전압 레벨을 강하시킨다. BL과 /BL의 전압 차가 감지 증폭기에 의해 감지되어 풀스윙 신호로 증폭된다.
도 6b는 쓰기 동작에서의 파형을 도시한다. 비트라인 프리차지 트랜지스터가 디스에이블된 후, CAL이 음전압으로 풀다운됨에 따라 쓰기 동작이 개시된다. 다음, 비트라인 BL이 새로운 데이터로 구동된다. 워드라인 WL이 나중에 온으로 활성화될 때, 셀 데이터 노드(DN, /DN)가 원래 상태에서 다른 상태로 즉각적으로 플립된다. 워드라인 WL이 다시 그라운드로 스위칭된 후, CAL이 그라운드로 복귀되고, BL과 /BL이 VDD로 프리차지된다.
읽기 안정성
도 7은 종래 6T SRAM 셀과 본 발명의 8T SRAM 셀의 버터플라이 곡선을 도시한 것이다. 8T 셀의 플롯은 음 CAL 바이어스 전압 VCAL = -0.48V인 경우에 얻어진 것이다. 정적 잡음 여유(SNM)은 곡선에서 최대 정사각형의 한 변의 길이에 해당한다. 여기서 최대 정사각형은 2개의 상태 전이 곡선 사이 공간 내에서 만들 수 있는 최대 크기의 정사각형을 의미한다. VDD = 1.2V 및 실온의 조건에서, 본 발명의 8T 셀의 읽기 정적 잡음 여유(SNM)는 6T 셀보다 88% 정도 큼을 알 수 있다. 이것은 0을 나타내는 내부 노드의 전압상승이 VDD - VTN - VSDP 이하로 제한되기 때문이다. 여기서, VTN은 NMOS 엑세스 트랜지스터의 문턱전압이고, VSDP는 PMOS 전도 트랜지스터의 소스-드레인 전압 강하를 나타낸다. 이것은 강인한 SRAM 비트셀 설계를 위해 필수적인 이상에 가까운 버터플라이 곡선을 제공한다.
다른 프로세스 코너를 위한 읽기 안정성이 도 8에서 평가된다. 프로세스 파라미터들은 3-시그마 변동성을 갖는다. 도 8의 그래프에서, TT는 일반적-NMOS, 일반적-PMOS, FS는 패스트-NMOS, 슬로우-PMOS, SF는 슬로우-NMOS, 패스트-PMOS, SS는 슬로우-NMOS, 슬로우-PMOS, FF는 패스트-NMOS, 패스트-PMOS를 나타내고, 패스트와 슬로우는 트랜지스터의 동작속도를 나타낸다. 일반적인 경우(TT, 25℃), 최악 전력(FF, -40℃) 및 최악 속도(SS, 100℃) 조건에서, 본 발명의 8T 셀의 읽기 정적 잡음 여유(SNM)은 6T 셀에 비해 80% 가량 높다. 본 발명의 8T 셀에서 극단적인 코너(FS : 낮은 VTN, 높은 VTP, SF : 높은 VTN, 낮은 VTP) 사이의 읽기 SNM 변동은 60mV로서 6T 셀에서 99mV에 비해 낮으며, 이는 향상된 프로세스 변동 내성을 의미한다.
더미 읽기 안정성
도 9는 읽기 및 쓰기 엑세스동안 더미 읽기 동작이 수행되는 메모리 셀에 대한 버터플라이 곡선을 나타낸다. 셀 데이터 노드 DN이 0에서 VDD로 상승할 때, 다른 셀 데이터 노드 /DN은 VDD에서 0으로 전이된다. 이 시간 동안, 전도 PMOS 트랜지스터에서의 전압 강하로 인해 8T 셀의 /DN 전압이 그라운드로 훨씬 낮아진다. 8T 셀의 전도 트랜지스터의 게이트가 그라운드에 묶여 있기 때문에, 0을 나타내는 내부 노드의 전압 상승이 VDD - VTN - │VTP│ 이하로 제한된다. 여기서, VTN과 VTP는 각각 NMOS 엑세스 트랜지스터와 PMOS 전도 트랜지스터의 문턱전압이다. 이것은 또한 강인한 SRAM 셀 설계를 위해 필수적인 이상에 가까운 전압 전달 특성을 제공한다. 1.2V 및 100℃에서, 6T 셀이 180mV의 SNM을 갖는 반면 8T 셀은 382mV의 SNM을 갖고, 112% 높은 더미 읽기 SNM을 보여준다.
다른 프로세스 코너를 위한 더미 읽기 안정성이 도 10에서 평가된다. 전형적인 경우(TT, 25℃), 최악 전력(FF, -40℃) 및 최악 속도(SS, 100℃) 조건에서, 8T 셀의 더미 읽기 정적 잡음 여유는 6T 셀에 비해 거의 100% 가량 높다. FS(낮은 VTN, 높은 VTP)코너에서, 셀 인버터의 로직 문턱전압은 감소되고 그에 따라 안정성이 악화될 것이다. 유사하게 SF(높은 VTN, 낮은 VTP) 코너에서, 로직 문턱전압은 상승하고 그에 따라 안정성이 향상될 것이다. VDD = 1.2V, 실온의 조건에서 극단적 코너들(FS, SF) 간의 더미 읽기 정적 잡음 여유(SNM)는 6T 셀에서의 99mV에 비해 8T 셀에서 62mV로 낮으며, 이는 향상된 프로세스 변동 내성을 나타낸다.
쓰기 능력
비트셀의 쓰기 능력은 셀 기입이 얼마나 쉬운지 또는 어려운지를 알려준다. 본 발명에서 쓰기 여유(WM)는 VDD와 비트라인 쌍이 각각 VDD와 0V로 설정되었을 때 셀 내용을 플립하는데 필요한 워드라인 전압 간의 차이로 정의된다. 이 전압차가 클수록 셀 기입이 용이해진다.
도 11은 1.2V, TT, 실온의 조건에서 시뮬레이션된 쓰기 능력을 도시한다. 음의 CAL 바이어스 전압 VCAL이 -0.48V일 때 8T 셀에 대한 플롯이 얻어졌다. 쓰기 여유는 6T 셀 및 8T 셀에 대하여 각각 446mV 및 537mV 의 값을 나타내며, 비트 영역의 내성범위 내에서 엑세스 트랜지스터의 강도가 본 발명의 8T 셀에서 증가될 수 있다. 강한 엑세스 트랜지스터를 갖는 음전압 바이어스된 전도 트랜지스터를 통해, 8T 셀에서 '1'을 저장하는 노드가 훨씬 낮은 WL 전압에서 필립되고, 더 높은 쓰기 여유(WM)를 제공한다. 종래 6T 셀과 비교하면, 8T 셀은 쓰기 능력뿐만 아니라 읽기 안정성도 더 우수함을 알 수 있다.
도 12는 다른 공급 전압에 대하여 온도별 쓰기 여유 시뮬레이션 결과를 나타낸다. PMOS 부하 트랜지스터는 온도가 상승함에 따라 NMOS 엑세스 트랜지스터에 비해 약해지므로, 고온에서의 쓰기 능력이 향상된다. VDD가 증가함에 따라, 쓰기 여유가 증가한다. 쓰기 전이 동안 전도 트랜지스터의 음의 바이어스가 8T 셀이 낮은 공급 전압에서 향상된 쓰기 능력을 얻을 수 있도록 한다. 그 결과, 8T 셀의 쓰기 여유는 모든 전압 범위에 대하여 6T보다 더 높은 상태를 유지한다. 더욱이 1.2V, -40℃에서 왜곡된 프로세스 코너(FS, SF) 양단의 쓰기 여유의 변동은 6T 셀에서 201mV인데 반해 8T 셀에서는 162mV로서, 더 향상된 프로세스 변동 내성을 나타냄을 알 수 있다.
누설 전력 소모
본 발명에 따른 비트 셀 구조는 전체 누설 전력 또한 감소시킨다. 대기모드에서 6T SRAM 셀 및 8T SRAM 셀에 대하여, 엑세스 트랜지스터가 컷오프되고 비트라인 쌍이 VDD로 충전된다. 8T 셀에서 전도 트랜지스터의 게이트가 그라운드에 묶여 있다. 각 셀에 대하여, 전체 누설 전류는 문턱전압 이하의 누설 즉, 게이트 유도 드레인 누설(GIDL), 게이트 터널링 누설 및 모든 트랜지스터들의 접합 누설의 합계이다.
도 13은 종래 6T 셀과 본 발명의 8T 셀의 대기 누설 전력 소비의 시뮬레이션 결과를 나타낸다. 도 13a에 도시된 바와 같이, 전력 소비는 공급 전압이 상승함에 따라 지수적으로 증가한다. 그리고, 도 13b에 도시된 바와 같이, 온도가 상승하면 누설 전력이 지수적으로 같이 증가한다. VDD = 1.2V, 실온에서 8T 셀에 의해 소비되는 누설 전력은 종래 6T 셀 구조에 비해 45% 감소된다. 도 13b는 각 셀 트랜지스터에서 소비되는 누설 전력 비교를 나타낸 것이다. 작은 구동 트랜지스터도 이러한 대기 누설의 감소에 기여하는 바가 있으나, 대기 누설 감소의 주된 부분은 엑세스 트랜지스터 및 부하 트랜지스터 누설의 감소에 의한 것이다. 도 14에 도시된 바와 같이, 8T 셀의 내부 노드(PN)는 대기모드 동안 그라운드보다 더 높은 특정 전압으로 상승하고, 엑세스 트랜지스터 및 부하 트랜지스터로부터 데이터 'LOW' 노드로의 누설 전류 경로가 전도 PMOS 트랜지스터에 의한 스택 효과를 경험한다. 더 나아가, 8T 셀에서 엑세스 트랜지스터는 음전압의 VGS와 기판 바이어스 효과(Body Effect)로 인해 더욱 확실하게 턴오프 될 수 있다. 전체 결과는 누설 전류의 문턱전압 이하 성분을 현저하게 감소시키고, 이는 도 13a에서 알 수 있는 바와 같이, 고온에서 더욱 두드러진다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
MP1, MP2 : 부하 트랜지스터 MN1, MN2 : 구동 트랜지스터
MN3, MN4 : 엑세스 트랜지스터 MP3, MP4 : 전도 트랜지스터
BL, /BL : 비트라인 WL : 워드라인
PN, /PN : 내부 노드 DN, /DN : 셀 데이터 노드
M5 : 프리바이어스 트랜지스터 CAL : 열방향 보조라인
110 : 열 디코딩 게이트 120 : 커패시터 구동부
130 : 부스팅 커패시터 140 : 음레벨 시프터

Claims (16)

  1. 부하 트랜지스터와 구동 트랜지스터를 포함하는 2개의 인버터가 상호 교차결합되고, 비트라인에서 상기 각 인버터로의 접근을 허용하는 2개의 엑세스 트랜지스터를 포함하여 이루어지는 SRAM 셀을 포함하되,
    상기 SRAM 셀은 상기 엑세스 트랜지스터와 구동 트랜지스터 사이에 연결되는 전도 트랜지스터를 포함하고, 상기 전도 트랜지스터의 게이트 전극이 열방향 보조라인에 의해 제어되며,
    상기 열방향 보조라인은 읽기 동작에서는 읽기 속도와 읽기 동작에서의 정적 잡음 여유를 고려하여 결정되는 제 1 음전압으로 하강하고, 쓰기 동작에서는 쓰기 여유와 전력소모를 고려하여 결정되는 제 2 음전압으로 하강하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
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  5. 제 1 항에 있어서,
    상기 제 1 음전압과 제 2 음전압은 서로 다른 전압값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101935664B1 (ko) 2017-04-26 2019-04-03 연세대학교 산학협력단 차등 동작이 가능한 정적 랜덤 액세스 메모리 셀
KR102021601B1 (ko) * 2017-09-22 2019-09-16 경북대학교 산학협력단 초저전압 메모리 장치 및 그 동작 방법
KR102120454B1 (ko) 2018-05-23 2020-06-08 연세대학교 산학협력단 센스 앰프 회로 및 그에 따른 동작 방법
CN111489774B (zh) * 2020-04-09 2022-02-18 无锡中微亿芯有限公司 用于可编程逻辑器件的配置存储器的数据中继结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1701352A2 (en) 2005-03-09 2006-09-13 Fujitsu Limited Memory device having dummy bitlines connected to voltage generator in order to prevent current leakage to substrate
EP1528572B1 (en) 2003-10-30 2008-07-23 Fujitsu Limited Wordline boost circuit for DRAM
US20120155208A1 (en) 2010-12-15 2012-06-21 Samsung Electronics Co., Ltd. Negative high voltage generator and non-volatile memory device including negative high voltage generator

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7161827B2 (en) 2005-01-12 2007-01-09 Freescale Semiconductor, Inc. SRAM having improved cell stability and method therefor
KR20080071815A (ko) 2007-01-31 2008-08-05 삼성전자주식회사 정적 노이즈 마진을 줄일 수 있는 반도체 메모리 장치
US8773940B2 (en) 2012-01-17 2014-07-08 Freescale Semiconductor, Inc. Skewed SRAM cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1528572B1 (en) 2003-10-30 2008-07-23 Fujitsu Limited Wordline boost circuit for DRAM
EP1701352A2 (en) 2005-03-09 2006-09-13 Fujitsu Limited Memory device having dummy bitlines connected to voltage generator in order to prevent current leakage to substrate
US20120155208A1 (en) 2010-12-15 2012-06-21 Samsung Electronics Co., Ltd. Negative high voltage generator and non-volatile memory device including negative high voltage generator

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Yeon-Bae Chung,‘An advanced embedded SRAM cell with expanded read/write stability and leakage reduction’, Journal of IKEEE, Vol.16, Issue 3, pages 265~273, 2012.*

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