KR20090119143A - 비트라인 센스 앰프, 이를 포함하는 메모리 코어 및 반도체메모리 장치 - Google Patents

비트라인 센스 앰프, 이를 포함하는 메모리 코어 및 반도체메모리 장치 Download PDF

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KR20090119143A
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Abstract

안정적으로 데이터의 센싱 동작을 수행하는 비트라인 센스 앰프 및 이를 포함하는 반도체 메모리 장치가 개시된다. 비트라인 센스 앰프는 증폭부, 증폭 제어부 및 등화기를 포함한다. 증폭부는 비트라인과 상보 비트라인을 셀프 프리차지(self-precharge)하고, 비트라인과 상보 비트라인 사이의 전압차를 감지하고 증폭한다. 증폭 제어부는 스위치 제어신호에 응답하여 상기 증폭부에 접지전압을 제공한다. 등화기는 등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 동일한 전위로 유지한다. 따라서, 비트라인 센스 앰프는 셀프 프리차지를 수행하므로 동작 환경에 최적인 전압 레벨로 자동으로 프리차지된다.

Description

비트라인 센스 앰프, 이를 포함하는 메모리 코어 및 반도체 메모리 장치{BIT LINE SENSE AMPLIFIER, MEMORY CORE, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 비트라인 센스 앰프, 이를 포함하는 메모리 코어 및 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀은 일반적으로 하나의 트랜지스터와 하나의 커패시터로 구성되어 있으며, "1" 또는 "0"의 형태로 커패시터에 전하로서 정보를 저장할 수 있다. 시간이 경과하면 커패시터에 저장되어 있던 전하를 잃을 수 있으므로, 메모리 셀들을 구성하는 커패시터는 주기적으로 리프레쉬된다.
DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 메모리 셀들을 구성하는 트랜지스터가 턴온되면 커패시터에 저장되어 있던 데이터가 비트라인에 출력되거나, 비트라인의 데이터가 커패시터 에 저장된다.
도 1은 종래의 비트라인 센스 앰프를 포함하는 메모리 코어의 구조를 나타내는 회로도이다. 도 1을 참조하면, 메모리 코어는 비트라인(BL), 상보 비트라인(BLB), 비트라인(BL)과 상보 비트라인(BLB) 사이에 결합된 증폭부(30), 제 1 등화기(equalizer)(40), 칼럼 선택회로(50) 및 증폭 제어부를 구비한다. 증폭 제어부는 PMOS 트랜지스터(MP3), NMOS 트랜지스터(MN13) 및 제 2 등화기(60)를 포함한다. 또한, 메모리 코어는 워드라인(WLi) 및 비트라인(BL)에 결합된 메모리 셀(10), 워드라인(WLj) 및 상보 비트라인(BLB)에 결합된 메모리 셀(20)을 구비한다.
셀 커패시터(CC1)에 저장된 데이터가 비트라인(BL)에 출력될 때 셀 커패시터(CC1)와 비트라인(BL)이 가지고 있는 커패시터 사이에 전하공유(charge sharing)가 발생한다. 마찬가지로, 셀 커패시터(CC2)에 저장된 데이터가 비트라인(BLB)에 출력될 때 셀 커패시터(CC2)와 상보 비트라인(BLB)이 가지고 있는 커패시터 사이에 전하공유가 발생한다. 따라서, 메모리 셀들(10, 20)에 저장된 데이터를 효율적으로 감지하기 위해서 비트라인(BL)과 상보 비트라인(BLB)은 미리 프리차지된다.
도 2a 및 도 2b는 각각 셀 커패시터(CC1)에 저장된 데이터 "1"과 데이터 "0"에 대해 도 1의 메모리 코어의 비트라인과 상보 비트라인의 전압 파형을 나타내는 파형도이다. 도 1의 메모리 코어가 데이터 "1"을 감지할 경우, 비트라인(BL)과 상보 비트라인(BLB)은 미리 1/2VDD로 프리차지된 후 비트라인(BL)은 1/2VDD에서 dV만큼 증가한다. 그 다음 증폭부(30)에 의해 증폭 작용이 완료되면 비트라인(BL)의 전압은 전원전압(VDD)의 레벨이 되고, 상보 비트라인(BLB)의 전압은 접지전압(GND)의 레벨이 된다.
도 1의 메모리 코어가 데이터 "0"을 감지할 경우, 비트라인(BL)과 상보 비트라인(BLB)은 미리 1/2VDD로 프리차지된 후 비트라인(BL)은 1/2VDD에서 dV만큼 감소한다. 그 다음 증폭부(30)에 의해 증폭 작용이 완료되면 비트라인(BL)의 전압은 접지전압(GND)의 레벨이 되고, 상보 비트라인(BLB)의 전압은 전원전압(VDD)의 레벨이 된다.
그런데, 도 1에 도시된 종래의 메모리 코어는 1/2VDD등의 고정된 프리차지 전압(VBL)으로 프리차지를 수행하기 때문에, 비트라인(BL)과 상보 비트라인(BLB) 사이에 부하 부정합(load mismatch), 문턱전압 부정합(threshold voltage mismatch), 프리차지 전압(VBL)의 불안정(unstable precharge voltage) 등이 존재하는 경우 메모리 코어는 감지 오류를 발생시킬 수 있다. 또한, 도 1에 도시된 종래의 메모리 코어에서 증폭 제어부는 전원전압(VDD)과 접지전압(GND) 사이에 직렬 연결된 4 개의 트랜지스터를 포함하므로, 낮은 전원전압에 의해 동작하는 메모리 장치의 경우 동작이 불안해질 수 있다. 또한, 도 1에 도시된 종래의 메모리 코어에서 증폭 제어부는 스위치 제어 신호들(LAPG, LANG)의 제어를 받으므로 증폭 동작이 불안해 질 수 있다.
본 발명의 목적은 셀프 프리차지를 수행하는 안정된 비트라인 센스 앰프를 제공하는 것이다.
본 발명의 다른 목적은 상기 비트라인 센스 앰프를 포함하는 메모리 코어를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 메모리 코어를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 비트라인 센스 앰프는 증폭부, 증폭 제어부 및 등화기를 포함한다.
증폭부는 비트라인과 상보 비트라인을 셀프 프리차지(self-precharge)하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 감지하고 제 1 전압 및 상기 제 1 전압보다 낮은 레벨을 갖는 제 2 전압을 사용하여 상기 전압차를 증폭한다. 증폭 제어부는 스위치 제어신호에 응답하여 상기 증폭부에 상기 제 2 전압을 제공한다. 등화기는 등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 동일한 전위로 유지한다.
본 발명의 하나의 실시예에 의하면, 상기 증폭 제어부는 상기 스위치 제어신호에 응답하여 스위칭 동작을 하는 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인과 상기 상보 비트라인이 셀프 프리차지되는 동안 상기 등화 제어신호 및 상기 스위치 제어신호는 인에이블 상태를 유지할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인과 상기 상보 비트라인의 셀프 프리차지 동작에서 프리차지 전압 레벨은 동작 온도, 동작 전압 및 제조 공정 등 회로의 동작 환경에 따라 최적의 값을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 전압은 전원전압이고, 상기 제 2 전압은 접지전압일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 증폭부는 상기 전압차를 감지하고 상기 제 1 전압을 사용하여 상기 전압차를 증폭하는 P형 증폭부, 및 상기 전압차를 감지하고 상기 제 2 전압을 사용하여 상기 전압차를 증폭하는 N형 증폭부를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 등화기는 상기 등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 서로 전기적으로 연결하는 MOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인 센스 앰프는 데이터를 센싱할 때, 셀프 프리차지 영역, 등화 영역, 플로팅 영역, 전하 공유 영역, 및 전개(developing) 영역에서 동작할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 셀프 프리차지 영역에서, 상기 등화 제어신호 및 상기 스위치 제어신호는 인에이블 상태를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 등화 영역에서, 상기 등화 제어신 호는 인에이블 상태를 갖고, 상기 스위치 제어신호는 디스에이블 상태를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 플로팅 영역에서, 상기 등화 제어신호 및 상기 스위치 제어신호는 디스에이블 상태를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 전하 공유 영역에서, 상기 등화 제어신호 및 상기 스위치 제어신호는 디스에이블 상태를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 전개 영역에서, 상기 등화 제어신호는 디스에이블 상태를 갖고, 상기 스위치 제어신호는 인에이블 상태를 가질 수 있다.
본 발명의 하나의 실시형태에 따른 비트라인 센스 앰프는 제 1 PMOS 트랜지스터, 제 2 PMOS 트랜지스터, 제 1 NMOS 트랜지스터, 제 2 NMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 제 4 NMOS 트랜지스터를 포함한다.
제 1 PMOS 트랜지스터는 상보 비트라인에 연결된 게이트, 제 1 전원전압이 인가되는 소스, 및 비트라인에 연결된 드레인을 갖는다. 제 2 PMOS 트랜지스터는 상기 비트라인에 연결된 게이트, 상기 제 1 전원전압이 인가되는 소스, 및 상기 상보 비트라인에 연결된 드레인을 갖는다. 제 1 NMOS 트랜지스터는 상기 비트라인과 상기 상보 비트라인 사이에 결합되어 있고 셀프 프리차지 동작영역에서 인에이블 상태를 갖는 등화 제어신호가 인가되는 게이트를 갖는다. 제 2 NMOS 트랜지스터는 상기 셀프 프리차지 동작영역에서 인에이블 상태를 갖는 스위치 제어신호가 인가되는 게이트, 제 1 노드에 연결된 드레인, 및 제 2 전원전압이 인가되는 소스를 갖는 다. 제 3 NMOS 트랜지스터는 상기 상보 비트라인에 연결된 게이트, 상기 비트라인에 연결된 드레인, 및 상기 제 1 노드에 연결된 소스를 갖는다. 제 4 NMOS 트랜지스터는 상기 비트라인에 연결된 게이트, 상기 상보 비트라인에 연결된 드레인, 및 상기 제 1 노드에 연결된 소스를 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인과 상기 상보 비트라인이 셀프 프리차지되는 동안 상기 스위치 제어신호 및 상기 스위치 제어신호는 인에이블 상태를 유지할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인 센스 앰프는 데이터를 센싱할 때, 셀프 프리차지 영역, 등화 영역, 플로팅 영역, 전하 공유 영역, 및 전개(developing) 영역에서 동작할 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 코어는 비트라인에 결합되어 있는 제 1 메모리 셀들, 상보 비트라인에 결합되어 있는 제 2 메모리 셀들, 비트라인 센스 앰프 및 칼럼 선택회로를 포함한다.
비트라인 센스 앰프는 상기 비트라인과 상기 상보 비트라인을 셀프 프리차지(self-precharge)하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 증폭한다. 칼럼 선택회로는 칼럼 선택신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 로컬 입출력 라인쌍에 전기적으로 결합시킨다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 코어, 로컬 센스 앰프, 입출력 센스 앰프 및 입출력 버퍼를 포함한다.
메모리 코어는 비트라인과 상보 비트라인을 셀프 프리차지(self-precharge) 하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 증폭하고 상기 증폭된 전압차를 로컬 입출력 라인쌍에 제공한다. 로컬 센스 앰프는 상기 로컬 입출력 라인쌍의 전압신호를 증폭하여 글로벌 입출력 라인쌍에 제공한다. 입출력 센스 앰프는 상기 글로벌 입출력 라인쌍의 전압신호를 증폭한다. 입출력 버퍼는 상기 입출력 센스 앰프의 출력신호를 버퍼링하여 출력하거나 입력 데이터를 버퍼링한다.
본 발명의 하나의 실시형태에 따른 비트라인 센싱 방법은 스위치 제어신호 및 등화 제어신호에 응답하여 비트라인과 상보 비트라인을 셀프 프리차지하는 단계, 상기 등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 동일한 전위로 유지하는 단계, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 감지하는 단계, 및 제 1 전압 및 상기 제 1 전압보다 높은 레벨을 갖는 제 2 전압을 사용하여 상기 전압차를 증폭하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인과 상기 상보 비트라인을 셀프 프리차지하는 단계는 상기 스위치 제어신호와 상기 등화 제어신호가 모두 인에이블된 상태에서 수행될 수 있다.
본 발명에 따른 비트라인 센스 앰프 및 이를 포함하는 반도체 메모리 장치는 셀프 프리차지를 수행하므로 동작 온도, 제조공정, 동작 전압에 최적인 전압 레벨로 자동으로 프리차지된다. 따라서, 부하 부정합, 문턱전압 부정합, 프리차지 전압(VBL)의 불안정 등이 존재하는 경우에도 안정된 센싱 동작을 할 수 있다. 또한, 본 발명에 따른 비트라인 센스 앰프는 증폭되는 동안 전개되는 시간(developing time)이 종래의 비트라인 센스 앰프에 비해 빠르다. 또한, 본 발명에 따른 비트라인 센스 앰프에서, 비트라인(BL)의 전압과 상보 비트라인(BLB)의 전압은 전하 공유시 등화된 전압 레벨을 기준으로 반대 방향으로 모두 변화된다. 따라서, 증폭하기 위하여 센싱되는 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차(dV)가 종래의 비트라인 센스 앰프에서의 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차(dV)보다 증가한다. 따라서, 같은 전압차(dV)를 발생시키기 위해 메모리 셀을 구성하는 셀 커패시터의 크기를 종래의 것보다 작게 설계할 수 있다. 또한, 본 발명에 따른 비트라인 센스 앰프는 증폭 제어부의 구성하는 트랜지스터의 개수가 종래의 비트라인 센스 앰프에 비해 적기 때문에 회로의 크기가 작고 집적회로의 칩 면적이 줄어든다. 또한, 증폭부에 공급되는 전원전압과 접지전압 사이에 직렬 연결된 트랜지스터의 수가 적으므로 저전원전압에서 동작하는 반도체 메모리 장치에 적합하다. 또한, 본 발명에 따른 비트라인 센스 앰프는 종래의 회로에서 사용되었던 고정된 프리차지 전압을 사용하지 않기 때문에 프리차지 전압 공급라인이 필요하지 않다. 또한, 본 발명에 따른 비트라인 센스 앰프를 구성하는 MOS(Metal Oxide Semiconductor) 트랜지스터들의 문턱전압(threshold voltage; VTH)의 사용 가능 범위(margin)는 종래의 비트라인 센스 앰프를 구성하는 MOS 트랜지스터들의 문턱전압의 사용 가능 범위보다 넓다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명의 하나의 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어의 구조를 나타내는 회로도이다.
도 3을 참조하면, 메모리 코어(100)는 비트라인(BL)에 결합되어 있는 제 1 메모리 셀(110), 상보 비트라인(BLB)에 결합되어 있는 제 2 메모리 셀(120), 비트라인 센스 앰프(130) 및 칼럼 선택회로(140)를 포함한다.
비트라인 센스 앰프(130)는 비트라인(BL)과 상보 비트라인(BLB)을 셀프 프리차지(self-precharge)하고, 비트라인(BL)과 상기 상보 비트라인(BLB) 사이의 전압차를 증폭한다. 칼럼 선택회로(140)는 칼럼 선택신호(CSL)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 로컬 입출력 라인쌍(LIO, LIOB)에 전기적으로 연결한다.
제 1 메모리 셀(110)은 서로 직렬 연결된 제 1 MOS 트랜지스터(MN16) 및 제 1 셀 커패시터(CC3)를 포함하고, 제 2 메모리 셀(120)은 서로 직렬 연결된 제 2 MOS 트랜지스터(MN17) 및 제 2 셀 커패시터(CC4)를 포함한다. 1 셀 커패시터(CC3) 및 제 2 셀 커패시터(CC4)의 일단에는 셀 플레이트 전압(VCP)이 인가된다. 제 2 MOS 트랜지스터(MN17)의 드레인은 상보 비트라인(BL)에 결합되어 있고, 제 2 MOS 트랜지스터(MN17)의 게이트에는 워드라인 인에이블 신호(WLj)가 인가된다.
칼럼 선택회로(140)는 칼럼 선택신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력 라인(LIO)에 전기적으로 연결하는 제 3 MOS 트랜지스터(MN18) 및 칼럼 선택신호(CSL)에 응답하여 상보 비트라인(BL)을 상보 로컬 입출력 라인(LIOB)에 전기적으로 연결하는 제 4 MOS 트랜지스터(MN19)를 포함한다.
도 4는 도 3의 메모리 코어(100)에 포함된 비트라인 센스 앰프(130)의 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 비트라인 센스 앰프(130)는 증폭부(131), 증폭 제어부(138) 및 등화기(136)를 포함한다.
증폭부(131)는 프리차지 모드에서 비트라인(BL)과 상보 비트라인(BLB)을 셀프 프리차지(self-precharge)하고, 액티브 모드에서 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차를 감지하고 제 1 전압 및 상기 제 1 전압보다 낮은 레벨을 갖는 제 2 전압을 사용하여 상기 전압차를 증폭한다. 제 1 전압은 전원전압(VDD)일 수 있고, 제 2 전압은 접지전압(GND)일 수 있다. 증폭 제어부(138)는 스위치 제어신호(LANG)에 응답하여 증폭부(131)에 상기 제 2 전압을 제공한다. 등화기(136)는 등화 제어신호(PEQI)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 동일한 전위로 유지한다.
등화기(136)는 등화 제어신호(PEQI)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 전기적으로 연결하는 제 5 NMOS 트랜지스터(MN24)를 포함한다. 증폭 제어부(138)는 스위치 제어신호(LANG)에 응답하여 접지전압(GND)을 증폭부(30)에 제공하는 제 6 NMOS 트랜지스터(MN23)를 포함한다.
증폭부(131)는 P형 증폭부(132) 및 N형 증폭부(134)를 포함한다. P형 증폭부(132)는 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차를 감지하고 전원전압(VDD)을 사용하여 상기 전압차를 증폭한다. N형 증폭부(134)는 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차를 감지하고 접지전압(GND)을 사용하여 상기 전압차를 증폭한다. P형 증폭부(132)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결된 제 1 PMOS 트랜지스터(MP21)와 제 2 PMOS 트랜지스터(MP22)를 포함하 고, N형 증폭부(134)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결된 제 7 PMOS 트랜지스터(MN21)와 제 8 NMOS 트랜지스터(MN22)를 포함한다.
도 4에 도시된 본 발명의 실시예에 따른 비트라인 센스 앰프(130)는 도 1에 도시된 종래의 비트라인 센스 앰프에 비해 회로 구성이 간단하다.
도 4의 비트라인 센스 앰프(130)에서, 등화기(136)는 도 1에 포함된 제 1 등화기(40)보다 회로 구성이 간단하다. 예를 들면, 도 1에 도시된 제 1 등화기(40)는 3 개의 NMOS 트랜지스터들(MN5, MN6, MN7)로 구성되어 있지만, 도 4의 비트라인 센스 앰프(130)에 포함된 등화기(136)는 제 5 NMOS 트랜지스터(MN24)로 구성되어 있다. 도 1의 제 1 등화기(40)에서, NMOS 트랜지스터(MN5)는 등화 제어신호(PEQI)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 등화시키는 기능을 하고, NMOS 트랜지스터(MN6)와 NMOS 트랜지스터(MN7)는 등화 제어신호(PEQI)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 고정된 프리차지 전압(VBL)으로 프리차지하는 기능을 한다.
도 1에 도시된 종래의 제 1 등화기(40)는 등화 기능과 프리차지 기능을 동시에 수행하지만, 도 4의 비트라인 센스 앰프(130)에 있는 등화기(136)는 등화기능만 수행한다.
또한, 도 4의 비트라인 센스 앰프(130)에서, 증폭 제어부(138)는 도 1에 포함된 증폭 제어부보다 회로 구성이 간단하다. 도 1에서 증폭 제어부는 PMOS 트랜지스터(MP3), NMOS 트랜지스터(MN13) 및 제 2 등화기(60)를 포함한다.
도 1에 도시된 제 2 등화기(60)는 제 1 전압 공급라인(LA)과 제 2 전압 공급 라인(LAB)을 등화 및 프리차지시키는 기능을 한다. 도 1의 제 2 등화기(60)에서, NMOS 트랜지스터(MN10)는 등화 제어신호(PEQI)에 응답하여 제 1 전압 공급라인(LA)과 제 2 전압 공급라인(LAB)을 등화(equalization)시키는 기능을 하고, NMOS 트랜지스터(MN11)와 NMOS 트랜지스터(MN12)는 등화 제어신호(PEQI)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 고정된 프리차지 전압(VBL)으로 프리차지하는 기능을 한다.
도 1에서, PMOS 트랜지스터(MP3)는 스위치 제어신호(LAPG)에 응답하여 제 1 전압 공급라인(LA)을 통해 전원전압(VDD)을 증폭부(30)에 제공하고, NMOS 트랜지스터(MN13)는 스위치 제어신호(LANG)에 응답하여 제 2 전압 공급라인(LAB)을 통해 접지전압(GND)을 증폭부(30)에 제공한다.
도 4에 도시된 본 발명의 실시예에 따른 비트라인 센스 앰프(130)에서, 증폭 제어부(138)는 도 1에 도시된 종래의 비트라인 센스 앰프에 포함된 증폭 제어부를 구성하는 제 2 등화기(60)및 PMOS 트랜지스터(MP3)를 포함하지 않는다. 도 4의 비트라인 센스 앰프(130)의 증폭 제어부(138)는 스위치 제어신호(LANG)에 응답하여 접지전압(GND)을 증폭부(30)에 제공하는 제 6 NMOS 트랜지스터(MN23)를 포함한다.
도 4의 비트라인 센스 앰프(130)에서 등화 기능은 등화기(136)에 의해 수행되고, 프리차지 및 증폭 기능은 증폭 제어부(138)와 증폭부(131)에 의해 수행된다. 도 4의 비트라인 센스 앰프(130)가 프리차지 동작을 할 때, 등화기(136)를 구성하는 제 5 NMOS 트랜지스터(MN24)는 턴온되어 비트라인(BL)과 상보 비트라인(BLB)을 동일 전위로 유지하는 기능을 한다.
도 5는 설명의 편의를 위해 도 4의 비트라인 센스 앰프(130)를 다시 그린 회로도이다. 도 5는 도 4의 회로도를 시계 방향으로 90도 회전시키고 제 5 NMOS 트랜지스터(MN24)를 회로의 가운데에 위치시킨 회로도이다.
도 5를 참조하면, 비트라인 센스 앰프(130a)는 제 1 PMOS 트랜지스터(MP21), 제 2 PMOS 트랜지스터(MP22), 제 5 NMOS 트랜지스터(MN24), 제 6 NMOS 트랜지스터(MN23), 제 7 NMOS 트랜지스터(MN21) 및 제 8 NMOS 트랜지스터(MN22)를 포함한다.
제 1 PMOS 트랜지스터(MP21)는 상보 비트라인(BLB)에 연결된 게이트, 전원전압(VDD)이 인가되는 소스, 및 비트라인(BL)에 연결된 드레인을 갖는다. 제 2 PMOS 트랜지스터(MP22)는 비트라인(BL)에 연결된 게이트, 전원전압(VDD)이 인가되는 소스, 및 상보 비트라인(BLB)에 연결된 드레인을 갖는다. 제 5 NMOS 트랜지스터(MN24)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 결합되어 있고 등화 제어신호(PEQI)가 인가되는 게이트를 갖는다. 제 6 NMOS 트랜지스터(MN23)는 스위치 제어신호(LANG)가 인가되는 게이트, 제 1 노드(N1)에 연결된 드레인, 및 접지전압(GND)이 인가되는 소스를 갖는다. 제 7 NMOS 트랜지스터(MN21)는 상보 비트라인(BLB)에 연결된 게이트, 비트라인(BL)에 연결된 드레인, 및 제 1 노드(N1)에 연결된 소스를 갖는다. 제 8 NMOS 트랜지스터(MN22)는 비트라인(BL)에 연결된 게이트, 상보 비트라인(BLB)에 연결된 드레인, 및 제 1 노드(N1)에 연결된 소스를 갖는다.
비트라인 센스 앰프가 셀프 프리차지 영역에서 동작할 때, 등화 제어신호(PEQI) 및 스위치 제어신호(LANG)는 인에이블 상태를 갖는다. 예를 들면, 셀프 프리차지 동작영역에서, 등화 제어신호(PEQI) 및 스위치 제어신호(LANG)는 로직 "하이"상태를 가질 수 있다.
도 6은 비트라인 센스 앰프가 셀프 프리차지 영역에서 동작할 때 도 5의 회로(130a)의 등가회로도이다. 도 6에서, 제 1 인버터(INV1)는 도 5의 회로에 있는 제 1 PMOS 트랜지스터(MP21)와 제 7 NMOS 트랜지스터(MN21)에 대응하고, 제 2 인버터(INV2)는 도 5의 회로에 있는 제 2 PMOS 트랜지스터(MP22)와 제 8 NMOS 트랜지스터(MN22)에 대응한다. 제 1 인버터(INV1)와 제 2 인버터(INV2)는 래치회로(LAT1)를 구성한다.
도 7은 도 5의 회로가 셀프 프리차지 영역에서 동작할 때 비트라인의 전압과 상보 비트라인의 전압이 이루는 준안정 포인트(metastable point)를 나타내는 도면이다.
도 5에 도시된 바와 같이, 비트라인 센스 앰프(130a)가 셀프 프리차지 영역에서 동작할 때 비트라인의 전압과 상보 비트라인의 전압은 커브들(C1, C2, C3)을 따라 움직이다가 준안정 포인트(METASTABLE POINT)에 이른다. 동작 온도, 제조 공정, 동작 전압 등에 따라 커브들(C1, C2, C3)이 정해지며, 준안정 포인트는 준안정 라인(METASTABLE LINE) 상에 존재한다. 도 5의 비트라인 센스 앰프(130a)에서 준안정 포인트는 비트라인의 전압과 상보 비트라인의 전압이 모두 1/2VDD 근처에서 형성될 수 있다.
도 8은 도 5의 비트라인 센스 앰프(130a)가 데이터 "0"을 가질 때 비트라인 센스 앰프 내의 신호들의 파형을 나타내는 시뮬레이션도이고, 도 9는 도 5의 비트 라인 센스 앰프(130a)가 데이터 "1"을 가질 때 비트라인 센스 앰프 내의 신호들의 파형을 나타내는 시뮬레이션도이다. 도 8 및 도 9는 전원전압(VDD)이 0.9V, 셀 커패시터의 커패시턴스가 10fF, 비트라인(BL)과 상보 비트라인(BLB)의 저항이 각각 12㏀, 비트라인(BL)과 상보 비트라인(BLB)의 커패시턴스가 80fF의 조건에서 시뮬레이션한 도면이다.
이하, 도 5 내지 도 9를 참조하여 도 5에 도시된 비트라인 센스 앰프(130a)의 동작에 대해 설명한다. 도 8 및 도 9에서 PEQIB는 등화 제어신호(PEQI)와 위상이 반대인 신호를 나타낸다.
도 5의 비트라인 센스 앰프(130a)의 동작은 도 8 및 도 9에 도시된 바와 같이 5 개의 동작 영역으로 나눌 수 있다. 도 5에서, A1은 셀프 프리차지(self-precharge) 영역, A2는 등화(equalizing) 영역, A3은 플로팅(floating) 영역, A4는 전하 공유(charge sharing) 영역, A5는 전개(developing) 영역을 각각 나타낸다.
셀프 프리차지 영역(A1)에서, 등화 제어신호(PEQI) 및 스위치 제어신호(LANG)는 로직 "하이"상태이다. 제 6 NMOS 트랜지스터(MN23)가 턴온되어 도 6에 도시된 바와 같이 비트라인(BL)과 상보 비트라인(BLB) 사이에 래치회로(LAT1)가 형성된다. 이 때, 제 5 NMOS 트랜지스터(MN24)도 턴온되므로 비트라인(BL)의 전압과 상보 비트라인(BLB)의 전압은 도 7에 도시된 바와 같이 준안정 포인트(METASTABLE POINT)에 수렴한다. 전력소모를 줄이기 위해 셀프 프리차지 영역(A1)은 작은 것이 바람직하다.
등화 영역(A2)에서, 등화 제어신호(PEQI)는 로직 "하이"상태이고, 스위치 제 어신호(LANG)는 로직 "로우"상태이다. 이 때, 제 5 NMOS 트랜지스터(MN24)는 온 상태이고, 제 6 NMOS 트랜지스터(MN23)는 오프 상태이다. 이 동작 영역에서, 비트라인(BL)과 상보 비트라인(BLB)은 동일한 전위로 된다.
플로팅 영역(A3)에서 등화 제어신호(PEQI) 및 스위치 제어신호(LANG)는 로직 "로우"상태이다. 이 영역에서, 제 5 NMOS 트랜지스터(MN24) 및 제 6 NMOS 트랜지스터(MN23)는 오프된다. 플로팅 영역(A3)은 전하 공유를 대기하는 영역이다.
전하 공유 영역(A4)에서 등화 제어신호(PEQI) 및 스위치 제어신호(LANG)는 로직"로우"상태이다. 이 영역에서, 제 5 NMOS 트랜지스터(MN24) 및 제 6 NMOS 트랜지스터(MN23)는 오프된다. 메모리 셀의 데이터 값에 따라 셀 커패시터와 비트라인(BL) 사이에, 그리고 셀 커패시터와 상보 비트라인(BLB) 사이에 전하 공유가 발생한다.
전하 공유 영역(A4)에서, 비트라인(BL)의 전압과 상보 비트라인(BLB)의 전압은 셀의 데이터 값에 따라 등화된 전압 레벨을 기준으로 서로 벌어지게 된다. 도 5에 도시된 본 발명의 실시예에 따른 비트라인 센스 앰프(130a)에서 비트라인(BL)의 전압과 상보 비트라인(BLB)의 전압은 전하 공유시 등화된 전압 레벨을 기준으로 반대 방향으로 모두 변화된다. 따라서, 증폭하기 위하여 센싱되는 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차(dV)가 종래의 비트라인 센스 앰프에서의 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차(dV)보다 증가한다. 따라서, 같은 전압차(dV)를 발생시키기 위해 메모리 셀을 구성하는 셀 커패시터의 크기를 종래의 것보다 작게 설계할 수 있다.
전개 영역(A5)에서 등화 제어신호(PEQI) 로직"로우"상태이고, 스위치 제어신호(LANG)는 로직"하이"상태이다. 이 때, 제 5 NMOS 트랜지스터(MN24)는 오프 상태이고, 제 6 NMOS 트랜지스터(MN23)는 온 상태이다. 비트라인 센스 앰프(130a)는 정궤환(positive feedback) 작용을 통해 증폭 작용을 한다.
도 8을 참조하면, 데이터 "0"을 센싱할 때 증폭 작용이 완료된 후 비트라인(BL)의 전압은 접지전압(GND)의 값을 갖게 되고, 상보 비트라인(BLB)의 전압은 전원전압(VDD)의 값을 갖게 된다. 도 9를 참조하면, 데이터 "1"을 센싱할 때 증폭 작용이 완료된 후 비트라인(BL)의 전압은 전원전압(VDD)의 값을 갖게 되고, 상보 비트라인(BLB)의 전압은 접지전압(GND)의 값을 갖게 된다.
도 10은 도 5의 비트라인 센스 앰프가 셀프 프리차지 영역(A1)을 거치지 않고 플로팅 영역에 오랜 시간 머물러 있을 때 비트라인 및 상보 비트라인의 파형을 나타내는 시뮬레이션도이다.
상기한 바와 같이, 플로팅 영역(A3)에서 등화 제어신호(PEQI) 및 스위치 제어신호(LANG)는 로직 "로우"상태이다. 이 영역에서, 제 5 NMOS 트랜지스터(MN24) 및 제 6 NMOS 트랜지스터(MN23)는 오프된다. 비트라인 센스 앰프가 셀프 프리차지 영역(A1)을 거치지 않고 플로팅 영역(A3)에 오랜 시간 머물러 있으면, 도 10에 도시된 바와 같이 비트라인(BL)의 전압과 상보 비트라인(BLB)의 전압은 전원전압(VDD)에 근접한 값을 갖는다. 일반적으로, PMOS 트랜지스터들(MP21, MP22)의 문턱전압(VTH) 때문에 비트라인(BL)의 전압과 상보 비트라인(BLB)의 전압은 전원전압(VDD)보다 낮은 값을 갖는다. 그러나, 회로의 동작 조건에 따라 비트라인(BL)의 전압과 상보 비트라인(BLB)의 전압이 거의 같은 값을 가질 수도 있다.
DRAM(Dynamic Random Access Memory)의 동작상 비트라인 센스 앰프가 동작하지 않을 때 등화 제어신호(PEQI) 및 스위치 제어신호(LANG)는 로직"로우"상태를 유지한다. 등화 제어신호(PEQI) 및 스위치 제어신호(LANG)가 로직"로우"상태를 수 ㎲ 이상 동안 지속될 경우에 비트라인 센스 앰프는 센싱 동작을 하기 전에 셀프 프리차지 동작을 할 수도 있다. 즉, 오랫동안 센싱 동작을 하지 않았던 비트라인 센스 앰프의 경우에는 전하 공유 영역(A4)에서 센싱 동작을 하기 전에 셀프 프리차지 영역(A1)을 한번 더 거칠 수 있다.
도 11은 전원전압(VDD)이 0.6V일 때 종래의 비트라인 센스 앰프를 포함하는 메모리 코어와 본 발명의 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어의 동작을 나타내는 시뮬레이션도이다. 도 11은 셀 커패시터의 커패시턴스가 10fF, 비트라인(BL)과 상보 비트라인(BLB)의 저항이 각각 12㏀, 비트라인(BL)과 상보 비트라인(BLB)의 커패시턴스가 80fF의 조건에서 시뮬레이션한 도면이다.
도 11을 참조하면, 도 1에 도시된 바와 같은 종래의 비트라인 센스 앰프를 포함하는 메모리 코어는 전원전압(VDD)이 0.6V일 때 프리차지 동작 및 등화 동작이 불안하며 증폭 동작도 이루어지지 않고 있음을 알 수 있다. 이에 비해, 도 3에 도시된 본 발명의 메모리 코어는 전원전압(VDD)이 0.6V일 때 프리차지 동작 및 등화 동작이 잘 수행되고 있으며, 완전히 전개되는 데 걸리는 시간이 다소 길지만 증폭작용도 잘 이루어지고 있음을 알 수 있다. 전원전압(VDD)이 0.6V이면 저전원전압이라 볼 수 있다.
도 12는 전원전압이 0.9V일 때 종래의 비트라인 센스 앰프를 포함하는 메모리 코어와 본 발명의 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어의 동작을 나타내는 시뮬레이션도이다. 도 12는 셀 커패시터의 커패시턴스가 10fF, 비트라인(BL)과 상보 비트라인(BLB)의 저항이 각각 12㏀, 비트라인(BL)과 상보 비트라인(BLB)의 커패시턴스가 80fF의 조건에서 시뮬레이션한 도면이다.
도 12를 참조하면, 도 1에 도시된 바와 같은 종래의 비트라인 센스 앰프를 포함하는 메모리 코어는 전원전압(VDD)이 0.9V일 때 1/2VDD의 고정된 값으로 프리차지되고 있다. 이에 비해, 도 3에 도시된 본 발명의 메모리 코어는 전원전압(VDD)이 0.9V일 때 자동으로 프리차지 레벨(준안정 상태)에 접근하고 있음을 알 수 있다. 또한, 전원전압(VDD)이 0.9V일 때 증폭동작에서 종래의 메모리 코어보다 본 발명의 메모리 코어가 완전히 전개되는 데 걸리는 시간이 짧음(TD의 차이)을 알 수 있다.
도 13은 부하 부정합(load mismatch)이 있을 때, 종래의 비트라인 센스 앰프를 포함하는 메모리 코어와 본 발명의 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어의 동작을 나타내는 시뮬레이션도이다. 도 13은 셀 커패시터의 커패시턴스가 10fF, 비트라인(BL)의 저항과 커패시터는 각각 12㏀, 80fF이며, 상보 비트라인(BLB)에는 저항과 커패시턴스가 없는 조건에서 시뮬레이션한 도면이다.
도 13을 참조하면, 도 1에 도시된 바와 같은 종래의 비트라인 센스 앰프를 포함하는 메모리 코어는 부하 부정합이 있을 때 프리차지 동작 및 등화 동작이 불안하며, 증폭된 후 비트라인과 상보 비트라인의 데이터가 뒤바뀌어 있다. 그러나, 본 발명의 비트라인 센스 앰프를 포함하는 메모리 코어는 부하 부정합이 있더라도 프리차지 동작, 등화 동작 및 증폭 동작이 잘 이루어지고 있음을 알 수 있다.
도 11, 도 12 및 도 13에서 PEQIB는 등화 제어신호(PEQI)와 위상이 반대인 신호를 나타낸다.
도 14는 본 발명의 실시예에 따른 메모리 코어를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 14를 참조하면, 반도체 메모리 장치(1000)는 메모리 코어(1100), 로컬 센스 앰프(1200), 입출력 센스 앰프(1300), 및 입출력 버퍼(1400)를 구비한다.
메모리 코어(1100)는 비트라인(BL)과 상보 비트라인(BLB)을 셀프 프리차지(self-precharge)하고, 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차를 증폭하고 상기 증폭된 전압차를 로컬 입출력 라인쌍(LIO, LIOB)에 제공한다. 로컬 센스 앰프(1200)는 로컬 입출력 라인쌍(LIO, LIOB)의 전압신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)에 제공한다. 입출력 센스 앰프(1300)는 글로벌 입출력 라인쌍(GIO, GIOB)의 전압신호를 증폭한다. 입출력 버퍼(1400)는 입출력 센스 앰프(1300)의 출력신호를 버퍼링하여 출력하거나 입력 데이터(DIN)를 버퍼링한다. 입출력 버퍼(1400)의 출력신호(DOUT)는 출력 패드(미도시)를 통해 반도체 메모리 장치의 외부로 출력된다.
도 14의 반도체 메모리 장치(1000)에 포함된 메모리 코어(1100)는 도 3에 도시된 메모리 코어(100)의 구성을 가질 수 있다. 메모리 코어(1100)는 셀프 프리차지를 수행하므로 동작 온도, 제조공정, 동작 전압에 최적인 전압 레벨로 자동으로 프리차지된다. 따라서, 부하 부정합이 존재하는 경우 등 반도체 메모리 장치의 동작 환경이 변화하더라도 안정된 센싱 동작을 할 수 있다.
본 발명의 실시예에 따른 비트라인 센싱 방법은 도 3 내지 도 9를 참조하면, 비트라인과 상보 비트라인을 셀프 프리차지(self-precharge)하는 단계, 등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 동일한 전위로 유지하는 단계, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 감지하는 단계, 스위치 제어신호에 응답하여 제 1 전압을 발생시키는 단계, 및 제 1 전압 및 상기 제 1 전압보다 높은 레벨을 갖는 제 2 전압을 사용하여 상기 전압차를 증폭하는 단계를 포함한다.
본 발명은 반도체 집적회로에 적용이 가능하며, 특히 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 비트라인 센스 앰프를 포함하는 메모리 코어의 구조를 나타내는 회로도이다.
도 2a 및 도 2b는 각각 데이터 "1"과 데이터 "0"에 대해 도 1의 메모리 코어의 비트라인과 상보 비트라인의 전압 파형을 나타내는 파형도이다.
도 3은 본 발명의 하나의 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어의 구조를 나타내는 회로도이다.
도 4는 도 3의 메모리 코어에 포함된 비트라인 센스 앰프의 하나의 예를 나타내는 회로도이다.
도 5는 설명의 편의를 위해 도 4의 비트라인 센스 앰프를 다시 그린 회로도이다.
도 6은 비트라인 센스 앰프가 셀프 프리차지 영역에서 동작할 때 도 5의 회로의 등가회로도이다.
도 7은 도 5의 회로가 셀프 프리차지 영역에서 동작할 때 비트라인의 전압과 상보 비트라인의 전압이 이루는 준안정 포인트(metastable point)를 나타내는 도면이다.
도 8은 도 5의 비트라인 센스 앰프가 데이터 "0"을 가질 때 도 5의 비트라인 센스 앰프 내의 신호들의 파형을 나타내는 시뮬레이션도이다.
도 9는 도 5의 비트라인 센스 앰프가 데이터 "1"을 가질 때 도 5의 비트라인 센스 앰프 내의 신호들의 파형을 나타내는 시뮬레이션도이다.
도 10은 도 5의 비트라인 센스 앰프가 셀프 프리차지 영역(A1)을 거치지 않고 플로팅 영역에 오랜 시간 머물러 있을 때 비트라인 및 상보 비트라인의 파형을 나타내는 시뮬레이션도이다.
도 11은 전원전압이 0.6V일 때 종래의 비트라인 센스 앰프를 포함하는 메모리 코어와 본 발명의 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어의 동작을 나타내는 시뮬레이션도이다.
도 12는 전원전압이 0.9V일 때 종래의 비트라인 센스 앰프를 포함하는 메모리 코어와 본 발명의 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어의 동작을 나타내는 시뮬레이션도이다.
도 13은 부하 부정합(mismatch)이 있을 때, 종래의 비트라인 센스 앰프를 포함하는 메모리 코어와 본 발명의 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어의 동작을 나타내는 시뮬레이션도이다.
도 14는 본 발명의 실시예에 따른 메모리 코어를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 20, 110, 120 : 메모리 셀 30, 131 : 증폭부
40, 60, 136 : 등화기 50, 140 : 칼럼 선택회로
100, 1100 : 메모리 코어 130 : 비트라인 센스 앰프
132 : P형 증폭부 134 : N형 증폭부
138 : 증폭 제어부 1000 : 반도체 메모리 장치
1200 : 로컬 센스 앰프 1300 : 입출력 센스 앰프
1400 : 입출력 버퍼

Claims (23)

  1. 비트라인과 상보 비트라인을 셀프 프리차지(self-precharge)하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 감지하고 제 1 전압 및 상기 제 1 전압보다 낮은 레벨을 갖는 제 2 전압을 사용하여 상기 전압차를 증폭하는 증폭부;
    스위치 제어신호에 응답하여 상기 증폭부에 상기 제 2 전압을 제공하는 증폭 제어부; 및
    등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 동일한 전위로 유지하는 등화기를 포함하는 비트라인 센스 앰프.
  2. 제 1 항에 있어서, 상기 증폭 제어부는
    상기 스위치 제어신호에 응답하여 스위칭 동작을 하는 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 센스 앰프.
  3. 제 1 항에 있어서,
    상기 비트라인과 상기 상보 비트라인이 셀프 프리차지되는 동안 상기 등화 제어신호 및 상기 스위치 제어신호는 인에이블 상태를 유지하는 것을 특징으로 하는 비트라인 센스 앰프.
  4. 제 1 항에 있어서,
    상기 비트라인과 상기 상보 비트라인의 셀프 프리차지 동작에서 프리차지 전압 레벨은 동작 온도, 동작 전압 및 제조 공정 등 회로의 동작 환경에 따라 최적의 값을 갖는 것을 특징으로 하는 비트라인 센스 앰프.
  5. 제 1 항에 있어서,
    상기 제 1 전압은 전원전압이고, 상기 제 2 전압은 접지전압인 것을 특징으로 하는 비트라인 센스 앰프.
  6. 제 1 항에 있어서, 상기 증폭부는
    상기 전압차를 감지하고 상기 제 1 전압을 사용하여 상기 전압차를 증폭하는 P형 증폭부; 및
    상기 전압차를 감지하고 상기 제 2 전압을 사용하여 상기 전압차를 증폭하는 N형 증폭부를 포함하는 것을 특징으로 하는 비트라인 센스 앰프.
  7. 제 1 항에 있어서, 상기 등화기는
    상기 등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 서로 전기적으로 연결하는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 센스 앰프.
  8. 제 1 항에 있어서, 상기 비트라인 센스 앰프는
    데이터를 센싱할 때, 셀프 프리차지 영역, 등화 영역, 플로팅 영역, 전하 공유 영역, 및 전개(developing) 영역에서 동작하는 것을 특징으로 하는 비트라인 센스 앰프.
  9. 제 8 항에 있어서,
    상기 셀프 프리차지 영역에서, 상기 등화 제어신호 및 상기 스위치 제어신호는 인에이블 상태를 가지는 것을 특징으로 하는 비트라인 센스 앰프.
  10. 제 8 항에 있어서,
    상기 등화 영역에서, 상기 등화 제어신호는 인에이블 상태를 갖고, 상기 스위치 제어신호는 디스에이블 상태를 가지는 것을 특징으로 하는 비트라인 센스 앰프.
  11. 제 8 항에 있어서,
    상기 플로팅 영역에서, 상기 등화 제어신호 및 상기 스위치 제어신호는 디스에이블 상태를 가지는 것을 특징으로 하는 비트라인 센스 앰프.
  12. 제 8 항에 있어서,
    상기 전하 공유 영역에서, 상기 등화 제어신호 및 상기 스위치 제어신호는 디스에이블 상태를 가지는 것을 특징으로 하는 비트라인 센스 앰프.
  13. 제 8 항에 있어서,
    상기 전개 영역에서, 상기 등화 제어신호는 디스에이블 상태를 갖고, 상기 스위치 제어신호는 인에이블 상태를 가지는 것을 특징으로 하는 비트라인 센스 앰프.
  14. 제 8 항에 있어서, 상기 비트라인 센스 앰프는
    상기 플로팅 영역이 수 ㎲ 이상 길어질 경우 상기 전하 공유 영역에 진입하기 전에 상기 셀프 프리차지 영역에서 셀프 프리차지를 수행하는 것을 특징으로 하는 비트라인 센스 앰프.
  15. 상보 비트라인에 연결된 게이트, 제 1 전원전압이 인가되는 소스, 및 비트라인에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 비트라인에 연결된 게이트, 상기 제 1 전원전압이 인가되는 소스, 및 상기 상보 비트라인에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터;
    상기 비트라인과 상기 상보 비트라인 사이에 결합되어 있고 셀프 프리차지 동작영역에서 인에이블 상태를 갖는 등화 제어신호가 인가되는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 셀프 프리차지 동작영역에서 인에이블 상태를 갖는 스위치 제어신호가 인가되는 게이트, 제 1 노드에 연결된 드레인, 및 제 2 전원전압이 인가되는 소스 를 갖는 제 2 NMOS 트랜지스터;
    상기 상보 비트라인에 연결된 게이트, 상기 비트라인에 연결된 드레인, 및 상기 제 1 노드에 연결된 소스를 갖는 제 3 NMOS 트랜지스터; 및
    상기 비트라인에 연결된 게이트, 상기 상보 비트라인에 연결된 드레인, 및 상기 제 1 노드에 연결된 소스를 갖는 제 4 NMOS 트랜지스터를 포함하는 비트라인 센스 앰프.
  16. 제 15 항에 있어서,
    상기 비트라인과 상기 상보 비트라인이 셀프 프리차지되는 동안 상기 스위치 제어신호 및 상기 스위치 제어신호는 인에이블 상태를 유지하는 것을 특징으로 하는 비트라인 센스 앰프.
  17. 제 15 항에 있어서, 상기 비트라인 센스 앰프는
    데이터를 센싱할 때, 셀프 프리차지 영역, 등화 영역, 플로팅 영역, 전하 공유 영역, 및 전개(developing) 영역에서 동작하는 것을 특징으로 하는 비트라인 센스 앰프.
  18. 비트라인에 결합되어 있는 제 1 메모리 셀들;
    상보 비트라인에 결합되어 있는 제 2 메모리 셀들;
    상기 비트라인과 상기 상보 비트라인을 셀프 프리차지(self-precharge)하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 증폭하는 비트라인 센스 앰프; 및
    칼럼 선택신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 로컬 입출력 라인쌍에 전기적으로 결합시키는 칼럼 선택회로를 포함하는 메모리 코어.
  19. 제 18 항에 있어서, 상기 비트라인 센스 앰프는
    비트라인과 상보 비트라인을 셀프 프리차지(self-precharge)하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 감지하고 제 1 전압 및 상기 제 1 전압보다 낮은 레벨을 갖는 제 2 전압을 사용하여 상기 전압차를 증폭하는 증폭부;
    스위치 제어신호에 응답하여 상기 증폭부에 상기 제 2 전압을 제공하는 증폭 제어부; 및
    등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 동일한 전위로 유지하는 등화기를 포함하는 것을 특징으로 하는 메모리 코어.
  20. 제 19항에 있어서,
    상기 비트라인과 상기 상보 비트라인이 셀프 프리차지되는 동안 상기 등화 제어신호 및 상기 스위치 제어신호는 인에이블 상태를 유지하는 것을 특징으로 하는 메모리 코어.
  21. 비트라인과 상보 비트라인을 셀프 프리차지(self-precharge)하고, 상기 비트 라인과 상기 상보 비트라인 사이의 전압차를 증폭하고 상기 증폭된 전압차를 로컬 입출력 라인쌍에 제공하는 메모리 코어;
    상기 로컬 입출력 라인쌍의 전압신호를 증폭하여 글로벌 입출력 라인쌍에 제공하는 로컬 센스 앰프;
    상기 글로벌 입출력 라인쌍의 전압신호를 증폭하는 입출력 센스 앰프; 및
    상기 입출력 센스 앰프의 출력신호를 버퍼링하여 출력하거나 입력 데이터를 버퍼링하는 입출력 버퍼를 포함하는 반도체 메모리 장치.
  22. 스위치 제어신호 및 등화 제어신호에 응답하여 비트라인과 상보 비트라인을 셀프 프리차지(self-precharge)하는 단계;
    상기 등화 제어신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 동일한 전위로 유지하는 단계;
    상기 비트라인과 상기 상보 비트라인 사이의 전압차를 감지하는 단계; 및
    제 1 전압 및 상기 제 1 전압보다 높은 레벨을 갖는 제 2 전압을 사용하여 상기 전압차를 증폭하는 단계를 포함하는 비트라인 센싱 방법.
  23. 제 22 항에 있어서, 상기 비트라인과 상기 상보 비트라인을 셀프 프리차지하는 단계는 상기 스위치 제어신호와 상기 등화 제어신호가 모두 인에이블된 상태에서 수행되는 것을 특징으로 하는 비트라인 센싱 방법.
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