KR20140093155A - 반도체 메모리 장치의 센스앰프 소스 노드 제어회로 및 그에 따른 센스앰프 소스 노드 제어방법 - Google Patents

반도체 메모리 장치의 센스앰프 소스 노드 제어회로 및 그에 따른 센스앰프 소스 노드 제어방법 Download PDF

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Abstract

반도체 메모리 장치의 비트라인 센스앰프 소스 노드 제어회로가 개시된다. 그러한 센스앰프 소스 노드 제어회로는, 센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 연결되어 상기 센스앰프의 소스 노드를 설정된 전압레벨로 구동하는 소스 드라이버를 포함한다. 또한, 센스앰프 소스 노드 제어회로는, 설정 동작 모드에서 상기 센스앰프 구동신호라인을 플로팅시키는 플로팅부와, 상기 센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 상기 소스 드라이버와는 병렬로 연결되며 설정 동작 모드에서 상기 센스앰프 구동신호라인의 레벨을 제어하는 제어부를 구비한다. 본 발명에 따르면, 센스앰프의 누설전류에 의한 파워 소모가 최소화 또는 줄어든다.

Description

반도체 메모리 장치의 센스앰프 소스 노드 제어회로 및 그에 따른 센스앰프 소스 노드 제어방법{Circuit of controlling sense amplifier source node in semiconductor memory device and control method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치의 센스앰프 소스 노드 제어에 관한 것이다.
다이나믹 랜덤 억세스 메모리(이하 DRAM)와 같은 반도체 메모리 장치는, 컴퓨터나 휴대용 전자기기를 포함하는 전자적 시스템의 메인 메모리로서 널리 사용된다.
DRAM은 메모리 셀에 저장된 데이터를 감지 및 증폭하는 비트라인 센스앰프를 거의 필수적으로 포함한다.
DRAM의 액티브 동작 예를 들어 리드 동작 모드나 라이트 동작 모드에서는 데이터 억세스를 위한 파워가 필연적으로 소모된다. 데이터 억세스를 수행하지 않는 동작 즉 액티브 동작이 아닌 경우에 DRAM은 구동전류가 최소한으로 소모되도록 하는 파워다운 모드(power down mode)를 가지고 있다. 파워 소모를 더욱 줄이기 위해 액티브 동작 중에도 DRAM은 파워다운 코맨드를 콘트롤러로부터 수신할 수 있는데 이를 흔히 액티브 파워 다운 코맨드라한다.
그러한 액티브 파워 다운 모드의 경우에도 비트라인 센스앰프에 누설전류가 여전히 흐른다. 따라서 파워 소모가 발생된다.
본 발명이 해결하고자 하는 기술적 과제는, 센스앰프의 누설전류를 최소화 또는 줄일 수 있는 센스앰프 소스 노드 제어회로 및 그에 따른 센스앰프 소스 노드 제어방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 일 양상에 따라, 반도체 메모리 장치의 센스앰프 소스 노드 제어회로는,
센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 연결되어 상기 센스앰프의 소스 노드를 설정된 전압레벨로 구동하는 소스 드라이버;
설정 동작 모드에서 상기 센스앰프 구동신호라인을 플로팅시키는 플로팅부; 및
상기 센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 상기 소스 드라이버와는 병렬로 연결되며 상기 설정 동작 모드에서 상기 센스앰프 구동신호라인의 레벨을 제어하는 제어부를 포함한다.
본 발명의 개념에 따른 실시 예에서, 상기 제어부는,
제1 입력단과, 기준 전압이 인가되는 제2 입력단을 가지는 전압 레벨 증폭부;
상기 설정 동작 모드에서 상기 제1 입력단과 상기 센스앰프의 소스 노드 사이를 스위칭하는 제1 스위치; 및
상기 설정 동작 모드에서 상기 전압 레벨 증폭부의 출력단과 상기 센스앰프 구동신호라인 사이를 스위칭하는 제2 스위치를 포함할 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 센스앰프는 엔형 모오스 트랜지스터들을 포함하는 비트라인 센스앰프일 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 설정 동작 모드는 상기 반도체 메모리 장치의 액티브 모드와는 다른 동작 모드일 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 소스 드라이버는 드레인이 상기 센스앰프의 소스 노드에 연결되고 게이트가 상기 센스앰프 구동신호라인에 연결되며 소오스가 그라운드에 연결된 적어도 하나 이상의 엔형 모오스 트랜지스터를 포함할 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 제1,2 스위치들은 상기 설정 동작 모드에서 스위칭 온되고, 상기 설정 동작 모드 이외의 동작 모드에서는 스위칭 오프되는 모오스 트랜지스터들일 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 플로팅부는 상기 반도체 메모리 장치의 액티브 모드에서 센스앰프 인에이블 신호를 상기 센스앰프 구동신호라인에 인가하는 삼상태 버퍼일 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 전압 레벨 증폭부는 상기 설정 동작 모드에서 상기 센스앰프의 소스 노드를 상기 기준전압의 레벨로 구동하기 위한 차동 증폭기를 포함할 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 전압 레벨 증폭부는 상기 반도체 메모리 장치의 하나 이상의 메모리 뱅크에 공유적으로 사용될 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 전압 레벨 증폭부와 상기 센스앰프의 소스 노드 사이에 연결되어 상기 센스앰프의 소스 노드를 상기 기준전압의 레벨 이상의 레벨로 구동하기 위한 증폭회로를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 다른 양상에 따라, 반도체 메모리 장치의 센스앰프 소스 노드 제어회로는,
센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 연결되어 상기 센스앰프의 소스 노드를 설정된 전압레벨로 구동하는 소스 드라이버;
상기 센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 상기 소스 드라이버와는 병렬로 연결되며 설정 동작 모드에서 스위칭됨에 의해 상기 소스 드라이버를 다이오드 커넥션 구성으로 만드는 스위칭부; 및
상기 설정 동작 모드에서 상기 센스앰프 구동신호라인을 플로팅시키는 플로팅부를 포함한다.
본 발명의 개념에 따른 실시 예에서, 상기 소스 드라이버는 엔형 모오스 트랜지스터일 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 설정 동작 모드는 액티브 파워 다운 모드일 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 플로팅부는 액티브 파워 다운 모드와는 다른 액티브 모드에서 센스앰프 인에이블 신호를 상기 센스앰프 구동신호라인에 인가하는 삼상태 버퍼일 수 있다.
본 발명의 개념에 따른 실시 예에서, 상기 센스앰프는 엔형 모오스 트랜지스터들을 포함하는 DRAM 비트라인 센스앰프일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따라, 반도체 메모리 장치의 센스앰프 소스 노드 제어방법은,
설정 동작 모드에서 센스앰프 구동신호라인을 플로팅하고;
상기 설정 동작 모드에서 센스앰프의 소스 노드와 상기 센스앰프 구동신호라인 사이에 연결된 소스 드라이버를 제어함에 의해 상기 센스앰프의 소스 노드가 타겟 전압레벨로 설정되도록 한다.
본 발명의 개념에 따른 실시 예에서, 상기 설정 동작 모드는 DRAM의 액티브 파워 다운 모드일 수 있다.
본 발명의 실시 예들에 따르면, 액티브 파워 다운 모드 등과 같은 동작 모드에서 센스앰프의 누설전류에 의한 파워 소모가 최소화 또는 줄어든다.
도 1은 본 발명의 개념에 따른 센스앰프 소스 노드 제어회로의 블록도.
도 2는 도 1의 일 예시도.
도 3은 도 2에 따른 구체적 구현 예시도.
도 4는 도 3에 따른 동작 타이밍도.
도 5는 도 1의 다른 예시도.
도 6은 도 5에 따른 동작 타이밍도.
도 7은 도 5에 따른 구체적 구현 예시도.
도 8은 도 5의 확장 적용을 나타내는 일 예시도.
도 9는 도 5의 또 다른 확장 적용을 나타내는 다른 예시도.
도 10은 도 9의 변형 실시를 나타내는 예시도.
도 11은 도 1의 비트라인 센스앰프의 동작을 설명하기 위해 제시된 도면.
도 12는 도 11의 비트라인 센스앰프와 메모리 셀 블록 간의 연결 예시도.
도 13은 도 12중 메모리 셀 블록의 구현 예시도.
도 14는 도 11의 비트라인 센스앰프의 폴디드 비트라인 구조를 보여주는 일 예시도.
도 15는 도 11의 비트라인 센스앰프의 오픈 비트라인 구조를 보여주는 다른 예시도.
도 16은 전자 시스템에 적용된 본 발명의 응용 예시도.
도 17은 그래픽 메모리 시스템에 적용된 본 발명의 응용 예시도.
도 18은 그래픽 카드에 적용된 본 발명의 응용 예시도.
도 19는 도 18의 그래픽 카드를 포함하는 컴퓨팅 시스템의 응용 예시도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 등과 같은 반도체 메모리 장치에 대한 기본적 데이터 억세스 동작과 리프레쉬 동작 및 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념에 따른 센스앰프 소스 노드 제어회로의 블록도이다.
도 1을 참조하면, 비트라인 센스앰프(100-1)는 제1 라인(L10)과 제2 라인(L20)간에 연결된다. 상기 비트라인 센스앰프(100-1)는 피형 모오스(PMOS) 트랜지스터들로 이루어진 피형 센스앰프와, 엔형(n-type) 모오스(NMOS) 트랜지스터들로 이루어진 엔형 센스앰프를 포함할 수 있다. 상기 제2 라인(L20)은 상기 엔형 센스앰프를 구성하는 엔형 모오스 트랜지스터들의 소스에 연결되어 있으므로, 센스앰프 소스 노드를 포함한다. 즉, 센스앰프 소스 노드는 상기 제2 라인(L20)에 전기적으로 연결된다.
한편, 상기 제1 라인(L10)은 상기 피형 센스앰프를 구성하는 피형 모오스 트랜지스터들의 드레인에 연결되어 있으므로, 센스앰프 드레인 노드를 포함한다.
소스 드라이버(10)는 드레인이 상기 센스앰프의 소스 노드에 연결되고 게이트가 상기 센스앰프 구동신호라인에 연결되며 소오스가 그라운드에 연결된 적어도 하나 이상의 엔형 모오스 트랜지스터들(2,4)을 포함할 수 있다.
상기 소스 드라이버(10)는 센스앰프의 소스 노드(L20)와 센스앰프 구동신호라인(L22)사이에 연결되어, 액티브 파워 다운 모드 등과 같은 설정 동작 모드에서 상기 센스앰프의 소스 노드(L20)를 설정된 전압레벨로 구동한다.
플로팅부(200)는 액티브 파워 다운 모드 등과 같은 설정 동작 모드에서 상기 센스앰프 구동신호라인(L22)이 플로팅되도록 한다. 상기 플로팅부(200)는 상기 액티브 파워 다운 모드가 아닌 액티브 동작 모드에서는 상기 센스앰프 구동신호라인(L22)에 센스앰프 인에이블 신호를 인가한다. 결국, 상기 플로팅부(200)는 인에이블 신호에 따라 동작 온오프되는 삼상태 버퍼로서 구현될 수 있다.
제어부(300)는 상기 센스앰프의 소스 노드(L20)와 센스앰프 구동신호라인(L22) 사이에 상기 소스 드라이버(10)와는 병렬로 연결된다. 상기 제어부(300)는 설정 동작 모드에서 상기 센스앰프 구동신호라인(L22)의 전압 레벨을 제어하여, 상기 센스앰프의 소스 노드(L20)의 전압이 일정한 레벨로 유지되도록 한다.
상기 제어부(300)가 스위칭 기능만을 하는 스위치로서 동작될 경우에 상기 제어부(300)는 스위칭부로서 불려질 수 있다. 이 경우에 스위칭부(300)는 상기 설정 동작 모드에서 스위칭됨에 의해 상기 소스 드라이버(10)를 다이오드 커넥션 구성으로 만들 수 있다. 상기 스위칭부(300)는 도 2 및 도 3의 설명을 통해 상세히 후술될 것이다.
도 2는 도 1의 일 예시도이다.
도 2를 참조하면, 비트라인 센스앰프 회로부(100)는 제1,2 메모리 셀 어레이 블록(400,410)간에 연결된다. 상기 비트라인 센스앰프 회로부(100)는 복수의 비트라인 센스앰프들(100-1,100-2,...,100-n)을 포함한다. 임의의 비트라인 센스앰프(SA0)는 도 1의 비트라인 센스앰프(100-1)와 동일한 구성을 가질 수 있다. 비트라인 센스앰프(SA0:100-1)는 비트라인(BL_0)과 상보 비트라인(BLB_0)에 연결되어 비트라인 전압을 감지하고 증폭하는 동작을 수행한다.
도 2에서 LA는 도 1의 제1 라인(L10)에 대응되고, LAB는 도 1의 제2 라인(L20)에 대응될 수 있다. 또한, LANG는 도 1의 센스앰프 구동신호라인(L22)에 대응될 수 있다. 결국, LAB는 엔형 센스앰프의 소스 노드이다.
엔형 모오스 트랜지스터들(2,4)은 도 1의 소스 드라이버(10)를 구성한다.
삼상태 버퍼(200)는 도 1의 플로팅부(200)에 대응된다.
스위치(310)는 도 1의 스위칭부(300)를 구성한다. 상기 스위치(310)는 상기 설정 동작 모드에서 스위칭됨에 의해 상기 소스 드라이버(10)를 다이오드 커넥션 구성으로 만들 수 있다. 즉, 상기 스위치(310)가 스위칭됨에 의해 상기 엔형 모오스 트랜지스터(2)의 게이트와 드레인이 전기적으로 연결된다. 그러므로, 상기 엔형 모오스 트랜지스터(2)는 다이오드로서 기능한다.
도 3은 도 2에 따른 구체적 구현 예시도이다. 또한, 도 4는 도 3에 따른 동작 타이밍도이다.
도 3을 참조하면, 액티브 파워 다운 모드에서 삼상태 버퍼(200)는 인에이블 신호(Enable)에 응답하여 플로팅 기능을 수행하고, 스위치(310)는 스위칭된다. 이에 따라, 센스앰프 구동신호라인 LANG는 구동 전압 LANG' 를 수신하지 못하고 플로팅상태로 된다. 그리고 상기 스위치(310)의 스위칭 동작에 의해 상기 소스 드라이버(10)는 다이오드 커넥션 구성을 가지게 된다. 따라서, 상기 센스 앰프의 소스 노드 LAB의 전압 레벨은 도 4에서 보여지는 바와 같이 시점 t1에서 상승되기 시작한다. 전압 레벨의 상승은, 상기 소스 노드 LAB의 전압 레벨과 상기 센스앰프 구동신호라인 LANG의 전압 레벨의 차이가 상기 다이오드 커넥션된 상기 엔형 모오스 트랜지스터(2)의 문턱전압 만큼될 때까지 계속된다. 결국, 상기 LAB와 상기 LANG간의 전압 레벨 차이가 다이오드의 문턱전압 만큼에 도달되면, 상기 LAB의 전압 레벨 상승은 정지된다.
따라서, 액티브 파워 다운 모드에서 비트라인 센스앰프의 소스 노드에서 그라운드로 흐르는 누설 전류가 최소화 또는 줄어든다.
이와 같은 도 3의 회로 구성은 플로팅부와 스위칭부를 설치하여야 하지만, LAB 드라이버인 상기 소스 드라이버(10)를 소스 노드 제어용 소자로서 그대로 이용하므로, 칩 레이아웃 부담이 적고, 회로 구현비용이 상대적으로 저렴하다.
도 5는 도 1의 다른 예시도이다. 그리고 도 6은 도 5에 따른 동작 타이밍도이다.
도 5를 참조하면, 전압 레벨 증폭부(320)와 제1,2 스위치들(310,312)은 도 1의 제어부(300)를 구성한다. 즉, 상기 제어부(300)는, 제1 입력단(+)과, 기준 전압(VREF_LAB)이 인가되는 제2 입력단(-)을 가지는 전압 레벨 증폭부(320)를 포함한다. 또한, 상기 제어부(300)는 액티브 파워 다운 모드 등과 같은 설정 동작 모드에서 상기 제1 입력단(+)과 상기 센스앰프의 소스 노드(LAB) 사이를 스위칭하는 제1 스위치(310)를 포함한다. 또한, 상기 제어부(300)는 상기 설정 동작 모드에서 상기 전압 레벨 증폭부(320)의 출력단과 상기 센스앰프 구동신호라인(LANG) 사이를 스위칭하는 제2 스위치(312)를 포함한다.
도 5의 회로 구성은 상기 제어부(300)를 제외하면 도 3과 같다.
도 6의 시점 t1에서 액티브 동작 중에 파워 다운을 명령하는 액티브 파워 다운 코맨드가 DRAM에 인가되면, 삼상태 버퍼(200)는 로우 레벨로 인가되는 인에이블 신호(Enable)에 응답하여 플로팅 기능을 수행한다. 또한, 상기 제1,2 스위치들(310,312)은 하이레벨로 인가되는 스위칭 제어신호(Switch)에 응답하여 스위칭된다. 이에 따라, 센스앰프 구동신호라인 LANG는 구동 전압 LANG' 를 더 이상 수신하지 못하고 플로팅 상태로 된다. 그리고 상기 제1,2 스위치들(310,312)의 스위칭 동작에 의해 상기 전압 레벨 증폭부(320)가 상기 LAB와 상기 LANG간에 동작적으로 연결된다.
따라서, 상기 센스 앰프의 소스 노드 LAB의 전압 레벨은 도 6에서 보여지는 바와 같이 시점 t1에서 상승되기 시작한다. 전압 레벨의 상승은, 상기 소스 노드 LAB의 전압 레벨이 상기 기준 전압(VREF_LAB)에 도달할 때까지 계속된다. 결국, 상기 LAB의 전압 레벨이 상기 기준 전압(VREF_LAB)에 도달되면, 상기 LAB의 전압 레벨 상승은 정지된다. 이 경우에는 도 3과는 달리 상기 기준 전압(VREF_LAB)을 제어 타겟 전압레벨로서 적절히 설정하면, 상기 LAB의 전압 레벨은 원하는 레벨로 제어될 수 있다.
따라서, 액티브 파워 다운 모드에서 비트라인 센스앰프의 소스 노드에서 그라운드로 흐르는 누설 전류가 최소화 또는 줄어든다.
이와 같은 도 5의 회로 구성은 전압 레벨 증폭부(320)의 사용에 의해 비트라인 센스앰프의 소스 노드의 제어가 원하는 전압 레벨로 수행된다.
도 7은 도 5에 따른 구체적 구현 예시도이다.
도 7을 참조하면, 도 5에서의 제1,2 스위치들(310,312)이 엔형 모오스 트랜지스터들(310,312)로 구현된 것이 보여진다. 상기 엔형 모오스 트랜지스터들(310,312)은 스위칭 제어신호(SCON)에 응답하여 구동된다. 상기 스위칭 제어신호(SCON)는 도 6의 스위칭 제어신호(Switch)와 동일하다.
도 7의 회로 동작은 도 5의 회로 동작과 동일하다.
도 7에서는 비트라인 센스앰프의 예시적 구성과 메모리 셀들 간의 연결 관계가 보다 구체적으로 보여진다.
비트라인 센스앰프는 LA와 LAB간에 연결된다. 또한, 상기 비트라인 센스앰프는 비트라인(BL_0)과 상보 비트라인(BLB_0)간에 연결된다. 상기 비트라인 센스앰프는 피형 모오스(PMOS) 트랜지스터들(P1,P2)로 이루어진 피형 센스앰프(PSA)와, 엔형(n-type) 모오스(NMOS) 트랜지스터들(N1,N2)로 이루어진 엔형 센스앰프(NSA)를 포함한다. 상기 LAB는 상기 엔형 센스앰프(NSA)를 구성하는 엔형 모오스 트랜지스터들(N1,N2)의 소스에 연결된다.
상기 LA는 상기 피형 센스앰프(PSA)를 구성하는 피형 모오스 트랜지스터들(P1,P2)의 드레인에 연결된다.
상기 비트라인(BL_0)이 내부 전원전압(VINTA)의 레벨이고, 상기 상보 비트라인(BLB_0)이 그라운드 레벨 예를 들어 0볼트인 경우에 액티브 동작 모드에서 전류 패쓰들(PA1,PA2)을 따라 누설전류가 흐른다. 따라서, 이러한 누설 전류는 액티브 파워 다운 모드(active power down mode)에서는 도미넌트 전류(dominant current) 성분이 될 수 있다.
따라서, 누설 전류를 감소시키기 위해, LANG 라인은 삼상태 버퍼(tri-state buffer:200))에 의해 플로팅(floating)상태로 되며, 상기 전압 레벨 증폭부(320)가 상기 LAB와 상기 LANG간에 동작적으로 연결된다. 이에 따라, LAB의 레벨은 원하는 전압 레벨인 VREF_LAB로 유지된다. 상기 전압 레벨 증폭부(320)는 LAB 레벨이 VREF_LAB가 되도록, 적당하게 LANG 레벨을 제어한다.
워드라인(WL)에는 하나의 억세스 트랜지스터(T1)와 하나의 스토리지 커패시터(C1)로 이루어진 메모리 셀(M1)이 복수로 연결된다.
도 7의 경우에는 하나의 비트라인 센스앰프마다 하나의 전압 레벨 증폭부(320)가 필요한 구조이므로, 칩 사이즈(chip size)가 증가될 수 있다.
도 8은 도 5의 확장 적용을 나타내는 일 예시도이다.
도 8을 참조하면, 하나의 메모리 뱅크(400a)는 복수의 워드라인 드라이버(420)와 복수의 메모리 셀 어레이 블록(400-1,400-2)을 포함한다. 도 8에서는 하나의 메모리 뱅크(400a)에 하나의 전압 레벨 증폭부(320)가 설치된다. 한편, 플로팅부(210-1)와 스위치들(310-1,312-1)은 메모리 뱅크(400a)내에서 하나의 메모리 블록에 공유될 수 있다. 또한, 플로팅부(210-n)와 스위치들(310-n,312-n)은 또 다른 하나의 메모리 블록에 공유될 수 있다.
액티브 동작 모드에서는 LANG_m과 LANG_n이 'high'가 된다. 이 상태에서 액티브 파워 다운모드로 진입되면, 인에이블 신호 En_m과 EN_n이 'off'가 되어, LANG_m과 LANG_n은 플로팅 상태로 된다. 그리고 스위치들 SW_m과 SW_n이 닫히게 되고, LAB_AMP(320)가 global LAB와 global LANG를 통해서, 두 개의 센스앰프 블록(block)을 제어한다. 이러한 구조에서는 LAB_AMP(320)가 1bank마다 하나씩만 있으면 된다.
도 8의 회로 구조는 하나의 전압 레벨 증폭부(320)를 단일의 메모리 뱅크가 공유하므로 칩 사이즈 증가 문제를 해소한다.
도 9는 도 5의 또 다른 확장 적용을 나타내는 다른 예시도이다.
도 9를 참조하면, DRAM내의 메모리 셀 어레이는 4개의 메모리 뱅크들(400a,400b,400c,400d)로 예를 들어 구성될 수 있다.
도 9의 회로 구조는 하나의 전압 레벨 증폭부(320)와 하나의 플로팅부(200)가 복수의 메모리 뱅크들(400a,400b,400c,400d)에 공유된다. 한편, 스위치부(314)는 글로벌 LAB와 글로벌 LANG 사이를 스위칭하는 복수의 스위치들을 포함한다.
도 9의 경우에는 칩 사이즈의 증가 부담이 도 8의 회로에 비해 상대적으로작다.
도 10은 도 9의 변형 실시를 나타내는 예시도이다.
도 10을 참조하면, 도 9의 회로 구성에 더하여, LAB의 전압 레벨을 상기 기준전압의 레벨 이상의 레벨로 구동하기 위한 증폭회로(330)와, LAB의 전압 레벨을 VREF_LAB로 강제로 끌어올리기 위한 풀업 드라이버(pull-up driver:340)가 더 구비된다.
상기 LAB_UP_AMP(330)는 동작시 PMOS 트랜지스터(340)와 LAB driver 사이의 쇼트 서키트(short circuit)를 막기 위해 오프셋(offset)을 가지는 증폭기로 구현된다.
도 11은 도 1의 비트라인 센스앰프의 동작을 설명하기 위해 제시된 도면이다.
워드라인(WL)과 비트라인(BL)이 교차하는 지점에 메인 셀(20)이 배치되며, 기준 워드라인(WLref)과 상보 비트라인(BLB)이 교차하는 지점에 기준 셀(21)이 배치된다.
비트라인 센스앰프(100-1)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 접속되어 비트라인(BL)과 상보 비트라인(BLB)의 한 쌍을 통해 전달되는 데이터의 "0"과 "1"을 감지하고 이를 증폭한다.
여기서는 비트라인(BL)에 접속된 메인 셀(20)과 상보 비트라인(BLB)에 접속된 기준 셀(21)을 그 예로 하였으나, 비트라인(BL)에 접속된 적어도 하나의 기준 셀 및 추가의 메인 셀이 더 포함될 수 있으며, 상보 비트라인(BLB)에 접속된 적어도 하나의 메인 셀과 추가의 기준 셀이 더 포함될 수 있다.
메인 셀(20)은 워드라인(WL)에 의해 게이트가 제어되고 드레인이 비트라인(BL)에 연결된 억세스 트랜지스터(T1)와 상기 억세스 트랜지스터(T1)의 소스와 메인 플레이트 전압(VP) 사이에 연결된 메인 커패시터(C1)를 포함한다.
기준 셀(21)은 기준 워드라인(WLref)에 의해 게이트가 제어되고 드레인이 상보 비트라인(BLB)에 연결된 억세스 트랜지스터(T2)와, 상기 억세스 트랜지스터(T2)의 소스와 기준 플레이트 전압(VPref) 사이에 연결된 기준 커패시터(C2)를 포함한다.
1단계(Phase0)에서는 비트라인(BL)과 상보 비트라인(BLB)이 전원전압 레벨(Vdd)로 프리차지 되고, 2단계(Phase1)에서는 비트라인(BL)은 전하 공유, 상보 비트라인(BLB)에서는 용량성 커플링이 일어나며, 3단계(Phase2)에서는 데이터가 감지된다.
구체적으로, 선택된 워드라인(WL)이 활성화되면, 메인 셀(20) 데이터가 "0"인 경우 메인 커패시터(C1)에 저장된 전압인 '0V'와 비트라인 커패시터(CB)에 프리차지된 'Vdd' 사이에 Δ1의 전하 공유가 발생한다.
한편, 메인 셀(20) 데이터가 "1"인 경우 메인 커패시터(C1)에 저장된 데이터에 대응하는 'Vdd'와 비트라인 커패시터(CB)에 프리차지된 전압(Vdd)이 동일하므로, "Δ1=0V"가 된다.
이때, 상보 비트라인(BLB)에 연결된 기준 셀(21)에서는 기준 플레이트 전압(Vpref)을 초기 전압(V1=Vdd)에서 초기전압(V1)보다 적은 V2 전압, 예컨대 'Vdd/2'가 되도록 한다. 이에 따라 상보 비트라인(BLB)은 용량성 커플링에 의해 'Δ2'가 된다.
'Vss ＜ V2 ＜Vdd' 이면, 'Δ1 ＞ Δ2' 이다. 또한, 'V2=Vdd/2'이면, 'Δ1= Δ2/2' 이므로, "1" 또는 "0" 데이터 감지에 필요한 기준 전압 생성이 용이 해진다.
도 12는 도 11의 비트라인 센스앰프와 메모리 셀 블록 간의 연결 예시도이다.
도 12를 참조하면, 2개의 메모리 셀 블록들(BL0CK_L1,BL0CK_L2)간에 비트라인 센스앰프가 연결된 예가 보여진다. 도 12의 회로 구성에서, 도 1의 제어부(300)와 플로팅부(200)가 도 1의 연결구성과 같이 추가적으로 설치될 경우에 액티브 파워 다운 모드에서 흐르는 누설 전류는 최소화 또는 줄어든다.
상기 메모리 셀 블록(BLOCK_L2)의 구성 예는 도 13에서와 같이 구현될 수 있다.
도 13은 도 12중 메모리 셀 블록의 구현 예시도이다.
도 13을 참조하면, 하나의 메모리 셀 블록은 기준 셀 블록(31b), 더미 셀 블록(32b), 및 데이터 셀 블록(30b)을 포함할 수 있다. 상기 기준 셀 블록(31b)은 복수의 기준 셀을 포함하고, 더미 셀 블록(32b)은 복수의 더미 셀을 포함하며, 데이터 셀 블록(30b)은 복수의 메인 셀을 포함할 수 있다.
전술한 실시 예들에서는 DRAM을 그 예로 하였다. 그러나, 이는 예시적인 것에 불과하다. 아울러, 비트라인의 구조가 폴디드(Folded) 또는 오픈(Open) 구조 모두에 본 발명이 적용될 수 있다.
도 14는 도 11의 비트라인 센스앰프의 폴디드 비트라인 구조를 보여주는 일 예시도이다. 도면을 참조하면, 메인 셀(M)과 기준 셀(R)이 워드라인(WL1,WL2)과 비트라인(BL1, BL2) 및 비트라인(BLB1, BLB2)의 교차 지점들에 배치되어 있으며, 각각의 비트라인 쌍과 연결된 비트라인 센스 앰프(SA)가 셀 블록(B0) 주변에 배치되어 있다.
여기서는 기준 셀(R)이 각 비트라인 쌍의 끝 단에 배치된 것을 그 예로 하였으나, 임의의 위치에 배치되어도 무관할 것이다. 아울러, 기준 셀(R)이 분리된 기준 워드라인(도시하지 않음)에 의해 별도로 제어될 수 있으나, 여기서는 메인 셀(M)과 동일한 워드라인(WL1, WL2)에 의해 제어되는 것을 그 예로 하였다.
도시된 바와 같이 폴디드 비트라인 구조의 DRAM은 비트라인(BL1, BL2)과 상보 비트라인(BLB1,BLB2)가 동일한 블록 (B0, 또는 어레이(Array))에 배치되는 구조로서, 한 쌍의 비트라인/상보 비트라인은 모두가 동일한 셀 블록에 위치된다.
따라서, 워드라인(WL1,WL2)과의 커플링 노이즈(Coupling noise)가 비트라인(BL1,BL2)과 상보 비트라인(BLB1,BLB2)에 모두 동일하고, 기판을 통해 커플링되는 양도 동일하다. 이러한 공통 모드 노이즈(Common mode noise)는 비트라인 센스 앰프(SA)의 차동 증폭 작용에 의해 제거되므로 감도가 높다.
도 15는 도 11의 비트라인 센스앰프의 오픈 비트라인 구조를 보여주는 다른 예시도이다. 도 15를 참조하면, 메인 셀(M)과 기준 셀(R)이 워드라인(WL1~WL9)과 비트라인(BL1, BL2) 및 비트라인(BLB1, BLB2)의 교차 지점에 배치되어 있다. 각각의 비트라인 쌍과 연결된 비트라인 감지 증폭기(SA)가 셀 블록(B1,B2,B3) 주변에 배치되어 있다.
여기서는 기준 셀(R)이 각 비트라인 쌍의 끝 단에 배치된 것을 그 예로 하였으나, 임의의 위치에 배치되어도 무관할 것이다. 도시된 바와 같이 오픈 비트라인 구조의 DRAM은 비트라인(BL1, BL2)과 상보 비트라인(BLB1, BLB2)이 서로 다른 블록(B1~B3)에 배치되는 구조로서, 한 쌍의 비트라인/상보 비트라인이 서로 다른 전기적 환경에 놓이게 되므로 미세 신호를 감지 증폭하기 위해서는 보다 정밀한 설계가 필요하다.
오픈 비트라인 구조에서는 워드라인과 비트라인의 각 교차점 마다 메인 셀(M)이 배치된다. 메인 셀(M)이 비트라인과 워드라인의 모든 교차점에 배치되므로 집적도 측면에서 유리하다. 여기서 기준 셀(R)이 각 비트라인 쌍의 끝 단에 배치된 것을 그 예로 하였으나, 임의의 위치에 배치되어도 무관할 것이다. 아울러, 기준 셀(R)이 분리된 기준 워드라인(도시하지 않음)에 의해 별도로 제어될 수 있으나, 여기서는 메인 셀(M)과 동일한 워드라인(WL1, WL3, WL4, WL6, WL7, WL9)에 의해 제어되는 것을 그 예로 하였다.
도 16은 전자 시스템에 적용된 본 발명의 응용 예시도이다.
도 16을 참조하면, 전자 시스템(1000)은 입력 장치(1100), 출력 장치(1200), 프로세서 장치(1300), 그리고 메모리 장치(1400)를 포함한다.
메모리 장치(1400)는 본 발명의 실시 예에 따른 DRAM(1450)을 포함할 수 있다. 프로세서 장치(1300)는 각각 해당하는 인터페이스를 통해서 입력 장치(1100), 출력 장치(1200) 그리고 메모리 장치(1400)를 제어한다.
도 17은 그래픽 메모리 시스템에 적용된 본 발명의 응용 예시도이다.
도 17을 참조하면, 그래픽 메모리 시스템(2000)은 DRAM으로 구성될 수 있는 복수의 메모리(2110)와 내부 인터페이스(2130) 및 메모리 인터페이스(2120)를 포함하는 메모리 그룹(2100)과, 메모리 그룹(2100)을 제어하기 위한 콘트롤러(2200, 예컨대 (GPU)와, 메모리 그룹(2100)과 콘트롤러(2200) 사이의 시스템 버스(2300)를 포함한다. 복수의 메모리(2110)는 전술한 바와 같이 액티브 파워 다운 모드에서 누설 전류를 최소화 또는 감소시킬 수 있다.
콘트롤러(2200)는 그래픽 엔진 코어를 포함할 수 있으며, 메모리 그룹(2100)과 데이터를 송수신한다. 전술한 시스템 버스(2300)와 메모리 인터페이스(2120) 및 내부 인터페이스(2130)는 통합하여 하나의 I/O로 구현하거나 혹은 분리할 수 있으며, 응용 시스템의 구성에 따라 SERDES(SERializer DESerializer) 등을 통해 데이터 포맷이 자체적으로 일부 변화될 수 있다.
도 18은 그래픽 카드에 적용된 본 발명의 응용 예시도이다.
도 18을 참조하면, 그래픽 카드(3100)는 DRAM으로 구성되는 메모리(3110)와 메모리(3110)를 제어하기 위한 콘트롤러(3120, 예컨대(GPU)와, 메모리(3110)와 콘트롤러(3120) 사이의 시스템 버스(3130)를 포함한다. 콘트롤러(3120)는 제1인터페이스(3500)를 통해 모니터(3300)와 데이터 등을 송수신하는 바, 모니터(3300)를 화상 및 영상 신호를 수신하고 이를 화면으로 표시한다. 또한, 콘트롤러(3120)는 제2인터페이스(3400)를 통해 칩 셋(3200, Chipset)과 데이터 등을 송수신한다. 여기서, 제1 및 제2인터페이스(3500,3400)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCIE(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 만족한다.
도 19는 도 18의 그래픽 카드를 포함하는 컴퓨팅 시스템의 응용 예시도이다. 도 19를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 시스템 버스(4710, 4720, 4730, 4740, 4750)에 각각 전기적으로 연결된 모니터(4100), 그래픽 카드(4200), 메인 메모리(4300), 칩 셋(4400), 입출력 장치(4600) 및 CPU(4500)를 포함한다. 그래픽 카드(4200)는 전술한 도 18의 구성을 가질 수 있으며, 메인 메모리(4300)는 모듈(Module)의 형태로 실장될 수 있다. 메인 메모리(4300)는 본 발명의 실시 예들에 따른 DRAM으로 구성되어 액티브 파워 다운 모드에서 비트라인 센스앰프의 파워 소모를 최소화 또는 줄인다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩 셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있다.
아울러, 메모리 시스템 또는 컴퓨팅 시스템 등은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package),WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 센스앰프의 누설전류를 줄이는 방식을 다양하게 변경 및 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 비트라인 센스앰프 회로부
200: 플로팅부
300: 제어부
400,410: 메모리 셀 어레이 블록

Claims (10)

  1. 센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 연결되어 상기 센스앰프의 소스 노드를 설정된 전압레벨로 구동하는 소스 드라이버;
    설정 동작 모드에서 상기 센스앰프 구동신호라인을 플로팅시키는 플로팅부; 및
    상기 센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 상기 소스 드라이버와는 병렬로 연결되며 상기 설정 동작 모드에서 상기 센스앰프 구동신호라인의 레벨을 제어하는 제어부를 포함하는 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  2. 제1항에 있어서, 상기 제어부는,
    제1 입력단과, 기준 전압이 인가되는 제2 입력단을 가지는 전압 레벨 증폭부;
    상기 설정 동작 모드에서 상기 제1 입력단과 상기 센스앰프의 소스 노드 사이를 스위칭하는 제1 스위치; 및
    상기 설정 동작 모드에서 상기 전압 레벨 증폭부의 출력단과 상기 센스앰프 구동신호라인 사이를 스위칭하는 제2 스위치를 포함하는 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  3. 제1항에 있어서, 상기 센스앰프는 엔형 모오스 트랜지스터들을 포함하는 비트라인 센스앰프인 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  4. 제1항에 있어서, 상기 설정 동작 모드는 상기 반도체 메모리 장치의 액티브 모드와는 다른 동작 모드인 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  5. 제1항에 있어서, 상기 소스 드라이버는 드레인이 상기 센스앰프의 소스 노드에 연결되고 게이트가 상기 센스앰프 구동신호라인에 연결되며 소오스가 그라운드에 연결된 적어도 하나 이상의 엔형 모오스 트랜지스터를 포함하는 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  6. 제2항에 있어서, 상기 제1,2 스위치들은 상기 설정 동작 모드에서 스위칭 온되고, 상기 설정 동작 모드 이외의 동작 모드에서는 스위칭 오프되는 모오스 트랜지스터들인 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  7. 제2항에 있어서, 상기 플로팅부는 상기 반도체 메모리 장치의 액티브 모드에서 센스앰프 인에이블 신호를 상기 센스앰프 구동신호라인에 인가하는 삼상태 버퍼인 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  8. 제2항에 있어서, 상기 전압 레벨 증폭부는 상기 설정 동작 모드에서 상기 센스앰프의 소스 노드를 상기 기준전압의 레벨로 구동하기 위한 차동 증폭기를 포함하는 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  9. 제8항에 있어서, 상기 전압 레벨 증폭부와 상기 센스앰프의 소스 노드 사이에 연결되어 상기 센스앰프의 소스 노드를 상기 기준전압의 레벨 이상의 레벨로 구동하기 위한 증폭회로를 더 구비하는 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
  10. 센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 연결되어 상기 센스앰프의 소스 노드를 설정된 전압레벨로 구동하는 소스 드라이버;
    상기 센스앰프의 소스 노드와 센스앰프 구동신호라인 사이에 상기 소스 드라이버와는 병렬로 연결되며 설정 동작 모드에서 스위칭됨에 의해 상기 소스 드라이버를 다이오드 커넥션 구성으로 만드는 스위칭부; 및
    상기 설정 동작 모드에서 상기 센스앰프 구동신호라인을 플로팅시키는 플로팅부를 포함하는 반도체 메모리 장치의 센스앰프 소스 노드 제어회로.
KR1020130044325A 2013-01-17 2013-04-22 반도체 메모리 장치의 센스앰프 소스 노드 제어회로 및 그에 따른 센스앰프 소스 노드 제어방법 KR102020553B1 (ko)

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