KR20170090293A

KR20170090293A - 분리 소스라인 구조를 갖는 메모리 장치

Info

Publication number: KR20170090293A
Application number: KR1020160010965A
Authority: KR
Inventors: 김찬경
Original assignee: 삼성전자주식회사
Priority date: 2016-01-28
Filing date: 2016-01-28
Publication date: 2017-08-07
Also published as: US10090035B2; US20170221538A1

Abstract

분리 소스라인 구조를 갖는 메모리 장치가 공개된다. 본 발명의 메모리 장치는 비트라인 및 소스라인 사이에 연결되며, 데이터를 저장하는 저항성 메모리 셀, 데이터 리드시, 리드 칼럼 선택 신호에 응답하여 상기 소스라인에 독출 소스라인 전압을 제공하는 소스라인 전압 공급회로, 기준 전류를 생성하는 레퍼런스 생성기, 상기 메모리셀의 데이터에 기초한 셀 전류와 상기 기준 전류를 비교하여 상기 데이터를 센싱 및 증폭하는 비트라인 센스앰프 회로, 상기 메모리 셀과 상기 비트라인 센스앰프회로 사이의 경로에 위치하여 상기 리드 칼럼 선택 신호에 응답하여 동작하는 리드 스위칭 회로 및 상기 메모리셀과 상기 비트라인 센스앰프회로 사이의 경로에 위치하여, 상기 메모리 셀로의 데이터 라이트를 위한 라이트 칼럼 선택 신호에 응답하여 동작하는 라이트 스위칭 회로를 포함한다.

Description

분리 소스라인 구조를 갖는 메모리 장치{Memory Device Having Separate Source Line Structure}

본 발명의 개념에 따른 실시예는 반도체 메모리 장치에 관한 것으로, 특히, 분리 소스라인 구조를 갖는 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치는 크게 비휘발성 메모리 장치와 휘발성 메모리 장치로 분류될 수 있다.

자기 랜덤 억세스 메모리(MRAM)는 비휘발성 반도체 메모리 장치의 하나로서 전원 공급이 중단된 후에도 저장된 데이터를 유지하며, 저항의 높고 낮음에 따라 셀에 저장된 데이터 값이 결정되는 저항성 메모리이다.

STT-MRAM(Spin Torque Transfer-Magnetic Random Access Memory)은 DRAM의 저비용, 고용량, SRAM의 동작 속도, 플래시 메모리의의 불휘발성 특성을 모두 가지는 만능 메모리 장치로 지칭되기도 한다.

STT-MRAM의 고속 동작을 위해서는 비트라인 센스앰프(BLSA: bitline sense amplifier)가 필요하다.

한편 STT-MRAM의 경우에 칩 사이즈 문제와 라이트(write) 전압 레벨의 결정은 소스 라인들이 배치된 구조에 따라 달라질 수 있다. 즉 칩 사이즈를 줄이기 위해서는 배치되는 소스 라인들의 개수를 최소화하는 것이 필요하다.

공통 소스 라인 구조를 갖는 불휘발성 반도체 메모리 장치는 칩 사이즈의 오버헤드는 상대적으로 작지만 상대적으로 높은 레벨의 라이트 전압이 요구되고 또한 결함 메모리 셀을 스페어 메모리 셀로 대치하는 리페어 동작 면에서도 상대적으로 불리하다.

한편, 분리 소스 라인 구조를 갖는 불휘발성 반도체 메모리 장치는 모든 비트라인마다 별도의 소스 라인이 구비되어야 하므로 칩 사이즈의 오버헤드가 상대적으로 크다.

본 발명이 이루고자 하는 기술적인 과제는 분리 소스라인 구조를 갖는 비휘발성 메모리 장치에서 리드 동작의 신뢰성과 속도를 개선할 수 있는 비트라인 센스앰프 회로 및 상기 회로를 포함하는 비휘발성 메모리 장치를 제공하는 것이다.

본 발명의 실시예에 따른, 분리 소스라인 구조를 갖는 메모리 장치는 비트라인 및 소스라인 사이에 연결되며, 데이터를 저장하는 저항성 메모리 셀; 데이터 리드시, 리드 칼럼 선택 신호에 응답하여 상기 소스라인에 독출 소스라인 전압을 제공하는 소스라인 전압 공급회로; 기준 전류를 생성하는 레퍼런스 생성기; 상기 메모리셀의 데이터에 기초한 셀 전류와 상기 기준 전류를 비교하여 상기 데이터를 센싱 및 증폭하는 비트라인 센스앰프 회로; 상기 메모리 셀과 상기 비트라인 센스앰프회로 사이의 경로에 위치하여 상기 리드 칼럼 선택 신호에 응답하여 동작하는 리드 스위칭 회로; 및 상기 메모리셀과 상기 비트라인 센스앰프회로 사이의 경로에 위치하여, 상기 메모리 셀로의 데이터 라이트를 위한 라이트 칼럼 선택 신호에 응답하여 동작하는 라이트 스위칭 회로를 포함한다.

실시예에 따라, 상기 메모리 장치는 상기 비트라인에 연결되어, 상기 저항성 메모리 셀을 통해 상기 소스 라인으로 독출 전류가 흐르도록 하는 독출 전류원을 더 포함할 수 있다.

실시예에 따라, 상기 독출 소스라인 전압은 접지 전압이며, 상기 데이터 리드시, 상기 독출 전류원으로부터 상기 비트라인을 통해 상기 소스라인으로 상기 독출 전류가 흐를 수 있다.

실시예에 따라, 상기 독출 소스라인 전압은 양의 전압이고, 상기 데이터 리드시 상기 소스라인으로부터 상기 비트라인으로 독출 전류가 흐를 수 있다.

실시예에 따라, 상기 비트라인 센스앰프 회로는 상기 메모리셀의 데이터를 리드하기 위해 상기 메모리 셀과 연결되는 제1 라인; 상기 메모리셀의 데이터를 리드하기 위해 상기 레퍼런스 생성기과 연결되는 제2 라인; 상기 메모리셀에 라이트할 데이터를 수신하기 위해 입출력 회로와 연결되는 제3 라인; 및 상기 메모리셀에 데이터를 라이트하기 위해 상기 메모리 셀과 연결되는 제4 라인; 상기 제1 라인, 상기 제2 라인 및 상기 제3 라인과 연결되는 크로스 커플드 래치회로; 및 상기 제3 라인 및 제4 라인과 연결되고, 또한 상기 크로스 커플드 래치 회로와 연결되는 라이트 래치 회로를 포함할 수 있다.

실시예에 따라, 상기 라이트 래치 회로는 상기 라이트 칼럼 선택 신호에 응답하여 동작할 수 있다.

실시예에 따라, 데이터 라이트시, 상기 제3 라인을 통해 입력되어 상기 크로스 커플드 래치회로에 의하여 래치된 데이터는 상기 라이트 래치 회로에 의하여 상기 제4 라인을 통하여 상기 메모리셀에 저장될 수 있고, 데이터 리드시, 상기 메모리셀로부터 상기 제2 라인을 통해 리드된 데이터는 상기 크로스 커플드 래치회로에 의하여 증폭되어 상기 제3 라인을 통해 상기 입출력회로로 출력될 수 있다.

실시예에 따라, 상기 메모리 장치는 상기 제1 라인에 연결되고, 상기 메모리셀에 흐르는 전류를 미러링하는 제1 전류 미러를 더 포함하고, 상기 리드 스위칭 회로는 상기 비트라인 및 상기 제1 전류 미러 사이에 연결되며, 상기 라이트 스위칭 회로는 상기 비트라인 및 상기 제4 라인 사이에 연결될 수 있다.

실시예에 따라, 상기 메모리 장치는 상기 제1 라인에 연결되고, 상기 메모리셀에 흐르는 전류를 미러링하는 제1 전류 미러; 및 상기 비트라인과 상기 제1 전류 미러에 연결되어, 상기 메모리 셀을 통해 상기 소스 라인으로 독출 전류가 흐르도록 하는 독출 전류원을 더 포함할 수 있다.

실시예에 따라, 상기 리드 스위칭 회로는 상기 비트라인 및 상기 제1 전류 미러 사이에 연결되며, 상기 라이트 스위칭 회로는 상기 비트라인 및 상기 제4 라인 사이에 연결될 수 있다.

실시예에 따라, 상기 레퍼런스 생성기는 제1 기준 데이터를 저장하는 제1 기준 메모리셀; 상기 제1 기준 데이터와 다른 제2 기준 데이터를 저장하는 제2 기준 메모리셀; 상기 제1 기준 메모리셀에 연결되는 제1 기준셀용 소스라인; 상기 제2 기준 메모리셀에 연결되는 제2 기준셀용 소스라인; 상기 데이터 리드시, 제1 기준셀용 소스라인으로 제1 기준셀용 소스라인 전압을 제공하는 제1 기준셀용 스위치; 및 상기 데이터 리드시, 제2 기준셀용 소스라인으로 제2 기준셀용 소스라인 전압을 제공하는 제2 기준셀용 스위치를 포함할 수 있다.

본 발명의 실시예에 따른 분리 소스라인 구조를 갖는 메모리 장치는 비트라인 및 소스라인 사이에 연결되며, 데이터를 저장하는 저항성 메모리 셀; 기준 전류를 생성하는 레퍼런스 생성기; 및 상기 기준 전류를 이용하여 상기 메모리셀의 데이터를 감지 및 증폭하는 비트라인 센스앰프 회로를 포함한다.

상기 비트라인 센스앰프 회로는 상기 메모리셀의 데이터를 리드하기 위해 상기 메모리 셀과 연결되는 제1 라인; 상기 메모리셀의 데이터를 리드하기 위해 상기 레퍼런스 생성기과 연결되는 제2 라인; 상기 메모리셀로부터 리드된 데이터를 입출력 회로로 출력하기 위한 제3 라인; 상기 리드된 데이터의 상보 데이터를 상기 입출력 회로로 출력하기 위한 제3 라인의 상보 라인; 상기 메모리셀에 데이터를 라이트하기 위해 상기 메모리 셀과 연결되는 제4 라인; 데이터 라이트시, 상기 제3 라인을 통해 라이트 데이터를 수신하여 래치하는 크로스 커플드 래치회로; 및 상기 데이터 라이트시, 상기 크로스 커플드 래치회로의 출력 데이터를 수신하여 상기 제4 라인을 통해 상기 메모리셀에 상기 라이트 데이터를 저장하는 라이트 래치 회로를 포함한다.

실시예에 따라, 상기 라이트 래치 회로는 데이터 리드시 비활성화될 수 있다.

실시예에 따라, 상기 크로스 커플드 래치회로는 데이터 리드시, 상기 메모리셀에 기초한 셀 전류와 상기 기준 전류를 비교하고, 증폭할 수 있다.

실시예에 따라, 상기 메모리 셀은 비트라인과 소스라인 사이에 연결되고, 상기 메모리 장치는 상기 비트라인에 연결되어, 상기 메모리 셀을 통해 상기 소스 라인으로 독출 전류가 흐르도록 하는 독출 전류원을 더 포함할 수 있다.

실시예에 따라, 상기 메모리 셀은 비트라인과 소스라인 사이에 연결되고, 상기 메모리 장치는 상기 소스라인에 연결되어, 상기 소스라인으로 소스라인 전압을 공급하는 소스라인 전압 공급 회로를 더 포함하고, 상기 소스라인 전압 공급 회로는 데이터 리드시, 상기 소스라인으로부터 상기 메모리셀을 통해 상기 독출 전류가 흐르도록 할 수 있다.

본 발명의 실시예에 따르면, 분리 소스라인 구조를 가지는 반도체 장치에서 각 소스라인의 전압을 원하는 전압 레벨로 용이하게 설정할 수 있다. 이에 따라 비교적 낮은 전압을 이용하여 전류 경로를 형성할 수 있으며, 또한 전류의 방향 역시 비트라인에서 소스라인으로 또는 소스라인에서 비트라인으로 용이하게 설정할 수 있다.

따라서, 본 발명의 실시예에 따른 메모리 장치는 비교적 낮은 전압, 즉 저전압으로 동작 가능할 수 있어, 전력 소모를 절감할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀의 동작을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 장치를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 비트라인 센스앰프 회로의 일 실시예를 나타내는 회로도이다.
도 4는 도 2에 도시된 메모리셀 코어 회로의 일 실시예를 나타내는 도면이다.
도 5는 도 2에 도시된 레퍼런스 생성기의 일 실시예를 나타내는 도면이다.
도 6a 및 도 6b은 도 2에 도시된 입출력 회로의 일 실시예를 나타내는 도면이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 개략적으로 나타내는 도면이다.
도 8은 도 7에 도시된 메모리셀 코어 회로의 일 실시예를 나타내는 도면이다.
도 9는 도 7에 도시된 레퍼런스 생성기의 일 실시예를 나타내는 도면이다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 나타낸다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 나타낸다.
도 12 및 도 13은 본 발명의 실시예에 따른 메모리 장치를 포함하는 멀티-칩 패키지의 일 실시예를 개략적으로 나타낸 개념도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 메모리 셀의 동작을 설명하기 위한 도면이다. 도 1에서는 예시적으로 하나의 메모리셀(MC1)이 도시된다. 메모리셀(MC1)은 MRAM(Magneto-resistive Random Access Memory) 셀일 수 있다.

메모리 셀(MC1)은 MTJ(Magnetic Tunnel Junction) 소자(M1)와 셀 트랜지스터(T1)을 포함한다. MTJ 소자(M1) 및 셀 트랜지스터(T1)는 비트 라인(BL1)과 소스라인(SL1) 사이에 연결되며 셀 트랜지스터(T1)의 게이트는 워드라인(WL1)과 연결된다. 메모리 셀(MC1)에 저장된 데이터를 리드(read)하는 경우, 셀 트랜지스터(T1)가 워드라인(WL1)에 의해 선택되면 MTJ 소자(M1)에 저장된 데이터 값이 비트 라인(BL1)에 전달된다. 스위칭 회로(300, Read or Write Switching Circuit)에 의해 리드된 데이터가 비트라인 센스앰프 회로(200)에 전달되고 증폭된다. 비트라인 센스앰프 회로(200)에 의해 증폭된 데이터는 입출력 스위칭 회로(100, Input /Output Switching Circuit)가 켜지면 외부로 전달될 수 있다.

스위칭 회로(300)는 라이트 스위칭 회로(310) 및 리드 스위칭 회로(320)를 포함할 수 있다.

데이터 리드의 경우, 리드 컬럼 선택 신호(RCSL)에 응답하여 리드 스위칭 회로(320)가 켜지고, 이에 따라, 제1 비트라인(BL1)으로부터 비트라인 센스앰프 회로(200)로 데이터가 입력된다.

비트라인 센스앰프 회로(200)에 의해 감지 증폭된 리드 데이터는, 메인 칼럼 선택 신호(CSL)에 응답하여 입출력 스위칭 회로(100)가 켜지면, 외부로 전달될 수 있다.

데이터 라이트(write)의 경우 외부로부터 제공된 데이터(DAT)가 메인 칼럼 선택 신호(CSL)에 응답하여 켜진 입출력 스위칭 회로(100)에 의해 비트라인 센스앰프 회로(200)에 저장된다.

비트라인 센스앰프 회로(200)에 저장된 라이트 데이터는, 라이트 칼럼 선택 신호(WCSL)에 응답하여 라이트 스위칭 회로(310)가 켜지면 라이트 스위칭 회로(310)를 통해 비트 라인(BL1)에 전달된다. 워드라인(WL1)에 의해 선택된 셀 트랜지스터(T1)와 MTJ 소자(M1) 양단에 걸린 비트라인(BL1)과 소스라인(SL1)의 전압 차에 의해 데이터 값이 MTJ 소자(M1)에 저장된다.

본 발명의 실시예에 따르면, 데이터의 리드시의 경로와 데이터 라이트시의 경로가 다를 수 있다. 이에 따라, 데이터 리드 동작을 제어하기 위한 리드 칼럼 선택 신호(RCSL)과 데이터 라이트 동작을 제어하기 위한 라이트 칼럼 선택 신호(WCSL)가 분리된 스킴을 가진다.

도 2는 본 발명의 실시예에 따른 메모리 장치를 개략적으로 나타내는 도면이다. 도 3은 도 2에 도시된 비트라인 센스앰프 회로의 일 실시예를 나타내는 회로도이고, 도 4는 도 2에 도시된 메모리셀 코어 회로의 일 실시예를 나타내는 도면이고, 도 5는 도 2에 도시된 레퍼런스 생성기의 일 실시예를 나타내는 도면이며, 도 6a 및 도 6b은 도 2에 도시된 입출력 회로의 일 실시예를 나타내는 도면이다.

도 2 내지 도 6b를 참조하면, 메모리 장치(10a)는, 데이터 입출력 회로(120), 비트라인 센스앰프 회로(200), 소스라인 전압 공급회로(330), 메모리셀 코어 회로(400a), 및 레퍼런스 생성기(500)를 포함한다.

메모리셀 코어 회로(400a)는 비트라인(BL)에 연결되는 메모리셀(MC), 라이트 스위칭 회로(310), 리드 스위칭 회로(320) 및 미러 회로(600)를 포함할 수 있다.

메모리셀(MC)은 도 1을 참조하여 상술한 바와 같이, 비트라인(BL)과 소스라인(SL) 사이에 연결되는 MTJ 소자(M1)와 셀 트랜지스터(T1)를 포함할 수 있다.

라이트 스위칭 회로(310)는 라이트 칼럼 선택 신호(WCSL)에 응답하여 동작한다. 라이트 스위칭 회로(310)는 라이트 데이터가 비트라인 센스앰프 회로(200)에 의해 메모리셀(MC)에 입력되도록 데이터 라이트 경로를 형성한다.

리드 스위칭 회로(320)는 리드 컬럼 선택 신호(RCSL)에 응답하여 동작한다. 리드 스위칭 회로(320)는 메모리셀(MC)과 비트라인 센스앰프 회로(200) 사이에 위치하여, 데이터 리드 경로를 형성한다.

미러 회로(600, Mirror Circuit)는 메모리셀(MC)에 흐르는 전류를 미러링하는 역할을 한다.

소스 라인 전압 공급회로(330)는 소스 라인(SL)에 연결되어, 데이터 리드 동작시 소스 라인(SL)으로 독출 소스라인 전압(VSL_Rd1)를 공급한다.

본 발명의 실시예에 따른 메모리 장치(10a)는, 분리 소스라인(separate source line) 구조를 가진다. 각 비트라인에 대응하는 소스라인이 분리되어 있다. 분리 소스라인 구조는 각각의 비트라인에 해당하는 소스라인이 별도로 존재하며, 별도로 제어 가능하다는 점에서, 메모리셀 어레이 내의 소스라인을 공통으로 연결하여 공통된 노드로 사용하는 공통 소스 라인 구조와는 다르다.

소스 라인 전압 공급회로(330)는 데이터 리드 동작시 소스 라인(SL1)의 전압을 독출 소스라인 전압(VSL_Rd1)으로 일정하게 유지하는 역할을 수행한다. 실시예에 따라, 독출 소스라인 전압(VSL_Rd1)의 레벨은 다를 수 있다. 예컨대, 독출 소스라인 전압(VSL_Rd1)은 접지(그라운드) 전압 또는 접지 전압 보다 높은 양의 전압일 수 있다.

레퍼런스 생성기(500)는 기준 전류를 생성한다.

비트라인 센스앰프 회로(200)의 제1 노드(aa)에는 메모리셀(MC)의 데이터 값에 기초한 전류(셀 전류)가 흐르고, 제2 노드(bb)에는 레퍼런스 생성기(500)에 의해 생성된 기준 전류가 흐를 수 있다.

데이터 리드 동작시, 비트라인 센스앰프 회로(200)는 제1 노드(aa)와 제2 노드(bb)에 흐르는 전류, 즉 데이터값에 기초한 셀 전류와 기준 전류를 비교하여 증폭하는 커런트 센싱(current sensing) 동작을 수행한다.

비트라인 센스앰프 회로(200)의 자세한 구성 및 동작에 대해서는 도 3을 참조하여 기술한다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 비트라인 센스앰프 회로(200a)는 프리차징회로(210, Pre-charging Circuit), 이퀄라이징회로(220, Equalizing Circuit) 및 센싱 래치 회로(230, Sensing & Latch Circuit)를 포함한다.

비트라인 센스앰프 회로(200a)는 메모리셀(MC)의 데이터를 리드하기 위해 제1 라인(aa 라인)을 통해 메모리셀(MC)과 연결되고, 제2 라인(bb 라인)을 통해 레퍼런스 생성기(500a)과 연결된다. 일 실시예에서, 비트라인 센스앰프 회로(200a)의 제1 노드(aa)와 메모리 셀 코어(400a)와 연결되는 라인을 제1 라인(aa 라인)이라 칭하고, 비트라인 센스앰프 회로(200a)의 제2 노드(bb)와 레퍼런스 생성기(500)와 연결되는 라인을 제2 라인(bb 라인)이라 칭한다.

비트라인 센스앰프 회로(200a)이 메모리셀(MC)에 라이트할 데이터를 수신하기 위해, 비트라인 센스앰프 회로(200a)의 출력 노드(Vout)와 입출력 회로(120)와 연결되는 라인(도 6a의 LIO' )을 제3 라인이라 칭한다. 비트라인 센스앰프 회로(200a)의 상보 출력 노드(Voutb)와 입출력 회로(120)와 연결되는 라인(도 6b의 LIOR' )을 제3 라인의 상보라인이라 칭한다.

비트라인 센스앰프 회로(200a)는 메모리셀(MC)에 데이터를 라이트하기 위해 제4 라인(BL')을 통해 메모리셀(MC)과 연결된다.

비트라인 센스앰프 회로(200)는 프리차아지 신호(PRECH) 및 라이트 칼럼 선택 신호(WCSL)에 기초하여 동작한다.

부정 논리합 소자(201)는 프리차아지 신호(PRECH) 및 라이트 칼럼 선택 신호(WCSL)을 부정 논리합함으로써 센싱 인에이블 신호(SAE)를 발생하고, 인버터(202)는 센싱 인에이블 신호(SAE)를 반전(inverting)함으로써 상보 센싱 인에이블 신호(SAEB)가 발생할 수 있다.

프리차징 회로(210)는 2개의 PMOS트랜지스터(PPRE3, PPRE4)를 포함하고 2개 트랜지스터(PPRE3, PPRE4)의 게이트에 인가되는 상보 센싱 인에이블 신호(SAEB)에 의해 활성화된다. 프리차징 회로(210)는 출력노드(Vout)과 상보 출력노드(Voutb)에 연결되어 프리차지 전압 또는 전류를 인가한다.

이퀄라이징 회로(220)는 출력노드(Vout)와 상보 출력노드(Voutb)를 같은 전압으로 이퀄라이징한다. 실시예에 따라, 이퀄라이징 회로(220, Equalizing Circuit)는 한 개의 PMOS트랜지스터(PEQ)를 포함할 수 있다. PMOS트랜지스터(PEQ)는 상보 센싱 인에이블 신호(SAEB)에 의해 활성화 된다.

센싱 래치 회로(230)는 크로스 커플드 래치(240) 및 라이트 래치(250)를 포함한다. 크로스 커플드 래치(240)는 포지티브 피드백(Cross-coupled Positive Feedback) 인버터들을 포함한다. 예컨대, 크로스 커플드 래치(240)는, 트랜지스터 P3와 N3로 구성된 인버터와 P4와 N4로 구성된 인버터가 크로스 커플형태로 연결된다. P3트랜지스터와 N3트랜지스터 사이에 출력노드(Vout)가 위치하고, P4트랜지스터와 N4트랜지스터 사이에 상보 출력 노드(Voutb)가 위치한다.

출력노드(Vout) 및 상보 출력 노드(Voutb)는 라이트 래치(250)의 입력으로 연결된다.

크로스 커플드 래치(240)와 전원(Vint) 사이에 바이어스 트랜지스터(PBIAS)가 구비될 수 있다. 바이어스 트랜지스터(PBIAS)는 센싱 인에이블 신호(SAE)에 의해 활성화 된다.

라이트 래치(250)는 PMOS 트랜지스터(P5, P6, P7) 및 NMOS 트랜지스터(N5, N6)을 포함할 수 있다. PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N5)로 구성된 인버터의 입력은 출력노드(Vout)에 공통 연결되고, 그 출력은 제4 라인(BL')에 연결된다. PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6)로 구성된 인버터의 입력은 상보 출력노드(Voutb)에 연결되고, 그 출력은 제4 라인(BL')의 상보라인(BLB')에 연결된다.

PMOS 트랜지스터(P5)의 일 단과 PMOS 트랜지스터(P6)의 일단은 PMOS 트랜지스터(P7)에 공통 연결되고, PMOS 트랜지스터(P7)를 통하여 전원(Vint)에 연결된다. PMOS 트랜지스터(P7)는 라이트 칼럼 선택 신호(WCSL)에 응답하여 동작한다.

NMOS 트랜지스터(N5)의 일 단과 NMOS 트랜지스터(N6)의 일단은 접지에 공통으로 연결된다.

라이트 래치(250)는 데이터 리드 동작시 비활성화되고, 데이터 라이트 동작시 활성화된다.

센싱 래치 회로(230)는 또한 제1 노드(aa)와 제2 노드(bb) 사이에 연결되는 NMOS 트랜지스터(NSEN), 제1 노드(aa)와 접지 사이에 연결되는 NMOS 트랜지스터(NSEN3), 및 제2 노드(bb)와 접지 사이에 연결되는 NMOS 트랜지스터(NSEN4)를 더 포함한다. NMOS 트랜지스터들(NSEN, NSEN3, NSEN4) 각각은 상보 센싱 인에이블 신호(SAEB)에 응답하여 동작할 수 있다.

제1 노드(aa)와 제2 노드(bb) 사이에 연결되는 NMOS 트랜지스터(NSEN)는 제1 노드(aa)와 제2 노드(bb)를 이퀄라이징하는 역할을 한다.

제1 노드(aa)는 크로스 커플드 래치(240)의 NMOS 트랜지스터(N3)의 일단에 연결되고, 제2 노드(bb)는 크로스 커플드 래치(240)의 NMOS 트랜지스터(N4)의 일단에 연결된다.

데이터의 리드 동작시, 제1 노드(aa)에는 메모리셀(MC)의 데이터 값에 기초한 셀 전류가 흐르고, 제2 노드(aa)에는 기준 전류가 흐를 수 있다.

이에 따라, 데이터의 리드 동작시, 센싱 래치 회로(230)는 제1 노드(aa)와 제2 노드(bb)를 사용하여 흐르는 전류 값을 비교하여 증폭하는 커런트 센싱 동작을 수행한다.

데이터의 리드 동작시, 센싱 래치 회로(230)의 라이트 래치(250)는 비활성화된다. 데이터의 리드 동작시, 센싱 래치 회로(230)는 제1 노드(aa)의 전류와 제2 노드(bb)의 기준 전류를 비교하여 증폭하며, 증폭된 신호는 출력 노드(Vout)를 통해 출력될 수 있다.

데이터의 라이트 동작시, 센싱 래치 회로(230)는 출력 노드(Vout)로 입력되는 라이트 데이터를 크로스 커플드 래치(240)를 이용하여 래치하고 전압 모드로 동작한다.

데이터의 라이트 동작시, 센싱 래치 회로(230)의 라이트 래치(250) 역시 활성화된다. 따라서, 출력 노드(Vout)로 입력되는 라이트 데이터는 라이트 래치(250)로도 입력된다. 라이트 데이터의 값에 따라, 라이트 래치(250)에 연결된 제4 라인(BL')의 전압 레벨이 결정된다. 제4 라인(BL')은 라이트 스위치(320)를 통하여 비트라인(BL)에 연결된다.

비트라인(BL)과 소스라인(SL) 간의 전압 차에 따라 메모리셀(MC)에 흐르는 전류의 값 및 방향이 결정되고, 이에 따라 메모리셀(MC)에 상응하는 데이터 값이 저장된다.

비트라인 센스앰프 회로(200)의 출력 노드(Vout) 및 상보 출력 노드(Voutb)는 입출력 스위칭 회로(100)를 통하여 데이터 입출력 회로(120)에 연결된다.

비트라인 센스앰프 회로(200)의 라이트 래치(250)의 출력들 중 하나는 제4 라인(BL') 및 라이트 스위치(310)를 통해 메모리셀(310)에 연결되고, 다른 하나는 제4 라인(BL')의 상보라인(BLB')을 통해 레퍼런스 생성기(500)에 연결될 수 있다.

비트라인 센스앰프 회로(200)의 제1 노드(aa)는 제1 라인(aa라인)을 통해 메모리셀 코어 회로(400a)에 연결되고, 제2 노드(bb)는 제2 라인(bb 라인)을 통해 레퍼런스 생성기(500)에 연결될 수 있다.

도 4를 참조하면, 메모리셀 코어 회로(400a)는 비트 라인(BL)과 소스 라인(SL-1)사이에 연결된 하나 이상의 메모리셀(401, 402), 라이트 스위칭 회로(310), 리드 스위칭 회로(320), 및 미러 회로(600)를 포함한다.

각 메모리셀(401, 402)은 도 1 및 도 2를 참조하여 상술한 바와 같이, 비트 라인(BL)과 소스 라인(SL-1) 사이에 연결되는 MTJ 소자(M1, M2)와 셀 트랜지스터(T1, T2)를 포함한다.

라이트 스위칭 회로(310)는 라이트 칼럼 선택 신호(WCSL)에 응답하여 턴온/턴오프되는 NMOS 트랜지스터(NWCSL)로 구현될 수 있으나 이에 한정되는 것은 아니다. 리드 스위칭 회로(320) 역시 리드 칼럼 선택 신호(RCSL)에 응답하여 턴온/턴오프되는 NMOS 트랜지스터(NRCSL)로 구현될 수 있으나 이에 한정되는 것은 아니다.

소스라인 전압 공급 회로(330)는 소스 라인(SL-1)과 외부 전원(Vext) 사이에 연결되고, 리드 컬럼 선택 신호(RCSL)에 응답하여 동작하는 소스라인 스위치(330)로 구현될 수 있다.

소스라인 스위치(330)는 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예컨대. 소스라인 스위치(330)는 PMOS 트랜지스터, 또는 PMOS 트랜지스터 및 NMOS 트랜지스터의 조합으로 구현될 수 있다.

소스라인 스위치(330)는 데이터 리드 동작시 소스 라인(SL-1)의 전압을 외부 전압(Vext)으로 고정시킨다. 외부 전압(Vext)은 0보다 높은 양의 전압일 수 있다.

실시예에 따라, 미러 회로(600)는 NMOS트랜지스터(NCM0)와 크기가 두 배인 NMOS트랜지스터(MCM1)를 포함할 수 있다. NMOS트랜지스터(NCM0)는 리드 스위칭 회로(320)의 일 노드(aa0)와 접지 사이에 연결되고, NMOS트랜지스터(NCM1)는 비트라인 센스앰프 회로(200)의 제1 노드(aa)와 접지 사이에 연결될 수 있다.

NMOS트랜지스터(NCM0) 및 NMOS트랜지스터(NCM1)의 게이트는 리드 스위칭 회로(320)의 일 노드(aa0)에 공통 연결된다.

이에 따라, 미러 회로(600)는 메모리셀(401 또는 402)에 흐르는 전류를 1: 2로 미러링할 수 있으나, 이에 한정되는 것은 아니다.

미러 회로(600)는 노드(aa0)와 접지 사이에 연결되는 NMOS트랜지스터(NCM2)를 더 포함할 수 있다. NMOS트랜지스터(NCM2)는 리드 컬럼 선택신호(RCSL)에 응답하여 동작한다.

이에 따라, 데이터 리드 동작시, 즉 리드 컬럼 선택신호(RCSL)가 활성화되면 NMOS트랜지스터(NCM2)는 꺼지고(턴-오프), NMOS트랜지스터(NCM0) 및 NMOS트랜지스터(NCM1)만 동작한다.

한편, 리드 컬럼 선택신호(RCSL)가 활성화되지 않은 동안에는 NMOS트랜지스터(NCM2)는 켜져서(턴-온), 노드(aa0)를 접지에 연결시킨다.

실시예에 따라, 리드 스위칭 회로(320)와 메모리셀(401, 402) 사이에 하나 이상의 스위칭 소자(미도시)가 더 포함될 수 있다.

도 5를 참조하면, 레퍼런스 생성기(500)는 제1 기준 메모리셀(531), 제2 기준 메모리셀(532), 복수의 스위칭 회로(311, 312, 321, 322), 제1 및 제2 미러 회로(510, 520)를 포함할 수 있다.

제1 기준 메모리셀(531)은 0의 데이터 값을 저장할 수 있고, 제2 기준 메모리셀(532)은 1의 데이터 값을 저장할 수 있다.

제1 기준 메모리셀(531)은 제1 상보 비트라인(BLLB)과 소스라인(SL-R1) 사이에 연결되는 MTJ 소자(RL)와 셀 트랜지스터(NCTRRL0)를 포함한다. 제2 기준 메모리셀(532)은 제2 상보 비트라인(BLHB)과 소스라인(SL-R2) 사이에 연결되는 MTJ 소자(RH)와 셀 트랜지스터(NCTRRH0)를 포함한다.

제1 라이트 스위칭 회로(311)는 레퍼런스 라이트 선택 신호(WCSLR)에 응답하여 동작한다. 제1 라이트 스위칭 회로(311)는 제1 기준 데이터(예컨대, 0)가 비트라인 센스앰프 회로(200)에 의해 제1 기준 메모리셀(531)에 입력되도록 제1 기준 데이터의 라이트 경로를 형성한다.

제2 라이트 스위칭 회로(312)는 역시 레퍼런스 라이트 선택 신호(WCSLR)에 응답하여 동작한다. 제2 라이트 스위칭 회로(312)는 제2 기준 데이터(예컨대, 1)가 비트라인 센스앰프 회로(200)에 의해 제2 기준 메모리셀(532)에 입력되도록 제2 기준 데이터의 라이트 경로를 형성한다. 제1 및 제2 라이트 스위칭 회로(311, 312)는 각각 레퍼런스 라이트 선택 신호(WCSLR)에 응답하여 턴온/턴오프되는 NMOS 트랜지스터(NWCSLRL, NWCSLRH)로 구현될 수 있으나 이에 한정되는 것은 아니다. 레퍼런스 라이트 선택 신호(WCSLR)는 라이트 칼럼 선택 신호(WCSL)와 동일할 수도 있고 다를 수도 있다.

제1 리드 스위칭 회로(321)는 레퍼런스 리드 선택 신호(RCSLR)에 응답하여 동작한다. 제1 리드 스위칭 회로(321)는 제1 기준 메모리셀(531)과 비트라인 센스앰프 회로(200) 사이에 위치하여, 제1 기준 데이터의 리드 경로를 형성한다.

제2 리드 스위칭 회로(322) 역시 레퍼런스 리드 선택 신호(RCSLR)에 응답하여 동작한다. 제2 리드 스위칭 회로(321)는 제2 기준 메모리셀(532)과 비트라인 센스앰프 회로(200) 사이에 위치하여, 제2 기준 데이터의 리드 경로를 형성한다. 제1 및 제2 리드 스위칭 회로(321, 322) 각각은 레퍼런스 리드 선택 신호(RCSLR)에 응답하여 턴온/턴오프되는 NMOS 트랜지스터(NRCSLRL, NRCSLRH)로 구현될 수 있으나 이에 한정되는 것은 아니다. 레퍼런스 리드 선택 신호(RCSLR)는 리드 칼럼 선택 신호(RCSL)와 동일할 수도 있고, 다를 수도 있다.

제1 미러 회로(510)는 제1 기준 메모리셀(531)에 흐르는 전류를 미러링하는 역할을 한다. 제1 미러 회로(510)는 동일한 크기의 두 개의 NMOS트랜지스터(NCMRL0, NCMRL1)를 포함할 수 있다. NMOS트랜지스터(NCMRL0)는 제1 리드 스위칭 회로(3201)의 일 노드(bbl0)와 접지 사이에 연결되고, NMOS트랜지스터(NCMRL1)는 비트라인 센스앰프 회로(200)의 제2 노드(bb)와 접지 사이에 연결될 수 있다.

NMOS트랜지스터(NCMRL0) 및 NMOS트랜지스터(NCMRL1)의 게이트는 제1 리드 스위칭 회로(321)의 일 노드(bbl0)에 공통 연결된다.

이에 따라, 제1 미러 회로(510)는 제1 기준 메모리셀(531)에 흐르는 전류(예컨대, 제1 기준 전류)를 1: 1로 미러링할 수 있으나, 이에 한정되는 것은 아니다.

제2 미러 회로(511)는 제2 기준 메모리셀(532)에 흐르는 전류를 미러링하는 역할을 하며, 제1 미로 회로(510)와 유사한 구성을 가진다. 제2 미러 회로(511)는 동일한 크기의 두 개의 NMOS트랜지스터(NCMRH0, NCMRH1)를 포함할 수 있다. NMOS트랜지스터(NCMRH0)는 제12 리드 스위칭 회로(3201)의 일 노드(bbh0)와 접지 사이에 연결되고, NMOS트랜지스터(NCMRH1)는 비트라인 센스앰프 회로(200)의 제2 노드(bb)와 접지 사이에 연결될 수 있다.

NMOS트랜지스터(NCMRH0) 및 NMOS트랜지스터(NCMRH1)의 게이트는 제2 리드 스위칭 회로(322)의 일 노드(bbh0)에 공통 연결된다.

이에 따라, 제2 미러 회로(511)는 제2 기준 메모리셀(532)에 흐르는 전류(예컨대, 제2 기준 전류)를 1: 1로 미러링할 수 있으나, 이에 한정되는 것은 아니다.

제1 및 제2 미러 회로(510, 511)에 의하여, 비트라인 셈스앰프 회로(200a)의 제2 노드(bb)에는 제1 기준 전류 및 제2 기준 전류에 기초한 기준 전류가 흐를 수 있다. 예컨대, 레퍼런스 생성기(500a)에 의하여 생성되는 기준 전류는 제1 기준 전류 및 제2 기준 전류를 합산한(sum) 전류일 수 있다.

제1 및 제2 미러 회로(510, 511) 각각은, 도 4에 도시된 미러 회로(600)와 유사하게, 노드(bbl0 또는 bbh0)와 접지 사이에 연결되며, 레퍼런스 리드 선택 신호(RCSLR)에 응답하여 턴온/턴오프되는 NMOS 트랜지스터(미도시)를 더 포함할 수 있다.

본 발명의 실시예에 따른 메모리 장치(10a)는 기준 메모리셀의 소스라인(SL-R1, SL-R2)에 연결되는 기준셀용 소스라인 스위치(341, 342)를 더 포함할 수 있다.

기준셀용 소스라인 스위치(341, 342)는 각각 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.

예컨대, 제1 기준셀용 소스라인 스위치(341)는 제1 기준 메모리셀(531)의 소스 라인(SL-R1)과 외부 전원(Vext) 사이에 연결되고, 레퍼런스 리드 선택 신호(RCSLR)에 응답하여 동작할 수 있고, 제2 기준셀용 소스라인 스위치(342)는 제2 기준 메모리셀(532)의 소스 라인(SL-R2)과 외부 전원(Vext) 사이에 연결되고, 레퍼런스 리드 선택 신호(RCSLR)에 응답하여 동작할 수 있다.

제1 및 제2 기준셀용 소스라인 스위치(341)는 데이터 리드 동작시 각각 제1 기준 메모리셀(531)의 소스 라인(SL-R1) 및 제2 기준 메모리셀(532)의 소스 라인(SL-R2)의 전압을 외부 전압(Vext)으로 고정시킨다.

도 6a를 참조하면, 데이터를 라이트하는 경우, 라이트하려는 데이터(라이트 데이터)가 지아이오 드라이버(GIODRV)를 통해 입력되고 지아이오 드라이버(GIODRV)는 엘스위치(121)와 연결된다. NMOS 트랜지스터(MLGIOMUX)로 구성될 수 있는 엘스위치(121)는 엘지아이오먹스 신호(LGIOMUX)에 응답하여 동작한다. 엘스위치(121)는 입출력 스위칭 회로(100)의 제1 입출력 스위치(101)과 연결될 수 있다. 제1 입출력 스위치(101)는 메인 컬럼 선택신호(CSL)에 응답하여 동작한다. 제1 입출력 스위치(101)는 제3 라인(LIO' )을 통해 비트라인 센스앰프 회로(200)의 출력노드(Vout)와 연결될 수 있다.

기준 데이터를 라이트하는 경우에는 도 6b의 경로가 사용될 수 있다.

예컨대, 기준 데이터는 지아이오 드라이버(GIODRVR)를 통해 입력되고 지아이오 드라이버(GIODRVR)는 알스위치(122)와 연결된다. NMOS 트랜지스터(MLGIOMUXR)로 구성될 수 있는 알스위치(122)는 엘지아이오먹스 신호(LGIOMUXR)에 응답하여 동작한다. 알스위치(122)는 입출력 스위칭 회로(100)의 제2 입출력 스위치(102)과 연결될 수 있다. 제2 입출력 스위치(102)는 메인 컬럼 선택신호(CSLR)에 응답하여 동작한다. 제2 입출력 스위치(102)는 제3 라인(LIO' )의 상보 라인(LIOR')을 통해 비트라인 센스앰프 회로(200)의 상보 출력노드(Voutb)와 연결될 수 있다.

리드 데이터의 독출시에는 도 6a 및 도 6b의 입출력 회로 및 스위치들이 모두 사용될 수 있다. 예컨대, 비트라인 센스앰프 회로(200)의 출력노드(Vout)로부터 출력되는 리드 데이터는 제3 라인(LIO' )을 통해 입출력 스위칭 회로(100)의 제1 입출력 스위치(101)를 통해 센스앰프 출력 신호(SAOUT)로서 출력되고, 비트라인 센스앰프 회로(200)의 상보출력노드(Voutb)로부터 제3 라인(LIO' )의 상보 라인(LIOR')을 통해 출력되는 상보 리드 데이터는 입출력 스위칭 회로(100)의 제2 입출력 스위치(102)를 통해 상보 센스앰프 출력 신호(SAOUTB)로서 출력될 수 있다.

도 7은 본 발명의 실시예에 따른 메모리 장치를 개략적으로 나타내는 도면이다. 도 8은 도 7에 도시된 메모리셀 코어 회로의 일 실시예를 나타내는 도면이고, 도 9는 도 7에 도시된 레퍼런스 생성기의 일 실시예를 나타내는 도면이다.

도 7 내지 도 9를 참조하면, 메모리 장치(10b)는, 데이터 입출력 회로(120), 비트라인 센스앰프 회로(200), 소스 라인 전압 공급회로(330), 메모리셀 코어 회로(400b), 및 레퍼런스 생성기(500b)를 포함한다.

도 7의 메모리 장치(10b)는, 도 2의 메모리 장치(10a)와 그 구성 및 동작이 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.

주요 차이점은 메모리셀 코어 회로(400b) 및 레퍼런스 생성기(500b)이다.

도 8을 참조하면, 메모리셀 코어 회로(400b)는 도 2의 메모리셀 코어 회로(400a)에 비하여 제1 독출 전류원(700)을 더 포함할 수 있다.

제1 독출 전류원(700)은 리드 스위칭 회로(320)을 통하여 비트라인(BL)에 연결되어, 비트라인(BL)으로부터 메모리 셀(MC)을 통해 소스 라인(SL-1)으로 독출 전류가 흐르도록 한다.

제1 독출 전류원(700)은 전류 미러 회로를 구성하는 두 개의 PMOS 트랜지스터들(701, 702)를 포함할 수 있다.

하나의 PMOS 트랜지스터(701)는 전원 전압과 리드 스위칭 회로(320)의 일 단에 연결된다. 다른 PMOS 트랜지스터(702)는 전원 전압과 미러 회로(600)의 일 노드(aa0)에 연결된다. 두 PMOS 트랜지스터(701, 702)의 게이트는 리드 스위칭 회로(320)의 일 단에 공통 연결된다.

소스 라인 전압 공급회로(330)는 데이터 리드 동작시, 소스라인(SL)을 접지에 연결시킬 수 있다. 예컨대, 독출 소스라인 전압(VSL_Rd2)는 접지 전압일 수 있다.

이에 따라, 데이터 리드 동작시 소스 라인(SL-1)은 그라운드로 프리차지되어 제1 독출 전류원(700)으로부터 제공되는 독출 전류가 비트라인(BL)으로부터 소스라인(SL-1)으로 흐르게 된다.

즉, 제1 독출 전류원(700)은 데이터 리드 동작시에만 독출 전류를 비트라인(BL)으로부터 소스라인(SL)으로 흐르게 함으로써, 데이터 리드를 위한 전류 흐름을 만든다.

노말 데이터의 리드를 위하여 독출 전류를 제공하는 제1 독출 전류원(700)이 구비되는 것과 유사하게 기준 데이터의 리드를 위하여 독출 전류를 제공하는 독출 전류원이 구비될 수 있다. 즉, 레퍼런스 생성기(500b) 역시 제1 독출 전류원(700)와 유사하게 하나 이상의 독출 전류원을 포함할 수 있다.

도 9를 참조하면, 레퍼런스 생성기(500b)는 도 5의 레퍼런스 생성기(500a)와 그 구성 및 동작이 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.

레퍼런스 생성기(500b)는 레퍼런스 생성기(500a)에 비하여, 제2 및 제3 독출 전류원(710, 720)을 더 포함한다.

제2 독출 전류원(710)은 전류 미러 회로를 구성하는 두 개의 PMOS 트랜지스터들(711, 712)를 포함할 수 있다.

하나의 PMOS 트랜지스터(711)는 전원 전압과 제1 리드 스위칭 회로(321)의 일 단에 연결된다. 다른 PMOS 트랜지스터(702)는 전원 전압과 제1 미러 회로(510)의 일 노드(bbl0)에 연결된다. 두 PMOS 트랜지스터(711, 712)의 게이트는 제1 리드 스위칭 회로(321)의 일 단에 공통 연결된다.

제1 기준셀용 소스라인 스위치(341)는 데이터 리드 동작시 소스 라인(SL-R1)을 접지 전압으로 고정시킨다. 이에 따라, 데이터 리드 동작시 소스 라인(SL-R1)은 그라운드로 고정되어 제2 독출 전류원(710)으로부터 제공되는 독출 전류가 비트라인(BLLB)으로부터 소스라인(SL-R1)으로 흐르게 된다.

제3 독출 전류원(720)은 전류 미러 회로를 구성하는 두 개의 PMOS 트랜지스터들(721, 722)를 포함할 수 있다.

하나의 PMOS 트랜지스터(721)는 전원 전압과 제2 리드 스위칭 회로(322)의 일 단에 연결된다. 다른 PMOS 트랜지스터(722)는 전원 전압과 제2 미러 회로(511)의 일 노드(bbh0)에 연결된다. 두 PMOS 트랜지스터(721, 722)의 게이트는 제2 리드 스위칭 회로(322)의 일 단에 공통 연결된다.

제2 기준셀 소스라인 스위치(342)는 데이터 리드 동작시 소스 라인(SL-R2)을 접지 전압으로 고정시킨다. 이에 따라, 데이터 리드 동작시 소스 라인(SL-R2)은 그라운드로 고정되어 제3 독출 전류원(720)으로부터 제공되는 독출 전류가 비트라인(BLHB)으로부터 소스라인(SL-R12)으로 흐르게 된다.

본 발명의 실시예에 따르면, 분리 소스라인 구조를 가지는 반도체 장치(10, 10a, 10b)에서 각 소스라인의 전압을 소스라인 전압 공급회로(330)에 의하여 원하는 전압 레벨로 설정할 수 있다. 이에 따라 비교적 낮은 전압을 이용하여 전류 경로를 형성할 수 있으며, 또한 전류의 방향 역시 비트라인에서 소스라인으로 또는 소스라인에서 비트라인으로 용이하게 설정할 수 있다.

따라서, 본 발명의 실시예에 따르면 반도체 장치(10, 10a, 10b)는 비교적 낮은 전압, 즉 저전압으로 동작 가능한 장점이 있다.

도 10은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 나타낸다. 도 10을 참조하면, 메모리 시스템(800)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.

메모리 시스템(800)은 호스트(810), 메모리 장치(10)과 메모리 장치(10)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(820)를 포함한다. 또한, 메모리 시스템(800)은 이미지 센서(830) 및 디스플레이(840)를 더 포함한다.

메모리 장치(10)는 도 1, 도 2 및 도 7에 도시된 메모리 장치(10, 10a, 10b) 중 어느 하나일 수 있다.

메모리 시스템(800)의 이미지 센서(830)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(810) 또는 메모리 컨트롤러(820)로 전송된다. 호스트(810)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(840)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(820)를 통하여 메모리 장치(10)에 저장될 수 있다.

또한, 메모리 장치(10)에 저장된 데이터는 호스트(810) 또는 메모리 컨트롤러(820)의 제어에 따라 디스플레이(840)를 통하여 디스플레이된다.

실시 예에 따라 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(820)는 호스트(810)의 일부로서 구현될 수 있고 또한 호스트(810)와 별개의 칩으로 구현될 수 있다.

도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 나타낸다. 도 11을 참조하면, 메모리 시스템(900)은 데이터 버스(910)에 접속된 메모리 장치(10), 메모리 컨트롤러(memory controller; 950), 프로세서(processor; 920), 제1인터페이스(interface; 930), 및 제2인터페이스(940)을 포함할 수 있다.

실시 예에 따라, 메모리 시스템(900)은 휴대폰, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player) 등의 포터블 디바이스 (potable device)를 포함할 수 있다.

다른 실시 예에 따라, 메모리 시스템(900)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer) 등의 데이터 처리 시스템(data process system)을 포함할 수 있다.

또 다른 실시 예에 따라, 메모리 시스템(900)은 SD 카드(secure digital card) 또는 MMC(multi media card) 등의 메모리 카드(memory card)를 포함할 수 있다.

또 다른 실시 예에 따라 메모리 시스템(900)은 스마트 카드(smart card), 또는 SSD(solid state drive)를 포함할 수 있다.

메모리 장치(10), 메모리 컨트롤러(950)와 프로세서(920)는 하나의 칩, 예컨대 SoC (system on chip)으로 구현될 수 있으며, 실시예에 따라 별개의 독립적인 장치들로 구현될 수도 있다.

실시 예에 따라 프로세서(920)는 제1인터페이스(930)를 통하여 입력된 데이터를 처리하여 메모리 장치(10)에 라이트(write)할 수 있다.

실시 예에 따라 프로세서(920)는 메모리 장치(10)에 저장된 데이터를 리드(read)하여 이를 제1인터페이스(930)를 통하여 외부로 출력할 수 있다.

이 경우, 제1인터페이스(930)는 입출력 장치일 수 있다.

제2인터페이스(940)는 무선 통신을 위한 인터페이스일 수 있다. 실시 예에 따라 제2인터페이스(940)는 소프트웨어(software) 또는 펌웨어(firmware)로 구현될 수 있다.

도 12 및 도 13은 본 발명의 실시예에 따른 메모리 장치를 포함하는 멀티-칩 패키지의 일 실시예를 개략적으로 나타낸 개념도이다. 도 13은 도 12에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.

도 12를 참조하면, 멀티-칩 패키지(1100)는 패키지 기판(1110)상에 순차적으로 적층되는 다수의 반도체 장치들(1130~1150, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 중 전부 또는 일부는 상술한 메모리 장치(10, 10a, 10b)을 구성할 수 있다. 다수의 반도체 장치들(1130~1150) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1130~1150) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1110) 상에 구현될 수도 있다. 다수의 반도체 장치들(1130~1150)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1120) 등이 사용될 수 있다.

도 12 및 도 13을 참조하면, 멀티-칩 패키지(1100')는 실리콘 관통전극(TSVs, 1160)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1130~1150)을 포함한다. 다이(die)는 칩안에 배치된 메모리 장치를 칭할 수 있다. 예컨대, 제1 다이(Die1) 내지 제3 다이(Die3)는 칩들(1130 ~1150) 내에 각각 배치될 수 있다. 다이들(Die1~3, 1130~1150) 각각은 메모리 장치(10)의 기능을 수행하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1130~1150)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.

실리콘 관통전극(1160)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 다이들(Die1~3, 1130~1150)을 관통할 수 있다. 의 예를 들어, 다이들(Die1~3, 1130~1150)은 실리콘 기판을 포함할 수 있다. 실리콘 관통전극(1160)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.

발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

메모리 장치: 10, 10a, 10b
입출력 스위칭 회로: 100
데이터 입출력 회로: 120
비트라인 센스앰프 회로: 200, 200a
프리차징회로(Pre-charging Circuit): 210
이퀄라이징회로: 220
센싱 래치 회로: 230
스위칭 회로: 300
라이트 스위칭 회로: 310
리드 스위칭 회로: 320
소스라인 전압 공급회로: 330
메모리셀 코어 회로: 400, 400a, 400b
레퍼런스 생성기: 500, 500a, 500b
전류 미러 회로: 600, 510, 520
독출 전류원700, 710, 720

Claims

분리 소스라인 구조를 갖는 메모리 장치에 있어서,
비트라인 및 소스라인 사이에 연결되며, 데이터를 저장하는 저항성 메모리 셀;
데이터 리드시, 리드 칼럼 선택 신호에 응답하여 상기 소스라인에 독출 소스라인 전압을 제공하는 소스라인 전압 공급회로;
기준 전류를 생성하는 레퍼런스 생성기;
상기 메모리셀의 데이터에 기초한 셀 전류와 상기 기준 전류를 비교하여 상기 데이터를 센싱 및 증폭하는 비트라인 센스앰프 회로;
상기 메모리 셀과 상기 비트라인 센스앰프회로 사이의 경로에 위치하여 상기 리드 칼럼 선택 신호에 응답하여 동작하는 리드 스위칭 회로; 및
상기 메모리셀과 상기 비트라인 센스앰프회로 사이의 경로에 위치하여, 상기 메모리 셀로의 데이터 라이트를 위한 라이트 칼럼 선택 신호에 응답하여 동작하는 라이트 스위칭 회로를 포함하는 메모리 장치.
제1항에 있어서, 상기 메모리 장치는
상기 비트라인에 연결되어, 상기 저항성 메모리 셀을 통해 상기 소스 라인으로 독출 전류가 흐르도록 하는 독출 전류원을 더 포함하고,
상기 독출 소스라인 전압은 접지 전압이며,
상기 데이터 리드시, 상기 독출 전류원으로부터 상기 비트라인을 통해 상기 소스라인으로 상기 독출 전류가 흐르는 메모리 장치.
제1항에 있어서,
상기 독출 소스라인 전압은 양의 전압이고,
상기 데이터 리드시 상기 소스라인으로부터 상기 비트라인으로 독출 전류가 흐르는 메모리 장치.
제1항에 있어서, 상기 비트라인 센스앰프 회로는
상기 메모리셀의 데이터를 리드하기 위해 상기 메모리 셀과 연결되는 제1 라인;
상기 메모리셀의 데이터를 리드하기 위해 상기 레퍼런스 생성기과 연결되는 제2 라인;
상기 메모리셀에 라이트할 데이터를 수신하기 위해 입출력 회로와 연결되는 제3 라인; 및
상기 메모리셀에 데이터를 라이트하기 위해 상기 메모리 셀과 연결되는 제4 라인;
상기 제1 라인, 상기 제2 라인 및 상기 제3 라인과 연결되는 크로스 커플드 래치회로; 및
상기 제3 라인 및 제4 라인과 연결되고, 또한 상기 크로스 커플드 래치 회로와 연결되는 라이트 래치 회로를 포함하며,
상기 라이트 래치 회로는 상기 라이트 칼럼 선택 신호에 응답하여 동작하는 메모리 장치.
제4항에 있어서,
데이터 라이트시, 상기 제3 라인을 통해 입력되어 상기 크로스 커플드 래치회로에 의하여 래치된 데이터는 상기 라이트 래치 회로에 의하여 상기 제4 라인을 통하여 상기 메모리셀에 저장되고,
데이터 리드시, 상기 메모리셀로부터 상기 제2 라인을 통해 리드된 데이터는 상기 크로스 커플드 래치회로에 의하여 증폭되어 상기 제3 라인을 통해 상기 입출력회로로 출력되는 메모리 장치.
제4항에 있어서, 상기 메모리 장치는
상기 제1 라인에 연결되고, 상기 메모리셀에 흐르는 전류를 미러링하는 제1 전류 미러를 더 포함하고,
상기 리드 스위칭 회로는 상기 비트라인 및 상기 제1 전류 미러 사이에 연결되며,
상기 라이트 스위칭 회로는 상기 비트라인 및 상기 제4 라인 사이에 연결되는 메모리 장치.
제4항에 있어서, 상기 메모리 장치는
상기 제1 라인에 연결되고, 상기 메모리셀에 흐르는 전류를 미러링하는 제1 전류 미러; 및
상기 비트라인과 상기 제1 전류 미러에 연결되어, 상기 메모리 셀을 통해 상기 소스 라인으로 독출 전류가 흐르도록 하는 독출 전류원을 더 포함하고,
상기 리드 스위칭 회로는 상기 비트라인 및 상기 제1 전류 미러 사이에 연결되며,
상기 라이트 스위칭 회로는 상기 비트라인 및 상기 제4 라인 사이에 연결되는 메모리 장치,
제1항에 있어서, 상기 레퍼런스 생성기는
제1 기준 데이터를 저장하는 제1 기준 메모리셀;
상기 제1 기준 데이터와 다른 제2 기준 데이터를 저장하는 제2 기준 메모리셀;
상기 제1 기준 메모리셀에 연결되는 제1 기준셀용 소스라인;
상기 제2 기준 메모리셀에 연결되는 제2 기준셀용 소스라인; 및
상기 데이터 리드시, 제1 기준셀용 소스라인으로 제1 기준셀용 소스라인 전압을 제공하는 제1 기준셀용 스위치; 및
상기 데이터 리드시, 제2 기준셀용 소스라인으로 제2 기준셀용 소스라인 전압을 제공하는 제2 기준셀용 스위치를 포함하는 메모리 장치.
분리 소스라인 구조를 갖는 메모리 장치에 있어서,
비트라인 및 소스라인 사이에 연결되며, 데이터를 저장하는 저항성 메모리 셀;
기준 전류를 생성하는 레퍼런스 생성기; 및
상기 기준 전류를 이용하여 상기 메모리셀의 데이터를 감지 및 증폭하는 비트라인 센스앰프 회로를 포함하며,
상기 비트라인 센스앰프 회로는
상기 메모리셀의 데이터를 리드하기 위해 상기 메모리 셀과 연결되는 제1 라인;
상기 메모리셀의 데이터를 리드하기 위해 상기 레퍼런스 생성기과 연결되는 제2 라인;
상기 메모리셀로부터 리드된 데이터를 입출력 회로로 출력하기 위한 제3 라인;
상기 리드된 데이터의 상보 데이터를 상기 입출력 회로로 출력하기 위한 제3 라인의 상보 라인;
상기 메모리셀에 데이터를 라이트하기 위해 상기 메모리 셀과 연결되는 제4 라인;
데이터 라이트시, 상기 제3 라인을 통해 라이트 데이터를 수신하여 래치하는 크로스 커플드 래치회로; 및
상기 데이터 라이트시, 상기 크로스 커플드 래치회로의 출력 데이터를 수신하여 상기 제4 라인을 통해 상기 메모리셀에 상기 라이트 데이터를 저장하는 라이트 래치 회로를 포함하는 메모리 장치.
제9항에 있어서, 상기 라이트 래치 회로는
데이터 리드시 비활성화되는 메모리 장치.