JP2012256388A - 半導体装置 - Google Patents

Abstract

【課題】センスアンプ回路における電流消費を従来よりも抑制する。
【解決手段】半導体装置において、センスアンプ回路４０は、データ読出時に、選択されたメモリセルＭＣ０および参照セルＭＣＲ０と接続される第１、第２のプリアンプ部１１０，１２０と、第１のプリアンプ部の出力電圧と第２のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部１００とを含む。第１および第２のプリアンプ部の各々は、メインアンプ部に出力電圧を出力するための出力ノードＮ１２，Ｎ１４と、出力ノードと電源ノードＶＤＤとの間に直列に接続された複数の負荷素子１１１，１１２，１２１，１２２と、出力ノードと接続された第１の主電極、選択されたメモリセルまたは参照セルと接続される第２の主電極、および制御電極を有するトランジスタ１１３，１２３とを含む。トランジスタの制御電極は、複数の負荷素子の接続ノードＮ１１，Ｎ１３に接続される。
【選択図】図８

Description

この発明は、ＭＲＡＭやフラッシュメモリなど、記憶データに応じて電気抵抗が変化する記憶素子を備えた半導体装置に関し、特に記憶データの読出に関するものである。

不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態において電源電圧を供給する必要がない。このため、低消費電力が必要な携帯機器において広く用いられている。

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。ＭＲＡＭの１つに、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto-Resistive）素子を用いたものがある（たとえば、非特許文献１参照）。

ＭＲＡＭ装置では、各メモリセルの抵抗値が記憶データに応じて変化する。ＭＲＡＭ用のセンスアンプ回路は、メモリセルに流れる電流と、抵抗値の固定されたリファレンスメモリセル（参照セルとも称する）を流れる電流を比較することによって、メモリセルの抵抗値のレベルを検出する。

たとえば、特開２０１０−６１７２７号公報（特許文献１）に記載のセンスアンプ回路は、メモリセルおよびリファレンスメモリセルにそれぞれ定電圧を印加するための第１、第２のトランジスタと、これらのトランジスタとそれぞれ直列に接続された第１、第２の負荷抵抗と、差動増幅回路とを含む。第１、第２の負荷抵抗は、それぞれメモリセルおよびリファレンスメモリセルを流れる電流を電圧に変換する。差動増幅回路は、第１の負荷抵抗に生じる電圧と第２の負荷抵抗に生じる電圧との差電圧を増幅する。特にこの文献では、センスアンプ回路の入力信号のオフセットを低減させるために、第１、第２のトランジスタがバイポーラトランジスタで構成された例が示される。

ＭＲＡＭ用のセンスアンプ回路では、データ「１」「０」に対応する最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘとの中間値に対応する参照電圧が必要となるが、ＴＭＲ素子ではこのような中間抵抗値を得ることが難しい。そこで、従来のセンスアンプ回路では、最小抵抗値Ｒｍｉｎを有する第１のリファレンスメモリセルと最大抵抗値Ｒｍａｘを有する第２のリファレンスメモリセルの両方を設けるとともに、第１、第２のリファレンスメモリセルにそれぞれ接続されたビット線間をシャントする配線を設けることによって、中間抵抗値に対応する参照電圧が生成される。

ところが、このようなシャント配線を設けると、センスアンプ回路のレイアウトが非対称になるので、差動入力にオフセット等のアンバランスが生じやすいという新たな問題が生じる。この問題を解決するために、特開２００８−１３５１１９号公報（特許文献２）に記載のセンスアンプ回路では、第１、第２のリファレンスメモリセルからデータを読み出すときに、各ビット線を流れる電流を分流させ、一方のビット線を流れる電流を他方のビット線を流れる電流と合流させることで、レイアウトの非対称性を回避する。

特開２０１０−６１７２７号公報 特開２００８−１３５１１９号公報

T. Tsuji，他７名，"A 1.2V 1Mbit embedded MRAM core with folded bit-line array architecture"，2004 Symposium on VLSI Circuits Digest of Technical Papers，IEEE，17-19 June 2004，p.450-453

ところで、メモリセルの抵抗値のレベルを正確に判定するためには、メモリセルとリファレンスメモリセルとにできるだけ等しい電圧を印加する必要がある。上記の特開２０１０−６１７２７号公報（特許文献１）に記載のセンスアンプ回路の場合には、第１、第２のトランジスタのゲート電圧からトランジスタの閾値電圧だけ降下した電圧が、読出対象として選択されたメモリセルおよびリファレンスメモリセルに印加される。したがって、トランジスタの閾値電圧が等しければ、メモリセルとリファレンスメモリセルとに等しい電圧が印加されることになる。

しかしながら、一般に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの閾値電圧は、ゲート面積の平方根に逆比例してランダムにばらつくので、メモリセルとリファレンスメモリセルとに等しい電圧を印加するのは容易ではない。ゲート面積を大きくすれば、閾値電圧のばらつきを抑えることは可能であるが、回路面積が増加するというディメリットも生じる。

特開２０１０−６１７２７号公報（特許文献１）に記載されたセンスアンプ回路の場合には、ＭＯＳトランジスタと比較して閾値電圧のばらつきの少ないバイポーラトランジスタを用いるという対策が採られている。しかしながら、バイポーラトランジスタを用いると、ベース端子からエミッタ端子へベース電流が流れるため、このベース電流によって無駄な消費電力が生じてしまう。ＭＯＳトランジスタの場合であっても、微細化するにつれてゲートリーク電流が増大するので、同様の電流消費の問題がある。

したがって、この発明の目的は、記憶データに応じて電気抵抗が変化する記憶素子を備えた半導体装置において、センスアンプ回路における電流消費を従来よりも抑制することである。

この発明の実施の一形態による半導体装置は、メモリアレイとセンスアンプ回路とを備える。メモリアレイは、各々の抵抗値が記憶データに応じて変化する複数のメモリセルと、各々の抵抗値が固定された複数の参照セルとを含む。センスアンプ回路は、データ読出時に、複数のメモリセルのうちで選択されたメモリセルと接続される第１のプリアンプ部と、データ読出時に、複数の参照セルのうちで選択された参照セルと接続される第２のプリアンプ部と、第１のプリアンプ部の出力電圧と第２のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部とを含む。第１のプリアンプ部は、メインアンプ部に出力電圧を出力するための第１の出力ノードと、第１の出力ノードと電源ノードとの間に直列に接続された複数の第１の負荷素子と、第１の出力ノードと接続された第１の主電極、データ読出時に選択されたメモリセルと接続される第２の主電極、および制御電極を有する第１のトランジスタとを含む。第２のプリアンプ部は、メインアンプ部に出力電圧を出力するための第２の出力ノードと、第２の出力ノードと電源ノードとの間に直列に接続された複数の第２の負荷素子と、第２の出力ノードと接続された第１の主電極、データ読出時に選択された参照セルと接続される第２の主電極、および制御電極を有する第２のトランジスタとを含む。第１のトランジスタの制御電極は、複数の第１の負荷素子の接続ノードに接続される。第２のトランジスタの制御電極は、複数の第２の負荷素子の接続ノードに接続される。

この実施の形態によれば、第１および第２のトランジスタの制御電極は、直列接続された負荷素子の接続ノードに接続されており、参照電源が供給されない。このため、センスアンプ回路の電流消費を従来よりも抑制できる。

本発明の実施の形態１による半導体装置１の構成を示したブロック図である。 ＭＡＲＭ回路４のメモリセルＭＣの構成を示す回路図である。 図１におけるＭＲＡＭ回路４に含まれるメモリアレイの構成を示したブロック図である。 図３における単位メモリアレイ１０とその周辺回路の構成を示す回路図である。 図３におけるメモリアレイの代表部３３を詳細に示した図である。 図４におけるビット線カレントソース／シンク２２Ｌ、２２Ｒの構成を概念的に示した回路図である。 図４、図５のセンスアンプ回路４０の構成を示す回路図である。 センスアンプ回路４０，４２の構成を簡略化して示した図である。 図８の比較例としてのセンスアンプ回路１０４０，１０４２の構成を示す回路図である。 データ読出時における図８のセンスアンプ回路４０，４２の各部の信号波形を示す図である。 この発明の実施の形態２による半導体装置に適用されるセンスアンプ回路４０Ａ，４２Ａの構成を示す回路図である。 この発明の実施の形態３による半導体装置に適用されるセンスアンプ回路４０Ｂ，４２Ｂの構成を示す図である。 データ読出時における図１２のセンスアンプ回路４０Ｂ，４２Ｂの各部の信号波形を示す図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［半導体集積回路装置の全体構成］
図１は、本発明の実施の形態１による半導体装置１の構成を示したブロック図である。図１には、ＭＲＡＭの製品応用例としてワンチップマイクロコンピュータチップが半導体装置１として示されている。

図１を参照して、半導体装置１は、ＣＰＵ（Central Processing Unit）２と、ＭＲＡＭ回路４と、電源電圧ＶＤＤをＭＲＡＭ回路４に供給する電源回路３とを含む。ＭＲＡＭ回路４として、２５６ＫｂｉｔまたはＥＣＣ（エラー訂正回路：Error Control Code）付の３８４Ｋｂｉｔの構成が想定されている。

ＣＰＵ２は、ＭＲＡＭ回路４からのデータ読出およびＭＲＡＭ回路４へのデータ書込を行なう。ＣＰＵ２は、データ読出および書込を行なうために、アドレス信号Ａ［１５：３］、リードイネーブル信号ＲＥ、センスイネーブル信号ＳＥ、センスイネーブル信号の逆論理信号ＳＥ＿Ｎ、プリチャージ制御信号ＰＣＧ、書込データ信号Ｄ［４７：０］、およびライトイネーブル信号ＷＥなどをＭＲＡＭ回路４へ入力する。ＭＲＡＭ回路４から読出されたデータは、出力信号ＤＯＵＴとしてＣＰＵ２へ出力される。

ＭＲＡＭ回路４からのデータ読出時には、リードイネーブル信号ＲＥがイネーブルすなわちＨ（ハイ）レベルになる。このとき、図示しないＭＲＡＭ回路４内のデコード回路は、アドレス信号Ａ［１５：３］によって選択される１対のワード線ＷＬ０、ＷＬ１とコラム選択線制御信号ＣＳＬをイネーブルすなわちＨレベルにする。

［メモリセルの構成］
図２は、ＭＡＲＭ回路４のメモリセルＭＣの構成を示す回路図である。

図２を参照して、メモリセルＭＣは、磁気データに応じて電気抵抗が変化するＴＭＲ（Tunnel Magneto-Resistance）素子と、アクセストランジスタＡＴＲとを含む。ここで、ＴＭＲ素子は、強磁性体薄膜からなる固定磁化層および自由磁化層によって薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。ＴＭＲ素子は、２つの層の磁化方向が平行の場合に低抵抗状態になり反平行の場合に高抵抗状態になるので、自由磁化層の磁化方向によって「１」「０」の情報を記憶することができる。通常、アクセストランジスタＡＴＲには、ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。

メモリセルＭＣに対して、ディジット線ＤＬ、ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬが配置される。ソース線ＳＬは、アクセストランジスタＡＴＲのソース端子を接地ノードＶＳＳに接続するための配線であるが、図２では図示を省略している。ディジット線ＤＬ、ワード線ＷＬ、およびソース線ＳＬはメモリアレイの行方向に沿って延在し、ビット線ＢＬは列方向に沿って延在する。

図２に示すように、ＴＭＲ素子は、その一端がビット線ＢＬに接続され、他端がアクセストランジスタＡＴＲのドレインに接続される。アクセストランジスタＡＴＲのソースはソース線ＳＬを介して接地ノードＶＳＳに接続される。また、アクセストランジスタＡＴＲのゲートはワード線ＷＬに接続される。

データ書込時においては、データ書込対象となる選択メモリセルを含む選択行のディジット線ＤＬと、選択メモリセルを含む選択列のビット線ＢＬとに、それぞれデータ書込電流が流れる。ここで、ビット線ＢＬを流れるデータ書込電流の方向は、書込データに応じて、切替え可能となっている。ビット線ＢＬを流れるデータ書込電流の方向によって、自由磁化層の磁化の方向が決定される。

データ読出時においては、選択メモリセルに対応するワード線ＷＬが高電圧状態に活性化されて、アクセストランジスタＡＴＲが導通状態になる。この結果、センス電流（読出電流）が、ビット線ＢＬからＴＭＲ素子およびアクセストランジスタＡＴＲを経て、ソース線ＳＬに流れる。なお、以下においては、信号、信号線およびデータなどの２値的な高電圧状態および低電圧状態を、それぞれ「ハイレベル（Ｈレベル）」および「ローレベル（Ｌレベル）」とも称する。

［メモリアレイおよび周辺回路の構成］
図３は、図１におけるＭＲＡＭ回路４に含まれるメモリアレイの構成を示したブロック図である。

図３を参照して、ＭＲＡＭ回路４は１６個の単位メモリアレイ１０と３２個のセンスアンプ回路ＳＡとを含む。ＭＲＡＭ回路４が２５６Ｋｂｉｔ構成の場合には、各単位メモリアレイ１０は、行列状に配列された１６Ｋｂｉｔのメモリセルを含む。ＭＲＡＭ回路４が３８４Ｋｂｉｔ構成の場合には、各単位メモリアレイ１０は、行列状に配列された２４Ｋｂｉｔのメモリセルを含む。

センスアンプ回路ＳＡは、単位メモリアレイ１０ごとに２個ずつ配置されるが、図３では代表として１個のみが示されている。

センスアンプ回路ＳＡには、ワード線ＷＬとコラム選択線制御信号ＣＳＬ（不図示）とによって選択されたメモリセルの出力電流が、ビット線ＢＬとローカルＩＯ線対ＬＩＯ、ＬＩＯ＿Ｂとを介して入力される。センスアンプ回路ＳＡは、選択メモリセルを流れる電流とリファレンスメモリセルを流れる電流との差を増幅して出力信号ＤＯＵＴとして外部に出力する。

図４は、図３における単位メモリアレイ１０とその周辺回路の構成を示す回路図である。図４に示すメモリアレイの構成は、非特許文献１と同様なフォールデッドビット線（Folded Bit-Line）構成である。この構成では、１本のディジット線ＤＬに対して２本のワード線ＷＬ０、ＷＬ１が対応する。なお、図４では、ＭＲＡＭ回路が３８４Ｋｂｉｔ構成である場合、すなわち各単位メモリアレイ１０が２４Ｋｂｉｔのメモリセルを含む場合が示される。

図４を参照して、単位メモリアレイ１０は、２４Ｋｂｉｔ構成の正規のメモリアレイ３２と、スペアロウ（Spare Row）３４と、スペアコラム（Spare Column）３６とを含む。単位メモリアレイ１０に隣接した領域に、選択トランジスタ３８、センスアンプ回路４０，４２、バススワップスイッチ（Bus Swap Switch）４４、およびプリチャージ回路５０が設けられる。

単位メモリアレイ１０から出力された信号は、選択トランジスタ３８を介してローカルＩＯ線対ＬＩＯ，／ＬＩＯまたはＬＩＯ＿Ｂ，／ＬＩＯ＿Ｂに読出される。選択トランジスタ３８は、コラム選択線制御信号ＣＳＬをＨレベルにすることによりオン状態になる。

センスアンプ回路４０、４２は、ローカルＩＯ線対ＬＩＯ，／ＬＩＯおよびＬＩＯ＿Ｂ，／ＬＩＯ＿Ｂに読み出された信号を増幅して信号ＤＯＵＴ０、ＤＯＵＴ１としてそれぞれ出力する。バススワップスイッチ４４は、ローカルＩＯ線対ＬＩＯ，／ＬＩＯ（ＬＩＯ＿Ｂ，／ＬＩＯ＿Ｂ）とセンスアンプ回路４２（４０）の入力ノードとの接続を入替えるために設けられている。

プリチャージ回路５０は、プリチャージ制御信号ＰＣＧに従って、ローカルＩＯ線対ＬＩＯ，／ＬＩＯおよびＬＩＯ＿Ｂ，／ＬＩＯ＿Ｂを所望の電位（Ｖｐｒｅ）までプリチャージする。ローカルＩＯ線対のプリチャージ後に、コラム選択線制御信号ＣＳＬがＨレベルになることによって、選択トランジスタ３８がオンし、この結果、ローカルＩＯ線対に接続されたビット線対がＶｐｒｅ電位レベルまでチャージされる。このとき、ローカルＩＯ線対とビット線対との電位差はゼロになる。

単位メモリアレイ１０の周囲には、さらに、ビット線カレントソース／シンク（Bit-Line Current Source/Sink）２２Ｌ、２２Ｒと、コラムプリデコーダ（Column Pre-decoder）２４Ｌ、２４Ｒと、ロウプリデコーダ（Row Pre-decoder）２６と、ローカルデコーダ（Local Decoder）２９と、ワード線ドライバ（Word-Line Driver）２８Ａと、ディジット線ドライバ（Digit-Line Driver）２８Ｂとが設けられる。

ビット線カレントソース／シンク２２Ｌおよび２２Ｒは、データの書込時に、コラムプリデコーダ２４Ｌ、２４Ｒの出力信号によって選択されたビット線ＢＬに対して、書込データに応じた双方向の書込電流を出力する。

ワード線ドライバ２８Ａは、データ読出時に、ロウプリデコーダ２６およびローカルデコーダ２９の出力信号によって選択されたワード線ＷＬに対して、Ｈレベルの電圧を出力する。

ディジット線ドライバ２８Ｂは、データ書込時に、ロウプリデコーダ２６およびローカルデコーダ２９の出力信号によって選択されたディジット線ＤＬに対して、書込電流を出力する。

図５は、図３におけるメモリアレイの代表部３３を詳細に示した図である。図５を参照して、ディジット線ＤＬ０に対してワード線ＷＬ０，ＷＬ１が対応する。メモリアレイの代表部３３は、ノーマルセル領域とリファレンスセル領域とを含む。ノーマルセル領域にはノーマルメモリセルＭＣが配置される。リファレンスセル領域にはリファレンスメモリセル（参照メモリセル）ＭＣＲが配置される。リファレンスメモリセルＭＣＲは、データ読出時に、ノーマルメモリセルＭＣを流れるセル電流の比較対象となる参照電流を生成するために用いられる。リファレンスメモリセルＭＣＲはダミーワード線ＤＷ０，ＤＷ１の活性化に応じて選択される。

図５では、代表的に１本のダミーディジット線ＤＤＬに対応してリファレンスメモリセルＭＣＲを設けている例を記載しているが、リファレンスメモリセルＭＣＲの数や配置は、これに限定される訳ではない。例えば、図４に示されるように、リファレンスロウ（Reference Row）０と離間した領域にリファレンスロウ１を設けることも可能である。

図６は、図４におけるビット線カレントソース／シンク２２Ｌ、２２Ｒの構成を概念的に示した回路図である。

図６を参照して、ビット線カレントソース／シンク２２Ｌは、データ信号Ｄ［９５：０］を受けるバッファ５２と、電源ノードと接地ノードとの間に電流源と直列に接続されたＰＭＯＳ（Positive-channel MOS）トランジスタ５４およびＮＭＯＳ（Negative-channel MOS）トランジスタ５６を含むドライバとを含む。ＰＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５６のゲートには、ともに、バッファ５２の出力が与えられる。

ビット線カレントソース／シンク２２Ｒは、データ信号Ｄ［９５：０］を受けるインバータ６２と、電源ノードと接地ノードとの間に電流源と直列に接続されたＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６６を含むドライバとを含む。

ＮＭＯＳトランジスタ５６のドレインおよびＰＭＯＳトランジスタ６４のドレインはそれぞれビット線ＢＬの一方端と他方端とに接続されている。これによりデータ信号Ｄ［９５：０］がＨレベルであれば、ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ５６が導通しこの経路でビット線ＢＬに電流が流れる。この場合、ビット線カレントソース／シンク２２Ｒがカレントソースとなり、２２Ｌがカレントシンクとなる。

データ信号Ｄ［９５：０］がＬレベルであれば、逆に、ＰＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ６６が導通しこの経路でビット線ＢＬに電流が逆向きに流れる。ビット線カレントソース／シンク２２Ｌがカレントソースとなり、２２Ｒがカレントシンクとなる。

［センスアンプ回路の構成］
図７は、図４、図５のセンスアンプ回路４０の構成を示す回路図である。

図７を参照して、センスアンプ回路４０は、メインアンプ部１００と、プリアンプ部１１０，１２０と、ＰＭＯＳトランジスタＱ１０とを含む。データ読出時に、プリアンプ部１２０はデータ読出対象として選択されたメモリセルと接続され、プリアンプ部１１０は比較対照用として選択されたリファレンスメモリセルと接続される。メインアンプ部１００は、プリアンプ部１１０の出力ノードＮ１２の電圧と、プリアンプ部１２０の出力ノードＮ１４の電圧との差電圧を増幅する。ＰＭＯＳトランジスタＱ１０は、電源ノードＶＤＤとノードＮ１０との間に接続される。ノードＮ１０はプリアンプ部１１０，１２０に接続されるノードである。ＰＭＯＳトランジスタＱ１０のゲートには、センスイネーブル信号の逆論理信号ＳＥ＿Ｎが入力されるので、プリアンプ部１１０，１２０は、センスイネーブル信号ＳＥがＨレベルのとき活性化される。以下、メインアンプ部１００およびプリアンプ部１１０，１２０の構成について詳しく説明する。

メインアンプ部１００は、ＰＭＯＳトランジスタＱ１１〜Ｑ１４と、ＮＭＯＳトランジスタＱ１５〜Ｑ１９と、差動増幅器１０１とを含む。

ＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１５は、電源ノードＶＤＤとノードＮ１５との間にこの順で直列に接続される。ＰＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１７は、電源ノードＶＤＤとノードＮ１５との間にこの順で直列に接続される。ＰＭＯＳトランジスタＱ１３およびＮＭＯＳトランジスタＱ１６は、電源ノードＶＤＤとノードＮ１５との間にこの順で直列に接続される。ＰＭＯＳトランジスタＱ１４およびＮＭＯＳトランジスタＱ１８は、電源ノードＶＤＤとノードＮ１５との間にこの順で直列に接続される。ＰＭＯＳトランジスタＱ１１，Ｑ１２のゲートは、プリアンプ部１１０の出力ノードＮ１２と接続される。ＰＭＯＳトランジスタＱ１３，Ｑ１４のゲートは、プリアンプ部１２０の出力ノードＮ１４と接続される。ＮＭＯＳトランジスタＱ１５，Ｑ１６のゲートは、ＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１５の接続ノードＮ１６と接続される。ＮＭＯＳトランジスタＱ１７，Ｑ１８のゲートは、ＰＭＯＳトランジスタＱ１４およびＮＭＯＳトランジスタＱ１８の接続ノードＮ１７と接続される。差動増幅器１０１は、接続ノードＮ１６，Ｎ１７間の電圧を増幅する。ＮＭＯＳトランジスタＱ１９は、接地ノードＶＳＳとノードＮ１５との間に接続される。ＮＭＯＳトランジスタＱ１９のゲートには、センスイネーブル信号ＳＥが入力されるので、メインアンプ部１００は、センスイネーブル信号ＳＥがＨレベルのときに活性化される。

プリアンプ部１１０は、ＰＮＰ型のバイポーラトランジスタ１１１，１１２と、ＮＰＮ型のバイポーラトランジスタ１１３とを含む。バイポーラトランジスタ１１１，１１２は、ノードＮ１０と出力ノードＮ１２との間にこの順で直列に接続される。バイポーラトランジスタ１１１，１１２の各々は、ベースとコレクタとを繋いだいわゆるダイオード接続のトランジスタであり、負荷抵抗素子として用いられる（以下、負荷抵抗素子１１１，１１２とも記載する）。ダイオード接続のトランジスタに代えて、ポリシリコン抵抗などを負荷抵抗素子として用いてもよい。バイポーラトランジスタ１１３のコレクタは出力ノードＮ１２に接続され、エミッタはデータ読出時に選択されたメモリセルまたはリファレンスメモリセルと接続される。バイポーラトランジスタ１１３のベースは、トランジスタ１１１，１１２の接続ノードＮ１１と接続される。

プリアンプ部１２０は、プリアンプ部１１０は同一構成を有する。すなわち、プリアンプ部１２０は、ＰＮＰ型のバイポーラトランジスタ１２１，１２２と、ＮＰＮ型のバイポーラトランジスタ１２３とを含む。バイポーラトランジスタ１２１，１２２は、ノードＮ１０と出力ノードＮ１４との間にこの順で直列に接続される。バイポーラトランジスタ１２１，１２２の各々は、ベースとコレクタとを繋いだいわゆるダイオード接続のトランジスタであり、負荷抵抗素子として用いられる（以下、負荷抵抗素子１２１，１２２とも記載する）。バイポーラトランジスタ１２３のコレクタは出力ノードＮ１４に接続され、エミッタはデータ読出時に選択されたメモリセルまたはリファレンスメモリセルと接続される。バイポーラトランジスタ１２３のベースは、トランジスタ１２１，１２２の接続ノードＮ１３と接続される。

図８は、センスアンプ回路４０，４２の構成を簡略化して示した図である。図８には、図４、図５の選択トランジスタ３８によって選択されたビット線ＢＬ１〜ＢＬ４に設けられるメモリセルＭＣ０，ＭＣ１およびリファレンスメモリセルＭＣＲ０，ＭＣＲ１も併せて示される。ただし、図８では、選択トランジスタ３８およびプリチャージ回路５０の図示が省略されている。データ読出時には、メモリセルＭＣ０，ＭＣ１に対応するワード線ＷＬおよび、リファレンスメモリセルＭＣＲ０，ＭＣＲ１に対応するダミーワード線ＤＷＬがＨレベルになる。

センスアンプ回路４０の構成は、より詳細な図面である図７で説明したとおりであるので説明を繰返さない。図８の場合には、プリアンプ部１１０を構成するバイポーラトランジスタ１１３のエミッタは、ビット線ＢＬ１を介してリファレンスメモリセルＭＣＲ０と接続される。プリアンプ部１２０を構成するバイポーラトランジスタ１２３のエミッタは、ビット線ＢＬ０を介してメモリセルＭＣ０と接続される。

センスアンプ回路４２の構成は、センスアンプ回路４０の構成と同一である。すなわちセンスアンプ回路４２は、メインアンプ部２００と、プリアンプ部２１０，２２０と、ＰＭＯＳトランジスタＱ１０とを含む。メインアンプ部２００は、プリアンプ部２１０の出力ノードＮ２２の電圧と、プリアンプ部２２０の出力ノードＮ２４の電圧との差電圧を増幅する。ＰＭＯＳトランジスタＱ１０は、電源ノードＶＤＤとノードＮ２０との間に接続される。ノードＮ２０はプリアンプ部２１０，２２０に接続されるノードである。ＰＭＯＳトランジスタのゲートには、センスイネーブル信号の逆論理信号ＳＥ＿Ｎが入力されるので、プリアンプ部２１０，２２０は、センスイネーブル信号ＳＥがＨレベルのとき活性化される。

プリアンプ部２１０は、負荷抵抗素子２１１，２１２と、ＮＰＮ型のバイポーラトランジスタ２１３とを含む。負荷抵抗素子２１１，２１２は、ノードＮ２０と出力ノードＮ２２との間に直列に接続される。バイポーラトランジスタ２１３のコレクタは出力ノードＮ２２に接続され、エミッタは選択されたビット線ＢＬ３を介してリファレンスメモリセルＭＣＲ１と接続される。バイポーラトランジスタ２１３のベースは、負荷抵抗素子２１１，２１２の接続ノードＮ２１と接続される。

プリアンプ部２２０は、負荷抵抗素子２２１，２２２と、ＮＰＮ型のバイポーラトランジスタ２２３とを含む。負荷抵抗素子２２１，２２２は、ノードＮ２０と出力ノードＮ２４との間に直列に接続される。バイポーラトランジスタ２２３のコレクタは出力ノードＮ２４に接続され、エミッタは選択されたビット線ＢＬ２を介してメモリセルＭＣ１と接続される。バイポーラトランジスタ２２３のベースは、負荷抵抗素子２２１，２２２の接続ノードＮ２３と接続される。

プリアンプ部１１０に設けられたバイポーラトランジスタ１１３のエミッタと、プリアンプ部２１０に設けられたバイポーラトランジスタ２１３のエミッタとは、シャント配線５１を介して相互に接続される。ここで、たとえば、リファレンスメモリセルＭＣＲ０に設けられたＴＭＲ素子の抵抗値Ｒａｐが高抵抗Ｒｈｉｇｈに固定され、リファレンスメモリセルＭＣＲ１に設けられたＴＭＲ素子の抵抗値Ｒｐが低抵抗Ｒｌｏｗに固定されているとする。そうすると、バイポーラトランジスタ１１３，２１３の各々には、高抵抗状態ＲｈｉｇｈのリファレンスメモリセルＭＣＲ０を流れる電流と、低抵抗状態ＲｌｏｗのリファレンスメモリセルＭＣＲ１を流れる電流とが平均化された電流が流れる。センスアンプ回路４０（４２）は、この平均化された電流とメモリセルＭＣ０（ＭＣ１）を流れるセル電流とを比較する。

［センスアンプ回路の動作］
（比較例の動作）
図９は、図８の比較例としてのセンスアンプ回路１０４０，１０４２の構成を示す回路図である。図９のセンスアンプ回路１０４０，１０４２は、プリアンプ部１１１０，１１２０，１２１０，１２２０の構成が図８の場合と異なる。具体的に図９では、バイポーラトランジスタ１１３，１２３，２１３，２２３の各ベースは、共通の参照電圧ＶＳＡの供給を受け、負荷抵抗素子１１９，１２９，２１９，２２９の中間ノードには接続されていない。

図９のメモリセルＭＣ０において、ＴＭＲ素子の抵抗値Ｒｘ０が低抵抗状態Ｒｌｏｗの場合には、ビット線電圧ＶＢＬが低下することにより、対応するプリアンプ部１２０に設けられたトランジスタ１２３のベース−エミッタ間電圧ＶＢＥが増加する。この結果、メモリセルＭＣ０に流れるセル電流Ｉｃｅｌｌが増加する。この場合のセル電流ＩｃｅｌｌをＩｍａｘとすると、この電流値Ｉｍａｘに負荷抵抗素子１２９の抵抗値ＲＬを乗算して得られる電圧（Ｉｍａｘ×ＲＬ）が、メインアンプ部１００に入力される。

逆に、メモリセルＭＣ０において、ＴＭＲ素子の抵抗値Ｒｘ０が高抵抗状態Ｒｈｉｇｈの場合には、ビット線電圧ＶＢＬが上昇することにより、トランジスタ１２３のベース−エミッタ間電圧ＶＢＥが減少する。この結果、メモリセルＭＣ０に流れるセル電流Ｉｃｅｌｌが減少する。この場合のセル電流ＩｃｅｌｌをＩｍｉｎとすると、この電流値Ｉｍｉｎに負荷抵抗素子１２９の抵抗値ＲＬを乗算して得られる電圧（Ｉｍｉｎ×ＲＬ）が、メインアンプ部１００に入力される。

メインアンプ部１００において、ＴＭＲ素子の抵抗値のレベルを正確に判定するためには、上記のＩｍａｘとＩｍｉｎの差をできるだけ大きくする必要がある。このためには、メモリセルＭＣ０およびリファレンスメモリセルＭＣＲ０の各ＴＭＲ素子にできるだけ等しい電圧を印加する必要がある。ＴＭＲ素子に印加される電圧は、概ね参照電圧ＶＳＡからトランジスタ１１３，１２３，２１３，２２３の閾値電圧Ｖｔｈだけ降下した値になるので、閾値電圧が等しければ同じ電圧が印加されるとしてよい。

しかしながら、トランジスタの閾値電圧は、通常ランダムにばらつく。たとえば、ＭＯＳトランジスタの閾値電圧のばらつきは、ゲート面積の平方根に逆比例する。バイポーラトランジスタの場合には、比較的、閾値電圧のばらつきは少ないが、制御電極であるベースからエミッタへベース電流ＩＢＥが流れるため、参照電圧ＶＳＡを発生する電源回路において電力を消費するという別の問題が生じる。

（本実施の形態の場合の動作）
再び図８を参照して、本実施の形態の場合について説明する。本実施の形態の場合の動作も、基本的な点では上記の比較例の場合と同様である。

特に本実施の形態に特徴的な点は、バイポーラトランジスタ１１３，１２３，２１３，２２３の各コレクタに接続される負荷抵抗素子が２個に分割され、それら２個の負荷抵抗素子の接続ノードとバイポーラトランジスタのベースとが接続されている点にある。この場合、ビット線電圧ＶＢＬ、セル電流Ｉｃｅｌｌ、バイポーラトランジスタの閾値電圧ＶＴＨ、電源電圧ＶＤＤ、および負荷抵抗素子１１１，１２１，２１１，２２１の抵抗値ＲＬ１は、
ＶＤＤ＝Ｉｃｅｌｌ×ＲＬ１＋ＶＴＨ＋ＶＢＬ …(1)
の関係を有する。

設計では、上式（１）の関係を満たすように、負荷抵抗素子１１１，１２１，２１１，２２１の抵抗値ＲＬ１を決定する。たとえば、ビット線電圧ＶＢＬを０．３５Ｖとし、セル電流Ｉｃｅｌｌを３０μＡとし、バイポーラトランジスタの閾値電圧ＶＴＨを０．７Ｖとし、電源電圧ＶＤＤを１．５Ｖとすれば、負荷抵抗素子１１１，１２１，２１１，２２１の抵抗値ＲＬ１は１５ｋΩとなる。

負荷抵抗素子１１２，１２２，２１２，２２２の抵抗値ＲＬ２は、バイポーラトランジスタ１１３，１２３，２１３，２２３が飽和領域で動作するように、すなわちコレクタ−エミッタ間電圧ＶＣＥを十分に確保できるように設定する。上記の数値例では、たとえば、ＲＬ２＝２０ｋΩに設定する。この場合、コレクタ−エミッタ間電圧ＶＣＥは、
ＶＣＥ＝ＶＤＤ−（ＲＬ１＋ＲＬ２）×Ｉｃｅｌｌ−ＶＢＬ
＝１．５Ｖ−（２０ｋΩ＋１５ｋΩ）×３０μＡ−０．３５Ｖ
＝０．１Ｖ …(2)
となる。

図１０は、データ読出時における図８のセンスアンプ回路４０，４２の各部の信号波形を示す図である。図１０では、上から順に、プリチャージ制御信号ＰＣＧ、コラム選択線制御信号ＣＳＬ、ワード線ＷＬの電圧、センスイネーブル信号の逆論理信号ＳＥ＿Ｎ、プリアンプ部２２０の出力電圧ＯＵＴＡＰ、プリアンプ部１１０，２１０の出力電圧ＯＵＴＰ＿Ｎ，ＯＵＴＡＰ＿Ｎ、およびプリアンプ部１２０の出力電圧ＯＵＴＰが示される。

ただし、図１０の波形は、メモリセルＭＣ０に設けられたＴＭＲ素子の抵抗値Ｒｘ０が低抵抗Ｒｌｏｗであり、メモリセルＭＣ１に設けられたＴＭＲ素子の抵抗値Ｒｘ１が高抵抗Ｒｈｉｇｈであるときに得られたものである。リファレンスメモリセルＭＣＲ０に設けられたＴＭＲ素子の抵抗値Ｒａｐは、高抵抗Ｒｈｉｇｈに固定され、リファレンスメモリセルＭＣＲ１に設けられたＴＭＲ素子の抵抗値Ｒｐは、低抵抗Ｒｌｏｗに固定されているとする。

図８、図１０を参照して、データ読出前にプリチャージ制御信号ＰＣＧがＨレベルに活性化されることにより、図５のローカルＩＯ線対ＬＩＯ，／ＬＩＯおよびＬＩＯ＿Ｂ，／ＬＩＯ＿Ｂは所定の電圧にプリチャージされている。プリチャージ制御信号ＰＣＧがＬレベルになった後、コラム選択線制御信号ＣＳＬおよびワード線ＷＬを活性化することによって、メモリセルＭＣ０，ＭＣ１およびリファレンスメモリセルＭＣＲ０，ＭＣＲ１が選択される。この後、センスイネーブル信号の逆論理信号ＳＥ＿Ｎがイネーブル（Ｌレベル）になることによって、プリアンプ部１１０，１２０，２１０，２２０の出力電圧が立ち上がる。

メモリセルＭＣ０に設けられたＴＭＲ素子の抵抗値をＲｘ０とし、セル電流をＩｃｅｌｌとすれば、プリアンプ部１２０に設けられたバイポーラトランジスタ１２３のベース電圧は、Ｉｃｅｌｌ×Ｒｘ０＋ＶＴＨ（ただし、ＶＴＨはバイポーラトランジスタ１２３の閾値電圧である）で与えられる。したがって、プリアンプ部１２０の出力電圧ＯＵＴＰは、セル電流Ｉｃｅｌｌが増加するにつれて最初のうち増加する。ただし、セル電流Ｉｃｅｌｌが増加すると、負荷抵抗素子１２１の両端の電圧Ｉｃｅｌｌ×ＲＬ１が増加するので、プリアンプ部１２０の出力電圧ＯＵＴＰはやがて飽和する。

最終的に、セル電流Ｉｃｅｌｌおよびプリアンプ部の出力電圧ＯＵＴＰは、
Ｉｃｅｌｌ＝（ＶＤＤ−ＶＴＨ）／（ＲＬ１＋Ｒｘ０） …(3)
ＯＵＴＰ＝ＶＤＤ−Ｉｃｅｌｌ×（ＲＬ１＋ＲＬ２）
＝ＶＤＤ−（ＶＤＤ−ＶＴＨ）×（ＲＬ１＋ＲＬ２）／（ＲＬ１＋Ｒｘ０）
…(4)
で与えられる。他のプリアンプ部の出力電圧についても同様である。

［まとめ］
以上のとおり、実施の形態１のセンスアンプ回路４０，４２では、プリアンプ部１１０，１２０，２１０，２２０を構成するバイポーラトランジスタ１１３，１２３，２１３，２２３のベース電流は、負荷抵抗素子１１１，１２１，２１１，２２１（抵抗値ＲＬ１）を介して電源ＶＤＤから供給される。したがって、図９に示した参照電圧ＶＳＡは不要であり、参照電圧ＶＳＡ供給用の電源によって無駄に電力が消費されることはない。

実際の設計にあたっては、電源電圧ＶＤＤ、トランジスタの閾値電圧ＶＴＨ、およびＴＭＲ素子の抵抗値を決めれば、前述の式（１）に従って、負荷抵抗素子１１１，１２１，２１１，２２１の抵抗値ＲＬ１を決定することができる。この抵抗値Ｒ１を用いることによって、セル電流Ｉｃｅｌｌおよびビット線電圧ＶＢＬ（＝Ｉｃｅｌｌ×Ｒｘ０（Ｒｘ１））を所望の値に設定することができる。

上記の実施の形態では、プリアンプ部１１０，１２０，２１０，２２０を構成するトランジスタ１１３，１２３，２１３，２２３がバイポーラトランジスタの場合を示したが、バイポーラトランジスタに代えてＭＯＳトランジスタを用いてもよい。ＭＯＳトランジスタを用いる場合も微細化すればゲートリーク電流が無視できなくなるが、本実施の形態にプリアンプ部の構成を採用することによって、無駄な電力消費を抑えることができる。

＜実施の形態２＞
図１１は、この発明の実施の形態２による半導体装置に適用されるセンスアンプ回路４０Ａ，４２Ａの構成を示す回路図である。図１１のセンスアンプ回路４０Ａ，４２Ａは、プリアンプ部１１０，１２０，２１０，２２０に設けられたバイポーラトランジスタ１１３，１２３，２１３，２２３のベース電極の接続先が、図８のセンスアンプ回路４０，４２の場合と異なる。

すなわち、図１１の場合、センスアンプ回路４０Ａを構成する一方のプリアンプ部１１０に設けられたバイポーラトランジスタ１１３のベースは、他方のプリアンプ部１２０に設けられた負荷抵抗素子１２１，１２２の接続ノードＮ１３と接続される。他方のプリアンプ部１２０に設けられたバイポーラトランジスタ１２３のベースは、一方のプリアンプ部１１０に設けられた負荷抵抗素子１１１，１１２の接続ノードＮ１１と接続される。同様に、センスアンプ回路４２Ａを構成する一方のプリアンプ部２１０に設けられたバイポーラトランジスタ２１３のベースは、他方のプリアンプ部２２０に設けられた負荷抵抗素子２２１，２２２の接続ノードＮ２３と接続される。他方のプリアンプ部２２０に設けられたバイポーラトランジスタ２２３のベースは、一方のプリアンプ部２１０に設けられた負荷抵抗素子２１１，２１２の接続ノードＮ２１と接続される。図１１のその他の点は図８の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

センスアンプ回路４０Ａにおいて、メモリセルＭＣ０に設けられたＴＭＲ素子の抵抗値Ｒｘ０が低抵抗であるとすれば、メモリセルＭＣ０を流れるセル電流Ｉｃｅｌｌ０は増加する。これによって、バイポーラトランジスタ１１３のベース電圧が減少し、バイポーラトランジスタ１２３のベース電圧が増加するので、メモリセルＭＣ０を流れるセル電流Ｉｃｅｌｌ０はますます増加し、メモリセルＭＣ１を流れるセル電流Ｉｃｅｌｌ１はますます減少する。すなわち、セル電流Ｉｃｅｌｌに正帰還がかかった状態になるので、プリアンプ部１１０，１２０の出力電圧の差が実施の形態１の場合に比べて大きくなる。センスアンプ回路４２Ａの場合も同様である。

＜実施の形態３＞
図１２は、この発明の実施の形態３による半導体装置に適用されるセンスアンプ回路４０Ｂ，４２Ｂの構成を示す図である。

図１２のセンスアンプ回路４０Ｂは、バイポーラトランジスタ１１３に代えて並列接続されたバイポーラトランジスタ１１３Ａ，１１３Ｂが設けられ、バイポーラトランジスタ１２３に代えて並列接続されたバイポーラトランジスタ１２３Ａ，１２３Ｂが設けられる点で図１１のセンスアンプ回路４０Ａと異なる。同様に、図１２のセンスアンプ回路４２Ｂは、バイポーラトランジスタ２１３に代えて並列接続されたバイポーラトランジスタ２１３Ａ，２１３Ｂが設けられ、バイポーラトランジスタ２２３に代えて並列接続されたバイポーラトランジスタ２２３Ａ，２２３Ｂが設けられる点で図１１のセンスアンプ回路４２Ａと異なる。

具体的な接続について説明すると、プリアンプ部１１０Ｂを構成するバイポーラトランジスタ１１３Ａ，１１３Ｂのコレクタは出力ノードＮ１２に接続され、ベースは他方のプリアンプ部１２０Ｂに設けられた負荷抵抗素子１２１，１２２間の接続ノードＮ１３と接続される。バイポーラトランジスタ１１３Ａのエミッタは、高抵抗ＲｈｉｇｈのＴＭＲ素子を有するリファレンスメモリセルＭＣＲ０（抵抗値Ｒａｐ）に接続され、バイポーラトランジスタ１１３Ｂのエミッタは、低抵抗ＲｌｏｗのＴＭＲ素子を有するリファレンスメモリセルＭＣＲ１（抵抗値Ｒｐ）に接続される。プリアンプ部１２０Ｂを構成するバイポーラトランジスタ１２３Ａ，１２３Ｂのコレクタは出力ノードＮ１４に接続され、ベースは他方のプリアンプ部１１０Ｂに設けられた負荷抵抗素子１１１，１１２間の接続ノードＮ１１と接続され、エミッタは共に、選択されたメモリセルＭＣ０と接続される。

同様に、プリアンプ部２１０Ｂを構成するバイポーラトランジスタ２１３Ａ，２１３Ｂのコレクタは出力ノードＮ２２に接続され、ベースは他方のプリアンプ部２２０Ｂに設けられた負荷抵抗素子２２１，２２２間の接続ノードＮ２３と接続される。バイポーラトランジスタ２１３Ａのエミッタは、低抵抗ＲｌｏｗのＴＭＲ素子を有するリファレンスメモリセルＭＣＲ１（抵抗値Ｒｐ）に接続され、バイポーラトランジスタ２１３Ｂのエミッタは、高抵抗ＲｈｉｇｈのＴＭＲ素子を有するリファレンスメモリセルＭＣＲ０（抵抗値Ｒａｐ）に接続される。プリアンプ部２２０Ｂを構成するバイポーラトランジスタ２２３Ａ，２２３Ｂのコレクタは出力ノードＮ１４に接続され、ベースは他方のプリアンプ部２１０Ｂに設けられた負荷抵抗素子２１１，２１２間の接続ノードＮ２１と接続され、エミッタは共に、選択されたメモリセルＭＣ１と接続される。

図１２のセンスアンプ回路４０Ｂ，４２Ｂは、さらに、ラッチ回路１３０，２３０をそれぞれ含む点で図１１のセンスアンプ回路４０Ａ，４２Ａと異なる。

具体的に、ラッチ回路１３０は、ＰＭＯＳトランジスタ１３１〜１３３を含む。ＰＭＯＳトランジスタ１３１は、ノードＮ１６と出力ノードＮ１２との間に接続され、そのゲートが出力ノードＮ１４と接続される。ＰＭＯＳトランジスタ１３２は、ノードＮ１６と出力ノードＮ１４との間に接続され、そのゲートが出力ノードＮ１２と接続される。ＰＭＯＳトランジスタ１３３は、電源ノードＶＤＤとノードＮ１６との間に接続され、ゲートにセンスイネーブル信号の逆論理信号ＳＥ２＿Ｎを受ける。したがって、センスイネーブル信号ＳＥ２がＨレベルになったとき、ラッチ回路１３０は活性化される。

同様に、ラッチ回路２３０は、ＰＭＯＳトランジスタ２３１〜２３３を含む。ＰＭＯＳトランジスタ２３１は、ノードＮ２６と出力ノードＮ２２との間に接続され、そのゲートが出力ノードＮ２４と接続される。ＰＭＯＳトランジスタ２３２は、ノードＮ２６と出力ノードＮ２４との間に接続され、そのゲートが出力ノードＮ２２と接続される。ＰＭＯＳトランジスタ２３３は、電源ノードＶＤＤとノードＮ２６との間に接続され、ゲートにセンスイネーブル信号の逆論理信号ＳＥ２＿Ｎを受ける。したがって、センスイネーブル信号ＳＥ２がＨレベルになったとき、ラッチ回路２３０は活性化される。

図１２のその他の点は図１１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１３は、データ読出時における図１２のセンスアンプ回路４０Ｂ，４２Ｂの各部の信号波形を示す図である。図１３では、上から順に、センスイネーブル信号の逆論理信号ＳＥ＿Ｎ，ＳＥ２＿Ｎ、プリアンプ部２２０Ｂの出力電圧ＯＵＴＡＰ、プリアンプ部２１０Ｂの出力電圧ＯＵＴＡＰ＿Ｎ、プリアンプ部１１０Ｂの出力電圧ＯＵＴＰ＿Ｎ、プリアンプ部１２０Ｂの出力電圧ＯＵＴＰ、メモリセルＭＣ０のセル電流、リファレンスメモリセルＭＣＲ０のセル電流、リファレンスメモリセルＭＣＲ１のセル電流、およびメモリセルＭＣ１のセル電流が示される。

ただし、図１３の波形は、メモリセルＭＣ０に設けられたＴＭＲ素子の抵抗値Ｒｘ０が低抵抗Ｒｌｏｗであり、メモリセルＭＣ１に設けられたＴＭＲ素子の抵抗値Ｒｘ１が高抵抗Ｒｈｉｇｈであるときに得られたものである。リファレンスメモリセルＭＣＲ０に設けられたＴＭＲ素子の抵抗値Ｒａｐは、高抵抗Ｒｈｉｇｈに固定され、リファレンスメモリセルＭＣＲ１に設けられたＴＭＲ素子の抵抗値Ｒｐは、低抵抗Ｒｌｏｗに固定されているとする。

図１２、図１３を参照して、時刻ｔ１でＳＥ＿Ｎがイネーブル（Ｌレベル）となる。このときの動作は実施の形態１の場合と同様である。ただし、各センスアンプ回路を構成する２個のプリアンプ部のうち一方に設けられたバイポーラトランジスタのベースが他方に設けられた負荷抵抗素子間の接続ノードと接続されるので、グランド側の出力信号も増幅される。このため、プリアンプ部の出力振幅が大きくなり、増幅率が上がる。

次の時刻ｔ２で、ＳＥ＿Ｎをディスエーブル（Ｈレベル）にするのと同時にＳＥ２＿Ｎをイネーブル（Ｌレベル）にする。これによって、図１２のラッチ回路１３０，２３０は、動作を開始し、プリアンプ部１１０Ｂ，１２０Ｂ，２１０Ｂ，２２０Ｂの出力信号をさらに増幅する。ラッチ回路１３０，２３０を構成するトランジスタ対（１３１，１３２および２３１，２３２）は、動作が進むにつれて一方がオンし他方がオフするので、一方の出力電圧は電源電圧ＶＤＤまで増加し、他方の出力電圧は接地電圧ＶＳＳまで低下する。メモリセルＭＣ０，ＭＣ１およびリファレンスメモリセルＭＣＲ０，ＭＣＲ１を流れるセル電流は次第に減少していく。

実施の形態１，２の場合には、リファレンスメモリセルＭＣＲ０，ＭＣＲ１に対応するビット線がシャント配線５１によってショートされていたので、寄生容量のアンバランスが生じやすいという問題があった。これに対して、実施の形態３の場合にはビット線間をショートする配線がないので、ラッチ回路１３０，２３０で増幅するために十分均等なリファレンス信号（リファレンスメモリセルＭＣＲを流れるセル電流Ｉｃｅｌｌおよびビット線電圧）を得ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、３ 電源回路、４ ＭＲＡＭ回路、１０ 単位メモリアレイ、３２ メモリアレイ、４０，４２，４０Ａ，４２Ａ，４０Ｂ，４２Ｂ，ＳＡ センスアンプ回路、１１３，１２３，２１３，２２３ バイポーラトランジスタ、１１３Ａ，１２３Ａ，２１３Ａ，２２３Ａ バイポーラトランジスタ、１１３Ｂ，１２３Ｂ，２１３Ｂ，２２３Ｂ バイポーラトランジスタ、１００，２００ メインアンプ部、１１０，１２０，２１０，２２０ プリアンプ部、１１０Ｂ，１２０Ｂ，２１０Ｂ，２２０Ｂ プリアンプ部、１１１，１１２，１２１，１２２ 負荷抵抗素子、２１１，２１２，２２１，２２２ 負荷抵抗素子、１３０，２３０ ラッチ回路、ＢＬ０，ＢＬ１〜ＢＬ４ ビット線、ＭＣ，ＭＣ０，ＭＣ１ メモリセル、ＭＣＲ，ＭＣＲ０，ＭＣＲ１ リファレンスメモリセル、Ｎ１１，Ｎ１３，Ｎ２１，Ｎ２３ 接続ノード、Ｎ１２，Ｎ１４，Ｎ２２，Ｎ２４ 出力ノード。

Claims (5)

1. メモリアレイを備え、前記メモリアレイは、
   各々の抵抗値が記憶データに応じて変化する複数のメモリセルと、
   各々の抵抗値が固定された複数の参照セルとを含み、
   さらに、センスアンプ回路を備え、前記センスアンプ回路は、
   データ読出時に、前記複数のメモリセルのうちで選択されたメモリセルと接続される第１のプリアンプ部と、
   データ読出時に、前記複数の参照セルのうちで選択された参照セルと接続される第２のプリアンプ部と、
   前記第１のプリアンプ部の出力電圧と前記第２のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部とを含み、
   前記第１のプリアンプ部は、
   前記メインアンプ部に出力電圧を出力するための第１の出力ノードと、
   前記第１の出力ノードと電源ノードとの間に直列に接続された複数の第１の負荷素子と、
   前記第１の出力ノードと接続された第１の主電極、データ読出時に前記選択されたメモリセルと接続される第２の主電極、および制御電極を有する第１のトランジスタとを含み、
   前記第２のプリアンプ部は、
   前記メインアンプ部に出力電圧を出力するための第２の出力ノードと、
   前記第２の出力ノードと前記電源ノードとの間に直列に接続された複数の第２の負荷素子と、
   前記第２の出力ノードと接続された第１の主電極、データ読出時に前記選択された参照セルと接続される第２の主電極、および制御電極を有する第２のトランジスタとを含み、
   前記第１のトランジスタの制御電極は、前記複数の第１の負荷素子の接続ノードに接続され、
   前記第２のトランジスタの制御電極は、前記複数の第２の負荷素子の接続ノードに接続される、半導体装置。
2. メモリアレイを備え、前記メモリアレイは、
   各々の抵抗値が記憶データに応じて変化する複数のメモリセルと、
   各々の抵抗値が固定された複数の参照セルとを含み、
   さらに、センスアンプ回路を備え、前記センスアンプ回路は、
   データ読出時に、前記複数のメモリセルのうちで選択されたメモリセルと接続される第１のプリアンプ部と、
   データ読出時に、前記複数の参照セルのうちで選択された参照セルと接続される第２のプリアンプ部と、
   前記第１のプリアンプ部の出力電圧と前記第２のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部とを含み、
   前記第１のプリアンプ部は、
   前記メインアンプ部に出力電圧を出力するための第１の出力ノードと、
   前記第１の出力ノードと電源ノードとの間に直列に接続された複数の第１の負荷素子と、
   前記第１の出力ノードと接続された第１の主電極、データ読出時に前記選択されたメモリセルと接続される第２の主電極、および制御電極を有する第１のトランジスタとを含み、
   前記第２のプリアンプ部は、
   前記メインアンプ部に出力電圧を出力するための第２の出力ノードと、
   前記第２の出力ノードと前記電源ノードとの間に直列に接続された複数の第２の負荷素子と、
   前記第２の出力ノードと接続された第１の主電極、データ読出時に前記選択された参照セルと接続される第２の主電極、および制御電極を有する第２のトランジスタとを含み、
   前記第１のトランジスタの制御電極は、前記複数の第２の負荷素子の接続ノードに接続され、
   前記第２のトランジスタの制御電極は、前記複数の第１の負荷素子の接続ノードに接続される、半導体装置。
3. 前記複数のメモリセルの各々は、第１の論理レベルの記憶データを保持しているときは第１の抵抗値を有し、第２の論理レベルの記憶データを保持しているときは第２の抵抗値を有し、
   前記複数の参照セルは、
   各々が前記第１の抵抗値を有する複数の第１の参照セルと、
   各々が前記第２の抵抗値を有する複数の第２の参照セルとを含み、
   前記第２のプリアンプは、データ読出時には、前記複数の第１の参照セルのうちで選択された第１の参照セルおよび前記複数の第２の参照セルのうちで選択された第２の参照セルと接続され、
   前記第２のトランジスタの第２の主電極は、データ読出時に前記選択された第１の参照セルと接続され、
   前記第３のプリアンプは、前記第２の出力ノードに接続された第１の主電極、データ読出時に前記選択された第２の参照セルと接続される第２の主電極、および制御電極を有する第３のトランジスタをさらに含み、
   前記第３のトランジスタの制御電極は、前記第２のトランジスタの制御電極に接続される、請求項１または２に記載の半導体装置。
4. 前記センスアンプ回路は、ラッチ回路をさらに含み、
   前記ラッチ回路は、
   前記第１の出力ノードと前記電源ノードとの間に設けられ、制御電極が前記第２の出力ノードと接続される第４のトランジスタと、
   前記第２の出力ノードと前記電源ノードとの間に設けられ、制御電極が前記第１の出力ノードと接続される第５のトランジスタとを有する、請求項１または２に記載の半導体装置。
5. 前記第１および第２のトランジスタは、バイポーラトランジスタである、請求項１または２に記載の半導体装置。

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