JP4896830B2 - 磁気ランダムアクセスメモリ - Google Patents

Description

本発明は、磁気ランダムアクセスメモリに関し、例えば磁気ランダムアクセスメモリの読み出し回路構成に関する。

磁気ランダムアクセスメモリ（ＭＲＡＭ）は、高速アクセスが可能な不揮発性メモリである。ＭＲＡＭは、磁気抵抗効果（ＭＲ）素子を利用して情報を記憶する。ＭＲ素子は、磁化の状態に応じて、例えば２つの異なる抵抗値を取る。読み出しは、ＭＲ素子の抵抗値を判別することによって行われる。よって、ＭＲ素子の抵抗値を精度良く検出する読出し方法が必要とされる。

読み出し方法の１つとして差動増幅方式がある。差動増幅方式では、情報記憶用のメモリセル内のＭＲ素子の抵抗状態に応じた値の読み出し信号電流が、参照電流と比較され、２つの電流値の差を増幅する。参照信号は、相互に抵抗値の異なる複数の参照セル用ＭＲ素子を組み合わせることで、メモリセル用のＭＲ素子の２つの抵抗値の中間の抵抗値を用いて、得る方法が知られている。しかし、この方法では１つの参照信号を生成するのに複数の参照セルを必要とする。このため、メモリセルアレイ内に配置される参照セルの数が多くなり、メモリセルのメモリセルアレイにおける占有率が低下する。

この問題を回避する技術として、１つの参照セルで参照信号を生成する方法が特許文献１に公開されている。この方法では、メモリセルに印加される読み出しバイアス電圧と、参照セルに印加される読み出しバイアス電圧と、を異ならせる。そして、参照セルを流れる参照電流の値が、セル用の磁気抵抗素子の２つの抵抗値のそれぞれにおける計２つの読み出し信号電流の中間になるように設定される。具体的には、メモリセルに印加されるバイアス電圧をＶ_bias1、メモリセルの低い方の抵抗値をＲ_min、高い方の抵抗値Ｒ_maxとして、参照セルに印加されるバイアス電圧を(Ｖ_bias1／２)(１＋Ｒ_min／Ｒ_max)とする。そして、参照セルの抵抗値がＲ_maxに固定されることで、参照セルに流れる電流は、メモリセルの低抵抗状態と高抵抗状態に流れる各電流の中間の値となる。

さらに特許文献１には、参照バイアス電圧を生成する回路がＦＩＧ.３に公開されている。この回路はオペアンプと複数のダミーセルとを組み合わせて参照バイアス電圧を生成するものである。この参照電圧は参照セルに直接印加されるため、ＦＩＧ.１に示されるようなオペアンプ３５、４５による負帰還を使用したクランプ回路が必要となる。

このクランプ回路は読み出し回路ごとに必要である。そして、読み出し回路は、データのアクセス単位であるメモリセルブロックごとに設けられる。このため、１つのメモリチップに対して、複数のこのようなクランプ回路を設ける必要がある。したがって、オペアンプが必要であるがために大きな面積を有するクランプ回路によって、ＭＲＡＭの面積が占有され、結果、メモリセルを設けるのに利用できる領域の面積が低下する。

また、読出し時においては、複数の読出し回路が活性化され、すなわち複数のクランプ回路が活性化される。このため、動作時に貫通電流が必要なオペアンプにより、ＭＲＡＭの消費電力が増大する原因となる。
米国特許第6,496,436号明細書

本発明は、小面積で低消費電力の読み出し回路を有する磁気ランダムアクセスメモリを提供しようとするものである。

本発明の一態様による磁気ランダムアクセスメモリは、（１）低抵抗状態と前記低抵抗状態よりも高い抵抗値を有する高抵抗状態との２つの定常状態を有する第１磁気抵抗効果素子と、（２）低抵抗状態と前記低抵抗状態よりも高い抵抗値を有する高抵抗状態との２つの定常状態のいずれか一方に固定された第２磁気抵抗効果素子と、（３）一端を前記第１磁気抵抗効果素子と接続され、ゲート端子に第１電位を印加された第１ＭＯＳＦＥＴと、（４）一端を前記第２磁気抵抗効果素子と接続された第２ＭＯＳＦＥＴと、（５）前記第１ＭＯＳＦＥＴの他端を流れる電流と前記第２ＭＯＳＦＥＴの他端を流れる電流との差を増幅するセンスアンプと、（６）低抵抗状態の前記第１磁気抵抗効果素子を流れる電流と、高抵抗状態の前記第１磁気抵抗効果素子を流れる電流と、の間の値を有する参照電流を出力する定電流回路と、（７）一端において前記参照電流を供給され、前記一端と接続されたゲート端子を有する第３ＭＯＳＦＥＴと、（８）前記第３ＭＯＳＦＥＴの他端と接続され、前記第２磁気抵抗効果素子と実質的に同じ抵抗値を有する第１抵抗素子と、を具備し、前記第２ＭＯＳＦＥＴのゲート端子には、前記第３ＭＯＳＦＥＴのゲート端子と同じ電位が印加される、ことを特徴とする。

本発明によれば、本発明は、小面積で低消費電力の読み出し回路を有する磁気ランダムアクセスメモリを提供できる。

以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１実施形態）
図１乃至図３を参照して、本発明の第１実施形態に係る磁気ランダムアクセスメモリについて説明する。図１は、第１実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す回路図である。図１に示すように、メモリセルＭＣおよび参照セルＲＣが行列状に配置される。メモリセルＭＣ、直列接続された磁気抵抗効果（ＭＲ）素子ＭＲＭと選択トランジスタＴＭとからなる。参照セルＲＣは、直列接続されたＭＲ素子ＭＲＲと選択トランジスタＴＲとからなる。選択トランジスタＴＭ、ＴＲは、例えば、ｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。

ＭＲ素子ＭＲＭ、ＭＲＲは、内部の磁化状態に応じた少なくとも２つの定常状態を取り得る。より具体的には、ＭＲ素子ＭＲＭ、ＭＲＲは、スピン偏極した電子の電子流（スピン偏極した電流）を、２つの端子の一端から他端、他端から一端に供給されることによって、低抵抗状態または高抵抗状態を取るように構成される。２つの抵抗状態の一方を“０”データ、他方を“１”データに対応させることによって、ＭＲ素子ＭＲＭ、ＭＲＲは２値のデータを記憶できる。参照セルＲＣのＭＲ素子ＭＲＲは、メモリセルＭＣのＭＲ素子ＭＲＭと同じ工程で形成され、このため膜厚、材料等は同じである。しかしながら、ＭＲ素子ＭＲＲは内部の磁化状態が実質的に変化しないように構成される。

ここで、ＭＲ素子ＭＲＭ、ＭＲＲについて図２を参照して説明する。図２は、ＭＲ素子ＭＲＭ、ＭＲＲとして利用可能なＭＲ素子ＭＲの断面図である。ＭＲ素子ＭＲは、最も典型的な例として、例えば、図２に示すように、少なくとも、順に積層された、強磁性材料からなる固定層１０３、非磁性材料からなる中間層１０２、強磁性材料からなる自由層（記録層）１０１を含んでいる。

自由層１０１および（または）固定層１０３は、複数のサブレイヤーからなる積層構造とすることも可能である。固定層１０３の磁化方向は固定される。これは、例えば、固定層１０３の、非磁性層と反対の面上に反強磁性層１０４を設けることにより行うことができる。

一方、自由層１０１の磁化方向に関しては、このような固着化機構を設けない。よって、自由層１０１の磁化方向は可変である。自由層１０１の磁化容易軸、および固定層１０３の磁化方向は、自由層１０１、中間層１０２、固定層１０３が相互に面する面に沿った方向を向いている。すなわち、ＭＲ素子ＭＲは、いわゆる面内磁化を有する。

中間層１０２として非磁性金属、非磁性半導体、絶縁膜等を用いることができる。

さらに、自由層１０１の非磁性層１０２と反対の面上、反強磁性層１０４の固定層１０３と反対の面上には、それぞれ、電極１０５、１０６が設けられていても良い。

固定層１０３の磁化方向に反平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に平行な方向に向けるには、固定層１０３から自由層１０１に向けて電子流を流す。逆に、固定層１０３の磁化方向に平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に反平行な方向に向けるには、自由層１０１から固定層１０３に向けて電子流を流す。

自由層１０１、固定層１０３に用いる強磁性材料として、例えばＣｏ、Ｆｅ、Ｎｉ、またはこれらを含む合金を用いることができる。反強磁性層１０４の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ₂Ｏ₃、磁性半導体などを用いることができる。

中間層１０２として非磁性金属を用いる場合には、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか１種以上を含む合金を用いることができる。また、中間層１０２をトンネルバリア層として機能させる場合には、Ａｌ₂Ｏ₃、ＳｉＯ₂、ＭｇＯ、ＡｌＮなどを用いることができる。

なお、ＭＲ素子ＭＲは、図２に示すものの上下が反転した形であっても良い。また、自由層１０１、固定層１０３の磁化は、ＭＲ素子ＭＲの各層を貫く方向に沿っていてもよい。すなわち、ＭＲ素子ＭＲが、いわゆる垂直磁化を有していてもよい。

ＭＲＡＭは、任意の１つのメモリセルＭＣのＭＲ素子（セル用ＭＲ素子）ＭＲＭに、セル用ＭＲ素子ＭＲＭを低抵抗状態に設定する方向の電流と、高抵抗状態に設定する方向の電流とを供給することが可能に構成される。このような電流を流すことは、様々な構成によって実現可能であり、この構成によって本発明は限定されない。以下に、一例について説明する。

例えば、図１に示すように、任意の列（図１では例として第３列）が、参照セルＲＣ用に割り当てられる。参照セルＲＣのＭＲ素子ＭＲＲの自由層１０１は、磁化が反転しないように構成されており、例えば固定される。

メモリセルＭＣ、参照セルＲＣの各一端（例えばＭＲ素子側）は、それぞれビット線ＢＭ１、ＢＲ１と接続される。各ビット線ＢＭ１、ＢＲ１は、それぞれ、スイッチ回路ＳＭ１、ＳＲ１を介して周辺回路Ｐ１と接続される。周辺回路Ｐ１は、書き込み回路ＷＣを含んでいる。

メモリセルＭＣ、参照セルＲＣの各他端（例えば選択トランジスタ側）は、それぞれビット線ＢＭ２、ＢＲ２と接続される。各ビット線ＢＭ２、ＢＲ２は、それぞれ、スイッチ回路ＳＭ２、ＳＲ２を介して周辺回路Ｐ２と接続される。周辺回路Ｐ２は、書き込み回路ＷＣ、読み出し回路ＲＣを含んでいる。

スイッチ回路ＳＭ１、ＳＭ２アクセス対象のメモリセルＭＣを特定するアドレス信号に応じた信号に従ってオン、オフする。また、スイッチ回路ＳＲ１、ＳＲ２は、読み出し時にオンされる。スイッチ回路ＳＭ１、ＳＭ２、ＳＲ１、ＳＲ２は、例えば、ＭＯＳＦＥＴによって構成される。そして、周辺回路Ｐ１、Ｐ２は、アクセス対象のメモリセルＭＣと接続されたビット線ＢＭ１、ＢＭ２と接続されたスイッチ回路ＳＭ１、ＳＭ２がオンとされることにより、アクセス対象のメモリセルＭＣと電気的に接続される。

書き込み回路ＷＣは、電流ソース／シンク回路を含んでいる。電流ソース／シンク回路は、接続されたビット線ＢＭ１、ＢＭ２に電流を供給する機能と、接続されたビット線ＢＭ１、ＢＭ２から電流を引き抜く機能とを有する。

第ｎ（ｎは自然数）行目の選択トランジスタＴＭ、ＴＲのゲート端子（電極）はワード線ＷＬｎと接続される。ワード線ＷＬｎは、ロウデコーダＲＤと接続される。ロウデコーダＲＤは、ＭＲＡＭの外部から供給されたアドレス信号によって指定されるワード線ＷＬｎを活性化する。

読み出し回路ＲＣは、後に詳述するように、読み出し電流を供給するための回路、センスアンプ等を含んでいる。読み出し電流の供給回路は、読み出し時に、セル用ＭＲ素子ＭＲＭが、その磁化の状態に応じて保持するデータを検出することが可能な程度の大きさの電流をＭＲ素子ＭＲＭに供給する。センスアンプは、セル用ＭＲ素子ＭＲＭに電流を供給して抵抗状態を判定する。読み出し回路ＲＣの具体的な構成および動作については後に詳述する。

図１の例では、書き込み回路ＷＣが、メモリセルアレイの両端にそれぞれ配置される。しかしながら、この例に限られず、上記のように任意のメモリセルＭＣに双方向の電流を流すことが可能な構成であれば、書き込み回路ＷＣはどのように実現されても構わない。例えば、１対の書き込み回路ＷＣが、共にメモリセルアレイの上側または下側に配置されていても良い。

同様に、図１の例では、読み出し回路ＲＣは、ビット線ＢＭ２、ＢＲ２の上端に接続されているが、この接続に限られない。セル用ＭＲ素子ＭＲＭに読み出し電流を流して、抵抗状態を判定することが可能な配置であれば、任意の形態で実現可能である。例えば、ビット線ＢＭ２、ＢＲ２の下端と接続されていても良いし、ビット線ＢＭ１、ＢＲ１と接続されていても良い。

あるメモリセルＭＣにデータを書き込む際、この書き込み対象のメモリセルＭＣ内の選択トランジスタＴＭがオンされ、この書き込み対象のメモリセルＭＣを含むメモリセル列のビット線ＢＭ１、ＢＭ２と接続されたスイッチ回路ＳＭ１、ＳＭ２がオンとされる。そして、２つの書き込み回路ＷＣのうちの書き込みデータに応じた一方が電流ソース回路として機能し、他方が電流シンク回路として機能する。この結果、書き込み電流が、書き込み回路ＷＣ相互間を、スイッチ回路ＳＭ１、ビット線ＢＭ１、書き込み対象のメモリセルＭＣ、ビット線ＢＭ２、スイッチ回路ＳＭ２を介して流れる。

次に、図３を参照して、読み出し回路およびその動作について説明する。図３は、第１実施形態の読み出しに関する回路の構成を示している。より具体的には、図３は、ある１つのメモリセルＭＣについての読み出しに関与する要素を抽出して示しており、このメモリセルＭＣの読み出し時に用いられる１つの参照セルＲＣが共に示されている。なお、図３に関する選択トランジスタＴＭ、ＴＲは、読み出し時にはオンされるので、省略されている。

図３に示すように、読み出し回路ＲＣは、センスアンプＳＡ、クランプ用のｎ型ＭＯＳＦＥＴ Ｑｎ１、Ｑｎ２、Ｖｒｅｆ生成回路ＲＥＦを含んでいる。Ｖｒｅｆ生成回路ＲＥＦは、定電流回路Ｉ、クランプ用のｎ型ＭＯＳＦＥＴ Ｑｎ３、スイッチ回路Ｓ１、Ｓ２、レプリカ抵抗ＭＲＰ１を含んでいる。Ｖｒｅｆ生成回路ＲＥＦは、参照用ＭＲ素子ＭＲＲに供給される参照電流の値を制御する。

読み出し対象のメモリセルのＭＲ素子ＭＲＭの一端は、スイッチ回路ＳＭ１を介して共通電位（接地電位）端と接続される。また、セル用ＭＲ素子ＭＲＭの他端は、スイッチ回路ＳＭ２を介してトランジスタＱｎ１の一端と接続される。トランジスタＱｎ１の他端は、センスアンプＳＡの第１入力端ＩＮ１と接続される。トランジスタＱｎ１のゲート端子には、一定の電位Ｖｃｌｍｐが印加される。トランジスタＱｎ１は、ゲート端子の電圧によってソース端子の電圧を（ゲート電圧−閾値電圧）近傍に調整する機能を有する。セル用ＭＲ素子ＭＲＭに印加されるバイアス電圧は電位Ｖｃｌｍｐの値によって決定される。

参照用メモリセルのＭＲ素子ＭＲＲの一端は、スイッチ回路ＳＲ１を介して共通電位端と接続される。また、参照用ＭＲ素子ＭＲＲの他端は、スイッチ回路ＳＲ２を介してトランジスタＱｎ２の一端と接続される。トランジスタＱｎ２の他端は、センスアンプＳＡの第２入力端子ＩＮ２と接続される。トランジスタＱｎ２は、ゲート端子の電圧によってソース端子の電圧を（ゲート電圧−閾値電圧）近傍に調整する機能を有する。センスアンプＳＡは、第１入力端子ＩＮ１を流れる読み出し電流Ｉｒｅａｄと、第２入力端子ＩＮ２を流れる参照電流Ｉｒｅｆとの比較の結果得られる電位差を増幅する。

参照用ＭＲ素子ＭＲＲの抵抗状態（自由層の磁化方向と固定層の磁化方向との関係）は低抵抗状態か高抵抗状態のどちらか一方に固定される。例えば、読み出し電流ＩｒｅａｄがＭＲ素子ＭＲＭを低抵抗状態へと変化させる方向に流れるように設定されている場合、参照用ＭＲ素子ＭＲＲを低抵抗状態に固定しておくことができる。これにより、参照電流Ｉｒｅｆによって参照用ＭＲ素子ＭＲＲが高抵抗状態へと誤って反転することを防止できる。参照用ＭＲ素子ＭＲＲを流れる参照電流Ｉｒｅｆは、読み出し電流Ｉｒｅａｄと通常同じ方向に流れ、この方向の参照電流Ｉｒｅｆによって参照用ＭＲ素子ＭＲＲが取る抵抗状態に固定されることになるからである。

センスアンプＳＡに入力される参照電流Ｉｒｅｆは、参照用ＭＲ素子ＭＲＲを用いて生成される。そして、参照用ＭＲ素子ＭＲＲは、セル用ＭＲＭと同じ特性を有する。このため、センスアンプＳＡの第１、第２入力端子ＩＮ１、ＩＮ２は、同様の充電特性（同様のＲＣ特性）を有する。逆に、参照電流Ｉｒｅｆの生成にＭＲ素子を使わないと、第１、第２入力端子ＩＮ１、ＩＮ２の充電時間に差が出る。これにより、センスアンプＳＡの高速動作が妨げられる。使用形態の要請からそれほどの高速動作が求められない、例えばＮＯＲ型フラッシュメモリ等においては、センスアンプの入力端子の充電特性の大きな差は、それほど問題ではない。しかしながら、ＭＲＡＭのような、非常に高い速度での動作が求められる装置では、わずかな充電時間の違いも問題になる。そこで、上記のように、第１、第２入力端子ＩＮ１、ＩＮ２の充電特性を近くすることによって、センスアンプＳＡの高速動作が可能となる。

定電流回路Ｉは、所定の値の参照電流Ｉｒｅｆを出力する。参照電流Ｉｒｅｆは、低抵抗状態のセル用ＭＲ素子ＭＲＭを流れる電流の値と高抵抗状態のセル用ＭＲ素子ＭＲＭを流れる電流の値との中間の値を有する。定電流回路Ｉは、トランジスタＱｎ３の一端と接続される。トランジスタＱｎ３の一端はまた、自身のゲート端子と接続される。

トランジスタＱｎ３は、トランジスタＱｎ２と同じサイズ（ひいては同じ電流駆動能力）を有する。トランジスタＱｎ３の他端は、スイッチ回路Ｓ１の一端と接続される。スイッチ回路Ｓ１は、例えばＭＯＳＦＥＴから構成することができる。

スイッチ回路Ｓ１の他端は、レプリカ抵抗素子ＭＲＰ１の一端と接続される。レプリカ抵抗素子ＭＲＰ１の他端は、スイッチ回路Ｓ２を介して共通電位端と接続される。スイッチ回路Ｓ２は、例えばＭＯＳＦＥＴから構成することができる。

レプリカ抵抗素子ＭＲＰ１は、参照用ＭＲ素子ＭＲＲと同じ抵抗値を有する。この目的を達成するために、例えば、レプリカ抵抗素子ＭＲＰ１は、ＭＲ素子から構成され、その抵抗状態を固定される。この例においては、レプリカＭＲ素子ＭＲＰ１は、レプリカＭＲ素子ＭＲＰ１を流れる参照電流Ｉｒｅｆによって参照用ＭＲ素子ＭＲＲが取る抵抗状態に固定されることが好ましい。こうすることにより、定電流回路Ｉからの出力電流によって、レプリカＭＲ素子ＭＲＰ１への誤書込みが生じることを防止できる。例えば、レプリカ抵抗素子ＭＲＲは、低抵抗状態に固定される。

より具体的には、レプリカＭＲ素子ＭＲＰ１は、セル用ＭＲ素子ＭＲＭ、参照用ＭＲ素子ＭＲＲと同じ特性を有し、参照用ＭＲ素子ＭＲＲと同じ抵抗状態に固定することができる。レプリカＭＲ素子ＭＲＰ１は、例えばセル用ＭＲ素子ＭＲＭや、参照用ＭＲ素子ＭＲＲと同じ工程で同時に同じ材料から作成され、さらに同じ形状、膜厚に作成され、例えば図２の構成を有する。よって、セル用ＭＲ素子ＭＲＭおよび参照用ＭＲ素子ＭＲＲと、レプリカＭＲ素子ＭＲＰとは、原理的には同じ特性を有する。すなわち、製造工程上のばらつき等に起因する特性の差を考慮しなければ、２つのＭＲ素子の、低抵抗状態および高抵抗状態における抵抗値は同じである。特性のばらつきを考慮しても、実質的に同じ抵抗値が発現する。

トランジスタＱｎ２のゲート端子は、トランジスタＱｎ３のゲート端子の電位Ｖｒｅｆと同じ電位となるように、直接、または回路を介して間接的に接続される。図３では、トランジスタＱｎ２のゲート端子とトランジスタＱｎ３のゲート端子とは、直接、接続される。

上記のように、トランジスタＱｎ２、Ｑｎ３はサイズが同じであり、これらトランジスタＱｎ２、Ｑｎ３の各ゲート端子には同じ電位Ｖｒｅｆが印加され、これらトランジスタＱｎ２、Ｑｎ３の各ソース端子には同じ抵抗値を有する素子ＭＲＲ、ＭＲＰ１がそれぞれ接続される。このため、Ｖｒｅｆ生成回路ＲＥＦは電流転送回路として機能し、センスアンプＳＡの第２入力端子ＩＮ２には、定電流回路Ｉが出力する参照電流Ｉｒｅｆと同じ値の電流が流れる。

なお、Ｖｒｅｆ生成回路ＲＥＦは、１つのＭＲＡＭチップに対して１つ設けられる。そして、１つのＭＲＡＭチップにおいて、複数の読み出し回路ＲＣが設けられ、これら読み出し回路ＲＣが、１つのＶｒｅｆ生成回路ＲＥＦを共用する。したがって、１つのトランジスタＱｎ３のゲート端子が、複数のトランジスタＱｎ２の各ゲート端子と接続される。そして、トランジスタＱｎ２のゲート端子とトランジスタＱｎ３のゲート端子とが直接接続される。直接接続されるため、何らかの回路を介して接続する場合と異なり、トランジスタＱｎ２のゲート端子の電位とトランジスタＱｎ３のゲート端子の電位とにばらつきが生じない。このため、複数のトランジスタＱｎ２の各ゲート端子相互間の電位のばらつきも小さく、動作特性が均一になる利点を得られる。

一方、トランジスタＱｎ３のゲート端子が、複数のトランジスタＱｎ２の各ゲート端子と接続されるため、トランジスタＱｎ２のゲート端子の電位の充電に時間を要する。しかしながら、この充電は、ＭＲＡＭの電源投入時に行われ、その後の読み出し動作ごとに行なわれるわけではない。このため、充電に時間がかかるとしても、大きな問題は生じない。

以上述べたように、第１実施形態に係る磁気ランダムアクセスメモリによれば、参照用ＭＲ素子ＭＲＲと接続されるトランジスタＱｎ２のゲート端子には、トランジスタＱｎ２と同じサイズを有し且つ参照用ＭＲ素子ＭＲＲと同じ抵抗値を有するレプリカＭＲ素子ＭＲＰ１と接続されたトランジスタＱｎ３のゲート端子およびソース端子の電位が印加される。このため、トランジスタＱｎ３を流れる参照電流Ｉｒｅｆと同じ値の電流を、トランジスタＱｎ２と接続されたセンスアンプＳＡの入力端子に供給することができる。そして、このような動作を、オペアンプを用いずに簡単な回路で実現できるので、読み出し回路ＲＣの面積の削減と読み出し動作時の消費電力の抑制とを達成できる。

（第２実施形態）
第２実施形態は、トランジスタＱｎ２とトランジスタＱｎ３との接続の仕方に関する。図４は、本発明の第２実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す回路図である。図４に示すように、読み出し回路ＲＣにおいて、トランジスタＱｎ３のゲート端子の電位は、ユニティゲインバッファを介して、トランジスタＱｎ２のゲート端子に転送される。

具体的には、トランジスタＱｎ３のゲート端子は、オペアンプＯＰの非反転入力端子と接続される。また、オペアンプＯＰの出力端子は、オペアンプＯＰの反転入力端子と接続されるとともに、トランジスタＱｎ２のゲート端子と接続される。トランジスタＱｎ２とトランジスタＱＮ３とをこのように接続しても、トランジスタＱｎ２のゲート端子とトランジスタＱｎ３のゲート端子とを同じ電位とすることができる。その他の構成については、第１実施形態と同じである。

トランジスタＱｎ２のゲート端子とトランジスタＱＮ３のゲート端子とをオペアンプＯＰを介して接続すれば、トランジスタＱｎ２のゲート端子の充電を、第１実施形態よりも速く行なうことができる。よって、第２実施形態は、読み出し回路ＲＣが多い場合、したがってトランジスタＱｎ２の数が多い場合に有効である。

本発明の第２実施形態に係る磁気ランダムアクセスメモリによれば、第１実施形態と同じくＶｒｅｆ生成回路ＲＥＦを用いて、定電流回路Ｉが出力する参照電流ＩｒｅｆがセンスアンプＳＡの第２入力端子ＩＮ２に供給される。このため、第１実施形態と同じ効果を得られる。

また、第２実施形態によれば、トランジスタＱｎ３のゲート端子の電位は、オペアンプＯＰを用いて、トランジスタＱｎ２のゲート端子に転送される。このため、トランジスタＱｎ２のゲート端子の充電時間を短くできる。

（第３実施形態）
第３実施形態は、第１、第２実施形態の定電流回路Ｉの具体例に関する。

図５は、本発明の第３実施形態に係る磁気ランダムアクセスメモリの読み出し回路ＲＣの主要部を概略的に示す回路図である。定電流回路Ｉは、図５に示す構成を有する。

図５に示すように、定電流回路Ｉにおいて、ｐ型ＭＯＳＦＥＴ Ｑｐ１、ｎ型ＭＯＳＦＥＴ Ｑｎ１１、レプリカＭＲ素子ＭＲＰ２が直列接続される。そして、この直列接続構造が、電源電位端と共通電位端との間に接続される。トランジスタＱｐ１のゲート端子は、トランジスタＱｐ１のドレイン端子と接続される。トランジスタＱｎ１１のゲート端子にはクランプ電位Ｖｃｌｍｐが供給される。

また、定電流回路Ｉにおいて、ｐ型ＭＯＳＦＥＴ Ｑｐ２、ｎ型ＭＯＳＦＥＴ Ｑｎ１３、レプリカＭＲ素子ＭＲＰ３が直列接続される。そして、この直列接続構造が、電源電位端と共通電位（接地電位）端との間に接続される。トランジスタＱｐ２のゲート端子は、トランジスタＱｐ１のゲート端子およびトランジスタＱｐ２のドレイン端子と接続される。トランジスタＱｎ１３のゲート端子にはクランプ電位Ｖｃｌｍｐが供給される。

トランジスタＱｐ１、Ｑｐ２のゲート端子は、ｐ型ＭＯＳＦＥＴ Ｑｐ３のゲート端子と接続される。トランジスタＱｐ３の一端は、電源電位端と接続され、他端は定電流回路Ｉの出力端として機能するとともにトランジスタＱｎ３の一端と接続される。

レプリカＭＲ素子ＭＲＰ２、ＭＲＰ３は、セル用ＭＲ素子ＭＲＭと、原理的には同じ特性を有する。すなわち、製造工程上のばらつき等に起因する特性の差を考慮しなければ、レプリカＭＲ素子ＭＲＰ２、ＭＲＰ３の低抵抗状態および高抵抗状態における抵抗値は、セル用ＭＲ素子ＭＲＭと同じである。特性のばらつきを考慮しても、実質的に同じ抵抗値が発現する。そして、レプリカＭＲ素子ＭＲＰ２、ＭＲＰ３の各抵抗状態の一方が高抵抗状態に固定され、他方が低抵抗状態に固定される。

Ｖｒｅｆ生成回路ＲＥＦは、スイッチ回路Ｓ１とレプリカＭＲ素子ＭＲＰ１との間にｎ型ＭＯＳＦＥＴ Ｑｎ４が接続されることを除いて、第１実施形態（図３）と同じである。トランジスタＱｎ４のゲート端子には、電源電位Ｖｄｄが供給される。

これ以外の構成については、第１実施形態と同じである。なお、図５において、スイッチ回路ＳＭ１、ＳＭ２、ＳＲ１、ＳＲ２、Ｓ１、Ｓ２は、オンしている状態を示しているものとして省略されている。

なお、Ｖｒｅｆ生成回路ＲＥＦの出力を第２実施形態のように、ユニティゲインバッファを介してトランジスタＱｎ２のゲート端子に供給することももちろん可能である。この構成によれば、第２実施形態で述べた効果を得ることができる。

定電流回路Ｉは上記のような構成を有し、且つレプリカＭＲ素子ＭＲＰ２、ＭＲＰ３は、一方が低抵抗状態、他方が高抵抗状態に固定される。このため、定電流回路Ｉの出力である参照電流Ｉｒｅｆは、低抵抗状態のレプリカセル用ＭＲ素子を流れる電流と、高抵抗状態のレプリカセル用ＭＲ素子を流れる電流との平均値に等しい。なお、この平均値は、低抵抗状態のメモリセル用ＭＲ素子ＭＲＭを流れる電流の値と、高抵抗状態のメモリセル用ＭＲ素子ＭＲＭを流れる電流の値との平均の値と実質的に同じである。レプリカＭＲ素子ＭＲＰ２、ＭＲＰ３とメモリセル用ＭＲ素子ＭＲＭとの特性が、上記のように、実質的に同じだからである。

第３実施形態に係る磁気ランダムアクセスメモリによれば、それぞれ高抵抗状態および低抵抗状態のレプリカＭＲ素子ＭＲＰ２、ＭＲＰ３を用いて生成された参照電流Ｉｒｅｆが、第１実施形態と同じくＶｒｅｆ生成回路ＲＥＦを用いてセンスアンプＳＡの第２入力端子ＩＮ２に転送される。このため、低抵抗状態のセル用ＭＲ素子ＭＲＭを流れる電流値と高抵抗状態のセル用ＭＲ素子ＭＲＭを流れる電流値との間の値を有する参照電流Ｉｒｅｆを、簡便な回路を用いてセンスアンプＳＡに供給することができる。よって、読み出し回路の面積の削減と読み出し動作時の消費電力の抑制とを達成できる。

（第４実施形態）
第４実施形態は、第１、第２実施形態の定電流回路Ｉの具体例に関する。

図６は、本発明の第４実施形態に係る磁気ランダムアクセスメモリの読み出し回路ＲＣの主要部を概略的に示す回路図である。定電流回路Ｉは、図６に示す構成を有する。

図６に示すように、定電流回路Ｉにおいて、ｐ型ＭＯＳＦＥＴ Ｑｐ４、ｎ型ＭＯＳＦＥＴ Ｑｎ１５、２つのレプリカＭＲ素子ＭＲＰ４、ＭＲＰ５が直列接続される。そして、この直列接続構造が、電源電位端と共通電位端との間に接続される。また、レプリカＭＲ素子ＭＲＰ４、ＭＲＰ５と並列に、直列接続された２つのレプリカＭＲ素子ＭＲＰ６、ＭＲＰ７が接続される。

トランジスタＱｐ４のゲート端子は、トランジスタＱｐ４のドレイン端子およびトランジスタＱｐ３のゲート端子と接続される。トランジスタＱｎ１５のゲート端子にはクランプ電位Ｖｃｌｍｐが供給される。

レプリカＭＲ素子ＭＲＰ４、ＭＲＰ５、ＭＲＰ６、ＭＲＰ７は、メモリセル用ＭＲ素子ＭＲＭと、原理的には同じ特性を有する。すなわち、製造工程上のばらつき等に起因する特性の差を考慮しなければ、レプリカＭＲ素子ＭＲＰ４乃至ＭＲＰ７の低抵抗状態および高抵抗状態における抵抗値は、セル用ＭＲ素子ＭＲＭと同じである。特性のばらつきを考慮しても、実質的に同じ抵抗値が発現する。レプリカＭＲ素子ＭＲＰ４、ＭＲＰ５は、高抵抗状態に固定され、レプリカＭＲ素子ＭＲＰ６、ＭＲＰ７は、低抵抗状態に固定される。

Ｖｒｅｆ生成回路ＲＥＦの構成は、第３実施形態と同じである。また、上記した構成以外の構成については、第１実施形態と同じである。なお、図６において、スイッチ回路ＳＭ１、ＳＭ２、ＳＲ１、ＳＲ２、Ｓ１、Ｓ２は、オンしている状態を示すものとして省略されている。

なお、Ｖｒｅｆ生成回路ＲＥＦの出力Ｖｒｅｆを第２実施形態のように、ユニティゲインバッファを介してトランジスタＱｎ２のゲート端子に供給することももちろん可能である。この構成によれば、第２実施形態で述べた効果を得ることができる。

定電流回路Ｉは上記のような構成を有し、且つレプリカＭＲ素子ＭＲＰ４、ＭＲＰ５は高抵抗状態に固定され、レプリカＭＲ素子ＭＲＰ６、ＭＲＰ７は低抵抗状態に固定される。このため、定電流回路Ｉの出力である参照電流Ｉｒｅｆは、低抵抗状態のレプリカセル用ＭＲ素子を流れる電流と、高抵抗状態のレプリカセル用ＭＲ素子を流れる電流との平均値に等しい。なお、この平均値は、低抵抗状態のセル用ＭＲ素子ＭＲを流れる電流の値と、高抵抗状態のセル用ＭＲ素子ＭＲＭを流れる電流の値との平均の値と実質的に同じである。レプリカＭＲ素子ＭＲＰ４乃至ＭＲＰ７とセル用ＭＲ素子ＭＲＭとの特性が、上記のように、実質的に同じだからである。

第４実施形態に係る磁気ランダムアクセスメモリによれば、それぞれ高抵抗状態のレプリカＭＲ素子ＭＲＰ４、５および低抵抗状態のレプリカＭＲ素子ＭＲＰ６、ＭＲＰ７を用いて生成された参照電流Ｉｒｅｆが、第１実施形態と同じくＶｒｅｆ生成回路ＲＥＦを用いてセンスアンプＳＡの第２入力端子ＩＮ２に転送される。このため、低抵抗状態のＭＲ素子を流れる電流値と高抵抗状態のＭＲ素子を流れる電流値との間の値を有する参照電流Ｉｒｅｆを、簡便な回路を用いてセンスアンプＳＡに供給することができる。よって、読み出し回路の面積の削減と読み出し動作時の消費電力の抑制とを達成できる。

また、第４実施形態によれば、直列接続された高抵抗状態のレプリカＭＲ素子ＭＲＰ４、ＭＲＰ５と、直列接続された低抵抗状態のレプリカＭＲ素子ＭＲＰ６、ＭＲＰ７と、の並列構造を用いて参照電流Ｉｒｅｆが生成される。このため、スタンバイ時の電流を抑制することができる。

（第５実施形態）
第５実施形態は、第１乃至第４実施形態のセンスアンプＳＡの具体例に関する。

図７は、本発明の第５実施形態に係る磁気ランダムアクセスメモリのセンスアンプＳＡの主要部を概略的に示す回路図である。図７に示すように、ｐ型ＭＯＳＦＥＴ Ｑｐ１１、Ｑｐ１２の各一端は、電源電位端と接続される。トランジスタＱｐ１１、Ｑｐ１２の各ゲート端子同士は、相互に接続されるとともにｐ型ＭＯＳＦＥＴ Ｑｐ１３のゲート端子と接続される。トランジスタＱｐ１３のゲート端子には、また、制御信号ＳＥ１が供給される。トランジスタＱｐ１３の一端は、トランジスタＱＰ１１の他端と接続されるとともに、センスアンプＳＡの第１出力端ＯＵＴとして機能する。トランジスタＱｐ１３の他端は、トランジスタＱＰ１２の他端と接続されるとともに、センスアンプＳＡの第２出力端／ＯＵＴとして機能する。第１出力端ＯＵＴの電位と第２出力端／ＯＵＴとの電位は、相補の関係を有する。

電源電位端と共通電位端との間には、直列接続されたｐ型ＭＯＳＦＥＴ Ｑｐ１４、２つのｎ型ＭＯＳＦＥＴ Ｑｎ２１、Ｑｎ２２が接続される。トランジスタＱｐ１４、Ｑｎ２１の各ゲート端子は相互に接続されるとともに、第２出力端／ＯＵＴと接続される。トランジスタＱｐ１４とトランジスタＱｎ２１との接続ノードは、第１出力端ＯＵＴと接続される。

電源電位端と共通電位端との間には、直列接続されたｐ型ＭＯＳＦＥＴ Ｑｐ１５、２つのｎ型ＭＯＳＦＥＴ Ｑｎ２３、Ｑｎ２４が接続される。トランジスタＱｐ１５、Ｑｎ２３の各ゲート端子は相互に接続されるとともに、第１出力端ＯＵＴと接続される。トランジスタＱｐ１５とトランジスタＱｎ２３との接続ノードは、第２出力端／ＯＵＴと接続される。トランジスタＱｎ２４のゲート端子は、トランジスタＱｎ２２のゲート端子と接続されるとともに、制御信号ＳＥ２を供給される。

トランジスタＱｎ２１とトランジスタＱｎ２２との接続ノードは、第１入力端ＩＮ１として機能する。第１入力端ＩＮ１は、トランジスタＱｎ１と接続される。トランジスタＱｎ２３とトランジスタＱｎ２４との接続ノードは、第２入力端ＩＮ２として機能する。第２入力端ＩＮ２は、トランジスタＱｎ２と接続される。

第５実施形態に係るセンスアンプＳＡは、電流差動増幅型であり、以下に述べるように動作する。まず、動作に先立ち、第１、第２出力端ＯＵＴ、／ＯＵＴが電源電位Ｖｄｄへとプリチャージされる。そして、スイッチ回路ＳＭ１、ＳＭ２、ＳＲ１、ＳＲ２をオンすることによって、センスアンプＳＡにセル電流、参照電流が供給される。次に、制御信号ＳＥ１をローレベルとすることによってセンス動作が開始する。この結果、第１、第２出力端ＯＵＴ、／ＯＵＴに、メモリセルの保持データに応じた電位が現れる。そして、適当な時間の経過後、制御信号ＳＥ２をハイレベルにすることによって、第１、第２出力端ＯＵＴ、／ＯＵＴの電位が確定する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

第１実施形態に係るＭＲＡＭの主要部を概略的に示す回路図。 第１実施形態に適用可能なＭＲ素子の断面図。 第１実施形態の読み出しに関する回路の構成を示す図。 第２実施形態に係るＭＲＡＭの主要部を概略的に示す回路図。 第３実施形態に係るＭＲＡＭの読み出し回路の主要部を概略的に示す回路図。 第４実施形態に係るＭＲＡＭの読み出し回路の主要部を概略的に示す回路図。 第５実施形態に係るＭＲＡＭのセンスアンプＳＡの主要部を概略的に示す回路図。

符号の説明

ＭＲＭ…セル用ＭＲ素子、ＭＲＲ…参照用ＭＲ素子、ＳＭ１、ＳＭ２、ＳＲ１、ＳＲ２、Ｓ１、Ｓ２…スイッチ回路、ＲＣ…読み出し回路、ＳＡ…センスアンプ、Ｑｎ１、Ｑｎ２、Ｑｎ３…ＭＯＳＦＥＴ、Ｉ…定電流回路、Ｓ１、Ｓ２…スイッチ回路、ＭＲＰ１…レプリカＭＲ素子。

Claims (5)

1. 低抵抗状態と前記低抵抗状態よりも高い抵抗値を有する高抵抗状態との２つの定常状態を有する第１磁気抵抗効果素子と、
   低抵抗状態と前記低抵抗状態よりも高い抵抗値を有する高抵抗状態との２つの定常状態のいずれか一方に固定された第２磁気抵抗効果素子と、
   一端を前記第１磁気抵抗効果素子と接続され、ゲート端子に第１電位を印加された第１ＭＯＳＦＥＴと、
   一端を前記第２磁気抵抗効果素子と接続された第２ＭＯＳＦＥＴと、
   前記第１ＭＯＳＦＥＴの他端を流れる電流と前記第２ＭＯＳＦＥＴの他端を流れる電流との差を増幅するセンスアンプと、
   低抵抗状態の前記第１磁気抵抗効果素子を流れる電流と、高抵抗状態の前記第１磁気抵抗効果素子を流れる電流と、の間の値を有する参照電流を出力する定電流回路と、
   一端において前記参照電流を供給され、前記一端と接続されたゲート端子を有する第３ＭＯＳＦＥＴと、
   前記第３ＭＯＳＦＥＴの他端と接続され、前記第２磁気抵抗効果素子と実質的に同じ抵抗値を有する第１抵抗素子と、
   を具備し、
   前記第２ＭＯＳＦＥＴのゲート端子には、前記第３ＭＯＳＦＥＴのゲート端子と同じ電位が印加される、
   ことを特徴とする磁気ランダムアクセスメモリ。
2. 非反転入力端を前記第３ＭＯＳＦＥＴの前記ゲート端子と接続され、出力端を自身の反転入力端および前記第２ＭＯＳＦＥＴの前記ゲート端子と接続されたオペアンプをさらに具備することを特徴とする請求項１の磁気ランダムアクセスメモリ。
3. 前記定電流回路は、低抵抗状態の前記第１磁気抵抗効果素子と同じ抵抗値を有する第２抵抗素子と、高抵抗状態の前記第１磁気抵抗効果素子と同じ抵抗値を有する第３抵抗素子と、を含む、ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
4. 前記定電流回路は、
   一端を電源電位端と接続され、他端を自身のゲート端子および前記第３ＭＯＳＦＥＴの前記一端と接続された第４ＭＯＳＦＥＴと、
   一端を前記電源電位端と接続され、他端を自身のゲート端子および前記第４ＭＯＳＦＥＴの前記ゲート端子と接続された第５ＭＯＳＦＥＴと、
   一端を前記電源電位端と接続され、他端を自身のゲート端子および前記第４ＭＯＳＦＥＴの前記ゲート端子と接続された第６ＭＯＳＦＥＴと、
   一端を前記第５ＭＯＳＦＥＴの前記他端と接続され、他端を前記第２抵抗素子と接続され、ゲート端子に前記第１電位を印加される第７ＭＯＳＦＥＴと、
   一端を前記第６ＭＯＳＦＥＴの前記他端と接続され、他端を前記第３抵抗素子と接続され、ゲート端子に前記第１電位を印加される第８ＭＯＳＦＥＴと、
   をさらに含むことを特徴とする請求項３に記載の磁気ランダムアクセスメモリ。
5. 前記第１磁気抵抗効果素子は、第１強磁性膜と、第２強磁性膜と、前記第１、第２強磁性膜間に設けられた第１非磁性膜と、を含み、
   前記第２磁気抵抗効果素子および前記第１乃至第３抵抗素子は、前記第１磁性膜と同じ特性を有する第３強磁性膜と、前記第２強磁性膜と同じ特性を有する第４協磁性膜と、前記第１非磁性膜と同じ特性を有し且つ前記第３、第４強磁性膜間に設けられた第２非磁性膜と、を含み、且つ抵抗状態を固定されている、
   ことを特徴とする請求項３に記載の磁気ランダムアクセスメモリ。

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