JP4741758B2 - 磁気メモリ装置の読み出し回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ装置の読み出し回路に関し、特に、磁気抵抗素子を用いたメモリセルを有する磁気メモリ装置に適した読み出し回路に関する。
【０００２】
【従来の技術】
強磁性体などの磁性体において、その磁化の方向や磁化の有無などによってその電気抵抗が変化する磁気抵抗効果が知られており、そのときの電気抵抗値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance Ratio）という。磁気抵抗比が大きい材料としては、巨大磁気抵抗（ＧＭＲ；Giant Magneto-Rsistance）材料や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resistance）材料があり、これらは一般に、金属、合金、複合酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，ＬａXＣａ1-XＭｎＯ9などの複合酸化物などの材料がある。また一般に、強磁性体は、外部から印加された磁場によってその強磁性体内に発生した磁化が外部磁場を取り除いた後にも残留する（これを残留磁化という）、という特性を有している。
【０００３】
そこで、磁気抵抗材料として強磁性体を用いてその強磁性体の残留磁化を利用すれば、磁化方向や磁化の有無により電気抵抗値を選択して情報を記憶する不揮発性メモリを構成することができる。このような不揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダムアクセスメモリ）；Magnetic Random Access Memory）と呼ばれている。
【０００４】
近年、開発が進められているＭＲＡＭの多くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を記憶しており、磁化方向の違いによって生じる電気抵抗値の変化を検出することにより、記憶した情報を読み出す方式を採用している。また、書込み用配線に電流を流して誘起される磁場により強磁性体メモリセルの磁化方向を変化させることで、メモリセルに情報を書き込み、また、その情報を書き換えることができる。
【０００５】
ＭＲＡＭのメモリセルとしては、トンネル絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あるいはＭＴＪ；Magnetic Tunnel Junction）が、高い磁気抵抗変化率（ＭＲ比）を備えており、もっとも実用化に近いデバイスとして期待されている。このようなメモリセルとして、従来、２つの面内磁化膜の間にトンネル絶縁膜を挟み込んだ構成のものが検討されていた。しかしながら、面内磁化膜を使用したメモリセルの場合、メモリセルの微小化に伴って、ＭＲ比が低下し、必要な書き込み電流が増加し、また、動作点（メモリセルの磁気特性を示すヒステリシスループ）の移動が起こるなどの、解決すべき課題があることが分かっている。これに対し、本願出願人は、特開平１１−２１３６５０号公報において、２枚の垂直磁化膜の間にトンネル絶縁膜である非磁性層を挟み込んだ構成のものを提案した。垂直磁化膜を使用することにより、メモリセルを微小化した場合であっても、ＭＲ比の低下や書き込み電流の増加が抑えられ、また、ヒステリシスループにおけるシフトも抑えられ、優れた特性を有するメモリセルが得られるようになる。
【０００６】
図３は、ＭＲＡＭのメモリセルアレイの構成の一例を示す回路図である。
【０００７】
１個のメモリセルは、可変抵抗として表現された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素子１１に一端が接続するスイッチ素子１２とを備えている。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxide-Semiconductor)電界効果トランジスタによって構成されており、その他端は接地されている。このようなメモリセルが複数個、２次元にマトリクス状に配置することにより、メモリセルアレイを構成している。ここで図示横方向の並びを行、縦方向の並びを列と呼ぶことにすると、図示したものでは、メモリセルアレイにおける３行×３列分の領域が示されている。各行ごとに行方向に延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられている。各メモリセルにおいて、磁気抵抗素子１１の一端は対応する行のビット線に接続し、スイッチ素子１２のゲートは対応する列のワード線に接続する。
【０００８】
図示破線で示すのは、各メモリセルへのデータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷＬ３であり、この書き込み線は、列ごとに設けられている。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列の他端で折り返す構成となっており、列ごとに設けられた書き込み回路１３により、所定の書き込み電流が流されるようになっている。各書き込み回路１３には、電源回路１４から、書き込み電流を生成するための電流が供給される。
【０００９】
図４は、メモリセルの構成の一例を示す断面図である。図では、列方向に並ぶ２個のメモリセルが示されている。
【００１０】
半導体基板３０上に素子分離領域３１が形成されるとともに、スイッチ素子１２のドレイン領域３２及びソース領域３３が設けられ、ドレイン領域３２及びソース領域３３に挟まれた領域において、ゲート絶縁膜３４を介して、スイッチ素子１２のゲート電極を兼ねるワード線３５（図３におけるワード線ＷＬ１〜ＷＬ３に対応）が形成されている。図示した例では、２個のスイッチ素子１２がソース領域３３を兼用する形態となっており、このようなスイッチ素子１２を覆うように、層間絶縁膜３６，３７，３８がこの順で設けられている。層間絶縁膜３８は、特に薄く形成されている。ソース領域３３は、プラグ３９を介して、層間絶縁膜３６上に形成された接地線４０に接続し、ドレイン領域３２は、プラグ４１を介して、層間絶縁膜３８上に形成された磁気抵抗素子１１に下面に接続している。磁気抵抗素子１１は、図示した例では、特開平１１−２１３６５０号公報に記載されたような、２層の垂直磁化膜の間に非磁性層であるトンネル絶縁膜を挟持した構成のものである。また、層間絶縁膜３８の下には、層間絶縁膜３７に彫り込まれるように、書き込み線４２（図３における書き込み線ＷＷＬ１〜ＷＷＬ３に対応）が形成されている。隣接する磁気抵抗素子１１間の領域を埋めるように層間絶縁膜４３が形成されており、磁気抵抗素子１１の上面は、層間絶縁膜４３上に形成されて図示左右方向に延びるビット線４４（図３におけるビット線ＢＬ１〜ＢＬ３に対応）に接続している。さらに、層間絶縁膜４３やビット線４４を覆うように、保護膜を兼ねる層間絶縁膜４５が形成されている。
【００１１】
図３に示したメモリセルアレイにおけるメモリセルへのデータの書き込みは、データを書き込もうとするメモリセル（選択されたメモリセル）が属する列の書き込み線に、書き込み値（“０”または“１”）に応じた極性の書き込み電流を流して書き込み磁界を発生するとともに、そのメモリセルが属する行のビット線にアシスト電流を流してアシスト磁界を発生させ、書き込み磁界とアシスト磁界との和磁界によって、選択されたメモリセルのみにデータが書き込まれるようにしている。選択された行のビット線にアシスト電流を流すために、各ビット線の一端には、電源回路１４とそのビット線を接続するためのスイッチ素子１５が設けられ、他端には、その他端でビット線を接地するためのスイッチ素子１６が設けられている。スイッチ素子１５，１６は、典型的には、ＭＯＳ電界効果トランジスタによって構成される。
【００１２】
このようなメモリセルアレイにおいて、各ビット線の一端には、読み出し回路２０が設けられている。読み出し回路２０は、ワード線ＷＬ１〜ＷＬ３によって選択された列のメモリセルからそのメモリセルに書き込まれたデータを読み出すものである。具体的には、スイッチ素子１５，１６の全てをオフ状態とし、ワード線によって特定の列のスイッチ素子１２をオン状態とし、読み出し回路２０側から対象とするメモリセルの磁気抵抗素子１１の抵抗値を読み出し、その結果に基づいて“０”及び“１”のいずれが記録されているかを判定する。この場合、磁気抵抗素子１１の抵抗値の絶対値を測定するのではなく、たとえば読み出し回路２０内に参照セルを設け、その参照セルと磁気抵抗素子１１の抵抗との大小を比較して“０”及び“１”のいずれであるかを判定する。参照セルには、磁気抵抗素子１１において記録値が“０”のときの抵抗値と記録値が“１”であるときの抵抗値との中間となる抵抗値が設定されるようにする。そして、参照セルと磁気抵抗素子１１の双方に所定電流を流し、そのときに参照セル及び磁気抵抗素子１１の双方の両端に発生する電圧を検出し、両者の電圧を比較することによって、参照セルの抵抗値の方が大きいか、磁気抵抗素子１１の抵抗値の方が大きいかを判定し、磁気抵抗素子１１に記録されたデータを判別する。
【００１３】
そのような読み出し回路として、例えば、米国特許第６２０５０７３号明細書に記載されたものがある。この読み出し回路では、参照セルを流れる電流を電圧値に変換し、また、磁気抵抗素子１１を流れる電流を電圧値に変換し、両方の電圧値の大小をコンパレータで判別することにより、磁気抵抗素子１１に記録されたデータを読み出すようにしている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上述した従来の読み出し回路では、電流−電圧（Ｉ−Ｖ）変換を参照セル側及び磁気抵抗素子側の両方で行っているので回路規模が大きくなりがちであるとともに、複数のメモリセルから順次データを読み込むときの読み出しタイミングによって電流のオンオフが頻繁に生じる構成となっているため、回路動作の高速化が難しいという課題がある。
【００１５】
そこで本発明の目的は、磁気抵抗素子をメモリ素子として用いる磁気メモリ装置に適し、回路規模を小さくでき、かつ、高速での読み出しが可能な読み出し回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の磁気メモリ装置の読み出し回路は、磁気抵抗素子を有するメモリセルを備えた磁気メモリ装置において、メモリセルに記録された情報を読み出す読み出し回路であって、参照セルと、参照セルに電流を供給する第１の定電流源と、第１の定電流源と同一の電流値であって磁気抵抗素子に電流を供給する第２の定電流源と、参照セルに所定の電圧を印加するとともに、第１の定電流源から参照セルに分流した残りの電流が流れる第１の電圧印加手段と、磁気抵抗素子に対して上記の所定の電圧を印加するとともに、第２の定電流源から磁気抵抗素子に分流した残りの電流が流れる第２の電圧印加手段と、第１の電圧印加手段を流れる電流と第２の電圧印加手段を流れる電流との差電流に応じて電圧を発生する検出手段と、を有する。
【００１７】
換言すれば、本発明は、磁気抵抗素子を有するメモリセルに記録された情報を読み出す磁気メモリ装置の読み出し回路において、参照セルと選択されたメモリセルの磁気抵抗素子とに同じ電流値の定電流を供給するための第１及び第２の定電流源と、参照セルに流れる電流と前記第１の定電流源から供給される定電流との差電流が流れる第１の回路と、前記選択されたメモリセルの磁気抵抗素子を流れる電流と前記第２の定電流源から供給される定電流との差電流が流れる第２の回路と、前記第１の回路に一つの電流供給端子が接続され、前記第２の回路に別の電流供給端子が接続された電流ミラー回路と、を具備し、前記第１及び第２の回路に流れる電流の差電流を検出することにより情報を読み出すことを特徴とする磁気メモリ装置の読み出し回路である。
【００１８】
すなわち本発明の読み出し回路では、定電流源の電流Ｉから参照セルを流れる電流（参照電流）ＩREFを除いた電流ＩREF’（＝Ｉ−ＩREF）と、同じく電流Ｉから磁気抵抗素子を流れる電流（セル電流）ＩMTJを除いた電流ＩMTJ’（＝Ｉ−ＩMTJ）とを生成し、電流ＩREF’とＩMTJ’との差電流を検出してこれを電流−電圧変換し、変換された電圧に基づいて磁気抵抗素子（メモリ素子）に記録されたデータを判別する。
【００１９】
このような構成によれば、参照電流側及びセル電流側の両方で電流−電圧変換を行う従来の構成に比べ、回路規模を小さくすることができる。また、メモリセル側での読み出しサイクルにより磁気抵抗素子に電流が流れないタイミングであっても読み出し回路には電流が流れ続けることとなり、回路内に寄生容量があったとしてもその充放電が起こりにくいので寄生容量の影響を軽減することができ、さらには、各トランジスタの動作電流が大きくは変化しないので、高速動作を達成することができる。
【００２０】
【発明の実施の形態】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。図１は本発明の実施の一形態の読み出し回路の構成を示す回路図である。ここでは、図３に示した構成においてメモリセルアレイの１行分のメモリセルからビット線４４を介してデータを読み出す読み出し回路２０として、本実施の形態の読み出し回路を説明する。
【００２１】
この読み出し回路には、参照セル５０が設けられている。参照セル５０は、磁気抵抗素子１１において記録値が“０”のときの抵抗値と記録値が“１”であるときの抵抗値との中間となる抵抗値を有するものである。例えば、メモリセルの各磁気抵抗素子１１と同一プロセスで参照用の磁気抵抗素子を４個形成し、このうち２個を直列に接続して一方に“１”を他方に“０”を記録し、残りの２個も直列に接続して一方に“１”を他方に“０”を記録し、このように直列接続されたものを相互に並列に接続することによって、ここで使用できる参照セル５０を得ることができる。
【００２２】
参照セル５０の一端と電源Ｖccとの間には電流Ｉを与える定電流源５１が設けられている。また、参照セル５０のこの一端には、ＮチャネルＭＯＳ電界効果トランジスタ５２のドレインと、第１の演算増幅器（差動増幅器）５３の非反転入力端子が接続している。参照セル５０の他端は接地している。Ｎチャネルトランジスタ５２のソースも接地されている。第１の演算増幅器５３の反転入力端子には所定のバイアス電圧Ｖbiasが印加され、この第１の演算増幅器５３の出力は、Ｎチャネルトランジスタ５２のゲートともう１つのＮチャネルＭＯＳ電界効果トランジスタ５４のゲートとに供給されている。Ｎチャネルトランジスタ５４は、Ｎチャネルトランジスタ５２と同一の電気的特性のものであって、ソースが接地され、ドレインはＰチャネルＭＯＳ電界効果トランジスタ５５のドレインに接続している。Ｐチャネルトランジスタ５５のソースは、電源Ｖccに接続している。
【００２３】
ところで、メモリセルアレイのビット線４４には、複数のメモリセルが接続しており、各メモリセルにおいて、磁気抵抗素子１１の一端がビット線４４に接続し、磁気抵抗素子１１の他端とスイッチ素子１２の一端が相互に接続し、スイッチ素子１２の他端が接地されている。
【００２４】
この実施の形態において、磁気抵抗素子１１としては、２層の強磁性体層間に非磁性層を挟み込んだものであって、強磁性体層における磁化の方向に応じて二値の情報を記録し、記録された情報に応じて電気抵抗値が変化するものが使用される。特に、非磁性層がトンネル絶縁膜であるものが好ましく使用される。各強磁性体層は、面内磁化膜であってもよいが、垂直磁化膜であることが好ましい。
【００２５】
上述したようなビット線４４と電源Ｖccとの間には、定電流源５１と同じ電流Ｉを与えるもう１つの定電流源５６が設けられている。ビット線４４と定電流源５６との接続点には、さらに、ＮチャネルＭＯＳ電界効果トランジスタ５７のドレインと、第２の演算増幅器（差動増幅器）５８の非反転入力端子が接続している。Ｎチャネルトランジスタ５７のソースは接地されている。第２の演算増幅器５８の反転入力端子には、第１の演算増幅器５３に供給されたものと同一のバイアス電圧Ｖbiasが印加され、この第２の演算増幅器５８の出力は、Ｎチャネルトランジスタ５７のゲートともう１つのＮチャネルＭＯＳ電界効果トランジスタ５９のゲートとに供給されている。Ｎチャネルトランジスタ５９は、Ｎチャネルトランジスタ５７と同一の電気的特性のものであって、ソースが接地され、ドレインはＰチャネルＭＯＳ電界効果トランジスタ６０のドレインに接続している。Ｐチャネルトランジスタ６０は、Ｐチャネルトランジスタ５５と同一の特性のものであって、そのソースは電源Ｖccに接続している。
【００２６】
さらにこの読み出し回路には、第３の演算増幅器（差動増幅器）６１が設けられている。この第３の演算増幅器（差動増幅器）６１は必要に応じて設けられるものである。第３の演算増幅器６１の非反転入力端子はＮチャネルトランジスタ５４のドレインに接続し、反転入力端子には、第１及び第２の演算増幅器５３，５８に供給されているものと同一のバイアス電圧Ｖbiasが印加されている。第３の演算増幅器６１の出力は、Ｐチャネルトランジスタ５５及び６０のゲートに印加されている。Ｐチャネルトランジスタ６０のドレインから、出力端子６２が引き出されている。
【００２７】
次に、この読み出し回路の動作を説明する。ここで、ビット線４４につながるメモリセルのうち１つのメモリセルにおいてスイッチ素子１２がオン状態となり、そのオン状態のメモリセルの磁気抵抗素子１１に記録されたデータを読み出すものとする。そこで、その磁気抵抗素子１１を流れるセル電流をＩMTJと表し、参照セル５０を流れる参照電流をＩREFと表すことにする。また、参照セル５０の抵抗値をＲREFで表し、磁気抵抗素子１１の抵抗値をＲMTJと表す。
【００２８】
第１の演算増幅器５３の反転入力端子にバイアス電圧Ｖbiasが印加され、この演算増幅器５３の出力がＮチャネルトランジスタ５２のゲートに供給されることにより、参照セル５０の両端には、バイアス電圧Ｖbiasが印加されることとなる。また、定電流源５１は、電流Ｉを流し続ける。その結果、参照セル５０を流れる電流ＩREFは、
ＩREF＝Ｖbias／ＲREF
で表される。また、Ｎチャネルトランジスタ５２のドレイン電流は（Ｉ−ＩREF）となる。ここで第３の演算増幅器６１の反転入力端子にバイアス電圧Ｖbiasが印加されていることにより、Ｎチャネルトランジスタ５４のドレイン電圧もＶbiasとなる。Ｎチャネルトランジスタ５２と同じゲート−ソース間電圧が印加され、同じドレイン電圧となっていることから、Ｎチャネルトランジスタ５４のドレイン電流も（Ｉ−ＩREF）となる。したがって、Ｐチャネルトランジスタ５５のドレイン電流も（Ｉ−ＩREF）となる。
【００２９】
同様に、第２の演算増幅器５８の反転入力端子にバイアス電圧Ｖbiasが印加され、この演算増幅器５８の出力がＮチャネルトランジスタ５７のゲートに供給されることにより、選択された磁気抵抗素子１１の両端には、バイアス電圧Ｖbiasが印加されることとなる。また、定電流源５６は、電流Ｉを流し続ける。その結果、磁気抵抗素子１１を流れる電流ＩMTJは、
ＩMTJ＝Ｖbias／ＲMTJ
で表される。また、Ｎチャネルトランジスタ５７のドレイン電流は（Ｉ−ＩMTJ）となる。
【００３０】
Ｎチャネルトランジスタ５９のドレイン電流をＩMTJ’、Ｐチャネルトランジスタ６０のドレイン電流をＩREF’とする。Ｎチャネルトランジスタ５７及び５９のゲート−ソース間電圧が等しいことから、Ｎチャネルトランジスタ５９のドレイン電流ＩMTJ’は、ドレイン電圧が充分なものであることを前提として、Ｎチャネルトランジスタ５７のドレイン電流すなわち（Ｉ−ＩMTJ）になろうとする。同様に、Ｐチャネルトランジスタ５５及び６０のゲート−ソース間電圧が等しいことから、Ｐチャネルトランジスタ６０のドレイン電流ＩREF’は、ドレイン電圧が充分なものであることを前提として、Ｐチャネルトランジスタ５５のドレイン電流すなわち（Ｉ−ＩREF）になろうとする。一般に、
Ｉ−ＩREF≠Ｉ−ＩMTJ
であるから、適切な抵抗を介して出力端子６２を適切な電圧源を接続した場合には、電流（Ｉ−ＩREF）と電流（Ｉ−ＩMTJ）との差電流（ＩMTJ−ＩREF）が出力端子６２に流れることになる。この場合の差電流は、参照電流ＩREFとセル電流ＩMTJとの大小関係に応じて、流れる方向が反転するものである。ここでは、このような差電流を出力端子６２から取り出すことはせずに、出力端子６２をハイインピーダンスで受けてその電位を測ることとする。すると、差電流に相当する電流は出力端子６２を流れることはできず、その代わり、参照電流ＩREFとセル電流ＩMTJのどちらが大きいかに応じて、出力端子６２の電位は、電源電圧Ｖccに近い電位か接地電位に近い電位かのいずれかとなる。具体的には、参照電流ＩREFの方がセル電流ＩMTJより大きい場合（参照セル５０の抵抗値ＲREFの方が磁気抵抗素子１１の抵抗値ＲMTJより小さい場合）に、出力端子６２の電位は高いほうの電位、すなわち電源電圧Vccに近いほうの電位となる。したがって、図１に示す回路によれば、出力端子６２の電位をモニタすることによって、メモリセルアレイ中の選択されたメモリセルの磁気抵抗素子１１に記録された二値のデータを電圧信号として読み出すことができる。
【００３１】
図１に示した回路は、参照電流とセル電流との差電流の極性に応じた電圧値が得られるようになっており、参照電流とセル電流の双方について電流−電圧変換を行う場合に比べて回路規模を小さくすることができる。特に、この回路構成では、精密な電圧比較を行うためのコンパレータが不要となっている。
【００３２】
また、メモリセルアレイ側での読み出しサイクルを考えると、ビット線４４に接続する全てのメモリセルが非選択状態となり、セル電流ＩMTJが流れないタイミングが存在する。本実施の形態の回路の場合、定電流源５１，５２から電流Ｉを常時流す構成であり、セル電流ＩMTJが流れないタイミングであっても、各トランジスタ５２，５４，５５，５７，５９，６０には電流が流れ続けることとなる。したがって、回路内に寄生容量があったとしてもその充放電が起こりにくいので寄生容量の影響を軽減することができ、さらには、各トランジスタの動作電流が大きくは変化しないので、高速動作を達成することができる。
【００３３】
以上、本発明の好ましい実施の形態について説明した。本発明の読み出し回路は、面内磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、等しく適用できるものである。
【００３４】
読み出し回路内のトランジスタ５２，５４，５５，５７，５９，６０として、ＭＯＳ電界効果トランジスタを用いた構成を説明したが、本発明はこれに限定されるものではなく、その他の電界効果型トランジスタや、バイポーラトランジスタを用いた場合にも適用できる。上述した実施形態では、トランジスタ５２，５４，５７，５９の導電型とトランジスタ５５，６０の導電型とを逆にし、いわゆるＣＭＯＳ（相補性ＭＯＳ）プロセスに適合した構成とした。トランジスタの導電型と電位関係を逆にして上記実施形態の回路と等価な回路を構成することもできる。
【００３５】
また、図１に示す回路において、参照セル５０とメモリセルの位置を入れ替えることも可能である。すなわち、図２に示すように、定電流源５１とトランジスタ５２との接続点にビット線４４を接続して定電流源５１から磁気抵抗素子１１にセル電流ＩMTJが流れるようにし、定電流源５６とトランジスタ５７との接続点に参照セル５０を接続して定電流源５６から参照セル５０に参照電流ＩREFが流れるようにしてもよい。図２に示した回路では、電流ＩMTJ’（＝Ｉ−ＩMTJ）はトランジスタ６０を流れようとし、参照電流ＩREF’（＝Ｉ−ＩREF）はトランジスタ５９を流れようとする。この回路も、図１の回路と同様に動作するが、参照セル５０の抵抗値ＲREFと磁気抵抗素子１１の抵抗値ＲMTJの大小関係と、出力端子６２に現れる電圧の大小関係との関係が、図１に示す回路の場合とは逆になっている。
【００３６】
【発明の効果】
以上説明したように本発明は、定電流源の電流から参照電流を除いた電流と同じく定電流源の電流からセル電流を除いた電流との差電流に基づいた電圧出力を得られるようにすることにより、従来の読み出し回路より回路規模を小さくすることができるともに、読み出しサイクル中のタイミングによらずに読み出し回路中に電流を流し続けることができるため、高速動作を達成することができる、という効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態の読み出し回路の構成を示す回路図である。
【図２】本発明の別の実施の形態の読み出し回路の構成を示す回路図である。
【図３】ＭＲＡＭのメモリセルアレイの構成の一例を示す回路図である。
【図４】メモリセルの構成の一例を示す断面図である。
【符号の説明】
１１ 磁気抵抗素子
１２，１５，１６ スイッチ素子
１３ 書き込み回路
１４ 電源回路
２０ 読み出し回路
３０ 半導体基板
３１ 素子分離領域
３２ ドレイン領域
３３ ソース領域
３４ ゲート絶縁膜
３５，ＷＬ１〜ＷＬ３ ワード線
３６〜３８，４３，４５ 層間絶縁膜
３９，４１ プラグ
４０ 接地線
４２，ＷＷＬ１〜ＷＷＬ３ 書き込み線
４４，ＢＬ１〜ＢＬ３ ビット線
５０ 参照セル
５１，５６ 定電流源
５２，５４，５７，５９ ＮチャネルＭＯＳ電界効果トランジスタ
５３，５８，６１ 演算増幅器
５５，６０ ＰチャネルＭＯＳ電界効果トランジスタ
６２ 出力端子
【発明の属する技術分野】
本発明は、不揮発性メモリ装置の読み出し回路に関し、特に、磁気抵抗素子を用いたメモリセルを有する磁気メモリ装置に適した読み出し回路に関する。
【０００２】
【従来の技術】
強磁性体などの磁性体において、その磁化の方向や磁化の有無などによってその電気抵抗が変化する磁気抵抗効果が知られており、そのときの電気抵抗値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance Ratio）という。磁気抵抗比が大きい材料としては、巨大磁気抵抗（ＧＭＲ；Giant Magneto-Rsistance）材料や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resistance）材料があり、これらは一般に、金属、合金、複合酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，ＬａXＣａ1-XＭｎＯ9などの複合酸化物などの材料がある。また一般に、強磁性体は、外部から印加された磁場によってその強磁性体内に発生した磁化が外部磁場を取り除いた後にも残留する（これを残留磁化という）、という特性を有している。
【０００３】
そこで、磁気抵抗材料として強磁性体を用いてその強磁性体の残留磁化を利用すれば、磁化方向や磁化の有無により電気抵抗値を選択して情報を記憶する不揮発性メモリを構成することができる。このような不揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダムアクセスメモリ）；Magnetic Random Access Memory）と呼ばれている。
【０００４】
近年、開発が進められているＭＲＡＭの多くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を記憶しており、磁化方向の違いによって生じる電気抵抗値の変化を検出することにより、記憶した情報を読み出す方式を採用している。また、書込み用配線に電流を流して誘起される磁場により強磁性体メモリセルの磁化方向を変化させることで、メモリセルに情報を書き込み、また、その情報を書き換えることができる。
【０００５】
ＭＲＡＭのメモリセルとしては、トンネル絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あるいはＭＴＪ；Magnetic Tunnel Junction）が、高い磁気抵抗変化率（ＭＲ比）を備えており、もっとも実用化に近いデバイスとして期待されている。このようなメモリセルとして、従来、２つの面内磁化膜の間にトンネル絶縁膜を挟み込んだ構成のものが検討されていた。しかしながら、面内磁化膜を使用したメモリセルの場合、メモリセルの微小化に伴って、ＭＲ比が低下し、必要な書き込み電流が増加し、また、動作点（メモリセルの磁気特性を示すヒステリシスループ）の移動が起こるなどの、解決すべき課題があることが分かっている。これに対し、本願出願人は、特開平１１−２１３６５０号公報において、２枚の垂直磁化膜の間にトンネル絶縁膜である非磁性層を挟み込んだ構成のものを提案した。垂直磁化膜を使用することにより、メモリセルを微小化した場合であっても、ＭＲ比の低下や書き込み電流の増加が抑えられ、また、ヒステリシスループにおけるシフトも抑えられ、優れた特性を有するメモリセルが得られるようになる。
【０００６】
図３は、ＭＲＡＭのメモリセルアレイの構成の一例を示す回路図である。
【０００７】
１個のメモリセルは、可変抵抗として表現された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素子１１に一端が接続するスイッチ素子１２とを備えている。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxide-Semiconductor)電界効果トランジスタによって構成されており、その他端は接地されている。このようなメモリセルが複数個、２次元にマトリクス状に配置することにより、メモリセルアレイを構成している。ここで図示横方向の並びを行、縦方向の並びを列と呼ぶことにすると、図示したものでは、メモリセルアレイにおける３行×３列分の領域が示されている。各行ごとに行方向に延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられている。各メモリセルにおいて、磁気抵抗素子１１の一端は対応する行のビット線に接続し、スイッチ素子１２のゲートは対応する列のワード線に接続する。
【０００８】
図示破線で示すのは、各メモリセルへのデータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷＬ３であり、この書き込み線は、列ごとに設けられている。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列の他端で折り返す構成となっており、列ごとに設けられた書き込み回路１３により、所定の書き込み電流が流されるようになっている。各書き込み回路１３には、電源回路１４から、書き込み電流を生成するための電流が供給される。
【０００９】
図４は、メモリセルの構成の一例を示す断面図である。図では、列方向に並ぶ２個のメモリセルが示されている。
【００１０】
半導体基板３０上に素子分離領域３１が形成されるとともに、スイッチ素子１２のドレイン領域３２及びソース領域３３が設けられ、ドレイン領域３２及びソース領域３３に挟まれた領域において、ゲート絶縁膜３４を介して、スイッチ素子１２のゲート電極を兼ねるワード線３５（図３におけるワード線ＷＬ１〜ＷＬ３に対応）が形成されている。図示した例では、２個のスイッチ素子１２がソース領域３３を兼用する形態となっており、このようなスイッチ素子１２を覆うように、層間絶縁膜３６，３７，３８がこの順で設けられている。層間絶縁膜３８は、特に薄く形成されている。ソース領域３３は、プラグ３９を介して、層間絶縁膜３６上に形成された接地線４０に接続し、ドレイン領域３２は、プラグ４１を介して、層間絶縁膜３８上に形成された磁気抵抗素子１１に下面に接続している。磁気抵抗素子１１は、図示した例では、特開平１１−２１３６５０号公報に記載されたような、２層の垂直磁化膜の間に非磁性層であるトンネル絶縁膜を挟持した構成のものである。また、層間絶縁膜３８の下には、層間絶縁膜３７に彫り込まれるように、書き込み線４２（図３における書き込み線ＷＷＬ１〜ＷＷＬ３に対応）が形成されている。隣接する磁気抵抗素子１１間の領域を埋めるように層間絶縁膜４３が形成されており、磁気抵抗素子１１の上面は、層間絶縁膜４３上に形成されて図示左右方向に延びるビット線４４（図３におけるビット線ＢＬ１〜ＢＬ３に対応）に接続している。さらに、層間絶縁膜４３やビット線４４を覆うように、保護膜を兼ねる層間絶縁膜４５が形成されている。
【００１１】
図３に示したメモリセルアレイにおけるメモリセルへのデータの書き込みは、データを書き込もうとするメモリセル（選択されたメモリセル）が属する列の書き込み線に、書き込み値（“０”または“１”）に応じた極性の書き込み電流を流して書き込み磁界を発生するとともに、そのメモリセルが属する行のビット線にアシスト電流を流してアシスト磁界を発生させ、書き込み磁界とアシスト磁界との和磁界によって、選択されたメモリセルのみにデータが書き込まれるようにしている。選択された行のビット線にアシスト電流を流すために、各ビット線の一端には、電源回路１４とそのビット線を接続するためのスイッチ素子１５が設けられ、他端には、その他端でビット線を接地するためのスイッチ素子１６が設けられている。スイッチ素子１５，１６は、典型的には、ＭＯＳ電界効果トランジスタによって構成される。
【００１２】
このようなメモリセルアレイにおいて、各ビット線の一端には、読み出し回路２０が設けられている。読み出し回路２０は、ワード線ＷＬ１〜ＷＬ３によって選択された列のメモリセルからそのメモリセルに書き込まれたデータを読み出すものである。具体的には、スイッチ素子１５，１６の全てをオフ状態とし、ワード線によって特定の列のスイッチ素子１２をオン状態とし、読み出し回路２０側から対象とするメモリセルの磁気抵抗素子１１の抵抗値を読み出し、その結果に基づいて“０”及び“１”のいずれが記録されているかを判定する。この場合、磁気抵抗素子１１の抵抗値の絶対値を測定するのではなく、たとえば読み出し回路２０内に参照セルを設け、その参照セルと磁気抵抗素子１１の抵抗との大小を比較して“０”及び“１”のいずれであるかを判定する。参照セルには、磁気抵抗素子１１において記録値が“０”のときの抵抗値と記録値が“１”であるときの抵抗値との中間となる抵抗値が設定されるようにする。そして、参照セルと磁気抵抗素子１１の双方に所定電流を流し、そのときに参照セル及び磁気抵抗素子１１の双方の両端に発生する電圧を検出し、両者の電圧を比較することによって、参照セルの抵抗値の方が大きいか、磁気抵抗素子１１の抵抗値の方が大きいかを判定し、磁気抵抗素子１１に記録されたデータを判別する。
【００１３】
そのような読み出し回路として、例えば、米国特許第６２０５０７３号明細書に記載されたものがある。この読み出し回路では、参照セルを流れる電流を電圧値に変換し、また、磁気抵抗素子１１を流れる電流を電圧値に変換し、両方の電圧値の大小をコンパレータで判別することにより、磁気抵抗素子１１に記録されたデータを読み出すようにしている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上述した従来の読み出し回路では、電流−電圧（Ｉ−Ｖ）変換を参照セル側及び磁気抵抗素子側の両方で行っているので回路規模が大きくなりがちであるとともに、複数のメモリセルから順次データを読み込むときの読み出しタイミングによって電流のオンオフが頻繁に生じる構成となっているため、回路動作の高速化が難しいという課題がある。
【００１５】
そこで本発明の目的は、磁気抵抗素子をメモリ素子として用いる磁気メモリ装置に適し、回路規模を小さくでき、かつ、高速での読み出しが可能な読み出し回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の磁気メモリ装置の読み出し回路は、磁気抵抗素子を有するメモリセルを備えた磁気メモリ装置において、メモリセルに記録された情報を読み出す読み出し回路であって、参照セルと、参照セルに電流を供給する第１の定電流源と、第１の定電流源と同一の電流値であって磁気抵抗素子に電流を供給する第２の定電流源と、参照セルに所定の電圧を印加するとともに、第１の定電流源から参照セルに分流した残りの電流が流れる第１の電圧印加手段と、磁気抵抗素子に対して上記の所定の電圧を印加するとともに、第２の定電流源から磁気抵抗素子に分流した残りの電流が流れる第２の電圧印加手段と、第１の電圧印加手段を流れる電流と第２の電圧印加手段を流れる電流との差電流に応じて電圧を発生する検出手段と、を有する。
【００１７】
換言すれば、本発明は、磁気抵抗素子を有するメモリセルに記録された情報を読み出す磁気メモリ装置の読み出し回路において、参照セルと選択されたメモリセルの磁気抵抗素子とに同じ電流値の定電流を供給するための第１及び第２の定電流源と、参照セルに流れる電流と前記第１の定電流源から供給される定電流との差電流が流れる第１の回路と、前記選択されたメモリセルの磁気抵抗素子を流れる電流と前記第２の定電流源から供給される定電流との差電流が流れる第２の回路と、前記第１の回路に一つの電流供給端子が接続され、前記第２の回路に別の電流供給端子が接続された電流ミラー回路と、を具備し、前記第１及び第２の回路に流れる電流の差電流を検出することにより情報を読み出すことを特徴とする磁気メモリ装置の読み出し回路である。
【００１８】
すなわち本発明の読み出し回路では、定電流源の電流Ｉから参照セルを流れる電流（参照電流）ＩREFを除いた電流ＩREF’（＝Ｉ−ＩREF）と、同じく電流Ｉから磁気抵抗素子を流れる電流（セル電流）ＩMTJを除いた電流ＩMTJ’（＝Ｉ−ＩMTJ）とを生成し、電流ＩREF’とＩMTJ’との差電流を検出してこれを電流−電圧変換し、変換された電圧に基づいて磁気抵抗素子（メモリ素子）に記録されたデータを判別する。
【００１９】
このような構成によれば、参照電流側及びセル電流側の両方で電流−電圧変換を行う従来の構成に比べ、回路規模を小さくすることができる。また、メモリセル側での読み出しサイクルにより磁気抵抗素子に電流が流れないタイミングであっても読み出し回路には電流が流れ続けることとなり、回路内に寄生容量があったとしてもその充放電が起こりにくいので寄生容量の影響を軽減することができ、さらには、各トランジスタの動作電流が大きくは変化しないので、高速動作を達成することができる。
【００２０】
【発明の実施の形態】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。図１は本発明の実施の一形態の読み出し回路の構成を示す回路図である。ここでは、図３に示した構成においてメモリセルアレイの１行分のメモリセルからビット線４４を介してデータを読み出す読み出し回路２０として、本実施の形態の読み出し回路を説明する。
【００２１】
この読み出し回路には、参照セル５０が設けられている。参照セル５０は、磁気抵抗素子１１において記録値が“０”のときの抵抗値と記録値が“１”であるときの抵抗値との中間となる抵抗値を有するものである。例えば、メモリセルの各磁気抵抗素子１１と同一プロセスで参照用の磁気抵抗素子を４個形成し、このうち２個を直列に接続して一方に“１”を他方に“０”を記録し、残りの２個も直列に接続して一方に“１”を他方に“０”を記録し、このように直列接続されたものを相互に並列に接続することによって、ここで使用できる参照セル５０を得ることができる。
【００２２】
参照セル５０の一端と電源Ｖccとの間には電流Ｉを与える定電流源５１が設けられている。また、参照セル５０のこの一端には、ＮチャネルＭＯＳ電界効果トランジスタ５２のドレインと、第１の演算増幅器（差動増幅器）５３の非反転入力端子が接続している。参照セル５０の他端は接地している。Ｎチャネルトランジスタ５２のソースも接地されている。第１の演算増幅器５３の反転入力端子には所定のバイアス電圧Ｖbiasが印加され、この第１の演算増幅器５３の出力は、Ｎチャネルトランジスタ５２のゲートともう１つのＮチャネルＭＯＳ電界効果トランジスタ５４のゲートとに供給されている。Ｎチャネルトランジスタ５４は、Ｎチャネルトランジスタ５２と同一の電気的特性のものであって、ソースが接地され、ドレインはＰチャネルＭＯＳ電界効果トランジスタ５５のドレインに接続している。Ｐチャネルトランジスタ５５のソースは、電源Ｖccに接続している。
【００２３】
ところで、メモリセルアレイのビット線４４には、複数のメモリセルが接続しており、各メモリセルにおいて、磁気抵抗素子１１の一端がビット線４４に接続し、磁気抵抗素子１１の他端とスイッチ素子１２の一端が相互に接続し、スイッチ素子１２の他端が接地されている。
【００２４】
この実施の形態において、磁気抵抗素子１１としては、２層の強磁性体層間に非磁性層を挟み込んだものであって、強磁性体層における磁化の方向に応じて二値の情報を記録し、記録された情報に応じて電気抵抗値が変化するものが使用される。特に、非磁性層がトンネル絶縁膜であるものが好ましく使用される。各強磁性体層は、面内磁化膜であってもよいが、垂直磁化膜であることが好ましい。
【００２５】
上述したようなビット線４４と電源Ｖccとの間には、定電流源５１と同じ電流Ｉを与えるもう１つの定電流源５６が設けられている。ビット線４４と定電流源５６との接続点には、さらに、ＮチャネルＭＯＳ電界効果トランジスタ５７のドレインと、第２の演算増幅器（差動増幅器）５８の非反転入力端子が接続している。Ｎチャネルトランジスタ５７のソースは接地されている。第２の演算増幅器５８の反転入力端子には、第１の演算増幅器５３に供給されたものと同一のバイアス電圧Ｖbiasが印加され、この第２の演算増幅器５８の出力は、Ｎチャネルトランジスタ５７のゲートともう１つのＮチャネルＭＯＳ電界効果トランジスタ５９のゲートとに供給されている。Ｎチャネルトランジスタ５９は、Ｎチャネルトランジスタ５７と同一の電気的特性のものであって、ソースが接地され、ドレインはＰチャネルＭＯＳ電界効果トランジスタ６０のドレインに接続している。Ｐチャネルトランジスタ６０は、Ｐチャネルトランジスタ５５と同一の特性のものであって、そのソースは電源Ｖccに接続している。
【００２６】
さらにこの読み出し回路には、第３の演算増幅器（差動増幅器）６１が設けられている。この第３の演算増幅器（差動増幅器）６１は必要に応じて設けられるものである。第３の演算増幅器６１の非反転入力端子はＮチャネルトランジスタ５４のドレインに接続し、反転入力端子には、第１及び第２の演算増幅器５３，５８に供給されているものと同一のバイアス電圧Ｖbiasが印加されている。第３の演算増幅器６１の出力は、Ｐチャネルトランジスタ５５及び６０のゲートに印加されている。Ｐチャネルトランジスタ６０のドレインから、出力端子６２が引き出されている。
【００２７】
次に、この読み出し回路の動作を説明する。ここで、ビット線４４につながるメモリセルのうち１つのメモリセルにおいてスイッチ素子１２がオン状態となり、そのオン状態のメモリセルの磁気抵抗素子１１に記録されたデータを読み出すものとする。そこで、その磁気抵抗素子１１を流れるセル電流をＩMTJと表し、参照セル５０を流れる参照電流をＩREFと表すことにする。また、参照セル５０の抵抗値をＲREFで表し、磁気抵抗素子１１の抵抗値をＲMTJと表す。
【００２８】
第１の演算増幅器５３の反転入力端子にバイアス電圧Ｖbiasが印加され、この演算増幅器５３の出力がＮチャネルトランジスタ５２のゲートに供給されることにより、参照セル５０の両端には、バイアス電圧Ｖbiasが印加されることとなる。また、定電流源５１は、電流Ｉを流し続ける。その結果、参照セル５０を流れる電流ＩREFは、
ＩREF＝Ｖbias／ＲREF
で表される。また、Ｎチャネルトランジスタ５２のドレイン電流は（Ｉ−ＩREF）となる。ここで第３の演算増幅器６１の反転入力端子にバイアス電圧Ｖbiasが印加されていることにより、Ｎチャネルトランジスタ５４のドレイン電圧もＶbiasとなる。Ｎチャネルトランジスタ５２と同じゲート−ソース間電圧が印加され、同じドレイン電圧となっていることから、Ｎチャネルトランジスタ５４のドレイン電流も（Ｉ−ＩREF）となる。したがって、Ｐチャネルトランジスタ５５のドレイン電流も（Ｉ−ＩREF）となる。
【００２９】
同様に、第２の演算増幅器５８の反転入力端子にバイアス電圧Ｖbiasが印加され、この演算増幅器５８の出力がＮチャネルトランジスタ５７のゲートに供給されることにより、選択された磁気抵抗素子１１の両端には、バイアス電圧Ｖbiasが印加されることとなる。また、定電流源５６は、電流Ｉを流し続ける。その結果、磁気抵抗素子１１を流れる電流ＩMTJは、
ＩMTJ＝Ｖbias／ＲMTJ
で表される。また、Ｎチャネルトランジスタ５７のドレイン電流は（Ｉ−ＩMTJ）となる。
【００３０】
Ｎチャネルトランジスタ５９のドレイン電流をＩMTJ’、Ｐチャネルトランジスタ６０のドレイン電流をＩREF’とする。Ｎチャネルトランジスタ５７及び５９のゲート−ソース間電圧が等しいことから、Ｎチャネルトランジスタ５９のドレイン電流ＩMTJ’は、ドレイン電圧が充分なものであることを前提として、Ｎチャネルトランジスタ５７のドレイン電流すなわち（Ｉ−ＩMTJ）になろうとする。同様に、Ｐチャネルトランジスタ５５及び６０のゲート−ソース間電圧が等しいことから、Ｐチャネルトランジスタ６０のドレイン電流ＩREF’は、ドレイン電圧が充分なものであることを前提として、Ｐチャネルトランジスタ５５のドレイン電流すなわち（Ｉ−ＩREF）になろうとする。一般に、
Ｉ−ＩREF≠Ｉ−ＩMTJ
であるから、適切な抵抗を介して出力端子６２を適切な電圧源を接続した場合には、電流（Ｉ−ＩREF）と電流（Ｉ−ＩMTJ）との差電流（ＩMTJ−ＩREF）が出力端子６２に流れることになる。この場合の差電流は、参照電流ＩREFとセル電流ＩMTJとの大小関係に応じて、流れる方向が反転するものである。ここでは、このような差電流を出力端子６２から取り出すことはせずに、出力端子６２をハイインピーダンスで受けてその電位を測ることとする。すると、差電流に相当する電流は出力端子６２を流れることはできず、その代わり、参照電流ＩREFとセル電流ＩMTJのどちらが大きいかに応じて、出力端子６２の電位は、電源電圧Ｖccに近い電位か接地電位に近い電位かのいずれかとなる。具体的には、参照電流ＩREFの方がセル電流ＩMTJより大きい場合（参照セル５０の抵抗値ＲREFの方が磁気抵抗素子１１の抵抗値ＲMTJより小さい場合）に、出力端子６２の電位は高いほうの電位、すなわち電源電圧Vccに近いほうの電位となる。したがって、図１に示す回路によれば、出力端子６２の電位をモニタすることによって、メモリセルアレイ中の選択されたメモリセルの磁気抵抗素子１１に記録された二値のデータを電圧信号として読み出すことができる。
【００３１】
図１に示した回路は、参照電流とセル電流との差電流の極性に応じた電圧値が得られるようになっており、参照電流とセル電流の双方について電流−電圧変換を行う場合に比べて回路規模を小さくすることができる。特に、この回路構成では、精密な電圧比較を行うためのコンパレータが不要となっている。
【００３２】
また、メモリセルアレイ側での読み出しサイクルを考えると、ビット線４４に接続する全てのメモリセルが非選択状態となり、セル電流ＩMTJが流れないタイミングが存在する。本実施の形態の回路の場合、定電流源５１，５２から電流Ｉを常時流す構成であり、セル電流ＩMTJが流れないタイミングであっても、各トランジスタ５２，５４，５５，５７，５９，６０には電流が流れ続けることとなる。したがって、回路内に寄生容量があったとしてもその充放電が起こりにくいので寄生容量の影響を軽減することができ、さらには、各トランジスタの動作電流が大きくは変化しないので、高速動作を達成することができる。
【００３３】
以上、本発明の好ましい実施の形態について説明した。本発明の読み出し回路は、面内磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、等しく適用できるものである。
【００３４】
読み出し回路内のトランジスタ５２，５４，５５，５７，５９，６０として、ＭＯＳ電界効果トランジスタを用いた構成を説明したが、本発明はこれに限定されるものではなく、その他の電界効果型トランジスタや、バイポーラトランジスタを用いた場合にも適用できる。上述した実施形態では、トランジスタ５２，５４，５７，５９の導電型とトランジスタ５５，６０の導電型とを逆にし、いわゆるＣＭＯＳ（相補性ＭＯＳ）プロセスに適合した構成とした。トランジスタの導電型と電位関係を逆にして上記実施形態の回路と等価な回路を構成することもできる。
【００３５】
また、図１に示す回路において、参照セル５０とメモリセルの位置を入れ替えることも可能である。すなわち、図２に示すように、定電流源５１とトランジスタ５２との接続点にビット線４４を接続して定電流源５１から磁気抵抗素子１１にセル電流ＩMTJが流れるようにし、定電流源５６とトランジスタ５７との接続点に参照セル５０を接続して定電流源５６から参照セル５０に参照電流ＩREFが流れるようにしてもよい。図２に示した回路では、電流ＩMTJ’（＝Ｉ−ＩMTJ）はトランジスタ６０を流れようとし、参照電流ＩREF’（＝Ｉ−ＩREF）はトランジスタ５９を流れようとする。この回路も、図１の回路と同様に動作するが、参照セル５０の抵抗値ＲREFと磁気抵抗素子１１の抵抗値ＲMTJの大小関係と、出力端子６２に現れる電圧の大小関係との関係が、図１に示す回路の場合とは逆になっている。
【００３６】
【発明の効果】
以上説明したように本発明は、定電流源の電流から参照電流を除いた電流と同じく定電流源の電流からセル電流を除いた電流との差電流に基づいた電圧出力を得られるようにすることにより、従来の読み出し回路より回路規模を小さくすることができるともに、読み出しサイクル中のタイミングによらずに読み出し回路中に電流を流し続けることができるため、高速動作を達成することができる、という効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態の読み出し回路の構成を示す回路図である。
【図２】本発明の別の実施の形態の読み出し回路の構成を示す回路図である。
【図３】ＭＲＡＭのメモリセルアレイの構成の一例を示す回路図である。
【図４】メモリセルの構成の一例を示す断面図である。
【符号の説明】
１１ 磁気抵抗素子
１２，１５，１６ スイッチ素子
１３ 書き込み回路
１４ 電源回路
２０ 読み出し回路
３０ 半導体基板
３１ 素子分離領域
３２ ドレイン領域
３３ ソース領域
３４ ゲート絶縁膜
３５，ＷＬ１〜ＷＬ３ ワード線
３６〜３８，４３，４５ 層間絶縁膜
３９，４１ プラグ
４０ 接地線
４２，ＷＷＬ１〜ＷＷＬ３ 書き込み線
４４，ＢＬ１〜ＢＬ３ ビット線
５０ 参照セル
５１，５６ 定電流源
５２，５４，５７，５９ ＮチャネルＭＯＳ電界効果トランジスタ
５３，５８，６１ 演算増幅器
５５，６０ ＰチャネルＭＯＳ電界効果トランジスタ
６２ 出力端子
Claims (10)
- 磁気抵抗素子を有するメモリセルに記録された情報を読み出す磁気メモリ装置の読み出し回路であって、
参照セルと、
前記参照セルに電流を供給する第１の定電流源と、
前記第１の定電流源と同一の電流値であって前記磁気抵抗素子に電流を供給する第２の定電流源と、
前記参照セルに所定の電圧を印加するとともに、前記第１の定電流源から前記参照セルに分流した残りの電流が流れる第１の電圧印加手段と、
前記磁気抵抗素子に対して前記所定の電圧を印加するとともに、前記第２の定電流源から前記磁気抵抗素子に分流した残りの電流が流れる第２の電圧印加手段と、
前記第１の電圧印加手段を流れる電流と前記第２の電圧印加手段を流れる電流との差電流に応じて電圧を発生する検出手段と、
を有する磁気メモリ装置の読み出し回路。 - 前記第１の電圧印加手段は、
前記第１の定電流源に接続するドレインを有する第１のトランジスタと、
所定のバイアス電圧が印加される反転入力端子と前記第１のトランジスタのドレインに接続する非反転入力端子と前記第１のトランジスタのゲートに接続する出力端子とを有する第１の演算増幅器と、を含み、
前記第２の電圧印加手段は、
前記第２の定電流源に接続するドレインを有する第２のトランジスタと、
前記所定のバイアス電圧が印加される反転入力端子と前記第２のトランジスタのドレインに接続する非反転入力端子と前記第２のトランジスタのゲートに接続する出力端子とを有する第２の演算増幅器と、を含む、
請求項１に記載の磁気メモリ装置の読み出し回路。 - 前記第１及び第２のトランジスタのソースが接地されている請求項２に記載の磁気メモリ装置の読み出し回路。
- 前記検出手段は、
接地されたソースと前記第１のトランジスタのゲートに接続したゲートとを有する第３のトランジスタと、
接地されたソースと前記第２のトランジスタのゲートに接続したゲートとを有する第４のトランジスタと、
を有する、請求項３に記載の磁気メモリ装置の読み出し回路。 - 前記検出手段は、
電源に接続するソースを有する第５のトランジスタと、
前記第５のトランジスタのドレインに接続する非反転入力端子と前記所定のバイアス電圧が印加される反転入力端子と前記第５のトランジスタのゲートに接続する出力端子とを有する第３の演算増幅器と、
前記電源に接続するソースと前記第５のトランジスタのゲートに接続するゲートを有する第６のトランジスタと、をさらに有し、
前記第５及び第６のトランジスタの一方のドレインが前記第３のトランジスタのドレインに接続し、前記第５及び第６のトランジスタの他方のドレインが前記第４のトランジスタのドレインに接続する、請求項４に記載の磁気メモリ装置の読み出し回路。 - 前記磁気メモリ装置は、ビット線と、複数のメモリセルとを備え、
前記各メモリセルごとに、前記磁気抵抗素子と当該メモリセルを選択するためのスイッチ素子とが、一端が前記ビット線に接続し他端が接地するように、直列に設けられ、
前記第２の定電流源からの電流は、前記ビット線を介して、選択されたメモリセルの磁気抵抗素子に流れる、請求項１乃至５のいずれか１項に記載の磁気メモリ装置の読み出し回路。 - 前記磁気抵抗素子は、２層の強磁性体層間に非磁性層を挟み込んだものであり、前記強磁性体層における磁化の方向に応じて二値の情報を記録し、記録された情報に応じて電気抵抗値が変化するものである、請求項１乃至６のいずれか１項に記載の磁気メモリ装置の読み出し回路。
- 前記非磁性層がトンネル絶縁膜である請求項７に記載の磁気メモリ装置の読み出し回路。
- 前記各強磁性体層が垂直磁化膜である請求項７または８に記載の磁気メモリ装置の読み出し回路。
- 磁気抵抗素子を有するメモリセルに記録された情報を読み出す磁気メモリ装置の読み出し回路において、
参照セルと選択されたメモリセルの磁気抵抗素子とに同じ電流値の定電流を供給するための第１及び第２の定電流源と、
参照セルに流れる電流と前記第１の定電流源から供給される定電流との差電流が流れる第１の回路と、
前記選択されたメモリセルの磁気抵抗素子を流れる電流と前記第２の定電流源から供給される定電流との差電流が流れる第２の回路と、
前記第１の回路に一つの電流供給端子が接続され、前記第２の回路に別の電流供給端子が接続された電流ミラー回路と、
を具備し、
前記第１及び第２の回路に流れる電流の差電流を検出することにより情報を読み出すことを特徴とする磁気メモリ装置の読み出し回路。
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