JP2002367366A

JP2002367366A - 磁性体メモリ及びその駆動方法

Info

Publication number: JP2002367366A
Application number: JP2002091977A
Authority: JP
Inventors: Fumihiro Inui; 文洋乾
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-04-03
Filing date: 2002-03-28
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】情報を高速に読み出し可能な磁性体メモリ及
びその駆動方法を提供する。【解決手段】複数の可変抵抗器Ｒがマトリックス状に
配置されている。複数のスイッチＴが複数の可変抵抗器
Ｒにそれぞれ接続されている。ビット線ＢＬがマトリク
スの行毎に配置されている。可変抵抗器Ｒの一方の端子
がビット線ＢＬに接続され、他方の端子がスイッチＴに
接続されている。同一のビット線に接続されたうちのい
ずれか１つのスイッチＴが常にオンされ、ビット線ＢＬ
の電圧の変動が抑制される。可変抵抗器Ｒには所定の電
圧が印加され、可変抵抗器Ｒを流れる電流によって可変
抵抗器Ｒに書き込まれている情報が検出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報を記憶する磁
性体メモリ及びその駆動方法に関する。特に、本発明
は、強磁性体を用いた不揮発性メモリ及びその駆動方法
に関するものである。

【０００２】

【従来の技術】一般に、強磁性体は外部から印加された
磁場によって強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）とい
う特性を有している。また、強磁性体は磁化の方向や磁
化の有無などによってその電気抵抗が変化する。これは
磁気抵抗効果と呼ばれており、そのときの電気抵抗値の
変化率を磁気抵抗比（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａ
ｎｃｅＲａｔｉｏ；ＭＲ比）という。磁気抵抗比が大
きい材料としては巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ
Ｍａｇｎｅｔｏ−Ｒｓｉｓｔａｎｃｅ）材料や超巨大磁
気抵抗（ＣＭＲ；ＣｏｌｏｓｓａｌＭａｇｎｅｔｏ−
Ｒｅｓｉｓｔａｎｃｅ）材料があり、金属、合金、複合
酸化物などからなる。例えば、Ｆｅ、Ｎｉ、Ｃｏ、Ｇ
ｄ、Ｔｂなどの遷移金属、希土類金属およびこれらの合
金や、Ｌａ_XＳｒ_1-XＭｎＯ₉、Ｌａ_XＣａ_1-XＭｎＯ₉など
の複合酸化物などの材料がある。磁気抵抗材料の残留磁
化を利用して、磁化方向の違いや磁化の有無により電気
抵抗値が選択され、情報を記憶する不揮発性メモリを構
成することができる。このような不揮発性メモリは磁気
メモリ（ＭＲＡＭ；ＭａｇｎｅｔｉｃＲａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）と呼ばれている。

【０００３】近年、開発が進められているＭＲＡＭの多
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶する強磁性体メモリセルを構成し、磁化方向の違い
によって生じる電気抵抗値の変化を電圧に変換して、記
憶した情報を読み出す方式を採用している。また、書込
み用配線に電流を流して誘起される磁場により強磁性体
メモリセルの磁化方向を変化させることで、メモリセル
に情報を書き込み、また、その情報を書き換えることが
できる。

【０００４】ＭＲＡＭのセル構造やその駆動方法は、
Ｒ．Ｅ．Ｓｃｈｅｕｅｒｌｅｉｎ（１９９８Ｐｒｏ
ｃ．ｏｆＩｎｔＮｏｎＶｏｌａｔｉｌｅＭｅｍ
ｏｒｙＣｏｎｆ．Ｐ４７）に示されている。

【０００５】そこでは、互いに交差した１対の書き込み
線および１対の読み出し線を配したものや、互いに交差
した１対の配線で書き込み線と読み出し線を兼ねた巨大
磁気抵抗薄膜を含むメモリセルと、これに直列に接続さ
れたダイオードからなるもの（マトリックス型）が提案
されている。

【０００６】これら従来のＭＲＡＭは、マトリックス状
に配置されたメモリセルから情報を読み出す際、対象と
なるメモリセルが接続されたビット線を読み出し動作に
適した電圧レベル（以後、ターゲット電圧Ｖｔとす
る。）まで充電して、メモリセルを構成する可変抵抗器
の両端にターゲット電圧Ｖｔ印加することによって、可
変抵抗器に流れる信号電流を取り出す駆動方法が用いら
れている。

【０００７】日本応用磁気学会第１１７回研究会資料
（２０００．１２／２２）Ｐ１５Ｆｉｇ．８にて報告の
あったＭＲ比のバイアス電圧（ターゲット電圧Ｖｔ）依
存性によれば、ＭＲ比のバイアス依存性が大きい。ま
た、バイアス電圧を上げていくとＭＲ比を維持すること
が難しい。そのため、ＭＲＡＭの読出し動作では、１０
０〜３００ｍＶ程度のターゲット電圧Ｖｔを精度良く供
給することが重要であることがわかっている。

【０００８】図１０は、従来のＭＲＡＭの読出し動作を
説明するための説明図である。ここでは、読出し対象の
メモリセルが既に選択されているものとして選択スイッ
チを図示していない。

【０００９】図１０を参照すると、可変抵抗器Ｒと、タ
ーゲット電圧Ｖｔを供給する電界効果型トランジスタＴ
ｂのみが示されている。図１０によれば、電界効果型ト
ランジスタＴｂのゲート端子にはバイアス電圧Ｖｂが供
給されており、ゲートソース間電圧Ｖｇｓに従ってソー
ス端子電圧、すなわちターゲット電圧Ｖｔ（＝Ｖｂ−Ｖ
ｇｓ）が与えられている。

【００１０】信号電流Ｉｓｉｇは、ターゲット電圧Ｖｔ
に従って可変抵抗器Ｒを流れ、電界効果型トランジスタ
Ｔｂのソース端子からドレイン端子にゲイン１倍で伝達
される。具体的には、ターゲット電圧Ｖｔは、図１１の
信号電流Ｉｓｉｇ対ターゲット電圧Ｖｔ特性に示すよう
に、可変抵抗器ＲのＩ−Ｖ特性曲線１１１と電界効果型
トランジスタＶｔのＩ−Ｖ特性曲線１１２の交点１１３
における電圧値として決定される。

【００１１】図１１の特性曲線から判るように、電界効
果トランジスタＴｂの負荷として接続された可変抵抗器
Ｒの負荷量が大きく変動すると、ターゲット電圧Ｖｔを
所定の電圧に維持できない。特に、そこに接続されたい
ずれのメモリセルも選択されていない不定の状態のビッ
ト線の負荷量は、選択されているときと大きく異なり、
ビット線の電圧レベルはターゲット電圧Ｖｔと大きく異
なる。

【００１２】ここで、従来の磁性体メモリの一例として
磁気メモリの回路構成例について説明する。図１２は、
ワード線とセンス線とが交差しており、その各交差部分
に複数のメモリセルがそれぞれ並べられたメモリアレイ
を有する従来の磁気メモリ回路を簡単化した図である。

【００１３】図１２に示された磁気メモリ回路は、メモ
リアレイ２０、デコーダ４０およびコンパレータ６０を
有している。メモリアレイ２０は、第１アレイ部分２０
ａと第２アレイ部分２０ｂとに論理的に分割され、図中
ではそれぞれが点線枠により示されている。デコーダ４
０は、横並びデコーダ４０ａおよび縦並びデコーダ４０
ｂからなり、横並びデコーダ４０Ａおよび縦並びデコー
ダ４０Ｂは、アドレスバス７０にそれぞれ結合されてい
る。

【００１４】ワード線２１〜２４、３１〜３４は、横並
びスイッチング回路４１を介して、横並びデコーダ４０
ａに結合されている。センス線２５〜２７、３５〜３７
は、縦並びスイッチング回路５１を介して、縦並びデコ
ーダ４０ｂに結合されている。

【００１５】ワード線２１〜２４、３１〜３４とセンス
線２５〜２７、３５〜３７との交差部分にメモリセルが
位置付けられる。例えば、第１メモリアレイ部分２０ａ
内にあるメモリセル２９は、ワード線２１とセンス線２
５との交差部分に位置付けられる。ワード線２１および
センス線２５を選択することにより、メモリセル２９を
起動することができる。それにより、メモリセル２９か
らのデータの読出し、およびメモリセル２へのデータの
書き込みプロセスが実行される。センス線２５〜２７の
出力線２８と、センス線３５〜３７の出力線３８はそれ
ぞれコンパレータ６０の正、負の出力に接続されてい
る。又、従来の磁気メモリの読出し方法は、任意のメモ
リセルをランダムに選択して磁化により記録された情報
（磁化情報）を読み出すものであった。

【００１６】図１３は、従来の磁気メモリから任意のメ
モリセルを選択して情報を連続して読み出した場合の動
作を説明したタイミングチャートである。図１３を参照
すると、任意のメモリセルから連続して情報を読出した
場合の、ビット線ＢＬの電圧Ｖ_BL、信号電流Ｉｓｉｇ、
ビット線から見た負荷Ｒ_BLの波形が示されている。

【００１７】図１３に示されたとおり従来の磁気メモリ
の読み出し方法は、任意のビット線ＢＬおよびメモリセ
ルが選択されると、選択されたビット線ＢＬの電圧Ｖ_BL
が時間ｔｃ（充電時間）を経てターゲット電圧Ｖｔまで
充電されてから読み出していた。

【００１８】

【発明が解決しようとする課題】しかしながら、従来の
磁気メモリでは、磁化情報の読出し時において、磁化情
報を読み出すメモリセルを選択するたびに、それに接続
されたビット線をターゲット電圧Ｖｔまで充電する必要
があった。すなわち、従来の磁気メモリでは、ビット線
を充電するために要する時間によって、磁化情報の高速
な読み出しが阻害されていた。

【００１９】本発明は上述の問題に鑑みて発明されたも
ので、その目的は、情報を高速に読み出し可能な磁性体
メモリ及びその駆動方法を提供することである。

【００２０】

【課題を解決するための手段】上記目的を解決するため
に、本発明は以下のような手段を開示する。

【００２１】（１）本発明の磁性体メモリは、マトリッ
クス状にメモリ素子として配置された複数の可変抵抗器
と、前記マトリクスの行毎に配置され、同一の行に属す
る前記可変抵抗器の一方の端子にそれぞれ接続された複
数のビット線と、前記ビット線に流れる電流によって前
記可変抵抗器の電気抵抗値を検出する読出し回路と、前
記メモリ素子とは別に前記ビット線に設けられた負荷素
子を有することを特徴とする。

【００２２】又、それぞれの部分は以下のように設計さ
れるとより良い。

【００２３】前記負荷素子が、前記可変抵抗器と同様な
構造の抵抗器、前記可変抵抗器と異なる構造の抵抗器、
電流源若しくはダイオード、またはそれらの組み合わせ
である。

【００２４】前記可変抵抗器が、磁気抵抗素子である。

【００２５】前記磁気抵抗素子が、膜面に対して主とし
て垂直に磁化される。

【００２６】前記磁気抵抗素子が、膜面に対して主とし
て水平に磁化される。

【００２７】前記可変抵抗器に対応してそれぞれ接続さ
れた複数のスイッチを更に有する。

【００２８】前記スイッチが、電界効果型トランジス
タ、バイポーラトランジスタ、薄膜トランジスタ若しく
はダイオード、またはそれらの組み合わせである。

【００２９】本発明の磁性体メモリによれば、同一のビ
ット線に接続された可変抵抗器の選択が切り替えられて
も、負荷素子がビット線に接続されていることにより、
ビット線の負荷の変動が抑制されるので、可変抵抗器の
選択を切り替える毎に、ビット線の電圧を設定するため
の充電が短時間ですむ。

【００３０】（２）又、本発明の磁性体メモリの駆動方
法は、マトリックス状に配置された複数の可変抵抗器
と、前記複数の可変抵抗器にそれぞれ接続された複数の
スイッチと、前記マトリクスの行毎に配置された複数の
ビット線を備え、前記可変抵抗器は一方の端子が前記ビ
ット線に接続され、他方の端子が前記スイッチに接続さ
れた、磁性体メモリの駆動方法において、前記ビット線
の電圧の変動を抑制するステップと、前記可変抵抗器に
所定の電圧を印加するステップと、前記可変抵抗器を流
れる電流によって前記可変抵抗器に書き込まれている情
報を検出するステップと、を有することを特徴とする。

【００３１】又、それぞれの部分は以下のように設計さ
れるとより良い。

【００３２】前記ビット線の電圧の変動を抑制するステ
ップは、同一の前記ビット線に接続された前記複数のス
イッチのうちのいずれか１つが常にオンされている。

【００３３】前記ビット線の電圧の変動を抑制するステ
ップは、同一の前記ビット線に接続された前記複数の可
変抵抗器のうち少なくとも１つが常に選択されている。

【００３４】前記ビット線の電圧の変動を抑制するステ
ップは、前記ビット線毎に設けられた負荷素子に電流を
流している。

【００３５】本発明の磁性体メモリの駆動方法によれ
ば、ビット線の電圧の変動を抑えながら、各可変抵抗器
に蓄積された情報を次々と読み出すので、可変抵抗器の
選択を切り替える毎に、ビット線の電圧を設定するため
の充電が短時間ですみ、高速で情報を読み出すことがで
きる。

【００３６】

【発明の実施の形態】本発明は、複数の可変抵抗器を有
する磁性体メモリ及びその駆動方法を提供するためのも
のである。なお、複数の可変抵抗器を有するメモリとし
て本明細書においては強磁性体メモリをその一例として
用いて説明する。又、ここで用いられる可変抵抗器と
は、強磁性体の磁化の方向を選択することで電気抵抗値
が選択可能なものである。

【００３７】この種の可変抵抗器の磁気抵抗素子として
は、例えばトンネル絶縁膜を２つの強磁性層で挟んだ構
造を持つ、トンネル磁気抵抗素子（ＭＴＪ；Ｍａｇｎｅ
ｔｉｃＴｕｎｎｅｌＪｕｎｃｔｉｏｎ，ＴＭＲ；
ＴｕｎｎｅｌＭａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ
ｃｅｌｌ）がある。これは、磁気抵抗比を大きくする
ことが可能なため、最近注目を集めている素子である。

【００３８】ＴＭＲ素子のように２層の強磁性体を有す
る可変抵抗器は、一方の強磁性体と他方の強磁性体の磁
化の向きが同一方向（以下、平行と称す）の場合、電気
抵抗値が小さい。また、２層の磁化の向きが反対方向
（以下、反平行と称す）の場合、可変抵抗器の電気抵抗
値は大きい。ＴＭＲ素子は、この磁化の向きの違いによ
り２つの状態が表現された情報（磁化情報）を記録し、
維持することができる。

【００３９】したがって、この種の可変抵抗器は、不揮
発性メモリのメモリセルとして利用することができる。

【００４０】可変抵抗器を用いた不揮発性メモリである
強磁性体メモリでは、メモリセルが基板上にマトリック
ス状に配置される。強磁性体メモリでは、任意の位置の
メモリセルの、記録層として機能する強磁性体に、平行
または反平行の磁化情報を記録する（書き込む）。その
ために、可変抵抗器の近傍を通るように交差した複数の
配線が設けられており、交差する１組の配線（書き込み
線とビット線）に書き込み電流が流れることで、交差点
付近で強め合うように磁場を誘起し、可変抵抗器に磁化
情報が書き込まれる。

【００４１】また、書き込まれた磁化情報を強磁性メモ
リから読み出すに際しては、基板上に配置されたメモリ
セルの中からメモリセルを選択し、そのメモリセルの可
変抵抗器の磁化の状態が平行であるか反平行であるかを
出力する（読み出す）必要がある。

【００４２】そのために、強磁性体メモリでは、例え
ば、ビット線がマトリックスの行方向に配置され、１つ
の行に属するメモリセルの可変抵抗器の一方の端子とそ
の行のビット線が接続されている。また、その可変抵抗
器の他方の端子と接地点との間には選択スイッチが配置
されている。

【００４３】そして、ビット線および選択スイッチを制
御して可変抵抗器の両端にターゲット電圧Ｖｔを印加す
ることで、可変抵抗器に電流を流し、その電気抵抗値か
ら可変抵抗器の状態が平行であるか反平行であるかを磁
化情報として読み出す。

【００４４】それでは、本発明の実施の形態について図
面を参照して詳細に説明する。（第１の実施形態）まず、本発明の第１の実施形態につ
いて説明する。

【００４５】図１は、本発明の第１の実施形態の強磁性
体メモリの構成を示す回路構成図である。

【００４６】図１において、Ｔ１１、１２、１３、２
１、２２、２３、３１、３２、３３はスイッチとしての
電界効果型トランジスタ（ＦＥＴ）、Ｒ１１、１２、１
３、２１、２２、２３、３１、３２、３３は可変抵抗器
としてのＴＭＲ素子、ＷＬ１、２、３は書き込み線、Ｂ
Ｌ１、２、３はビット線、ＳＬ１、２、３はメモリセル
選択線、Ｔｓ１、２、３はスイッチング素子としての電
界効果型トランジスタ、９０は負荷抵抗Ｒｒ、電界効果
型トランジスタＴｂ、電圧源Ｖｂ、Ｖｒｅｆ及びセンス
アンプＳＡである。

【００４７】ビット線ＢＬ１、２、３は互いに平行に配
置されていると好適である。さらに、書き込み線ＷＬ
１、２、３も互いに平行であると好適であり、ビット線
ＢＬ１、２、３と書き込み線ＷＬ１、２、３は交差して
配置されている。尚、メモリセル選択線ＳＬ１、２、３
及び書き込み線は、互いに平行であり、書き込み線ＷＬ
１、２、３に平行に配置されている。

【００４８】各電界効果型トランジスタＴ１１、１２、
１３、２１、２２、２３、３１、３２、３３は、それぞ
れに対応するＴＭＲ素子Ｒ１１、１２、１３、２１、２
２、２３、３１、３２、３３と対をなしてメモリセルを
構成している。又、９個の各メモリセルは、ビット線Ｂ
Ｌ１、２、３と、書き込み線ＷＬ１、２、３、４及びメ
モリセル選択線との各交点付近に、３×３のマトリクス
状に配置されている。

【００４９】各電界効果型トランジスタＴ１１、１２、
１３、２１、２２、２３、３１、３２、３３のドレイン
は、それぞれと対をなすＴＭＲ素子Ｒ１１、１２、１
３、２１、２２、２３、３１、３２、３３の一方の端子
と接続されている。また、各電界効果型トランジスタＴ
１１、１２、１３、２１、２２、２３、３１、３２、３
３のソースは接地されている。ＴＭＲ素子Ｒ１１、Ｒ１
２、Ｒ１３の他方の端子はビット線ＢＬ１に接続されて
いる。同様に、ＴＭＲ素子Ｒ２１、Ｒ２２、Ｒ２３の他
方の端子はビット線ＢＬ２に接続され、ＴＭＲ素子Ｒ３
１、Ｒ３２、Ｒ３３の他方の端子はビット線ＢＬ３に接
続されている。また、電界効果型トランジスタＴ１１、
Ｔ２１、Ｔ３１のゲートはメモリセル選択線ＳＬ１に接
続されている。同様に、電界効果型トランジスタＴ１
２、Ｔ２２、Ｔ３２のゲートはメモリセル選択線ＳＬ２
に接続され、電界効果型トランジスタＴ１３、Ｔ２３、
Ｔ３３のゲートはメモリセル選択線ＳＬ３に接続されて
いる。

【００５０】ビット線ＢＬ１は電界効果型トランジスタ
Ｔｓ１のソースに接続され、ビット線ＢＬ２は電界効果
型トランジスタＴｓ２のソースに接続され、ビット線Ｂ
Ｌ３は電界効果型トランジスタＴｓ３のソースに接続さ
れている。

【００５１】各ビット線が接続された電界効果型トラン
ジスタＴｓ１、Ｔｓ２、Ｔｓ３のドレインは共通接続さ
れ電界効果型トランジスタＴｂのソースに接続されてい
る。負荷抵抗Ｒｒの一方の端子は、電源電圧にプルアッ
プされており、他方の端子は電界効果型トランジスタＴ
ｂのドレイン及びセンスアンプＳＡの一方の入力端子に
接続されている。電界効果型トランジスタＴｂのゲート
には電圧源Ｖｂにより電圧が印可されている。センスア
ンプＳＡの他方の入力端子には電圧源Ｖｒｅｆにより電
圧が印可されている。

【００５２】電界効果型トランジスタＴ１１、２１、３
１は対応するＴＭＲ素子Ｒ１１、２１、３１を選択する
ためのスイッチである。メモリセル選択線ＳＬ１が選択
されると、これらの電界効果型トランジスタＴ１１、２
１、３１がオンしてＴＭＲ素子Ｒ１１、２１、３１の一
方の端子が接地される。

【００５３】同様に、メモリセル選択線ＳＬ２が選択さ
れると、ＴＭＲ素子Ｒ１２、２２、３２の一方の端子が
接地され、メモリセル選択線ＳＬ３が選択されると、Ｔ
ＭＲ素子Ｒ１３、２３、３３の一方の端子が接地され
る。

【００５４】電界効果型トランジスタＴｓ１、２、３は
選択されると、それぞれに対応するビット線ＢＬ１、
２、３にターゲット電圧Ｖｔを供給する。

【００５５】例えば、ＴＭＲ素子Ｒ１１が選択される場
合、電界効果型トランジスタＴｓ１と電界効果型トラン
ジスタＴ１１がオンし、ビット線ＢＬ１にターゲット電
圧Ｖｔが供給される。ＴＭＲ素子Ｒ１１の両端にはター
ゲット電圧Ｖｔにほぼ等しい電圧が印加されるので、読
出し回路９０にはＴＭＲ素子Ｒ１１の電気抵抗値に従っ
た信号電流が出力される。

【００５６】電界効果型トランジスタＴｂは、ＴＭＲ素
子を負荷とするゲート接地回路を構成しており、バイア
ス電圧Ｖｂに従った電圧（ターゲット電圧Ｖｔ）をビッ
ト線に供給し、得られた信号電流をドレインより負荷抵
抗Ｒｒに出力する。

【００５７】負荷抵抗Ｒｒは、電界効果型トランジスタ
Ｔｂのドレインから入力した信号電流を電圧に変換す
る。

【００５８】センスアンプＳＡは、２つの入力端子の入
力電圧レベルを比較し、その結果より“１”または
“０”の情報を出力する。本実施形態では、負荷抵抗Ｒ
ｒを用いて読み出した信号電圧を参照電圧Ｖｒｅｆと比
較する。

【００５９】本実施形態の強磁性体メモリへの情報の書
き込みは、所望のビット線および書込み線の両方に電流
を流すことで行われる。また、本実施形態の強磁性体メ
モリからの情報の読み出しは、選択するビット線の電界
効果トランジスタ（例えば、Ｔｓ１、Ｔｓ２など）をオ
ンし、そのときに読み出された信号電圧をセンスアンプ
ＳＡで参照電圧Ｖｒｅｆと比較することで行われる。こ
のとき、参照電圧は、図１のように電圧源により供給さ
れる所定の電圧を用いてもよく、また、参照電圧発生用
のダミーセルにより発生する電圧を用いてもよく、ま
た、読み出そうとするセルの状態を反転させてなる電圧
を入力してもよい。

【００６０】図２は、本実施形態の強磁性体メモリに搭
載された可変抵抗素子の構造を示した模式図である。図
３は、磁性体の磁化特性を示すグラフであって、外部磁
場Ｈと磁化Ｍの関係を示した図である。

【００６１】図２において、１６は強磁性体層、１７は
トンネル絶縁膜である。

【００６２】一般に、強磁性体は、磁化が容易な方向
（磁化容易軸方向）に外部磁場Ｈが印加されると内部に
分極（磁化）Ｍが発生する。磁化Ｍと外部磁場Ｈとの関
係は、図３に示すようなヒステリシス曲線を描く。磁化
が反転する境界にあたる外部磁場、即ちＭ−Ｈ曲線がＨ
軸と交わる点の外部磁場を保磁力Ｈｃという。

【００６３】強磁性体は、磁化容易軸方向の外部磁場
と、磁化容易軸と異なる方向の外部磁場とが合わせて印
加されると、磁化容易軸方向の外部磁場が単独で印加さ
れた場合に比べて保磁力Ｈｃが小さくなるという性質を
有する。その場合、強磁性体は本来の保磁力Ｈｃより弱
い外部磁場で磁化が反転するようになる。

【００６４】図２に示した通り、ＴＭＲ素子は、保磁力
の大きなハード層と保磁力の小さなソフト層の２つの強
磁性体層１６と、トンネル絶縁層１７とを有している。
そして、ＴＭＲ素子は、２つの強磁性体層１６でトンネ
ル絶縁層１７を挟んだ構造である。また、ＴＭＲ素子
は、ハード層とソフト層の磁化方向が同一方向（平行）
であるか、反対方向（反平行）であるかによって、電気
抵抗値が異なる。この現象は、いわゆる磁気抵抗効果の
一種であり、電気抵抗値の変動幅は大きい場合で４０％
以上になることもある。

【００６５】図２（ａ）は、強磁性体層の磁化が膜面に
対して平行に発生する（水平磁化型）ＴＭＲ素子を示
し、図２（ｂ）は、磁化が膜面に対して垂直方向に発生
する（垂直磁化型）ＴＭＲ素子を示している。何れの場
合も、配線に流れた電流によって誘起された磁場によっ
て強磁性体層の磁化が反転する。

【００６６】磁化を反転させようとするＴＭＲ素子に
は、書き込み線に流した電流により誘起された磁化容易
軸方向の外部磁場と、ビット線に流した電流により誘起
された磁化容易軸方向と異なる方向の外部磁場とが合わ
せて印加される。

【００６７】ＴＭＲ素子のハード層およびソフト層の強
磁性体層１６には、例えば、金属材料や合金などが用い
られ、トンネル絶縁膜１７にはＡｌ₂Ｏ₃のような酸化物
絶縁材料が用いられることが多い。

【００６８】ＴＭＲ素子はハード層とソフト層の磁化が
反平行のとき電気抵抗値が大きく、平行のとき電気抵抗
値が小さい。

【００６９】図４は、本発明におけるメモリ素子のセル
構造の一例として水平磁化型メモリセルのを示した模式
的断面図である。

【００７０】図４に示した水平磁化型メモリセルにおい
て、１はｐ型半導体基板、２及び３はｎ型拡散領域、４
はゲート絶縁膜、５はゲート電極、６及び７はコンタク
トプラグ、８は接地線、９は書き込み線、１０はローカ
ル配線、１１は下部電極、１２はＴＭＲ素子、１３はビ
ット線、１４は保護絶縁膜である。

【００７１】ｐ型半導体基板１上にはｎ型拡散領域２と
同様にｎ型拡散領域３とゲート絶縁膜４とゲート電極５
とからなる電界効果型トランジスタが構成されている。
１５はこの電界効果型トランジスタを隣接する素子から
素子分離する領域分離領域である。

【００７２】また、強磁性体の磁化方向を選択すること
により電気抵抗値が選択可能な可変抵抗器としてのＴＭ
Ｒ素子１２は、その一方の端子には、ローカル配線１０
及びコンタクトプラグ６を介してｎ型拡散領域３が接続
されている。ＴＭＲ素子１２の他方の端子はビット線１
３に結合されている。

【００７３】尚、ｎ型拡散領域２は、コンタクトプラグ
７を介して接地線８に接続されている。

【００７４】又、書き込み線９は、ビット線１３に交差
して配置されている。

【００７５】又、書き込み操作時、書き込み線９及びビ
ット線１３に電流が流れ、それにより誘起された外部磁
場によってＴＭＲ素子１２の強磁性体の磁化方向が変化
する。

【００７６】図４に示すように、水平磁化型メモリセル
では、書き込み電流により誘起される磁場がＴＭＲ素子
１２の膜面に対して水平となるように、書き込み線９は
ＴＭＲ素子１２の下に配置されている。

【００７７】本実施形態ではｐ型半導体基板１とｎ型拡
散領域２及び３を例にあげたが、当然それぞれが反対導
電型で構成されても良い。

【００７８】図５は、本発明におけるメモリ素子のセル
構造の別の例として垂直磁化型メモリセルを示した模式
的断面図である。

【００７９】図５に示すように、垂直磁化型メモリセル
では、書き込み電流により誘起される磁場がＴＭＲ素子
１２の膜面に対してほぼ垂直となるように、書き込み線
９はＴＭＲ素子１２の横に配置されている。

【００８０】ここで強磁性体メモリの読み出し動作につ
いて、図１に示した３×３ビットの強磁性体メモリの場
合を一例として説明する。尚、ここでは、メモリ素子と
して図５に示されるメモリ素子を用い、図１に示された
ＴＭＲ素子Ｒ１１、Ｒ１２、Ｒ１３を連続して読み出す
場合の動作について説明する。

【００８１】先ず、電界効果型トランジスタＴｓ１をオ
ンしてビット線ＢＬ１を選択し、メモリセル選択線ＳＬ
１により電界効果型トランジスタＴ１１をオンしてＴＭ
Ｒ素子Ｒ１１の両端にバイアス電圧Ｖｂに従った電圧
（ターゲット電圧Ｖｔ）を供給する。なお、ビット線Ｂ
Ｌ１の電圧は電界効果型トランジスタＴｓ１がオンする
以前は不定状態であり、その電圧がターゲット電圧Ｖｔ
に到達するまでには、ビット線ＢＬ１を充電するなどの
ために所定の時間を要とする。

【００８２】その後、ＴＭＲ素子Ｒ１１に流れる信号電
流は、電界効果型トランジスタＴｓ１を介して、読出し
回路９０に伝達される。その信号電流は、負荷抵抗Ｒｒ
で電圧に変換されてセンスアンプＳＡの一方の入力端子
に入力される。センスアンプＳＡは、一方の入力端子に
入力された電圧を、他方の入力端子の参照電圧Ｖｒｅｆ
と比較して“０”または“１”の情報を出力する。

【００８３】次に、電界効果型トランジスタＴ１１をオ
フすると同時に、電界効果型トランジスタＴ１２をオン
する。なお、この時点では、まだ、電界効果型トランジ
スタＴｓ１がオンの状態にあり、ビット線ＢＬ１が選択
されたままである。

【００８４】このときのビット線ＢＬ１の電圧は、ビッ
ト線ＢＬ１上に接続されたＴＭＲ素子Ｒ１１、１２１、
１３のうちのいずれかひとつが選択された状態であり、
ビット線ＢＬ１の負荷が大きく変化することはなく、タ
ーゲット電圧Ｖｔは維持されている。そのため、電界効
果型トランジスタＴ１２をオンしてＴＭＲ素子Ｒ１２を
選択するに際して、ビット線ＢＬ１の電圧をターゲット
電圧Ｖｔに設定するための時間が不要である。電界効果
型トランジスタＴ１２がオンするとすぐに、ＴＭＲ素子
Ｒ１２に流れる信号電流を電界効果型トランジスタＴｓ
１を介して、読出し回路９０に伝達することができる。

【００８５】次に、電界効果型トランジスタＴ１２をオ
フすると同時に、電界効果型トランジスタＴ１３をオン
する。この場合も、上述したのと同様に、ビット線ＢＬ
１の電圧はターゲット電圧Ｖｔに維持されるので、すぐ
にＴＭＲ素子Ｒ１３に流れる信号電流を電界効果型トラ
ンジスタＴｓ１を介して読出し回路９０に伝達すること
ができる。

【００８６】本実施形態の強磁性体メモリの読出し方法
によれば、同一ビット線に接続されたＴＭＲ素子のうち
いずれかひとつのＴＭＲ素子が必ず選択されているよう
に、連続して選択し、その情報を読み出すため、ＴＭＲ
素子を選択する毎に、ビット線の電圧を設定するための
時間が必要なく、高速な読出し動作が可能である。

【００８７】以上説明したように、本実施形態の強磁性
体メモリによれば、従来のメモリでは達成困難であった
課題を容易な構造、駆動方法によって実現することがで
きる。

【００８８】なお、本実施形態では、スイッチング素子
として電界効果型トランジスタを用いた場合を例示した
が、バイポーラトランジスタ、薄膜トランジスタ若しく
はダイオード、またはそれらの組み合わせであってもよ
い。

【００８９】それでは、ここでは本実施形態の強磁性体
メモリを具体的に説明する。

【００９０】図６は本実施形態の磁性体メモリであって
各メモリセルに情報が書き込まれた回路構成図である。

【００９１】尚、図１のものと同じ構成である。

【００９２】又、既に前述した符号については説明は省
略する。

【００９３】具体的にＴＭＲ素子Ｒ１１、Ｒ１２、Ｒ１
３の情報を連続して読み出す場合の動作について説明す
るに、本実施形態では、ＴＭＲ素子Ｒ１１、Ｒ１２、Ｒ
１３には“１”、“０”、“１”の情報が書き込まれて
いるとする。また、メモリセル選択線ＳＬ１、２、３
は、その順番に、常にいずれか一つが選択されているよ
うに動作している。

【００９４】尚、ＴＭＲ素子に書き込まれている情報は
適宜決まり得るものであって本実施形態には限定されな
い。又、メモリセル選択線の選択される順番は適宜決ま
り得るものであるので本実施形態に限定されない。

【００９５】先ず、電界効果型トランジスタＴｓ１をオ
ンしてビット線ＢＬ１を選択し、メモリセル選択線ＳＬ
１をオンしてＴＭＲ素子Ｒ１１の両端にバイアス電圧Ｖ
ｂに従った電圧（ターゲット電圧Ｖｔ）を供給する。こ
のとき信号電流Ｉ１が読出し回路９０を流れる。

【００９６】次に、電界効果型トランジスタＴ１１をオ
フすると同時に、電界効果型トランジスタＴ１２をオン
する。このとき信号電流Ｉ２が読出し回路９０を流れ
る。

【００９７】最後に、電界効果型トランジスタＴ１２を
オフすると同時に、電界効果型トランジスタＴ１３をオ
ンする。このとき信号電流Ｉ３が読出し回路９０を流れ
る。

【００９８】ＴＭＲ素子Ｒ１１、１２、１３には
“１”、“０”、“１”がそれぞれ書きこまれているた
め、信号電流Ｉ１、２、３の電流値はＩ１＝Ｉ３＜Ｉ２
の関係である。

【００９９】図７は、本実施形態の読み出し動作を示し
たタイミングチャートである。

【０１００】上述した読出し動作におけるビット線ＢＬ
１の電圧Ｖ_BL1、信号電流Ｉｓｉｇ、ビット線から見た
負荷Ｒ_BL1の変化を示している。

【０１０１】図７を参照して本実施形態の動作について
更に説明する。

【０１０２】本実施形態においては、同一ビット線に接
続されたメモリセルの情報を連続して読み出す読出し動
作の間、同一ビット線上の少なくとも１つのメモリセル
が常に選択されていることが特徴である。したがって、
ビット線の負荷の変動量は、ＴＭＲ素子のＭＲ比により
生じる電気抵抗値の変化だけである。そのため、ビット
線の電圧はほぼ一定に維持されている。本動作では、ビ
ット線を充電するための期間が必要とされないため、情
報を読み出した結果の電流が高速で出力されることが図
７から判る。

【０１０３】尚、常に選択されるメモリセルは常に同じ
メモリセルであっても良い。その場合は、そのメモリセ
ルは磁気情報が書き込まれないダミーセルとする。尚、
ダミーセルを設ける場合は同じ列に配された複数のメモ
リセルをダミーセルとすると、ダミーセルをオンさせる
ためのメモリセル選択線は１つでよいので駆動が容易と
なり好適である。

【０１０４】以上説明した通り、本実施形態の強磁性体
メモリにおいて、同一ビット線上の複数の可変抵抗器を
順次、連続して選択することにより、それら可変抵抗器
から信号を読み出す際に、読み出し動作開始前もしくは
読み出し動作中にビット線の電圧レベルの変動を抑制し
た、或はビット線に接続された可変抵抗器を含めた負荷
量の変動を抑制することができる。

【０１０５】読み出し動作中に同一ビット線上の複数の
可変抵抗器を順次、連続して選択し、かつ、いずれかひ
とつの可変抵抗器を常に選択しているような駆動方法が
とられる。常に同一ビット線上の少なくとも１つの可変
抵抗器が選択されていれば、ビット線の負荷量が可変抵
抗器の電気抵抗値であるため、電圧レベルの変動は小さ
く抑えられる。

【０１０６】ビット線の電圧レベルの変動が抑制され、
読み出し動作中のビット線の電圧レベルがターゲット電
圧Ｖｔに維持されるため、ビット線をターゲット電圧Ｖ
ｔまで充電するための時間が短縮され、磁性体メモリの
情報を高速に読み出すことができる。（第２の実施形態）次に、本発明の第２の実施形態につ
いて説明する。

【０１０７】図８は本発明の第２実施形態の強磁性体メ
モリの回路構成を示した回路構成図である。

【０１０８】図８において、Ｒｄ１、Ｒｄ２及びＲｄ３
はメモリセルと異なる負荷素子である。なお、ここで
は、既に前述された符号についての説明は省略する。

【０１０９】本発明の第２の実施形態は、負荷量の変動
を抑制する手段として、読み出し開始前もしくは読み出
し動作中に負荷量の変動を抑制する負荷素子であるダミ
ー負荷をビット線に接続したことを特徴とする。選択さ
れたビット線の負荷は、ダミー負荷と可変抵抗器の合成
負荷、或はダミー負荷単独の負荷のいずれかであるた
め、負荷量の変動を抑制することができる。

【０１１０】ダミー負荷を設け、同一ビット線に接続さ
れたＴＭＲ素子の情報を連続して読み出せば、ビット線
の負荷量の変動が抑制され、読み出し動作中のビット線
の電圧レベルがターゲット電圧Ｖｔに維持されるため、
ビット線をターゲット電圧Ｖｔまで充電するための時間
が短縮される。

【０１１１】なお、本実施形態ではダミー負荷として抵
抗器を想定したが、これに代えて可変抵抗器と同様な構
造の抵抗器、可変抵抗器と異なる構造の抵抗器、電流源
若しくはダイオード、またはそれらの組み合わせであっ
てもよい。

【０１１２】又、第２の実施形態においては、メモリセ
ル選択線ＳＬ１、２、３が一定の間隔で連続して選択さ
れる。すなわち、各メモリセルの読出しの間に、いずれ
のメモリセル選択線もオンしていない期間があるという
点で、第１の実施形態と異なる。

【０１１３】具体的に説明するに、先ず、電界効果型ト
ランジスタＴｓ１をオンしてビット線ＢＬ１を選択し、
電界効果型トランジスタＴ１１をオンしてＴＭＲ素子Ｒ
１１の両端にバイアス電圧Ｖｂに従った電圧（ターゲッ
ト電圧Ｖｔ）を供給する。このとき読出し回路９０を流
れる信号電流は、ＴＭＲ素子Ｒ１１を流れる信号電流Ｉ
４と、ダミー負荷Ｒｄ１を流れる信号電流Ｉｄの合成電
流である。

【０１１４】次に、電界効果型トランジスタＴ１１をオ
フする。このとき読出し回路９０を流れる信号電流はダ
ミー負荷Ｒｄ１を流れる信号電流Ｉｄのみである。

【０１１５】このように、電界効果型トランジスタＴ１
１、１２、１３がオンしているときの信号電流はそれぞ
れに対応するＴＭＲ素子Ｒ１１、１２、１３を流れる信
号電流Ｉ４、５、６と、ダミー負荷Ｒｄ１を流れる信号
電流Ｉｄの合成電流である。また、電界効果型トランジ
スタＴ１１、１２、１３のいずれもオンしていないとき
の信号電流は、ダミー負荷Ｒｄ１を流れる信号電流Ｉｄ
のみである。

【０１１６】図９は、本発明の第２の実施形態の動作を
表したタイミングチャートである。上述した読出し動作
におけるビット線ＢＬ１の電圧Ｖ_BL1、信号電流Ｉｓｉ
ｇ、ビット線から見た負荷Ｒ_BL1の変化を示している。

【０１１７】図９を参照して更に具体例の動作に説明す
るに、ダミー負荷Ｒｄ１がビット線上に接続されている
ため、同一ビット線に接続されたメモリセルの情報を連
続して読み出す読出し動作において、いずれのメモリセ
ルも選択されていないときでも、ビット線ＢＬ１の負荷
の変動はダミー負荷Ｒｄ１によって抑制される。そのた
め、ビット線ＢＬ１の電圧はほぼ一定に維持され、ビッ
ト線を充電するための時間（充電時間）ｔｃが短縮され
るので、情報を読出した結果の電流が高速で出力される
ことが図９から判る。

【０１１８】本実施形態の強磁性体メモリによれば、負
荷素子Ｒｄ１、Ｒｄ２、Ｒｄ３によりビット線ＢＬ１、
ＢＬ２、ＢＬ３の負荷の変動がそれぞれ抑制されるの
で、可変抵抗器Ｒ１１〜Ｒ３３を選択する毎に、ビット
線の電圧を設定するための時間が短縮され、高速な読出
し動作が可能である。

【０１１９】なお、本発明の第１の実施形態と第２の実
施形態とが併用されれば、更に効果的である。

【０１２０】

【発明の効果】本発明の磁性体メモリによれば、同一の
ビット線に接続された可変抵抗器の選択が切り替えられ
ても、負荷素子がビット線に接続されていることによ
り、ビット線の負荷の変動が抑制されるので、可変抵抗
器の選択を切り替える毎に、ビット線の電圧を設定する
ための充電が短時間ですみ、高速な読み出し動作が可能
である。

【０１２１】本発明の磁性体メモリの駆動方法によれ
ば、ビット線の電圧の変動を抑えながら、各可変抵抗器
に蓄積された情報を読み出すので、可変抵抗器の選択を
切り替える毎に、ビット線の電圧を設定するための充電
が短時間ですみ、高速で情報を読み出すことができる。

【０１２２】また、常に、同一ビット線上のいずれか１
つのスイッチがオンされていれば、そのスイッチに接続
されている可変抵抗器が選択される。常に、同一ビット
線上の少なくとも１つの可変抵抗器が選択されていれ
ば、電圧レベルの変動が抑制され、高速に情報を読み出
すことができる。

【０１２３】また、ビット線毎に設けられた負荷素子に
電流を流しておけば、ビット線の電圧変動が抑制され、
高速に情報を読み出すことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の強磁性体メモリの構
成を示す回路構成図である。

【図２】本実施形態の強磁性体メモリに搭載された可変
抵抗素子の構造を示す模式図である。

【図３】磁性体の磁化特性を示すグラフである。

【図４】メモリ素子のセル構造の一例として水平磁化型
メモリセルを示した模式的断面図である。

【図５】メモリ素子のセル構造の別の例として垂直磁化
型メモリセルを示した模式的断面図である。

【図６】本実施形態の磁性体メモリであって各メモリセ
ルに情報が書き込まれた回路構成図である。

【図７】本実施形態の読み出し動作を示したタイミング
チャートである。

【図８】本発明の第２実施形態の強磁性体メモリの回路
構成を示した回路構成図である。

【図９】本発明の第２の実施形態の動作を表したタイミ
ングチャートである。

【図１０】従来のＭＲＡＭの読出し動作を説明するため
の説明図である。

【図１１】図１０に示した回路ブロック図のターゲット
電圧Ｖｔを説明するための信号電流Ｉｓｉｇ対ターゲッ
ト電圧Ｖｔ特性を示すグラフである。

【図１２】ワードラインおよびセンスラインの交差部分
に複数のメモリセルが並べられるメモリアレイを有する
従来の磁気メモリ回路を簡単化した図である。

【図１３】従来の方法により、任意のメモリセルから情
報を連続して読み出した場合の動作を説明するためのタ
イミングチャートである。

【符号の説明】

１ｐ型半導体基板２，３ｎ型拡散領域４ゲート絶縁膜５ゲート電極６コンタクトプラグ７コンタクトプラグ８接地線９書き込み線１０ローカル配線１１下部電極１２ＴＭＲ素子１３ビット線１４保護絶縁膜１５素子分離領域１６強磁性体層１７トンネル絶縁膜９０読出し回路Ｒ１１〜１４，Ｒ２１〜２４，Ｒ３１〜３４ＴＭＲ
素子Ｔ１１〜１３，Ｔ２１〜２３，Ｔ３１〜３３，Ｔｂ１〜
Ｔｂ３、Ｔｓ１〜Ｔｓ３電界効果型トランジスタＳＡセンスアンプＲｄ１〜Ｒｄ３ダミー負荷Ｒｒ負荷抵抗Ｔｂ電界効果型トランジスタＶｂ，Ｖｒｅｆ電圧源ＢＬ１〜ＢＬ３ビット線ＳＬ１〜ＳＬ３センスアンプ選択線ＷＬ１〜ＷＬ３書き込み線Ｉ１〜Ｉ３信号電流Ｉｄ信号電流ｔｃ充電時間

Claims

【特許請求の範囲】

【請求項１】マトリックス状にメモリ素子として配置
された複数の可変抵抗器と、前記マトリクスの行毎に配置され、同一の行に属する前
記可変抵抗器の一方の端子にそれぞれ接続された複数の
ビット線と、前記ビット線に流れる電流によって前記可変抵抗器の電
気抵抗値を検出する読出し回路と、前記メモリ素子とは別に前記ビット線に設けられた負荷
素子を有することを特徴とする磁性体メモリ。
【請求項２】前記負荷素子は、前記可変抵抗器と同様
な構造の抵抗器、前記可変抵抗器と異なる構造の抵抗
器、電流源或いはダイオード、またはそれらの組み合わ
せであることを特徴とする請求項１記載の磁性体メモ
リ。
【請求項３】前記可変抵抗器は、磁気抵抗素子である
ことを特徴とする請求項１記載の磁性体メモリ。
【請求項４】前記磁気抵抗素子は、膜面に対して主と
して垂直に磁化することを特徴とする請求項３記載の磁
性体メモリ。
【請求項５】前記磁気抵抗素子は、膜面に対して主と
して水平に磁化することを特徴とする請求項３記載の磁
性体メモリ。
【請求項６】前記可変抵抗器に対応してそれぞれ接続
された複数のスイッチを有することを特徴とする請求項
１記載の磁性体メモリ。
【請求項７】前記スイッチは、電界効果型トランジス
タ、バイポーラトランジスタ、薄膜トランジスタ若しく
はダイオード、またはそれらの組み合わせであることを
特徴とする、請求項６記載の磁性体メモリ。
【請求項８】マトリックス状に配置された複数の可変
抵抗器と、前記複数の可変抵抗器にそれぞれ接続された
複数のスイッチと、前記マトリクスの行毎に配置された
複数のビット線を備え、前記可変抵抗器は一方の端子が
前記ビット線に接続され、他方の端子が前記スイッチに
接続された、磁性体メモリの駆動方法において、前記ビット線の電圧の変動を抑制するステップと、前記可変抵抗器に所定の電圧を印加するステップと、前記可変抵抗器を流れる電流によって前記可変抵抗器に
書き込まれている情報を検出するステップと、を有する
ことを特徴とする磁性体メモリの駆動方法。
【請求項９】前記ビット線の電圧の変動を抑制するス
テップは、同一の前記ビット線に接続された前記複数の
スイッチのうちのいずれか１つが常にオンされているこ
とを特徴とする請求項８記載の磁性体メモリの駆動方
法。
【請求項１０】前記ビット線の電圧の変動を抑制する
ステップは、同一の前記ビット線に接続された前記複数
の可変抵抗器のうち少なくとも１つが常に選択されてい
ることを特徴とする請求項８記載の磁性体メモリの駆動
方法。
【請求項１１】前記ビット線の電圧の変動を抑制する
ステップは、前記ビット線毎に設けられた負荷素子に電
流を流していることを特徴とする請求項８記載の磁性体
メモリの駆動方法。