JP3828462B2

JP3828462B2 - 磁気ランダムアクセスメモリ及びその駆動方法

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Publication number: JP3828462B2
Application number: JP2002201128A
Authority: JP
Inventors: 有威清水; 春希戸田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-07-10
Filing date: 2002-07-10
Publication date: 2006-10-04
Anticipated expiration: 2022-07-10
Also published as: US20050270887A1; JP2004046949A; US7154775B2

Description

【０００１】
【発明の属する技術分野】
本発明は、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を利用した不揮発メモリである磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）及びその駆動方法に関し、特にその書き込み、読み出しのシーケンスに関する。
【０００２】
【従来の技術】
ＭＲＡＭは、トンネル磁気抵抗効果を利用して、“１”及び“０”の２つの情報を記憶させることでメモリ動作をさせるデバイスである。ＭＲＡＭは、不揮発性、高集積化、高耐久性、高速動作といった高いポテンシャルを有する。このため、ＭＲＡＭは、従来のＤＲＡＭやＥＥＰＲＯＭといった既存のデバイスを置き換える可能性をももっており、理想的なデバイスとして期待されている。
【０００３】
ＭＲＡＭでは、金属磁性体及び絶縁体からなる積層膜における、スピン偏極トンネル効果による磁気抵抗変化を利用したＴＭＲ素子を使用する。ＭＲＡＭには、いくつかのメモリセルが提案されており、代表的には、１つのＴＭＲ素子にトランジスタを直列に入れてセルの選択性を持たせたもの（ISSCC 2000TA7.2, ISSCC 2000TA7.3）（図１９参照）、クロスポイント型にしたもの（図２０参照）等がある。
【０００４】
ＴＭＲ素子は、絶縁膜を２つの導電性の磁性体膜で挟んだ構成をなす。この絶縁膜をはさむ２つの磁性体のスピンの向きが互いに平行になるか、反平行になるかで２つの状態が作り出される。つまり、２つの磁性体膜の磁化方向が同じ場合、絶縁膜をトンネルして流れる電流の大きさは、２つの磁性体膜の磁化の方向が反対の場合に比べて大きい。更に言い換えれば、２つの磁性体膜の磁化の方向を反対にすることにより、２つの磁性体膜の磁化方向が同じ場合に比べて、２つの導電性磁性体膜間の抵抗値を大きくすることができる。故に、この抵抗値の違いが大きい程、信号を読み出す際には好ましいことになる。メモリセルからの情報の読み出しは、絶縁膜を通って２つの磁性体膜を流れる電流を検知する若しくは電流値を電圧に変換して検知することにより行われる。
【０００５】
メモリセルへの情報の書き込みに関し、通常２つの磁性体膜のうちどちらか一方は、その磁化の方向が固定されており外部の磁界の影響を受けないようになっている。磁化の方向が固定された磁性体膜はピン層と呼ばれる。もう一方の磁性体膜は、印加される磁界によって磁化方向がピン層と同一方向になるかまたは反対方向になる。磁化の方向が変わる磁性体膜はフリー層と呼ばれる。
【０００６】
フリー層の磁化方向の変更は、夫々のメモリセルを通過しているビット線及び書き込みワード線に流れる電流によって発生する磁界により行われる。このとき、ビット線、ワード線には、夫々磁化が変化するのに必要な電流量の半分の量の電流が流される。これにより、非選択メモリセルが誤って書き換えられないようになる（USP 6,081,445)。
【０００７】
【発明が解決しようとする課題】
ＭＲＡＭメモリセルから情報を読み出すとき、数百ｍＶ程度の小さな電圧をメモリセルに印加して流れる電流を検知する。メモリセルに印加する電圧があまり大きいと、十分なＭＲ（Magneto-resistance）比が得られないという制約があり、印加電圧は必要以上に上げることはできない。
【０００８】
一方、メモリセルの情報を書き換えるとき、書き換えに必要な磁界を発生させるため、ビット線、書き込みワード線に、夫々数十ｍＡ若しくは数ｍＡ程度の比較的大きな電流を流す必要がある。そのため、この動作によりチップ内においてＩＲドロップ（電圧ドロップ）が発生し、チップ内の電源ライン及びグランドラインがある一定時間、揺らぎ（disturbance）を受けるものと考えられる。
【０００９】
そのため、メモリセルに書き込みを行った後に読み出しを行う際、誤読み出しを避けるため、この電源ライン及びグランドラインの変動がある程度収まるまで待って動作を開始する必要がある。それ故、例えば、ライト／リード／ライト／リード／…といった、書き込みと読み出しを繰り返すようなシーケンスで動作を実行すると、リードの前に毎回待ち時間を挿入することになり、効率的とはいえない。
【００１０】
本発明は、かかる従来技術の問題点に鑑みてなされたものであり、メモリセルへの書き込みと読み出しとを含むシーケンスを最適化することにより、全体的に必要な動作時間を短縮することが可能な磁気ランダムアクセスメモリ及びその駆動方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の第１の視点は、磁気ランダムアクセスメモリであって、
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
を具備し、複数のメモリセルに記憶された記憶データに基づいた電気的特性値を検出し、また、前記複数のメモリセルに基準データを連続的に書き込むと共に、前記複数のメモリセルに書き込まれた前記基準データを連続的に読み出すことにより前記基準データに基づいた電気的特性値を検出し、前記記憶データに基づいた電気的特性値と前記基準データに基づいた電気的特性値とを比較することにより、前記記憶データの値を判断することを特徴とする。
【００１２】
本発明の第２の視点は、磁気ランダムアクセスメモリであって、
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
を具備し、データの書き込みは第１の任意の複数のメモリセルにデータを連続的に書き込むように設定されると共に、記憶データの読み出しは第２の任意の複数のメモリセルに記憶された記憶データを連続的に読み出すように設定されることを特徴とする。
【００１３】
本発明の第３の視点は、
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
を具備する磁気ランダムアクセスメモリの駆動方法であって、
複数のメモリセルに記憶された記憶データに基づいた電気的特性値を検出する工程と、
前記複数のメモリセルに基準データを連続的に書き込む工程と、
前記複数のメモリセルに書き込まれた前記基準データを連続的に読み出すことにより前記基準データに基づいた電気的特性値を検出する工程と、
前記記憶データに基づいた電気的特性値と前記基準データに基づいた電気的特性値とを比較することにより、前記記憶データの値を判断する工程と、
を具備することを特徴とする。
【００１４】
本発明の第４の視点は、
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
を具備する磁気ランダムアクセスメモリの駆動方法であって、
第１の任意の複数のメモリセルにデータを連続的に書き込むように設定されたデータの書き込みを実行する工程と、
第２の任意の複数のメモリセルに記憶された記憶データを連続的に読み出すように設定された記憶データの読み出しを実行する工程と、
を具備することを特徴とする。
【００１５】
更に、本発明の実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１６】
【発明の実施の形態】
本発明の実施の形態について図面を参照して以下に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１７】
図１９及び図２０は、下記の各実施の形態に共通して使用可能な、ＭＲＡＭメモリセルの異なる代表的な構造例を示す図である。
【００１８】
図１９図示のＭＲＡＭメモリセルにおいては、１つのＴＭＲ素子１に対して選択用のｎ型トランジスタ２が直列に接続される。更に、図１９図示のように、ワード線４及びビット線５に加えて、書き込みワード線３が配設される。
【００１９】
一方、図２０図示のＭＲＡＭメモリセルはクロスポイント型の構造を有する。この場合、ワード線７及びビット線８の各交点において、これ等に挟まれるように１つのＴＭＲ素子６が配設される。
【００２０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＭＲＡＭを示すブロック図である。このＭＲＡＭは同期型のメモリチップ構成を有する。
【００２１】
このＭＲＡＭは、マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセル２４が配設されたメモリセルアレイ２１を有する。メモリセルアレイ２１の各行にワード線２２が接続され、メモリセルアレイ２１の各列にビット線２３が接続される。ワード線２２を選択するため、行アドレスバッファ１１、行デコーダ１３、１５、及び行ドライバ１４、１６が配設される。ビット線２３を選択するため、列アドレスバッファ１２、列デコーダ１７、及び列ドライバ１８が配設される。また、ビット線２３には、後述するような態様で自己リファレンスにより記憶データの読み出しを行うためのセンス回路１９が接続される。センス回路１９は、Ａ／Ｄコンバータ２５、データバッファ２６、“１”データバッファ２７、“０”データバッファ２８、及びコンパレータ２９等を含む。
【００２２】
行アドレスバッファ１１及び列アドレスバッファ１２は、アドレス信号及びデータ信号等を生成する制御部ＣＳ１に接続される。制御部ＣＳ１は、メモリセルアレイ２１等と同一基板上に混載されるか、或いはメモリセルアレイ２１等とは別の素子として形成される。制御部ＣＳ１からのアドレス信号は、一旦、行アドレスバッファ１１及び列アドレスバッファ１２に夫々ラッチされる。読み出し時は、ラッチされたアドレス信号に基づいて、行デコーダ１３及び列デコーダ１７で行及び列が夫々選択される。書き込み時は、対象メモリセル２４のアドレスのビット線２３に列ドライバ１８から電流が流され、同時に対象メモリセル２４のアドレスに相当するワード線２２に、左右の行ドライバ１４、１６から、書き込む情報に応じた電流が印加される。
【００２３】
本実施の形態に係るＭＲＡＭおいては、記憶データを読み出す手法として自己リファレンスによる読み出しが採用される。図２は、自己リファレンスにより記憶データの読み出しを行う際のフローを示す図である。
【００２４】
先ず、読み出し対象のアドレスに位置する対象メモリセル２４に記憶された記憶データに基づいた電気的特性値が検出され、データバッファ２６に格納される（工程Ｓ１）。次に、同対象メモリセル２４に“１”データが書き込まれる（工程Ｓ２）。次に、同対象メモリセル２４に書き込まれた“１”データが読み出されることにより“１”データに基づいた電気的特性値が検出され、“１”データバッファ２７に格納される（工程Ｓ３）。
【００２５】
次に、同対象メモリセル２４に“０”データが書き込まれる（工程Ｓ４）。次に、同対象メモリセル２４に書き込まれた“０”データが読み出されることにより“０”データに基づいた電気的特性値が検出され、“０”データバッファ２８に格納される（工程Ｓ５）。最後に、データバッファ２６に格納された記憶データに基づいた電気的特性値と、“１”データバッファ２７及び“０”データバッファ２８に格納された“１”データ及び“０”データに夫々基づいた電気的特性値とが比較され、記憶データの値が判断される（工程Ｓ６）。
【００２６】
具体的には、データに基づいた電気的特性値は、メモリセル２４の磁気抵抗効果素子の抵抗値に基づく。データに基づいた抵抗値は、Ａ／Ｄ変換され、そのディジタル値がデータバッファ２６、２７、２８に格納される。
【００２７】
なお、自己リファレンスにより記憶データの読み出しを行うためには、基準データとして使用される“１”データ及び“０”データのいずれか一方に基づいた電気的特性値があればよい。この基準データに基づいた電気的特性値と、記憶データに基づいた電気的特性値とを比較することにより、記憶データの値が“１”及び“０”のいずれであるかを判断することができる。即ち、上記のフローにおいて、工程Ｓ２及びＳ３の組と、工程Ｓ４及びＳ５の組のいずれか一方の組は省略することができる。
【００２８】
図３は、第１の実施の形態の比較例に係るＭＲＡＭの駆動方法を示すタイミング図である。図４は、第１の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図である。なお、図３及び図４並びに以降の図において、「Ａｉ」はアドレス入力、「Ｄｉ」はデータ入力、「ｒ＋数字」は行アドレス番号、「ｃ＋数字」は列アドレス番号、「ｄ＋数字」はデータ入力番号を夫々表す。図３及び図４図示のように、これ等の駆動方法においては、外部からのクロックに同期してデータの書き込み及び読み出しが行われる。図５（ａ）、（ｂ）は、夫々図３及び図４図示の駆動方法を簡素化した動作シーケンスを示す図である。図３乃至図５中、ｔＲＩは読み出し禁止時間を示す。読み出し禁止時間（ｔＲＩ）を設ける理由は、書き込み後に読み出しをする際、書き込み電流による電源ライン及びグランドラインの揺らぎ（disturbance）の影響により、誤読み出しが生じるのを避けるためである。
【００２９】
図３図示の比較例の駆動方法においては、１ビットずつ自己リファレンスにより記憶データの読み出しが行われる。この場合、各基準データ（自己リファレンスの基準となる“１”データ及び“０”データ）の読み出しの前に、読み出し禁止時間（ｔＲＩ）を設ける必要が生じる。
【００３０】
これに対して、図４図示の第１の実施の形態に係る駆動方法においては、複数（ここでは４個）のビットに対して纏めて自己リファレンスにより記憶データの読み出しが行われる。即ち、ここでは、複数のアドレス分の情報が纏めて連続的に処理される。これにより、読み出し禁止時間（ｔＲＩ）を入れる回数を少なくし、全体として読み出し動作に必要な時間を短縮することができる。なお、纏めて連続的に処理されるメモリセルのアドレスは、図４に示すように、連続番号のアドレスであってもよいし、或いは不連続番号のアドレスであってもよい。
【００３１】
図４図示の駆動方法は、図２図示のフローに沿って説明すると、次にようなものとなる。先ず、複数のメモリセルに記憶された記憶データに基づいた電気的特性値が検出される（工程Ｓ１）。次に、これ等の複数のメモリセルに基準データが連続的に書き込まれる（工程Ｓ２及び／または工程Ｓ４）。次に、これ等の複数のメモリセルに書き込まれた基準データが連続的に読み出されることにより基準データに基づいた電気的特性値が検出される（工程Ｓ３及び／または工程Ｓ５）。次に、記憶データに基づいた電気的特性値と基準データに基づいた電気的特性値とが比較され、記憶データの値が判断される（工程Ｓ６）。
【００３２】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係るＭＲＡＭを示すブロック図である。このＭＲＡＭは非同期型のメモリチップ構成を有する。
【００３３】
このＭＲＡＭは、マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセル４４が配設されたメモリセルアレイ４１を有する。メモリセルアレイ４１の各行にワード線４２が接続され、メモリセルアレイ４１の各列にビット線４３が接続される。ワード線４２を選択するため、行アドレスバッファ３１、行デコーダ３３、３５、及び行ドライバ３４、３６が配設される。ビット線４３を選択するため、列アドレスバッファ３２、列デコーダ３７、及び列ドライバ３８が配設される。また、ビット線４３には、自己リファレンスにより記憶データの読み出しを行うためのセンス回路３９が接続される。センス回路３９は、Ａ／Ｄコンバータ４５、データバッファ４６、“１”データバッファ４７、“０”データバッファ４８、及びコンパレータ４９等を含む。
【００３４】
行アドレスバッファ３１及び列アドレスバッファ３２は、ＲＡＳ（Row Address Strobe）信号、ＣＡＳ（Column Address Strobe）信号、アドレス信号、及びデータ信号等を生成する制御部ＣＳ２に接続される。制御部ＣＳ２は、メモリセルアレイ４１等と同一基板上に混載されるか、或いはメモリセルアレイ４１等とは別の素子として形成される。制御部ＣＳ２からのアドレス信号は、ＲＡＳ信号により行アドレスバッファ３１にラッチされる一方、ＣＡＳ信号により列アドレスバッファ３２に夫々ラッチされる。読み出し時は、ラッチされたアドレス信号に基づいて、行デコーダ３３及び列デコーダ３７で行及び列が夫々選択される。書き込み時は、対象メモリセル４４のアドレスのビット線４３に列ドライバ３８から電流が流され、同時に対象メモリセル４４のアドレスに相当するワード線４２に、左右の行ドライバ３４、３６から、書き込む情報に応じた電流が印加される。
【００３５】
本実施の形態に係るＭＲＡＭおいても、記憶データを読み出す手法として、図２図示の自己リファレンスによる読み出しが採用される。図７は、第２の実施の形態の比較例に係るＭＲＡＭの駆動方法を示すタイミング図である。図８は、第２の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図である。図７及び図８図示のように、これ等の駆動方法においては、外部からのクロックに同期しないでデータの書き込み及び読み出しが行われる。図７及び図８中、ｔＲＩは読み出し禁止時間を示し、ｔＷＩは書き込み禁止時間を示す。読み出し禁止時間（ｔＲＩ）を設ける理由は前述の通りである。書き込み禁止時間（ｔＷＩ）を設ける理由は、読み出し後に書き込みをする際、書き込み電流による電源ライン及びグランドラインの揺らぎ（disturbance）の影響により、誤読み出しが生じるのを避けるためである。
【００３６】
図７図示の比較例の駆動方法においては、１ビットずつ自己リファレンスにより記憶データの読み出しが行われる。この場合、各基準データ（自己リファレンスの基準となる“１”データ及び“０”データ）の読み出しの前に、読み出し禁止時間（ｔＲＩ）を設ける必要が生じる。また、各基準データの書き込みの前に、書き込み禁止時間（ｔＷＩ）を設ける必要が生じる。
【００３７】
これに対して、図８図示の第２の実施の形態に係る駆動方法においては、同一ワード線上の複数（ここでは４個）のビットに対して纏めて自己リファレンスにより記憶データの読み出しが行われる。即ち、ここでは、複数のアドレス分の情報が纏めて連続的に処理される。これにより、読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を入れる回数を少なくし、全体として読み出し動作に必要な時間を短縮することができる。
【００３８】
具体的には、夫々ＲＡＳ信号を立ち下げた状態で行われる各基準データ（自己リファレンスの基準となる“１”データ及び“０”データ）の書き込み及び読み出しにおいて、ＣＡＳ信号の連続する複数の立下り毎に、複数の列アドレスの夫々が列アドレスバッファ３２に取り込まれる。なお、纏めて連続的に処理されるメモリセルのアドレスは、図８に示すように、連続番号のアドレスであってもよいし、或いは不連続番号のアドレスであってもよい。
【００３９】
（第３の実施の形態）
本発明の第３の実施の形態に係るＭＲＡＭを示すブロック図は、図６に示すものと同一である。但し、列アドレスバッファ３２には、図６中に破線で示すように、列アドレス番号をインクリメント（増加）するためのカウンタ３２ｃが配設される。本実施の形態に係るＭＲＡＭおいても、記憶データを読み出す手法として、図２図示の自己リファレンスによる読み出しが採用される。図９は、第３の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図である。図９図示のように、この駆動方法においても、外部からのクロックに同期しないでデータの書き込み及び読み出しが行われる。
【００４０】
図９図示の第３の実施の形態に係る駆動方法においては、同一ワード線上に連続して並ぶ複数（ここでは４個）のビットに対して纏めて自己リファレンスにより記憶データの読み出しが行われる。即ち、ここでは、連続番号の複数のアドレス分の情報が纏めて連続的に処理される。これにより、読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を入れる回数を少なくし、全体として読み出し動作に必要な時間を短縮することができる。
【００４１】
具体的には、夫々ＲＡＳ信号を立ち下げた状態で行われる各基準データ（自己リファレンスの基準となる“１”データ及び“０”データ）の書き込み及び読み出しにおいて、列アドレスバッファ３２のカウンタ機能により、ＣＡＳ信号の連続する複数の立下り毎に、最初に指定された列アドレスから列アドレス番号がインクリメント（増加）される。
【００４２】
（第４の実施の形態）
本発明の第４の実施の形態に係るＭＲＡＭを示すブロック図は、図６に示すものと同一である。本実施の形態に係るＭＲＡＭおいても、記憶データを読み出す手法として、図２図示の自己リファレンスによる読み出しが採用される。図１０は、第４の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図である。図１０図示のように、この駆動方法においても、外部からのクロックに同期しないでデータの書き込み及び読み出しが行われる。
【００４３】
図１０図示の第４の実施の形態に係る駆動方法においては、同一ワード線上の複数（ここでは４個）のビットに対して纏めて自己リファレンスにより記憶データの読み出しが行われる。即ち、ここでは、複数のアドレス分の情報が纏めて連続的に処理される。これにより、読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を入れる回数を少なくし、全体として読み出し動作に必要な時間を短縮することができる。
【００４４】
具体的には、夫々ＲＡＳ信号を立ち下げた状態で行われる各基準データ（自己リファレンスの基準となる“１”データ及び“０”データ）の書き込み及び読み出しにおいて、ＣＡＳ信号を立ち下げた状態で、制御部ＣＳ２で生成され且つ列アドレスバッファ３２に送り込まれる列アドレスが連続的に変化する。なお、纏めて連続的に処理されるメモリセルのアドレスは、図１０に示すように、連続番号のアドレスであってもよいし、或いは不連続番号のアドレスであってもよい。
【００４５】
（第５の実施の形態）
図１１は、本発明の第５の実施の形態に係るＭＲＡＭを示すブロック図である。このＭＲＡＭは同期型のメモリチップ構成を有する。
【００４６】
このＭＲＡＭは、マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセル６４が配設されたメモリセルアレイ６１を有する。メモリセルアレイ６１の各行にワード線６２が接続され、メモリセルアレイ６１の各列にビット線６３が接続される。ワード線６２を選択するため、行アドレスバッファ５１、行デコーダ５３、５５、及び行ドライバ５４、５６が配設される。ビット線６３を選択するため、列アドレスバッファ５２、列デコーダ５７、及び列ドライバ５８が配設される。また、記憶データの読み出しを行うため、ビット線６３には、センスアンプ５９及びサブセンスアンプ６０が接続される。
【００４７】
行アドレスバッファ５１及び列アドレスバッファ５２は、アドレス信号及びデータ信号等を生成する制御部ＣＳ３に接続される。制御部ＣＳ３は、メモリセルアレイ６１等と同一基板上に混載されるか、或いはメモリセルアレイ６１等とは別の素子として形成される。制御部ＣＳ３からのアドレス信号は、一旦、行アドレスバッファ５１及び列アドレスバッファ５２に夫々ラッチされる。読み出し時は、ラッチされたアドレス信号に基づいて、行デコーダ５３及び列デコーダ５７で行及び列が夫々選択される。書き込み時は、対象メモリセル６４のアドレスのビット線６３に列ドライバ５８から電流が流され、同時に対象メモリセル６４のアドレスに相当するワード線６２に、左右の行ドライバ５４、５６から、書き込む情報に応じた電流が印加される。
【００４８】
図１２は、第５の実施の形態の比較例に係るＭＲＡＭの駆動方法を示すタイミング図である。図１３は、第５の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図である。図１２及び図１３図示のように、これ等の駆動方法においては、外部からのクロックに同期してデータの書き込み及び読み出しが行われる。図１２及び図１３中、ｔＲＩは読み出し禁止時間を示し、ｔＷＩは書き込み禁止時間を示す。読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を設ける理由は前述の通りである。
【００４９】
図１２図示の比較例の駆動方法においては、データの書き込み及び記憶データの読み出しが１ビットずつ行われる。この場合、各データの書き込みの前に書き込み禁止時間（ｔＷＩ）を設けると共に、各記憶データの読み出しの前に読み出し禁止時間（ｔＲＩ）を設ける必要が生じる。
【００５０】
これに対して、図１３図示の第５の実施の形態に係る駆動方法においては、データの書き込み及び記憶データの読み出しが、複数（ここでは４個）のビットに対して連続的に行われる。即ち、ここでは、複数のアドレス分の情報が纏めて連続的に処理される。換言すれば、データの書き込みは第１の任意の複数のメモリセルにデータを連続的に書き込むように設定されると共に、記憶データの読み出しは第２の任意の複数のメモリセルに記憶された記憶データを連続的に読み出すように設定される。これにより、読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を入れる回数を少なくし、全体として書き込み及び読み出し動作に必要な時間を短縮することができる。
【００５１】
具体的には、制御部ＣＳ３でメモリ制御信号Ｓｍｃが生成され、この信号Ｓｍｃに各モードにおいて連続して処理されるデータ数の情報を持たせる。更に、各モードには、連続して書き込み若しくは読み出しが行われるビット数を設定する機能を持たせる。これにより、ＭＲＡＭの動作を制御することができる。なお、纏めて連続的に処理されるメモリセルのアドレスは、図１３に示すように、連続番号のアドレスであってもよいし、或いは不連続番号のアドレスであってもよい。また、データが書き込まれるアドレスと、記憶データが読み出されるアドレスとは、別であってもよいし、或いは同じであってもよい。
【００５２】
（第６の実施の形態）
図１４は、本発明の第６の実施の形態に係るＭＲＡＭを示すブロック図である。このＭＲＡＭは非同期型のメモリチップ構成を有する。
【００５３】
このＭＲＡＭは、マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセル８４が配設されたメモリセルアレイ８１を有する。メモリセルアレイ８１の各行にワード線８２が接続され、メモリセルアレイ８１の各列にビット線８３が接続される。ワード線８２を選択するため、行アドレスバッファ７１、行デコーダ７３、７５、及び行ドライバ７４、７６が配設される。ビット線８３を選択するため、列アドレスバッファ７２、列デコーダ７７、及び列ドライバ７８が配設される。また、記憶データの読み出しを行うため、ビット線８３には、センスアンプ７９及びサブセンスアンプ８０が接続される。
【００５４】
行アドレスバッファ７１及び列アドレスバッファ７２は、ＲＡＳ（Row Address Strobe）信号、ＣＡＳ（Column Address Strobe）信号、アドレス信号、及びデータ信号等を生成する制御部ＣＳ４に接続される。制御部ＣＳ４は、メモリセルアレイ８１等と同一基板上に混載されるか、或いはメモリセルアレイ８１等とは別の素子として形成される。制御部ＣＳ４からのアドレス信号は、ＲＡＳ信号により行アドレスバッファ７１にラッチされる一方、ＣＡＳ信号により列アドレスバッファ７２に夫々ラッチされる。読み出し時は、ラッチされたアドレス信号に基づいて、行デコーダ７３及び列デコーダ７７で行及び列が夫々選択される。書き込み時は、対象メモリセル８４のアドレスのビット線８３に列ドライバ７８から電流が流され、同時に対象メモリセル８４のアドレスに相当するワード線８２に、左右の行ドライバ７４、７６から、書き込む情報に応じた電流が印加される。
【００５５】
図１５は、第６の実施の形態の比較例に係るＭＲＡＭの駆動方法を示すタイミング図である。図１６は、第６の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図である。図１５及び図１６図示のように、これ等の駆動方法においては、外部からのクロックに同期しないでデータの書き込み及び読み出しが行われる。図１５及び図１６中、ｔＲＩは読み出し禁止時間を示し、ｔＷＩは書き込み禁止時間を示す。読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を設ける理由は前述の通りである。
【００５６】
図１５図示の比較例の駆動方法においては、データの書き込み及び記憶データの読み出しが１ビットずつ行われる。この場合、各データの書き込みの前に書き込み禁止時間（ｔＷＩ）を設けると共に、各記憶データの読み出しの前に読み出し禁止時間（ｔＲＩ）を設ける必要が生じる。
【００５７】
これに対して、図１６図示の第５の実施の形態に係る駆動方法においては、データの書き込み及び記憶データの読み出しが、同一ワード線上の複数（ここでは４個）のビットに対して連続的に行われる。即ち、ここでは、複数のアドレス分の情報が纏めて連続的に処理される。これにより、読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を入れる回数を少なくし、全体として書き込み及び読み出し動作に必要な時間を短縮することができる。
【００５８】
具体的には、夫々ＲＡＳ信号を立ち下げた状態で行われるデータの書き込み及び記憶データの読み出しにおいて、ＣＡＳ信号の連続する複数の立下り毎に、複数の列アドレスの夫々が列アドレスバッファ７２に取り込まれる。なお、纏めて連続的に処理されるメモリセルのアドレスは、図１６に示すように、連続番号のアドレスであってもよいし、或いは不連続番号のアドレスであってもよい。また、データが書き込まれるアドレスと、記憶データが読み出されるアドレスとは、別であってもよいし、或いは同じであってもよい。
【００５９】
（第７の実施の形態）
本発明の第７の実施の形態に係るＭＲＡＭを示すブロック図は、図１４に示すものと同一である。但し、列アドレスバッファ７２には、図１４中に破線で示すように、列アドレス番号をインクリメント（増加）するためのカウンタ７２ｃが配設される。図１７は、第７の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図である。図１７図示のように、この駆動方法においても、外部からのクロックに同期しないでデータの書き込み及び読み出しが行われる。
【００６０】
図１７図示の第７の実施の形態に係る駆動方法においては、データの書き込み及び記憶データの読み出しが、同一ワード線上に連続して並ぶ複数（ここでは４個）のビットに対して連続的に行われる。即ち、ここでは、連続番号の複数のアドレス分の情報が纏めて連続的に処理される。これにより、読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を入れる回数を少なくし、全体として書き込み及び読み出し動作に必要な時間を短縮することができる。
【００６１】
具体的には、夫々ＲＡＳ信号を立ち下げた状態で行われるデータの書き込み及び記憶データの読み出しにおいて、列アドレスバッファ７２のカウンタ機能により、ＣＡＳ信号の連続する複数の立下り毎に、最初に指定された列アドレスから列アドレス番号がインクリメント（増加）される。なお、データが書き込まれるアドレスと、記憶データが読み出されるアドレスとは、別であってもよいし、或いは同じであってもよい。
【００６２】
（第８の実施の形態）
本発明の第８の実施の形態に係るＭＲＡＭを示すブロック図は、図１４に示すものと同一である。図１８は、第８の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図である。図１８図示のように、この駆動方法においても、外部からのクロックに同期しないでデータの書き込み及び読み出しが行われる。
【００６３】
図１８図示の第８の実施の形態に係る駆動方法においては、データの書き込み及び記憶データの読み出しが、同一ワード線上の複数（ここでは４個）のビットに対して連続的に行われる。即ち、ここでは、複数のアドレス分の情報が纏めて連続的に処理される。これにより、読み出し禁止時間（ｔＲＩ）及び書き込み禁止時間（ｔＷＩ）を入れる回数を少なくし、全体として書き込み及び読み出し動作に必要な時間を短縮することができる。
【００６４】
具体的には、夫々ＲＡＳ信号を立ち下げた状態で行われるデータの書き込み及び記憶データの読み出しにおいて、ＣＡＳ信号を立ち下げた状態で、制御部ＣＳ４で生成され且つ列アドレスバッファ７２に送り込まれる列アドレスが連続的に変化する。なお、纏めて連続的に処理されるメモリセルのアドレスは、図１８に示すように、連続番号のアドレスであってもよいし、或いは不連続番号のアドレスであってもよい。また、データが書き込まれるアドレスと、記憶データが読み出されるアドレスとは、別であってもよいし、或いは同じであってもよい。
【００６５】
【発明の効果】
本発明によれば、メモリセルへの書き込みと読み出しとを含むシーケンスを最適化することにより、全体的に必要な動作時間を短縮することが可能な磁気ランダムアクセスメモリ及びその駆動方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＲＡＭを示すブロック図。
【図２】自己リファレンスにより記憶データの読み出しを行う際のフローを示す図。
【図３】第１の実施の形態の比較例に係るＭＲＡＭの駆動方法を示すタイミング図。
【図４】第１の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図。
【図５】（ａ）、（ｂ）は、夫々図３及び図４図示の駆動方法を簡素化した動作シーケンスを示す図。
【図６】本発明の第２の実施の形態に係るＭＲＡＭを示すブロック図。
【図７】第２の実施の形態の比較例に係るＭＲＡＭの駆動方法を示すタイミング図。
【図８】第２の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図。
【図９】本発明の第３の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図。
【図１０】本発明の第４の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図。
【図１１】本発明の第５の実施の形態に係るＭＲＡＭを示すブロック図。
【図１２】第５の実施の形態の比較例に係るＭＲＡＭの駆動方法を示すタイミング図。
【図１３】第５の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図。
【図１４】本発明の第６の実施の形態に係るＭＲＡＭを示すブロック図。
【図１５】第６の実施の形態の比較例に係るＭＲＡＭの駆動方法を示すタイミング図。
【図１６】第６の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図。
【図１７】本発明の第７の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図。
【図１８】本発明の第８の実施の形態に係るＭＲＡＭの駆動方法を示すタイミング図。
【図１９】各実施の形態に共通して使用可能な、ＭＲＡＭメモリセルの代表的な構造例を示す図。
【図２０】各実施の形態に共通して使用可能な、ＭＲＡＭメモリセルの代表的な別の構造例を示す図。
【符号の説明】
１…ＴＭＲ素子
２…ｎ型トランジスタ
３…書き込みワード線
４…ワード線
５…ビット線
６…ＴＭＲ素子
７…ワード線
８…ビット線
１１、３１、５１、７１…行アドレスバッファ
１２、３２、５２、７２…列アドレスバッファ
３２ｃ、７２ｃ…カウンタ
１３、１５、３３、３５、５３、５５、７３、７５…行デコーダ
１４、１６、３４、３６、５４、５６、７４、７６…行ドライバ
１７、３７、５７、７７…列デコーダ
１８、３８、５８、７８…列ドライバ
１９、３９…センス回路
２１、４１、６１、８１…ＭＲＡＭメモリセルアレイ
２２、４２、６２、８２…ワード線
２３、４３、６３、８３…ビット線
２４、４４、６４、８４…メモリセル
２５、４５…Ａ／Ｄコンバータ
２６、４６…データバッファ
２７、４７…“１”データバッファ
２８、４８…“０”データバッファ
２９、４９…コンパレータ
５９、７９…センスアンプ
６０、８０…サブセンスアンプ

Claims

マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
複数のメモリセルに記憶データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第１の値を検出して格納する第１バッファと、
前記複数のメモリセルに自己リファレンスの基準となる“１”データ及び“０”データの少なくとも一方からなる基準データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第２の値を検出して格納する第２バッファと、
前記第１バッファに格納された前記第１の値と前記第２バッファに格納された前記第２の値とを比較するコンパレータと、
を具備し、
前記複数のメモリセルに記憶された前記記憶データを読み出して、読み出した前記記憶データに対応する前記第１の値を検出して前記第１バッファに格納した後、
前記複数のメモリセルに前記基準データを、夫々の間に読み出し動作を挟むことなく、連続的に書き込み、所定の読み出し禁止時間を経た後に、前記複数のメモリセルに書き込まれた前記基準データを、夫々の間に書き込み動作を挟むことなく、連続的に読み出し、読み出した前記基準データに対応する前記第２の値を検出して前記第２バッファに格納し、
前記コンパレータの出力によって、前記記憶データの値を判断し、
前記基準データの書き込み及び読み出しは、外部からのクロックに同期して行うことを特徴とする磁気ランダムアクセスメモリ。
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
複数のメモリセルに記憶データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第１の値を検出して格納する第１バッファと、
前記複数のメモリセルに自己リファレンスの基準となる“１”データ及び“０”データの少なくとも一方からなる基準データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第２の値を検出して格納する第２バッファと、
前記第１バッファに格納された前記第１の値と前記第２バッファに格納された前記第２の値とを比較するコンパレータと、
を具備し、
前記複数のメモリセルに記憶された前記記憶データを読み出して、読み出した前記記憶データに対応する前記第１の値を検出して前記第１バッファに格納した後、
前記複数のメモリセルに前記基準データを、夫々の間に読み出し動作を挟むことなく、連続的に書き込み、所定の読み出し禁止時間を経た後に、前記複数のメモリセルに書き込まれた前記基準データを、夫々の間に書き込み動作を挟むことなく、連続的に読み出し、読み出した前記基準データに対応する前記第２の値を検出して前記第２バッファに格納し、
前記コンパレータの出力によって、前記記憶データの値を判断し、
前記基準データの書き込み及び読み出しは、外部からのクロックに同期しないで行うことと、
前記列デコーダに接続され且つ列アドレスストローブ信号を受信する列アドレスバッファを更に具備し、前記列アドレスストローブ信号の連続する複数の立下り毎に、複数の列アドレスの夫々を前記列アドレスバッファに取り込みながら、前記基準データの書き込み及び読み出しを行うことと、
を特徴とする磁気ランダムアクセスメモリ。
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
複数のメモリセルに記憶データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第１の値を検出して格納する第１バッファと、
前記複数のメモリセルに自己リファレンスの基準となる“１”データ及び“０”データの少なくとも一方からなる基準データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第２の値を検出して格納する第２バッファと、
前記第１バッファに格納された前記第１の値と前記第２バッファに格納された前記第２の値とを比較するコンパレータと、
を具備し、
前記複数のメモリセルに記憶された前記記憶データを読み出して、読み出した前記記憶データに対応する前記第１の値を検出して前記第１バッファに格納した後、
前記複数のメモリセルに前記基準データを、夫々の間に読み出し動作を挟むことなく、連続的に書き込み、所定の読み出し禁止時間を経た後に、前記複数のメモリセルに書き込まれた前記基準データを、夫々の間に書き込み動作を挟むことなく、連続的に読み出し、読み出した前記基準データに対応する前記第２の値を検出して前記第２バッファに格納し、
前記コンパレータの出力によって、前記記憶データの値を判断し、
前記基準データの書き込み及び読み出しは、外部からのクロックに同期しないで行うことと、
前記列デコーダに接続され且つカウンタ機能を有し且つ列アドレスストローブ信号を受信する列アドレスバッファを更に具備し、前記カウンタ機能により、前記列アドレスストローブ信号の連続する複数の立下り毎に、最初に指定された列アドレスから列アドレス番号を増加させながら、前記基準データの書き込み及び読み出しを行うことと、
を特徴とする磁気ランダムアクセスメモリ。
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
複数のメモリセルに記憶データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第１の値を検出して格納する第１バッファと、
前記複数のメモリセルに自己リファレンスの基準となる“１”データ及び“０”データの少なくとも一方からなる基準データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第２の値を検出して格納する第２バッファと、
前記第１バッファに格納された前記第１の値と前記第２バッファに格納された前記第２の値とを比較するコンパレータと、
を具備し、
前記複数のメモリセルに記憶された前記記憶データを読み出して、読み出した前記記憶データに対応する前記第１の値を検出して前記第１バッファに格納した後、
前記複数のメモリセルに前記基準データを、夫々の間に読み出し動作を挟むことなく、連続的に書き込み、所定の読み出し禁止時間を経た後に、前記複数のメモリセルに書き込まれた前記基準データを、夫々の間に書き込み動作を挟むことなく、連続的に読み出し、読み出した前記基準データに対応する前記第２の値を検出して前記第２バッファに格納し、
前記コンパレータの出力によって、前記記憶データの値を判断し、
前記基準データの書き込み及び読み出しは、外部からのクロックに同期しないで行うことと、
前記列デコーダに接続され且つ列アドレスストローブ信号を受信する列アドレスバッファを更に具備し、前記列アドレスストローブ信号を立ち下げた状態で、前記列アドレスバッファに送り込む列アドレスを変化させながら、前記基準データの書き込み及び読み出しを行うことと、
を特徴とする磁気ランダムアクセスメモリ。
前記列アドレスバッファに送り込む前記列アドレスを生成する制御部を更に具備する請求項４に記載の磁気ランダムアクセスメモリ。
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
複数のメモリセルに記憶データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第１の値を検出して格納する第１バッファと、
前記複数のメモリセルに自己リファレンスの基準となる“１”データ及び“０”データの少なくとも一方からなる基準データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第２の値を検出して格納する第２バッファと、
前記第１バッファに格納された前記第１の値と前記第２バッファに格納された前記第２の値とを比較するコンパレータと、
を具備する磁気ランダムアクセスメモリの駆動方法であって、
前記複数のメモリセルに記憶された前記記憶データを読み出して、読み出した前記記憶データに対応する前記第１の値を検出して前記第１バッファに格納した後、
前記複数のメモリセルに前記基準データを、夫々の間に読み出し動作を挟むことなく、連続的に書き込み、所定の読み出し禁止時間を経た後に、前記複数のメモリセルに書き込まれた前記基準データを、夫々の間に書き込み動作を挟むことなく、連続的に読み出し、読み出した前記基準データに対応する前記第２の値を検出して前記第２バッファに格納し、
前記コンパレータの出力によって、前記記憶データの値を判断し、
前記基準データの書き込み及び読み出しは、外部からのクロックに同期して行うことを特徴とする磁気ランダムアクセスメモリの駆動方法。
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
複数のメモリセルに記憶データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第１の値を検出して格納する第１バッファと、
前記複数のメモリセルに自己リファレンスの基準となる“１”データ及び“０”データの少なくとも一方からなる基準データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第２の値を検出して格納する第２バッファと、
前記第１バッファに格納された前記第１の値と前記第２バッファに格納された前記第２の値とを比較するコンパレータと、
を具備する磁気ランダムアクセスメモリの駆動方法であって、
前記複数のメモリセルに記憶された前記記憶データを読み出して、読み出した前記記憶データに対応する前記第１の値を検出して前記第１バッファに格納した後、
前記複数のメモリセルに前記基準データを、夫々の間に読み出し動作を挟むことなく、連続的に書き込み、所定の読み出し禁止時間を経た後に、前記複数のメモリセルに書き込まれた前記基準データを、夫々の間に書き込み動作を挟むことなく、連続的に読み出し、読み出した前記基準データに対応する前記第２の値を検出して前記第２バッファに格納し、
前記コンパレータの出力によって、前記記憶データの値を判断し、
前記基準データの書き込み及び読み出しは、外部からのクロックに同期しないで行うことと、
前記磁気ランダムアクセスメモリは、前記列デコーダに接続され且つ列アドレスストローブ信号を受信する列アドレスバッファを更に具備し、前記駆動方法において、前記列アドレスストローブ信号の連続する複数の立下り毎に、複数の列アドレスの夫々を前記列アドレスバッファに取り込みながら、前記基準データの書き込み及び読み出しを行うことと、を特徴とする磁気ランダムアクセスメモリの駆動方法。
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
複数のメモリセルに記憶データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第１の値を検出して格納する第１バッファと、
前記複数のメモリセルに自己リファレンスの基準となる“１”データ及び“０”データの少なくとも一方からなる基準データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第２の値を検出して格納する第２バッファと、
前記第１バッファに格納された前記第１の値と前記第２バッファに格納された前記第２の値とを比較するコンパレータと、
を具備する磁気ランダムアクセスメモリの駆動方法であって、
前記複数のメモリセルに記憶された前記記憶データを読み出して、読み出した前記記憶データに対応する前記第１の値を検出して前記第１バッファに格納した後、
前記複数のメモリセルに前記基準データを、夫々の間に読み出し動作を挟むことなく、連続的に書き込み、所定の読み出し禁止時間を経た後に、前記複数のメモリセルに書き込まれた前記基準データを、夫々の間に書き込み動作を挟むことなく、連続的に読み出し、読み出した前記基準データに対応する前記第２の値を検出して前記第２バッファに格納し、
前記コンパレータの出力によって、前記記憶データの値を判断し、
前記基準データの書き込み及び読み出しは、外部からのクロックに同期しないで行うことと、
前記磁気ランダムアクセスメモリは、前記列デコーダに接続され且つカウンタ機能を有し且つ列アドレスストローブ信号を受信する列アドレスバッファを更に具備し、前記駆動方法において、前記カウンタ機能により、前記列アドレスストローブ信号の連続する複数の立下り毎に、最初に指定された列アドレスから列アドレス番号を増加させながら、前記基準データの書き込み及び読み出しを行うことと、
を特徴とする磁気ランダムアクセスメモリの駆動方法。
マトリクス状に配置されたアドレス毎に、磁気抵抗効果素子を記憶素子とするメモリセルが配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線を選択するための行デコーダと、
前記ビット線を選択するための列デコーダと、
複数のメモリセルに記憶データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第１の値を検出して格納する第１バッファと、
前記複数のメモリセルに自己リファレンスの基準となる“１”データ及び“０”データの少なくとも一方からなる基準データが記憶されている場合、前記磁気抵抗効果素子の抵抗値を表す電気的特性値に対応する第２の値を検出して格納する第２バッファと、
前記第１バッファに格納された前記第１の値と前記第２バッファに格納された前記第２の値とを比較するコンパレータと、
を具備する磁気ランダムアクセスメモリの駆動方法であって、
前記複数のメモリセルに記憶された前記記憶データを読み出して、読み出した前記記憶データに対応する前記第１の値を検出して前記第１バッファに格納した後、
前記複数のメモリセルに前記基準データを、夫々の間に読み出し動作を挟むことなく、連続的に書き込み、所定の読み出し禁止時間を経た後に、前記複数のメモリセルに書き込まれた前記基準データを、夫々の間に書き込み動作を挟むことなく、連続的に読み出し、読み出した前記基準データに対応する前記第２の値を検出して前記第２バッファに格納し、
前記コンパレータの出力によって、前記記憶データの値を判断し、
前記基準データの書き込み及び読み出しは、外部からのクロックに同期しないで行うことと、
前記磁気ランダムアクセスメモリは、前記列デコーダに接続され且つ列アドレスストローブ信号を受信する列アドレスバッファを更に具備し、前記駆動方法において、前記列アドレスストローブ信号を立ち下げた状態で、前記列アドレスバッファに送り込む列アドレスを変化させながら、前記基準データの書き込み及び読み出しを行うことと、
を特徴とする磁気ランダムアクセスメモリの駆動方法。