KR101959853B1 - 분할 어드레싱 방식 자기 랜덤 액세스 메모리 장치 - Google Patents

분할 어드레싱 방식 자기 랜덤 액세스 메모리 장치 Download PDF

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Abstract

자기 랜덤 액세스 메모리장치는 n 비트 어드레스 입력단자들과 n 비트 어드레스 입력단자들을 통하여 순차적으로 입력된 첫번째 n 비트 어드레스 신호와 두번째 n 비트 어드레스 신호를 동기시켜 행 선택신호와 열 선택신호를 동시에 활성화시키는 어드레스 디코더반도체 장치는 테스트 패턴 디코딩부 및 스캔 체인부를 포함한다. 따라서 어드레스 입력단자의 수를 절반으로 감축시킬 수 있으므로 제품 코스트를 다운시킬 수 있다.

Description

분할 어드레싱 방식 자기 랜덤 액세스 메모리 장치{MRAM : Magnetic random access memory device having division addressing type}
본 발명은 분할 어드레싱 방식 자기 랜덤 액세스 메모리 장치에 관한 것으로서, 보다 상세하게는 분할 어드레싱 방식을 채택함으로써 어드레스 단자 수를 절반으로 줄일 수 있는 자기 랜덤 액세스 메모리 장치에 관한 것이다.
MRAM은 DRAM과 같은 고집적도, SRAM보다 빠른 속도, 플래시 메모리(Flash memory)와 같은 비휘발성 메모리의 특성을 가진다. 또한 DRAM 및 SRAM 등과 같은 단기 메모리보다 전력 소모가 낮다.
그러나 MRAM은 전류 센싱 방식이므로 리드/라이트 동작시에 행과 열 어드레싱을 동시에 지정하여야 한다. 그러므로 n 비트 행 어드레스 단자들과 n 비트 열 어드레스 단자들이 동시에 구비되어야 하므로 어드레스 단자수가 2n 개가 필요하다. 많은 어드레스 입력단자들은 메모리 칩의 패키징 코스트를 상승시킨다. 이는 전체적으로 MRAM의 제품 코스트를 낮추는 데 커다란 장애요인으로 작용한다.
또한 n비트 행 어드레스 신호와 n비트 열 어드레스 신호를 순차적으로 인가하여 메모리 셀을 액세스하는 디램 액세스 환경에서는 MRAM을 호환적으로 사용할 수 없다. 그러므로 기존의 디램 액서스 환경에서 MRAM을 복합 사용하기 위해서는 메모리 컨트롤러와 디램 메모리 사이의 어드레스 버스 구조와 다른 MRAM 전용의 어드레스 버스 구조를 구축하여야 하는 하드웨어 및 소프트웨어 시스템 설계를 복잡하게 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 어드레스 입력단자수를 1/2로 대폭 줄일 수 있는 MRAM 장치를 제공하는 것이다.
본 발명의 다른 목적은 디램 액세스 환경에서 호환적으로 사용 가능한 MRAM 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 MRAM은 n 비트 어드레스 입력단자들과 n 비트 어드레스 입력단자들을 통하여 순차적으로 입력된 첫번째 n 비트 어드레스 신호와 두번째 n 비트 어드레스 신호를 동기시켜 행 선택신호와 열 선택신호를 동시에 활성화시키는 어드레스 디코더를 포함한다.
본 발명에서 행 선택신호와 열 선택신호를 동시에 활성화시키는 것은 행 선택신호의 액티브 구간과 열 선택신호의 액티브 구간이 적어도 일부 중첩되어 비휘발성 메모리 셀을 활성화시키는 것이다. 바람직하기로는 첫번째 n 비트 어드레스 신호와 두번째 n 비트 어드레스 신호의 시간 차는 클록신호의 반주기 차이로 한다.
본 발명에서 어드레스 디코더는 첫번째 어드레스 신호를 래치하기 위한 행 어드레스 버퍼와, 행 어드레스 버퍼에 래치된 첫 번째 어드레스 신호를 두 번째 어드레스 신호에 동기시키기 위하여 일정 시간 지연시키기 위한 지연기를 포함한다. 또한 두번째 어드레스 신호를 래치하기 위한 열 어드레스 버퍼와, 지연기를 통해 지연된 어드레스 신호를 디코딩하여 행 선택신호를 발생하는 로우 디코더와 열 어드레스 버퍼로부터 공급된 어드레스 신호를 디코딩하여 열 선택신호를 발생하는 컬럼 디코더를 포함한다. 지연기는 클록신호의 반주기 동안 행 어드레스 신호를 지연시킨 것이 좋다.
본 발명에서 어드레스 분할 방식 비휘발성 메모리 장치의 메모리 셀 소자는 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM) 및 강자성체의 자화상태에 따른 MTJ(Magnetic TunnelJunction) 박막의 저항 변화(MRAM)들 중 적어도 어느 하나의 저항변화를 이용한 것일 수 있다.
본 발명의 전자장치는 메모리 컨트롤러와 자기 랜덤 액세스 메모리와 n 비트 어드레스 버스를 포함한다. 메모리 컨트롤러와 자기 랜덤 액세스 메모리는 n 비트 어드레스 버스를 통해 연결된다. 메모리 컨트롤러는 어드레스 스트로브 신호와 함께 n 비트 행 어드레스 신호를 발생하고 연속하여 n비트 열 어드레스 신호를 순차 발생한다. 자기 랜덤 액세스 메모리는 n 비트 어드레스 입력단자들을 가지며, n 비트 어드레스 입력단자들을 통하여 메모리 컨트롤러로부터 발생된 n 비트 행 어드레스 신호와 n비트 열 어드레스 신호를 순차적으로 입력하고 입력된 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 내부적으로 동기시켜 행 선택신호와 열 선택신호를 동시에 활성화시키는 어드레스 디코더를 포함한다.
본 발명에 의한 자기 랜덤 액세스 메모리 장치의 분할 어드레싱 방법은 어드레스 스트로브 신호에 응답하여 n 비트 어드레스 단자들을 통하여 n 비트 제1 어드레스 신호와 n 비트 제2 어드레스 신호를 연속적으로 순차 입력한다. 이어서 제1 어드레스 신호와 제2 어드레스 신호를 동기시키기 위하여 제1 어드레스 신호를 지연시킨다. 동기된 제1 어드레스 신호와 제2 어드레스 신호를 각각 디코딩하여 행 선택신호와 열 선택신호를 생성한다. 생성된 행 선택신호와 열 선택신호에 응답하여 동시에 워드라인과 비트라인을 구동시켜 복수의 자기저항 셀 어레이에서 하나의 셀을 선택한다.
본 발명에서 n 비트 어드레스 단자들을 통하여 n 비트 제1 어드레스 신호와 n 비트 제2 어드레스 신호를 연속적으로 순차 입력하는 단계에서는 클록신호의 선단에지에서 제1 어드레스 신호를 행 어드레스 버퍼에 래치하고 클록신호의 후단에지에서 제2 어드레스 신호를 열 어드레스 버퍼에 래치하는 것이 바람직하다.
저항 변화 비휘발성 메모리 장치는 복수의 비트라인들과 복수의 워드라인들의 각 교차점들에 저항변화 기억소자를 각각 구비하는 메모리 셀 어레이를 포함한다. 저항 변화 비휘발성 메모리 장치의 분할 어드레싱 방법은 복수의 어드레스 입력단자들을 통하여 복수의 워드라인들을 선택하기 위한 로우 어드레스 신호와 복수의 비트라인들을 선택하기 위한 컬럼 어드레스 신호를 순차적으로 입력하고, 하나의 비트라인과 하나의 워드라인을 동시에 선택하여 교차점에 위치한 하나의 저항변화 기억소자를 활성화시킨다.
본 발명의 전자장치는 n 비트 어드레스 버스, 휘발성 메모리, 비휘발성 메모리 및 메모리 컨트롤러를 포함한다. 비휘발성 메모리는 n 비트 어드레스 버스에 연결된 n 비트 어드레스 입력단자들을 가지며, n 비트 어드레스 입력단자들을 통하여 n 비트 행 어드레스 신호와 n비트 열 어드레스 신호를 순차적으로 입력하고 입력된 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 내부적으로 동기시켜 행 선택신호와 열 선택신호를 동시에 활성화시키는 어드레스 디코더를 포함한다. 휘발성 메모리는 n 비트 어드레스 버스에 연결된 n 비트 어드레스 입력단자들을 가지며, 액티브 명령에 응답하여 n 비트 행 어드레스 신호를 입력하고 리드/라이트 명령에 응답하여 n 비트 열 어드레스 신호를 입력한다. 메모리 컨트롤러는 n 비트 어드레스 버스에 연결된 n 비트 어드레스 출력단자들을 가지며, 비휘발성 메모리 제어모드에서는 어드레스 스트로브 신호와 함께 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 연속적으로 순차 출력하고, 휘발성 메모리 제어모드에서는 대응하는 명령신호와 함께 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 각각 발생하는 메모리 컨트롤러를 포함한다.
상기와 같은 본 발명의 실시예들에 따른 MRAM 장치는 어드레스 단자 수를 1/2로 대폭 줄일 수 있으므로 로우 코스트 MRAM 제품화가 가능하다. 또한 기존의 디램 액세스 시스템에서도 MRAM 적용이 가능하므로 비휘발성 메모리 소자로서 MRAM과 휘발성 메모리 소자인 DRAM을 하나의 공통 액세스 시스템 환경에서 동시에 사용하거나 DRAM과 호환적으로 사용 가능하다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 의한 바람직한 일 실시예의 전자장치(10)의 블록도.
도 2는 일반적인 디램 액세스 방식에서 리드동작 타이밍도.
도 3은 본 발명에 의한 바람직한 일 실시예인 분할 어드레싱 액세스 방식 MRAM에서 리드동작 타이밍도.
도 4는 종래의 DRAM과 MRAM을 복합 사용한 전자장치의 일예를 나타낸 도면.
도 5는 본 발명에 의한 분할 어드레싱방식 MRAM과 DRAM을 복합 사용한 전자장치의 일예를 나타낸 도면.
도 6은 도 5의 메모리 컨트롤러(400)의 바람직한 일 실시예의 제어 프로그램을 설명하기 위한 흐름도.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 의한 바람직한 일 실시예의 전자장치(10)의 블록 구성을 나타낸다.
본 발명의 전자장치(10)는 MRAM을 포함하는 컴퓨터 시스템, 개인용 컴퓨터(PC), 노트북, 태블릿 컴퓨터, 스마트 폰, MP3 플레이어, USB 저장장치, 스마트카드, 반도체 메모리 저장장치, 반도체 메모리 모듈 또는 멀티 메모리 칩 모듈을 포함한다.
도 1을 참조하면 전자장치(10)는 메모리 컨트롤러(100)와 MRAM(200)을 포함한다.
메모리 컨트롤러(100)는 컨트롤 버스(102), 어드레스 버스(104) 및 데이터 버스(106)를 통해 MRAM(200)에 컨트롤 신호, 어드레스 신호, 데이터 신호를 발생한다. 어드레스 버스(104)의 폭은 분할 어드레싱 방식이므로 통상의 MRAM의 어드레스 비트수가 2n 이면 그 절반인 n 비트 폭으로 구성한다. 또한 어드레스 버스(104)의 n 비트 폭은 디램의 어드레스 폭과 동일할 수 있다. 메모리 컨트롤러(100)는 통상적인 디램 액세스 제어 방식, 즉 액티브 명령과 동시에 열 어드레스 신호를 발생하고 일정 타이밍 후에 리드 또는 라이트 명령과 동시에 행 어드레스 신호를 발생하여 특정 메모리 셀을 지정하고 지정된 메모리 셀에 데이터를 기입하거나 데이터를 리드할 수 있다.
MRAM(200)은 복수의 자기저항소자들로 이루어진 메모리 셀 어레이(210)와 어드레스 디코더(220)와, 리드/라이트 드라이버(230)와 컨트롤 회로부(240)를 포함한다.
메모리 셀 어레이(210)는 터널링 자기 저항 소자(tunneling magneto-resistive : TMR) 또는 GMR(giant magneto-resistive) 소자 등과 같은 자기 저항 소자를 포함할 수 있다. 메모리 셀 어레이(210)는 행 및 열로 구성되는데, 행은 x 방향을 따라서 연장되고, 열은 y 방향을 따라서 연장된다(이러한 방향은 상대적임).
메모리 셀 어레이(210)의 행은 전형적으로 워드 라인으로 지칭하는 한편, MRAM 장치의 열은 전형적으로 비트 라인으로 지칭한다. 각 메모리 셀은 워드 라인과 비트 라인의 교차점에 위치된다. 메모리 셀의 데이터층은, 기준층에 대한 자신의 자화 배향에 따라서 "0" 또는 "1"로 판독된다. 데이터층과 같은 자화형 층(magnetized layer)과 관련된 특성을 보자력(coercivity)이라고 지칭한다. 보자력은 데이터층의 자화 배향을 유지하는 것과 관련된 힘의 양으로 간주될 수 있다. 다시 말하면, 데이터 층을 하나의 논리 상태로부터 다른 논리 상태로(0에서 1로, 또는 그 반대로) 플립(flip)(스위칭)시키기 위해서는 데이터층의 보자력보다 더 큰 외부 자기장이 인가되어야 한다. 선택된 메모리 셀을 스위칭시키기 위해서는 선택된 메모리 셀에 대응되는 비트 라인 및 워드 라인에 전류를 인가한다. 비트 라인 및 워드 라인의 교차점에 있는 메모리 셀에서, 전류에 의해서 생성된 자기장은 보자력의 임계점을 초과하기에 충분하여, 비트가 플립되도록(즉, 메모리 셀의 데이터층의 배향이 변화되도록) 할 것이다. MRAM 장치의 설계는 여러 가지 중에서, 보자력 및 비트 라인과 워드 라인에 인가된 전류 사이의 적절한 균형을 깨트리는 것을 포함한다. 보자력이 너무 낮다면, 메모리 셀은 불안정하여, 예를 들면, 온도 변동(temperaturefluctuation) 등에 의해서 의도하지 않게 보자력의 임계값을 초과하게 될 때, 논리 값을 스위칭 시킬 수 있을 것이다. 보자력을 증가시킨다는 것은 비트 라인 및 워드 라인에 인가된 전류를 증가시킨다는 것을 의미한다.
즉 메모리 셀 어레이(210)에 저장된 데이터를 리드 또는 라이트하기 위해서는 워드라인과 비트라인 양쪽에 흐르는 전류 펄스의 액티브 구간이 적어도 일부가 중첩되는 타이밍 동기가 이루어져야 한다.
어드레스 디코더(220)는 어드레스 버퍼(222), 지연기(223), 로우 디코더(224) 및 컬럼 디코더(225)를 포함한다. 어드레스 버퍼(222)는 n 비트 어드레스 신호 입력단자들(221)을 통해 입력되는 어드레스 신호 중 먼저 입력되는 행 어드레스 신호를 행 어드레스 버퍼에 래치한다. 어드레스 버퍼(222)는 n 비트 어드레스 신호 입력단자들(221)을 통해 입력되는 어드레스 신호 중 나중에 입력되는 열 어드레스 신호를 열 어드레스 버퍼에 래치한다. 먼저 입력된 행 어드레스 신호는 나중에 입력된 열 어드레스 신호와 타이밍 동기(액티브 펄스 구간 중 적어도 일부 구간이 중첩되는 타이밍)를 위하여 지연기(223)를 통해 로우 디코더(224)에 전달된다. 나중에 입력된 열 어드레스 신호는 지연 없이 그대로 컬럼 디코더(225)에 전달된다.
그러므로 로우 디코더(224)에서 디코딩된 행 선택신호와 컬럼 디코더(224)에서 디코딩된 열 선택신호는 타이밍적으로 동기되어 메모리 셀 어레이(210)의 워드라인과 비트라인에 인가된다.
리드/라이트 드라이버(230)는 리드동작에서는 컬럼 디코더(225)를 통해 선택된 비트라인의 셀 데이터를 받아서 복수의 입출력단자들(231)을 통해 외부로 출력한다. 또한 라이트 동작에서는 복수의 입출력단자들(231)을 통해 외부로부터 입력된 데이터를 받아서 컬럼 디코더(225)를 통해 선택된 비트라인에 제공한다.
컨트롤 회로부(240)는 복수의 컨트롤 신호단자들(241)을 통해 입력된 컨트롤 신호(칩 인에이블 신호, 리드/라이트 인에이블 신호, 출력 인에이블 신호 등을 포함할 수 있음)를 디코딩하여 명령신호를 생성하고 생성된 명령신호를 어드레스 디코더(220) 및 리드/라이트 드라이버(230)에 제공한다.
도 2는 일반적인 디램 액세스 방식에서 리드동작 타이밍도를 나타낸다.
도 2를 참조하면, 디램 액세스 방식에서는 클록신호의 상승에지에서 CMD 파형에 도시한 바와 같이 액티브 명령신호(ACT)를 인식함과 동시에 어드레스 버스에 인가된 행 어드레스 신호(ROW ADR)를 어드레스 입력버퍼에 래치한다. 행 어드레스 신호는 로우 디코더를 거쳐서 선택된 워드라인을 구동한다. 이에 해당 워드라인에 연결된 메모리 셀 데이터가 비트라인에 전압 분배되어 나타난다. 즉 이와 같은 워드라인 지정에 의한 로우 컬럼 지연시간(tRCD)이 지난 다음에 클록신호의 상승에지에서 CMD 파형에 도시한 바와 같이 리드 명령신호(RD)를 인식함과 동시에 열 어드레스 신호(COL ADR)를 어드레스 입력버퍼에 래치한다. 열 어드레스 신호는 컬럼 디코더를 거쳐서 선택된 비트라인을 센스 증폭한다. 그러므로 센스 증폭된 셀 데이터가 리드 드라이버를 통해 데이터 입출력라인에 인가된다. 즉 컬럼 어드레스 액서스 시간(tAA)이 지난 다음에 데이터 입출력라인에 인가된 셀 데이터(Dout)는 데이터 입출력단자(DQ)를 통해 외부로 출력된다.
도 3은 본 발명에 의한 바람직한 일 실시예인 분할 어드레싱 액세스 방식 MRAM에서 리드동작 타이밍도를 나타낸다.
도 3을 참조하면, 본 발명의 실시예에서 메모리 컨트롤러(100)는 MRAM 액세스 모드에서는 tRCD = 0로 설정하고 클록신호의 상승에지에서 어드레스 스트로브 신호(AS)를 발생하고 동시에 행 어드레스 신호(ROW ARD)와 컬럼 어드레스 신호(COL ADR)를 클록신호의 반주기 사이로 순차적으로 발생한다.
MRAM(200)에서는 클록신호의 상승에지에서 CMD 파형에 도시한 바와 같이 어드레스 스트로브 신호(AS)를 입력한다. 컨트롤 회로부(240)에서 디코딩하여 어드레스 액세스 명령 인식함과 동시에 어드레스 버퍼(232)를 제어하여 어드레스 버스에 인가된 행 어드레스 신호(ROW ARD)를 행 어드레스 버퍼에 래치한다. 행 어드레스 버퍼에 래치된 행 어드레스 신호(ROW ARD)는 지연기(223)를 클록신호의 반주기만큼 지연된 다음에 로우 디코더(234)에 전달된다. 동시에 어드레스 버퍼(232)에서는 클록신호의 하강에지에서 어드레스 버스에 인가된 열 어드레스 신호(COL ARD)를 열 어드레스 버퍼에 래치한다. 동시에 래치된 열 어드레스 신호(COL ARD)는 직접 컬럼 디코더(235)에 전달된다.
그러므로 도시한 바와 같이 내부 어드레스 신호는 클록신호의 하강에지에 동기되어 시간적으로 동시에 로우 디코더(234)와 컬럼 디코더(235)에 도달된다. 그러므로 동시에 워드라인과 비트라인이 동기적으로 선택되므로 워드라인 전류펄스와 비트라인 전류펄스의 액티브 구간이 중첩되어 해당 메모리 셀을 활성화시킨다. 활성화된 메모리 셀을 통해 흐르는 비트라인 셀 전류를 센스 증폭한다. 센싱된 셀 데이터는 리드 드라이버를 통해 데이터 입출력라인에 인가된다. 즉 컬럼 어드레스 액세스 시간(tAA)이 지난 다음에 데이터 입출력라인에 인가된 셀 데이터(Dout)는 데이터 입출력단자(DQ)를 통해 외부로 출력된다.
상술한 바와 같이 본 발명의 실시예에서는 어드레스 입력단자의 수를 2n개에서 n개로 줄일 수 있으면서도 액세스 시간은 3 클록으로 기존의 동시 어드레싱 방식의 MRAM의 액세스 속도로 DRAM 보다는 매우 고속으로 액세스가 가능하다.
도 4는 종래의 DRAM과 MRAM을 복합 사용한 전자장치의 일예를 나타낸다.
도 4를 참조하면, 메모리 컨트롤러(300)는 n 비트 어드레스 버스(302)를 통하여 DRAM(310)과 연결되고 2n 비트 어드레스 버스(304)를 통하여 MRAM(320)과 연결된다. 즉 하나의 회로기판 상에 동시에 2n 비트 어드레스 신호가 필요한 MRAM(320)과 n 비트 어드레스 신호가 필요한 DRAM(310)을 실장할 경우에 각 메모리 장치들(310, 320)의 전용 어드레스 버스(302, 304)를 각각 형성하여야 한다. 또한 DRAM(310)과 MRAM(320)의 어드레스 비트 수가 다르므로 각각 별개로 구분하여 메모리를 제어하여야 하기 때문에 메모리 컨트롤러(300)의 제어 프로그램도 복잡하게 된다.
도 5는 본 발명에 의한 분할 어드레싱방식 MRAM과 DRAM을 복합 사용한 전자장치의 일예를 나타낸다.
도 5를 참조하면, 메모리 컨트롤러(400)는 n 비트 어드레스 버스(402)를 공유하여 DRAM(410)과 분할 어드레싱 방식 MRAM(420)에 공통 연결된다. 따라서 하나의 회로기판 상에 DRAM(410)과 분할 어드레싱 방식 MRAM(420)을 동시 실장 할 경우에도 각 메모리 장치들(410, 420)은 하나의 어드레스 버스(402)만 형성하면 된다.
도 6은 도 5의 메모리 컨트롤러(400)의 바람직한 일 실시예의 제어 프로그램을 설명하기 위한 흐름도이다.
도 6을 참조하면, 메모리 컨트롤러(400)에서는 현재 제어하고자 하는 메모리가 DRAM 인지 아니면 MRAM인지 제어모드를 판별한다(S102). 메모리 컨트롤러(400)는 판별에 따라 해당 메모리 칩을 인에이블 시키는 칩 인에이블 신호를 발생하여 둘 중 하나를 선택한다. S102단계에서 DRAM 제어모드이면 기존의 DRAM 방식으로 메모리 액세스를 설정한다(S104). 이어서 ACT 명령(로우 어드레스 스트로브 신호)과 동시에 행 어드레스 신호를 발생하고(S106) RD/WR 명령(컬럼 어드레스 스트로브 신호)과 동시에 열 어드레스 신호를 발생한다(S108).
S102단계에서 MRAM 제어모드이면 로우 컬럼 지연시간 tRCD = 0 조건으로 메모리 액세스를 설정한다(S106). 이어서 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호를 통합하여 하나의 어드레스 스트로브 신호와 동시에 행 어드레스 신호를 발생하고 연달아 클록신호의 반주기 지연된 타이밍에 열 어드레스 신호를 발생한다(S112).
이상 본 발명의 실시예들에 따른 전류 센싱 비휘발성 메모리 장치에 대하여 설명의 편의를 위하여 MRAM으로 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 저항체(resistance material)를 이용한 비휘발성 메모리 장치, 예컨대 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM)에서도 워드라인과 비트라인을 동기적으로 활성화시키는 방식이라면 상술한 실시예와 동일하게 분할 어드레싱 방식으로 어드레싱 할 수 있음을 이해하여야 할 것이다.
또한 상술한 실시예에서는 행 어드레스 버퍼와 로우 디코더 사이에 지연기가 배치되는 것으로 설명하였으나 행 어드레스 신호가 워드라인에 인가되는 경로 상의 임의의 위치에서 열 어드레스와 동기시키기 위하여 설정된 시간동안 지연시킬 수 있는 위치이면 충분하다. 예컨대 로우 디코더의 내부에 위치하거나 로우 디코더의 종단과 워드라인 사이에 위치할 수도 있다.
또한 상술한 실시예에서는 설명의 편의를 위하여 리드 동작에 대해서만 예를 들어 설명하였으나 본 발명의 기술적 사상의 범위 내에서 라이트 동작시에도 워드라인과 비트라인을 동기적으로 활성화시키는 방식이라면 상술한 실시예와 동일하게 분할 어드레싱 방식으로 어드레싱 할 수 있음을 이해하여야 할 것이다.
본 발명은 자기 랜덤 액세스 메모리 장치의 제조원가를 다운시킬 수 있는 기술로 로우 코스트 MRAM 제품에 유용하게 이용될 수 있고, 특히 MRAM의 응용분야를 확장시키는 데 더욱 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. n 비트 어드레스 입력단자들; 및
    상기 n 비트 어드레스 입력단자들을 통하여 순차적으로 입력된 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 동기시켜 행 선택신호와 열 선택신호를 동시에 활성화시키는 어드레스 디코더를 구비하고,
    상기 어드레스 디코더는,
    상기 n 비트 행 어드레스 신호를 래치하기 위한 행 어드레스 버퍼;
    상기 행 어드레스 버퍼에 래치된 n 비트 행 어드레스 신호를 상기 n 비트 열 어드레스 신호와 동기시키기 위하여 일정 시간 지연시키기 위한 지연기; 및
    상기 n 비트 열 어드레스 신호를 래치하기 위한 열 어드레스 버퍼를 구비한 것을 특징으로 하는 어드레스 분할 방식 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 행 선택신호와 열 선택신호를 동시에 활성화시키는 것은 상기 행 선택신호의 액티브 구간과 상기 열 선택신호의 액티브 구간이 적어도 일부 중첩되어 비휘발성 메모리 셀을 활성화시키는 것임을 특징으로 하는 어드레스 분할 방식 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 n 비트 행 어드레스 신호와 상기 n 비트 열 어드레스 신호의 시간 차는 클록신호의 반주기 차이인 것을 특징으로 하는 어드레스 분할 방식 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 어드레스 디코더는
    상기 지연기를 통해 지연된 어드레스 신호를 디코딩하여 상기 행 선택신호를 발생하는 로우 디코더; 및
    상기 열 어드레스 버퍼로부터 공급된 어드레스 신호를 디코딩하여 상기 열 선택신호를 발생하는 컬럼 디코더를 더 구비한 것을 특징으로 하는 어드레스 분할 방식 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 지연기는 클록신호의 반주기 동안 상기 n 비트 행 어드레스 신호를 지연시킨 것을 특징으로 하는 어드레스 분할 방식 비휘발성 메모리 장치.
  6. 어드레스 스트로브 신호와 함께 n 비트 행 어드레스 신호를 발생하고 연속하여 n비트 열 어드레스 신호를 순차 발생하는 메모리 컨트롤러;
    n 비트 어드레스 입력단자들을 가지며, 상기 n 비트 어드레스 입력단자들을 통하여 상기 메모리 컨트롤러로부터 발생된 n 비트 행 어드레스 신호와 n비트 열 어드레스 신호를 순차적으로 입력하고 입력된 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 내부적으로 동기시켜 행 선택신호와 열 선택신호를 동시에 활성화시키는 어드레스 디코더를 포함한 자기 랜덤 액세스 메모리; 및
    상기 메모리 컨트롤러와 상기 자기 랜덤 액세스 메모리를 연결하기 위한 n 비트 어드레스 버스를 구비하고,
    상기 어드레스 디코더는,
    상기 n 비트 행 어드레스 신호를 래치하기 위한 행 어드레스 버퍼;
    상기 행 어드레스 버퍼에 래치된 n 비트 행 어드레스 신호를 상기 n 비트 열 어드레스 신호와 동기시키기 위하여 일정 시간 지연시키기 위한 지연기; 및
    상기 n 비트 열 어드레스 신호를 래치하기 위한 열 어드레스 버퍼를 구비한 것을 특징으로 하는 전자 장치.
  7. 어드레스 스트로브 신호에 응답하여 n 비트 어드레스 단자들을 통하여 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 연속적으로 순차 입력하는 단계;
    상기 n 비트 행 어드레스 신호를 행 어드레스 버퍼에 래치하는 단계;
    상기 n 비트 열 어드레스 신호를 열 어드레스 버퍼에 래치하는 단계;
    상기 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 동기시키기 위하여 상기 행 어드레스 버퍼에 래치된 n 비트 행 어드레스 신호를 지연시키는 단계;
    상기 동기된 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 각각 디코딩하여 행 선택신호와 열 선택신호를 생성하는 단계; 및
    상기 생성된 행 선택신호와 열 선택신호에 응답하여 동시에 워드라인과 비트라인을 구동시켜 복수의 자기저항 셀 어레이에서 하나의 셀을 선택하는 단계를 구비한 것을 특징으로 하는 자기 랜덤 액세스 메모리 장치의 분할 어드레싱 방법.
  8. 제7항에 있어서, 클록신호의 선단에지에서 상기 n 비트 행 어드레스 신호를 상기 행 어드레스 버퍼에 래치하고 상기 클록신호의 후단에지에서 상기 n 비트 열 어드레스 신호를 상기 열 어드레스 버퍼에 래치하는 것을 특징으로 하는 자기 랜덤 액세스 메모리 장치의 분할 어드레싱 방법.
  9. 삭제
  10. n 비트 어드레스 버스;
    상기 n 비트 어드레스 버스에 연결된 n 비트 어드레스 입력단자들을 가지며, 상기 n 비트 어드레스 입력단자들을 통하여 n 비트 행 어드레스 신호와 n비트 열 어드레스 신호를 순차적으로 입력하고 입력된 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 내부적으로 동기시켜 행 선택신호와 열 선택신호를 동시에 활성화시키는 어드레스 디코더를 포함한 저항 변화 비휘발성 메모리;
    상기 n 비트 어드레스 버스에 연결된 n 비트 어드레스 입력단자들을 가지며, 액티브 명령에 응답하여 n 비트 행 어드레스 신호를 입력하고 리드/라이트 명령에 응답하여 n 비트 열 어드레스 신호를 입력하는 휘발성 메모리; 및
    상기 n 비트 어드레스 버스에 연결된 n 비트 어드레스 출력단자들을 가지며, 비휘발성 메모리 제어모드에서는 어드레스 스트로브 신호와 함께 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 연속적으로 순차 출력하고, 휘발성 메모리 제어모드에서는 대응하는 명령신호와 함께 n 비트 행 어드레스 신호와 n 비트 열 어드레스 신호를 각각 발생하는 메모리 컨트롤러를 구비하고,
    상기 어드레스 디코더는,
    상기 n 비트 행 어드레스 신호를 래치하기 위한 행 어드레스 버퍼;
    상기 행 어드레스 버퍼에 래치된 n 비트 행 어드레스 신호를 상기 n 비트 열 어드레스 신호와 동기시키기 위하여 일정 시간 지연시키기 위한 지연기; 및
    상기 n 비트 열 어드레스 신호를 래치하기 위한 열 어드레스 버퍼를 구비한 것을 특징으로 하는 전자장치.
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