CN111613261A - 用于交叉点型存储器单元的双极解码器 - Google Patents

Abstract

本发明公开了用于交叉点型存储器单元的双极解码器。存储器解码器使得能够选择交叉点型阵列存储器的行或列的导体。解码器包括用于施加偏置电压以选择或取消选择导体的电路。导体可以是字线或位线。解码器还包括选择器件，其用于选择性地向电路提供高压偏置和低压偏置两者以使电路能够施加偏置电压。因此，单端设备为偏置电路提供任一轨。

Description

用于交叉点型存储器单元的双极解码器

技术领域

描述一般地与存储器设备相关，并且更具体地，描述涉及用于存储器阵列的解码器。

背景技术

存储器设备包括用于存储数据的存储器阵列。存储器阵列包括位单元的阵列，其中单个位单元存储一位（或多级单元中的多个位）数据。存储器设备位单元可以称为存储器单元。存储器设备位单元可以称为存储单元。存储器阵列通常是交叉点型阵列，其中在列和行的交叉点处形成位单元。通过经由对行和列进行偏置以把特定位单元作为目标来寻址该位单元，从而完成对特定位单元的访问。

存储器子系统包括解码器电路，以连接到阵列并访问特定的位单元。通常，行被认为在x轴上，列被认为在y轴上，并且平台（deck）（或单元的堆叠）被认为在z轴上。将理解的是，z轴用于三维存储器阵列，但不用于纯平面存储器阵列。解码器选择性地将位单元连接到其他访问电路，例如通过接通或关断连接线。

传统的解码器电路是单极的，通过驱动所期望的线来提供对接入线的访问。例如，在单极设计中，x轴将以一种极性偏置，并且y轴将以另一种极性偏置。与多个单极解码器电路相比，双极解码器可以被更密集地设计。用于交叉点型存储器单元的双极解码器传统上包括两个端子，这两个端子可以用任一端子上的正（较高）或负（较低）电压电位偏置。因此，双极设计允许任一端子以任一电压电位的极性偏置。

用于交叉点型位单元的双极解码器架构是有作用的，但是需要单极设计两倍数量的晶体管，因为它们具有额外的全局选择晶体管。此外，由于额外的全局选择晶体管以及P至N晶体管布局的设计间距规则，传统的双极解码器设计响应于极性切换事件具有高的能量影响，并且具有大的覆盖区（footprint）。极性切换事件是指其中解码器端子的极性切换极性的事件，例如从高到低或从低到高。具有极性切换的双极解码器传统上具有大的晶体管以承受栅极处的能量，从而使覆盖区更大并且需要增加能量来完成极性切换。设计间隔规则是指用于分离P型晶体管和N型晶体管的规则。P型晶体管是指具有以空穴作为主导载流子的导电沟道（P沟道）的晶体管。N型晶体管是指具有以电子作为主导载流子的导电沟道（N沟道）的晶体管。

附图说明

以下描述包括对附图的讨论，所述附图具有通过实现方式的示例的方式给出的图示。应该通过示例的方式而非通过限制的方式来理解附图。如本文所使用的，对一个或多个示例的参考应被理解为描述了包括在本发明的至少一种实现方式中的特定特征、结构或特性。本文中出现的诸如“在一个示例中”或“在替换示例中”之类的短语提供了本发明的实现方式的示例，并且不一定全部指代相同的实现方式。然而，它们也不一定相互排斥。

图1是具有解码器的存储器阵列的示例的框图，该解码器具有用于提供高压偏置和低压偏置两者的设备。

图2是具有解码器的被细分为阵列的存储器架构的示例的框图，该解码器具有用于提供高压偏置和低压偏置两者的设备。

图3A是利用不使用电压拆分的架构的目标存储器单元的选择的示例的框图。

图3B是利用电压拆分架构的目标存储器单元的选择的示例的框图。

图3C是传统解码器与具有如本文所述架构的解码器的示例之间的比较的表格表示。

图4是具有用于提供高压偏置或低压偏置的选择器件的双极互补解码器的示例的图。

图5是具有用于提供高压偏置或低压偏置的选择器件的双极解码器的示例的图。

图6是具有用于提供高压偏置或低压偏置的高压选择器件和高压取消选择器件的双极互补解码器的示例的图。

图7是具有用于提供高压偏置或低压偏置的高压选择器件和高压取消选择器件的双极解码器的示例的图。

图8是具有用于提供高压偏置或低压偏置的高压选择器件的双极互补解码器的示例的图。

图9是具有用于提供高压偏置或低压偏置的高压选择器件的双极解码器的示例的图。

图10是具有解码器的存储器设备的示例的框图，该解码器具有用于提供高压偏置和低压偏置两者的设备。

图11是用于利用解码器来提供偏置电压的过程的示例的流程图，该解码器具有用于提供高压偏置和低压偏置两者的设备。

图12是存储器子系统的示例的框图，其中可以实现具有用于提供高压偏置和低压偏置两者的设备的解码器。

图13是计算系统的示例的框图，其中可以实现具有用于提供高压偏置和低压偏置两者的设备的解码器。

图14是移动设备的示例的框图，其中可以实现具有用于提供高压偏置和低压偏置两者的设备的解码器。

接下来是对某些细节和实现方式的描述，包括对附图以及也对其他可能的实现方式的非限制性描述，所述附图可以描绘一些或所有示例。

具体实施方式

如本文所述，存储器解码器使得能够选择交叉点型阵列存储器的行或列或柱的导体。解码器包括用于施加偏置电压以选择或取消选择导体的电路。导体可以是字线或位线或通道。字线是指响应于字线地址或行地址而被充电的字线导体，并且通常被认为是x轴导体。位线是指响应于位线地址或列地址而被充电的位线导体。通道是指三维（3D）存储器阵列的通道导体。在3D结构中，字线和位线的结构可以与传统的平面存储器结构中的不同。通道可以被称为柱，并且可以由解码器响应于位线地址而被充电，例如，由解码器对连接至柱的位线进行充电。因此，交叉点型阵列可以是指用于对存储器单元进行充电或偏置的重叠和纵横交错的导线的阵列。

存储器单元可以是用于动态随机存取存储器（DRAM）设备、非AND（NAND）存储器设备、或非OR（NOR）存储器设备、字节可寻址非易失性存储器，诸如由硫族化合物玻璃制成的设备、电阻式存储器（其中的位单元基于存储器单元的电阻状态来存储数据）或其他存储器设备。存储器阵列可以是系统存储器、设备存储装置或其他存储器使用的一部分。

解码器包括选择器件，其用于选择性地向电路提供高压偏置和低压偏置两者，以使电路能够将偏置电压施加到位单元。因此，单端设备为偏置电路提供任一轨。偏置电路提供电压以对线充电从而选择例如在其中找到目标位单元的行或列。当行和列解码器两者都向选择的行施加电压时，可以访问选择的行和选择的列相交处的目标位单元。

在一个示例中，解码器是双极的，能够在两个端子中的任一端子处以较高或较低的电压电位被充电。较高的电压可以是指正电压轨。较低的电压可以是指低电压或负电压轨。在一个示例中，可以提供中间较高的电压，该中间较高的电压可以在低压轨和高电压轨之间。双极解码使得能够实现双极单元偏置和选择。

如本文所述，与传统的双极解码器相比，双极解码器具有更少的电路元件，其提供了更加紧凑的解码器。如所描述的更紧凑的解码器仍然可以执行选择功能，并且相对于传统设备具有更低的能耗和更小的覆盖区。双极解码器提高翻转极性的能力，这传统上给电路带来压力。存在某些解码算法，其使用某些极性比使用其他极性更好地工作，这意味着翻转极性的能力可以实现某些解码算法中的优选操作。另外，取决于位单元的架构，某些位单元对一种极性或另一种极性的响应得更好。具有用于与不同架构的位单元一起使用的单个解码器设计可以节省与设计和实现方式相关联的成本。较小的解码器不仅可以节省电路面积或覆盖区，而且可以减少当翻转极性时使用的能量的量，或降低开关能量。

如本文所述，双极解码器可以减少在正极性和负极性之间进行切换所使用的能量的量。因此，当解码器从驱动导线（位线或字线）从正极性切换到负极性，或从驱动导线从负极性切换到正极性时，与传统设计相比，驱动器可为切换使用更少的能量。传统的解码器在选择器件上在正和负电压轨之间切换栅极电压，以增加器件的可靠性，并确保在正和负极性之间的恰当转换。如本文所述，选择器设计不需要在电压轨极限之间（即，在高电压轨和低压轨之间）切换栅极电压。在一个示例中，解码器控制器可以在中压轨或中压参考之间切换解码器栅极电压。在一个示例中，解码器控制器根本不需要切换栅极电压，而仅使解码器切换极性而无需切换栅极电压。

对减小的面积或节省覆盖区的参考是指如下事实：本文描述的解码器设计在尺寸方面小于传统解码器。传统解码器在解码器的正偏置和负偏置路径两者上都包括反相器电路。如本文所述，高压偏置和低压偏置两者经由相同的路径、通过相同的选择器件被接收。照此，相对于传统设计，可以消除至少一条选择路径，这导致在设计中使用较少的选择电路组件。另外，解码器设计使用降低的栅极至漏极/源极电压电位，并且可以在较低电流下操作。较低的电流导致如下设备：其在物理上小于传统解码器的对应设备。因此，解码器设计可以通过使用更少的设备来提供更紧凑的设计。通过使用相对于传统解码器更小的晶体管器件，解码器设计还可以提供更紧凑的设计。

在一个示例中，双极解码器中的局部器件或局部元件的数量与传统的双极晶体管相同。传统的双极晶体管在两个全局端子上包括用于进行全局选择的单独的反相器。对“全局”和“局部”的参考是指选择架构的不同级别。在大型位单元阵列中，通常将位单元细分为不同的选择线，以减少需要被充电以访问特定位单元的导体的量。因此，在选择抽象的提高的级别和能量使用之间存在折衷或平衡。在实现对阵列的较小部分的充电的同时，更多选择架构可能会增加复杂性和信令线。可以存在任意数量的全局选择级别，并且在本文中未指定特定的架构。对于每个抽象级别，通常使用不同的解码器。本文的解码器可以应用于更多全局和更多局部选择导体线之间的选择。为了简单起见，下面的附图和描述是指全局选择级别和局部选择级别。将理解的是，如本领域中所理解的，可以提供附加的全局选择。将理解的是，相同的解码器设计可以如用于列选择那样用于行选择。因此，参考导体，其可以用于字线或位线。

图1是具有解码器的存储器阵列的示例的框图，该解码器具有用于提供高压偏置和低压偏置两者的设备。系统100表示根据本文中任何描述的具有解码器的存储器阵列。系统100可以是或者被包括在3D交叉点（3DXP）型阵列中，所述3D交叉点（3DXP）型阵列诸如字节可寻址的非易失性存储装置、易失性存储器阵列、固态驱动器（SSD）或使用解码器访问交叉点型位单元的其他存储器或存储装置。系统100可以被集成到计算设备中。

系统100包括存储器阵列110。在一个示例中，存储器阵列110表示3D NAND存储设备。在一个示例中，存储器阵列110表示3D堆叠式存储器设备。在一个示例中，存储单元112表示NAND存储单元。在一个示例中，存储单元112表示基于NOR的存储单元。

存储器阵列110包括N个字线（WL[0]至WL[N-1]）。存储器阵列110包括M个位线（BL[0]至BL[M-1]）。在一个示例中，通过断言字线和位线，结合利用栅极选择开关114（仅在SGD上示出，但是可以认为SGS开关被包括在控件中）使能列来寻址或选择存储器阵列110内的每个存储单元112。在系统100中，字线被标记为“WL”，并且位线被标记为“BL”。SGD是指选择栅极漏极，其控制位线到存储单元112的列的连接。SGS是指选择栅极漏极，其控制存储单元112的列到源线（SL）或源导体的连接。SGD和SGS信号可以控制各种存储单元112的切换和访问时序。

存储器阵列110可以包括除所图示的之外的附加架构，例如，在单元112的子块或其他组或分区中分离。子块可以是指一起访问的存储单元112的列、柱或串。可以通过对公共开关信号进行响应来一起访问柱。开关信号可以是指对柱的选通控制。例如，可以通过选择栅极漏极（SGD）信号线和选择栅极源极（SGS）信号线来控制各种柱。SGD信号线选择性地将列耦合到位线（BL）。SGS信号线选择性地将列耦合到源极线（SL）。源极线（SL）可以是集成到半导体衬底上的源极材料层。

系统100包括作为列地址解码器的列解码电路（列解码）132，其用于从接收到的命令中确定要为特定命令断言哪个位线或哪些位线。行解码电路（行解码）134表示行地址解码器，其用于从接收到的命令中确定要为该命令断言的哪个字线或哪些字线。将理解的是，列解码器132和行解码器134可以表示许多可单独控制的开关设备。例如，每个BL可以包括用于控制对位线的访问的单独的解码器电路。类似地，每个WL可以包括用于控制对字线的访问的单独的解码器电路。

解码器电路132和134选择性地耦合来自系统100的一个或多个电压供应设备（其未具体示出）的电压供应电平。一个或多个电压供应可以包括在系统100内生成的一个或多个电压源或电压电平，以对可以包括系统100的电子设备的电子组件供电。

系统100包括解码电路，其用于向存储器阵列110的不同导体施加不同的电压电平。在一个示例中，列解码132和行解码134提供用于向存储器阵列110的各种列和行施加各种电压的电路。在一个示例中，行解码134还向选择线（例如，SGS、SGD）施加电压电平以访问存储单元。将理解的是，SGD和SGS控制电路不一定被包括在系统100的每个实现方式中，并且被示出仅用于例如。例如，SGD和SGS信号可以在3D存储器中使用，而不能在平面存储器中使用。通过解码器的电压的选择性施加分别选择性地取消选择或选择导线，以选择性地防止存储单元访问或启用存储单元访问。

图2是具有解码器的被细分为阵列的存储器架构的示例的框图，该解码器具有用于提供高压偏置和低压偏置两者的设备。存储器200图示根据本文描述的任何示例的具有I/O到存储器阵列的各部分的特定映射的存储器设备的组件。系统200利用可以根据本文的解码器的任何示例的解码器电路将I/O选择性地连接到特定单元。存储器200提供了根据系统100的存储器设备的示例。

存储器200包括存储体210，其包括单元的多个行202。该图的垂直矩形表示这些行。在一个示例中，存储体210被组织为多个子阵列212。子阵列212或阵列可以是指一组行202。访问命令（读命令或写命令）触发命令信号线，其由行解码逻辑220解释以选择进行操作的一行或多行。在一个示例中，行解码逻辑220包括子阵列或阵列解码逻辑222以选择存储体210的特定子阵列212。阵列解码逻辑222可以表示解码逻辑的另一级别，其可以是行解码220的补充或者可以仅仅是特定类型的行解码220。存储器200包括用于选择数据的列的列解码逻辑器230，其中来自特定子阵列的信号线可以输出到读出放大器，并利用局部I/O（输入/输出）240路由到全局I/O 250。局部I/O 240是指路由电路，其用于传输特定子阵列212的数据。全局I/O 250是指将局部I/O耦合到存储器200的外部I/O连接器的路由电路。在一个示例中，局部I/O 240包括用于将来自子阵列212的特定信号线映射到连接至特定全局I/O连接器的特定I/O路径或数据路径的逻辑。

图3A是利用不使用电压拆分的架构的目标存储器单元的选择的示例的框图。阵列302表示存储器阵列的一部分，诸如系统100的存储器阵列110。阵列302图示了目标单元310，其通过选择BL[1]和WL[1]来访问。阵列302由提供图示的电压偏置的解码器（未具体示出）支持。解码器需要支持在轨（如图示的0和2V）之间的切换。将理解的是，阵列302将包括用于位线BL[0]：BL[3]的解码器，以及用于字线WL[0]：WL[3]的解码器。

对于阵列302，解码器具有不使用电压拆分的架构。在非电压拆分架构中，可以将取消选择的字线和取消选择的位线设置为0V。选择的字线（WL[1]）和选择的位线（BL[1]）可以在0V和2V之间切换。

图3B是利用电压拆分架构的目标存储器单元的选择的示例的框图。阵列304表示存储器阵列的一部分，诸如系统100的存储器阵列110。阵列304图示了目标单元320，其通过选择BL[1]和WL[1]来访问。阵列304由提供图示的电压偏置的解码器（未具体示出）支持。解码器可以根据本文提供的任何示例。将理解的是，阵列304将包括用于位线BL[0]：BL[3]的解码器，以及用于字线WL[0]：WL[3]的解码器。

对于阵列304，解码器具有使用电压拆分的架构。在电压拆分架构中，可以将取消选择的字线和取消选择的位线设置为0V，这是局部中线参考电压。例如，在0V和2V轨的情况下，阵列304中的“零”电压实际上可以作为绝对值是1V，但是为局部电路中的参考电压。选择的字线（WL[1]）和选择的位线（BL[1]）可以在-V和+ V之间切换，其中-V和+ V分别表示在0V参考以上和以下的正电压步长和负电压步长。

图3C是在传统解码器与具有如本文所述架构的解码器的示例之间的比较的表格表示。表格360比较了各种解码器电路的特征。在整个说明书中，VPP是指高正偏置电压，而VNN是指高负偏压。高正和高负是参考中档电压得出的。对于电压拆分架构，VPP通常为+ V，并且VNN通常为-V，而中端或VSS电压为0V。对于非电压拆分架构，通常需要供应+ 2V，其中VPP为+ 2V，VSS为+ V，VNN为0V。

解码器330表示传统的单极电路。解码器在全局字线（GWL）上选择性地提供低电压（VNN），以选择性地将局部字线（LWL）驱动为低（至VNN）。响应于GWLDESEL，M3将GWL连接到VSS。响应GWLSEL，M4将GWL连接到VNN。M1表示P型晶体管，其用于响应于LWLDESEL将导体驱动到VSS以取消选择LWL。M2表示N型晶体管，其用于响应于LWLSEL和GWL状态将导体驱动到GWL以选择LWL。对于位线，解码器330在全局位线（GBL）上选择性地提供高电压（VSS），以选择性地将局部位线（LBL）驱动为高（至VPP）。响应GBLDESEL，M7将GBL连接到VSS，这可以称为中线电压。响应GBLSEL，M8将GBL连接到VPP。M5表示N型晶体管，其用于响应于LBLDESEL将导体驱动到VSS以取消选择LBL。M6表示P型晶体管，其用于响应于LBLSEL和GBL状态将导体驱动到GBL以选择LBL。

解码器340表示不使用电压拆分的传统双极电路。解码器具有分离的高电压（VPP）和低电压（VNN）支路。更具体地说，传统的双极解码器具有反相器，其用于经由M1选择性地将VPP提供给LWL/LBL，M1表示用于将导体驱动至VSS或VPP的P型晶体管。取决于选择算法，VSS可以取消选择一线或导体，而VPP可以选择该线。解码器340包括单独的反相器支路，其用于经由M2选择性地将VNN提供给LWL/LBL，M2表示N型晶体管，其用于将导体驱动至VSS或VNN。取决于选择算法，VNN可以选择线。如所图示的，反相器各包括至少两个晶体管（“2T”）。

解码器350表示使用电压拆分的传统双极电路。可以认为解码器350与解码器340非常相似，但是在0V和-V/+V之间进行选择。为了简单起见，信号被标记为与解码器340相同，尽管在实际实现方式中可能存在与将用于解码器340不同的信号，该信号将被用于为解码器350供应电压。局部WL或BL选择信号可以在解码器350中连接在一起。在理解VSS将是0V而不是+V的中档电压的情况下，解码器350的操作与针对解码器340所描述的基本相同。像解码器340一样，解码器350包括单独的2T反相器支路，其用于向LWL/LBL提供VPP或VNN。

表格360提供了图3C的三个解码器与在图4-9中跟随的那些的比较。表格360比较了基于极性（列362）、电压拆分架构（列364）、选择器件类型（列366）、取消选择器件类型（列368），是否对栅极进行排序以进行切换（列370）、全局器件计数（列372）、是否应用N至P布局规则（列374）以及极性翻转能量（列376）的解码器设计。出于表格360的目的，预期所有设计都将按照列378接收VPP、VNN和0（或VSS）的偏压供应。

参考列362，解码器330是单极设计，并且解码器340、350、410、510、610、710、810和910是双极的。解码器340和350是传统的双极解码器，而其他双极解码器通过公共设备提供高电压和低电压。

参考列364，解码器340不使用电压拆分架构，而所有其他解码器使用电压拆分架构。

参考列366，传统解码器330、340和350的选择器件为N和P。本文提供的设计将选择器件限制为仅N。更具体地说，解码器410和510包括常规N型选择器件，而解码器610、710、810和910具有高压（HV）N型选择器件。

参考列368，传统解码器330、340和350的取消选择器件为N和P。本文提供的设计将取消选择器件限制为仅P型或仅N型。更具体地说，解码器410和810包括常规的P型取消选择器件。解码器510和910包括常规的N型取消选择器件。电路610包括高压P型取消选择器件。电路710包括高压N型取消选择器件。

高压选择器件或高压取消选择器件包括高压晶体管。晶体管具有导电沟道，该导电沟道响应于栅极电压而形成。栅极上的较高电压创建较宽的沟道。较高的电压会导致载流子迁移到栅极绝缘体或栅极氧化物中，这可能会创建通过栅极绝缘体的不想要的导电路径。高压晶体管是指在晶体管的常规操作模式下可以容忍栅极之间的轨到轨电压差分的晶体管。当在晶体管两端发生轨到轨电压差分时，高压晶体管具有较低可能性通过绝缘体创建导电路径。因此，即使在常规操作模式涉及栅极到源极或栅极到漏极的轨到轨电压差分时，高压晶体管仍保持可靠。

参考列370，解码器330包括用于P和N支路的单独的解码器，并且因此栅极切换极性的顺序不适用（N/A），因为使用了不同的栅极。传统的解码器340和350将对栅极进行排序以进行极性切换，从而避免跨栅极的高电压应力。解码器410、510、810和910还对栅极进行排序以进行极性切换。解码器610和710具有高压选择和取消选择器件，这消除了对栅极进行排序以进行极性切换的需要。

参考列372，传统的单极解码器330包括相应数量的晶体管或一倍的全局器件计数。然而，单极解码器需要单独的P和N器件。传统的双极解码器340和350是双极的，但是相对于单极设计，需要两倍的全局选择器件的数量。通过提供经由公共局部选择器件或仅经由局部线驱动器电路的一个支路来提供高电压和低电压，本文提供的所有解码器410、510、610、710、810和910仅具有1倍的全局选择器件的数量。

参考列374，新的解码器510、710和910仅设计有N型晶体管。因此，没有影响解码器区域的N至P布局规则。解码器330、340和350的传统设计以及新设计410、610和810包括N型和P型器件，这需要影响解码器区域的N至P布局规则。

参考列376，传统的单极解码器330不是双极的，并且不能切换极性，这意味着没有用于极性翻转能量的比例因子。传统解码器340和350具有N*（VPP-VNN）^2的用于极性翻转能量的比例因子。对于这样的比例因子，N是指阵列中每条选择的局部线的取消选择的局部线的数量，其通常>> 1。将观察到，解码器410和510具有较低的比例因子M*VNN^ 2。M是指阵列中每条选择的全局线的取消选择的全局线的数量，其通常>> 1，并且通常小于N。然而，该比例因子通常将小于解码器340和350的比例因子，因为通常（VPP-VNN）> VNN。解码器810和910分别具有甚至更低的比例因子VNN^2和VPP^2。解码器610和710具有近似为0的比例因子。

对于解码器340和350，由于取消选择的解码器栅极切换，两者都具有来自极性切换事件的高能量影响。因此，N个取消选择的解码器栅极将针对每个选择的解码器栅极进行切换。对于解码器410和510，能量是由于全局器件栅极而不是局部器件栅极而发生的。对于解码器810和910，能量仅用于一个局部器件和一个全局器件的小的切换步骤，从而得到较小的切换顺序，并且能量影响最小化。对于解码器610和710，不存在切换顺序，因为电压可以简单地由于晶体管上的高压栅极而改变，从而有效地消除了比例因子。

通常，解码器是双极解码器，其相对于在两个端子上都具有反相器（因此更多的晶体管）的传统解码器具有减少的组件计数。解码器仅从一个方向而不是从不同的端子提供电流。因此，通过同一选择器端设备施加负偏置和正偏置两者。

不具有反相器的解码器可以减少组件计数，并且因此减小覆盖区尺寸。在一个示例中，解码器通过使用较高电压器件（例如，一个或多个高压MOSFET（金属氧化物半导体场效应晶体管））来减少能量转换，这样的高压器件可以减少能量使用并改善功耗。能量减少来自减少切换的量，因为仅仅需要实现访问的栅极需要被切换。对于可以处置电压从一个轨到另一轨摆动的高压晶体管或组件，栅极不需要被切换。在一个示例中，解码器仅用N型器件而不用P型器件实现。这样的设计可以提供设计规则优点，因为没有P到N结。将理解的是，下面的设计可以为不同的场景提供某些优点。

以下描述为解码器410、解码器510、解码器610、解码器710、解码器810和解码器910的解码器图示了用于选择和驱动导线的全局部分的选择器件，以及用于选择和驱动导线的局部部分的选择器件。表述“全局”和“局部”可以相对于彼此来理解，其中全局线连接由给定线驱动的器件的多个子部分，并且局部线连接多个器件。因此，全局线耦合到局部线，并且局部线耦合到器件。然而，将理解的是，在一个解码器的局部线是由局部线驱动的子部分的解码器的全局线的情况下，可以使用架构的更多层或层次。通常，这些器件在解码器中可以称为全局选择器件和局部选择器件。为了方便区分器件，它们在本文中也可以称为用于驱动局部线的选择器件以及用于全局选择器的选择器件的驱动器电路。将理解的是，这样的语言和描述仅是为了描述方便，而不是限制性的。全局选择器和局部选择器两者都可以被称为选择器或选择器件，或者可以被称为驱动器电路，或者这些术语的某种其他组合。

图4是具有用于提供高压偏置或低压偏置的选择器件的双极互补解码器的示例的图。解码器410提供了根据系统100或系统200的任何解码器的解码器的示例。图400图示了解码器设计本身（解码器410）的表示，以及解码器的负偏置条件的表示和正偏置条件的表示。解码器410具体地用晶体管编号标记，该编号应理解为应用于针对负偏置和正偏置的各种附加图，其中针对每个有选择和取消选择的解码器。

M1表示P型晶体管，并且M2表示N型晶体管。M1和M2一起为LWL或LBL提供驱动器或选择器。局部字线或位线形成导体的交叉点型阵列的部分。交叉点型阵列提供其中形成存储器单元的交叉点。导体被标记为LWL或LBL以表示以下事实：同一解码器可用于列解码操作或用于行解码操作，或用于行解码和列解码两者。将理解的是，单独的解码器设备将用于行和列解码器，但是同一解码器设计可以应用于列或行解码器。M1和M2表示用于局部线的选择器。

在一个示例中，M1由局部取消选择信号（LWLDESEL或LBLDESEL）驱动。在一个示例中，M2由局部选择信号（LWLSEL或LBLSEL）驱动。取消选择将通过M1将LWL/LBL驱动到VSS。选择将通过M2将LWL/LBL驱动到GWL/GBL的偏压。

解码器410包括用于全局选择的晶体管M3和M4，并且可以被称为全局选择器或全局选择器件。M3表示P型晶体管，并且M4表示N型晶体管。在一个示例中，M3由全局取消选择信号（GWLDESEL/GBLDESEL）驱动。取消选择将把GWL/GBL驱动到VSS。M4由全局选择信号（GWLSEL/GBLSEL）驱动。选择将把GWL/GBL驱动到多路复用器（mux）的输出。多路复用器可以提供VPP、VSS或VNN。没有具体图示多路复用器的输出的选择。可以结合选择/取消选择信号来控制多路复用器选择，以将适当的电压电平驱动到全局线。

M1和M2的电路可以向局部线施加偏置电压。M3和M4的电路可以提供选择器件，其用于选择性地向M1和M2的电路提供高压偏置和低压偏置两者。从一个角度来看，多路复用器可以是选择器件的部分。

在解码器410的一个示例中，用于将偏压施加到局部导体线的电路和选择器电路两者均被实现为具有P型和N型晶体管两者的互补金属氧化物半导体（CMOS）驱动器。如所图示的，M1和M2的驱动器与局部字线或位线接合。如所图示的，M3和M4的驱动器与全局字线或位线接合。

在负偏置场景的一个示例中，选择多路复用器以提供VNN。在用于选择的解码器的负偏置场景的一个示例中，局部选择和局部取消选择信号被驱动至VSS。全局选择和取消选择信号也被驱动至VSS。M3和M4上的VSS使全局选择器将VNN从多路复用器驱动到GWL/GBL。M1和M2上的VSS使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的负偏置场景的一个示例中，将局部选择和局部取消选择信号驱动到VNN。全局选择和取消选择信号也被驱动到VNN。M3和M4上的VNN使选择器将VSS驱动到GWL/GBL。M1和M2上的VNN使电路将LWL/LBL驱动到VSS。

在正偏置场景的一个示例中，选择多路复用器以提供VPP。在用于选择的解码器的正偏置场景的一个示例中，将局部选择和局部取消选择信号驱动到VPP。全局选择和取消选择信号也被驱动到VPP。M3和M4上的VPP使全局选择器将VPP从多路复用器驱动到GWL/GBL。M1和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的正偏置场景的一个示例中，将局部选择和局部取消选择信号驱动到VNN。全局选择和取消选择信号也被驱动至VSS。M3和M4上的VSS使选择器将VSS驱动到GWL/GBL。M1和M2上的VNN使电路将LWL/LBL驱动到VSS。

对于解码器410，不需要高压晶体管，因为除了在正偏置选择的解码器上的VPP至VNN之外，最高的栅极差分仅是VNN至VSS。对于负极性到正极性，解码器410的极性切换顺序可以如下：1）将多路复用器输出设置为VSS；2）将取消选择的解码器的M3和M4上的VNN切换到VSS；3）将选择的解码器的M1和M2上的VSS切换为M1和M2上的VPP；4）将选择的解码器的M3和M4上的VSS切换到VPP；以及5）将多路复用器输出设置为VPP。对于正极性到负极性，解码器410的极性切换顺序可以如下：1）将多路复用器输出设置为VSS；2）将取消选择的解码器的M3和M4上的VSS切换到VNN；3）将选择的解码器的M1和M2上的VPP切换为M1和M2上的VSS；4）将选择的解码器的M3和M4上的VPP切换为VSS；以及5）将多路复用器输出设置为VNN。将会观察到，切换顺序首先转换为中间电压，而不是直接将栅极电压从正切换为负，或者从负切换为正。

图5是具有用于提供高压偏置或低压偏置的选择器件的双极解码器的示例的图。解码器510提供了根据系统100或系统200的任何解码器的解码器的示例。图500图示了解码器设计本身（解码器510）的表示，以及解码器的负偏置条件的表示和正偏置条件的表示。解码器510具体地用晶体管编号标记，该编号应理解为应用于针对负偏置和正偏置的各种附加图，其中针对每个有选择和取消选择的解码器。

M1和M2两者均表示N型晶体管。M1和M2一起为LWL或LBL提供驱动器或选择器。局部字线或位线形成导体的交叉点型阵列的部分。导体被标记为LWL或LBL，以表示以下事实：同一解码器可用于列解码操作或用于行解码操作，或用于行解码和列解码两者。将理解的是，单独的解码器设备将用于行和列解码器，但是同一解码器设计可以应用于列或行解码器。M1和M2表示用于局部线的选择器。

在一个示例中，M1由局部取消选择信号（LWLDESEL或LBLDESEL）驱动。在一个示例中，M2由局部选择信号（LWLSEL或LBLSEL）驱动。取消选择将通过M1将LWL/LBL驱动到VSS。选择将通过M2将LWL/LBL驱动到GWL/GBL的偏压。

解码器510包括用于全局选择的晶体管M3和M4，并且可以被称为全局选择器或全局选择器件。M3和M4表示N型晶体管。因此，解码器510表示仅具有N型金属氧化物半导体（NMOS）器件的解码器。在一个示例中，M3由全局取消选择信号（GWLDESEL/GBLDESEL）驱动。取消选择将把GWL/GBL驱动到VSS。M4由全局选择信号（GWLSEL/GBLSEL）驱动。选择将把GWL/GBL驱动到多路复用器的输出，该多路复用器可以提供VPP、VSS或VNN。可以结合选择/取消选择信号来控制多路复用器选择，以将适当的电压电平驱动到全局线。

M1和M2的电路可以向局部线施加偏置电压。M3和M4的电路可以提供选择器件，其用于选择性地向M1和M2的电路提供高压偏置和低压偏置两者。从一个角度来看，多路复用器可以是选择器件的部分。如所图示的，M1和M2的驱动器与局部字线或位线接合。如所图示的，M3和M4的驱动器与全局字线或位线接合。

在负偏置场景的一个示例中，选择多路复用器以提供VNN。在用于选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VNN。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VSS。M3上的VNN和M4上的VSS使全局选择器将VNN从多路复用器驱动到GWL/GBL。M1上的VNN和M2上的VSS使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VCC，其表示高于VSS但低于VPP的电压电平。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VNN。M3上的VCC和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1上的VCC和M2上的VNN使电路将LWL/LBL驱动到VSS。

在正偏置场景的一个示例中，选择多路复用器以提供VPP。在用于选择的解码器的正偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VSS。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3上的VSS和M4上的VPP使全局选择器将VPP从多路复用器驱动到GWL/GBL。M1上的VSS和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在针对取消选择的解码器的正偏置场景的一个示例中，将LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL驱动到VCC。将LWLSEL/LBLSEL驱动到VNN，并且将GWLSEL/GBLSEL驱动到VSS。M3上的VCC和M4上的VSS使全局选择器将VSS驱动到GWL/GBL。M1上的VCC和M2上的VNN使电路将LWL/LBL驱动到VSS。

对于解码器510，不需要高压晶体管，因为除了在正偏置选择的解码器上的VPP至VNN之外，最高的栅极差分仅是VNN至VSS。对于负极性到正极性，解码器510的极性切换顺序可以如下：1）将多路复用器输出设置为VSS；2）将取消选择的解码器的M4上的VNN切换到VSS——M3上的VCC不改变；3）将选择的解码器的M1上的VNN切换到M1上的VSS，并且将M2上的VSS切换到VPP；4）将选择的解码器的M3上的VNN切换为VSS，并且将M2上的VSS切换为VPP；以及5）将多路复用器输出设置为VPP。对于正极性到负极性，解码器510的极性切换顺序可以如下：1）将多路复用器输出设置为VSS；2）将取消选择的解码器的M4上的VSS切换到VNN——M3上的VCC不改变；3）将选择的解码器的M1上的VSS切换为M1上的VNN，并且将M2上的VPP切换为VSS；4）将选择的解码器的M3上的VSS切换为VNN，并且将M2上的VPP切换为VSS；以及5）将多路复用器输出设置为VNN。将会观察到，切换顺序首先转换为中间电压，而不是直接将栅极电压从正切换为负，或者从负切换为正。

图6是具有用于提供高压偏置或低压偏置的高压选择器件和高压取消选择器件的双极互补解码器的示例的图。解码器610提供了根据系统100或系统200的任何解码器的解码器的示例。图600图示了解码器设计本身（解码器610）的表示，以及解码器的负偏置条件的表示和正偏置条件的表示。解码器610具体地用晶体管编号标记，该编号应理解为应用于针对负偏置和正偏置的各种附加图，其中针对每个有选择和取消选择的解码器。

M1表示P型晶体管，并且M2表示N型晶体管。M1和M2一起为LWL或LBL提供驱动器或选择器。局部字线或位线形成导体的交叉点型阵列的部分。导体被标记为LWL或LBL，以表示以下事实：同一解码器可用于列解码操作或用于行解码操作，或用于行解码和列解码两者。将理解的是，单独的解码器设备将用于行和列解码器，但是同一解码器设计可以应用于列或行解码器。M1和M2表示用于局部线的选择器。

在一个示例中，M1由局部取消选择信号（LWLDESEL或LBLDESEL）驱动。在一个示例中，M2由局部选择信号（LWLSEL或LBLSEL）驱动。取消选择将通过M1将LWL/LBL驱动到VSS。选择将通过M2将LWL/LBL驱动到GWL/GBL的偏压。

解码器610包括用于全局选择的晶体管M3和M4，并且可以被称为全局选择器或全局选择器件。M3表示P型晶体管，并且M4表示N型晶体管。在一个示例中，M3由全局取消选择信号（GWLDESEL/GBLDESEL）驱动。取消选择将把GWL/GBL驱动到VSS。M4由全局选择信号（GWLSEL/GBLSEL）驱动。选择将把GWL/GBL驱动到多路复用器（mux）的输出。多路复用器可以提供VPP、VSS或VNN。可以结合选择/取消选择信号来控制多路复用器选择，以将适当的电压电平驱动到全局线。

M1和M2的电路可以向局部线施加偏置电压。M3和M4的电路可以提供选择器件，其用于选择性地向M1和M2的电路提供高压偏置和低压偏置两者。从一个角度来看，多路复用器可以是选择器件的部分。在解码器610的一个示例中，用于将偏压施加到局部导体线的电路和选择器电路两者均被实现为具有P型和N型晶体管两者的互补金属氧化物半导体（CMOS）驱动器。如所图示的，M1和M2的驱动器与局部字线或位线接合。如所图示的，M3和M4的驱动器与全局字线或位线接合。

在负偏置场景的一个示例中，选择多路复用器以提供VNN。在用于选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VPP。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3和M4上的VPP使全局选择器将VNN从多路复用器驱动到GWL/GBL。M1和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在针对取消选择的解码器的负偏置场景的一个示例中，将LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL驱动到VNN。将LWLSEL/LBLSEL和GWLSEL/GBLSEL驱动到VNN。M3和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1和M2上的VNN使电路将LWL/LBL驱动到VSS。

在正偏置场景的一个示例中，选择多路复用器以提供VPP。在用于选择的解码器的正偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VPP。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3和M4上的VPP使全局选择器将VPP从多路复用器驱动到GWL/GBL。M1和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的正偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VNN。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VNN。M3和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1和M2上的VNN使电路将LWL/LBL驱动到VSS。

对于解码器610，粗体的晶体管是高压器件。因此，M1、M2、M3和M4均为高压器件（HV）。高压器件具有厚的栅极，该栅极可以承受全电压电位（例如，轨到轨）的应力。由于栅极可以承受从轨到轨的电压差分的应力，因此为解码器设置值的控制器（未具体示出）在切换极性时不必改变栅极上的偏压。对于高电压器件，在切换极性时无需切换栅极。

对于解码器610，没有极性切换顺序。当将解码器被设置为正偏置时，在一个示例中，通过简单地将多路复用器输出设置为VNN，可将极性改变为负偏置。当解码器被设置为负偏置时，在一个示例中，可以通过简单地将多路复用器输出设置为VPP而将极性改变为正偏置。

图7是具有用于提供高压偏置或低压偏置的高压选择器件和高压取消选择器件的双极解码器的示例的图。解码器710提供了根据系统100或系统200的任何解码器的解码器的示例。图700图示了解码器设计本身（解码器710）的表示，以及解码器的负偏置条件的表示和正偏置条件的表示。解码器710具体地用晶体管编号标记，该编号应理解为应用于针对负偏置和正偏置的各种附加图，其中针对每个有选择和取消选择的解码器。

M1和M2两者均表示N型晶体管。M1和M2一起为LWL或LBL提供驱动器或选择器。局部字线或位线形成导体的交叉点型阵列的部分。导体被标记为LWL或LBL，以表示以下事实：同一解码器可用于列解码操作或用于行解码操作，或用于行解码和列解码两者。将理解的是，单独的解码器设备将用于行和列解码器，但是同一解码器设计可以应用于列或行解码器。M1和M2表示用于局部线的选择器。

在一个示例中，M1由局部取消选择信号（LWLDESEL或LBLDESEL）驱动。在一个示例中，M2由局部选择信号（LWLSEL或LBLSEL）驱动。取消选择将通过M1将LWL/LBL驱动到VSS。选择将通过M2将LWL/LBL驱动到GWL/GBL的偏压。

解码器710包括用于全局选择的晶体管M3和M4，并且可以被称为全局选择器或全局选择器件。M3和M4表示N型晶体管。因此，解码器710表示仅具有N型金属氧化物半导体（NMOS）器件的解码器。在一个示例中，M3由全局取消选择信号（GWLDESEL/GBLDESEL）驱动。取消选择将把GWL/GBL驱动到VSS。M4由全局选择信号（GWLSEL/GBLSEL）驱动。选择将把GWL/GBL驱动到多路复用器的输出，该多路复用器可以提供VPP、VSS或VNN。可以结合选择/取消选择信号来控制多路复用器选择，以将适当的电压电平驱动到全局线。

M1和M2的电路可以向局部线施加偏置电压。M3和M4的电路可以提供选择器件，其用于选择性地向M1和M2的电路提供高压偏置和低压偏置两者。从一个角度来看，多路复用器可以是选择器件的部分。如所图示的，M1和M2的驱动器与局部字线或位线接合。如所图示的，M3和M4的驱动器与全局字线或位线接合。

在负偏置场景的一个示例中，选择多路复用器以提供VNN。在用于选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VNN。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3上的VNN和M4上的VPP使全局选择器将VNN从多路复用器驱动到GWL/GBL。M1上的VNN和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VCC。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VNN。M3上的VCC和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1上的VCC和M2上的VNN使电路将LWL/LBL驱动到VSS。

在正偏置场景的一个示例中，选择多路复用器以提供VPP。在用于选择的解码器的正偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VNN。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3上的VNN和M4上的VPP使全局选择器将VPP从多路复用器驱动到GWL/GBL。M1上的VNN和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的正偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VCC。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VNN。M3上的VCC和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1上的VCC和M2上的VNN使电路将LWL/LBL驱动到VSS。

对于解码器710，粗体的晶体管是高压器件。因此，M1、M2、M3和M4均为高压器件（HV）。高压器件具有厚的栅极，该栅极可以承受全电压电位（例如，轨到轨）的应力。由于栅极可以承受从轨到轨的电压差分的应力，因此为解码器设置值的控制器（未具体示出）在切换极性时不必改变栅极上的偏压。对于高电压器件，在切换极性时无需切换栅极。

对于解码器710，没有极性切换顺序。当将解码器被设置为正偏置时，在一个示例中，通过简单地将多路复用器输出设置为VNN，可将极性改变为负偏置。当解码器被设置为负偏置时，在一个示例中，可以通过简单地将多路复用器输出设置为VPP而将极性改变为正偏置。

图8是具有用于提供高压偏置或低压偏置的高压选择器件的双极互补解码器的示例的图。解码器810提供了根据系统100或系统200的任何解码器的解码器的示例。图800图示了解码器设计本身（解码器810）的表示，以及解码器的负偏置条件的表示和正偏置条件的表示。解码器810具体地用晶体管编号标记，该编号应理解为应用于针对负偏置和正偏置的各种附加图，其中针对每个有选择和取消选择的解码器。

M1和M2两者均表示N型晶体管。M1和M2一起为LWL或LBL提供驱动器或选择器。局部字线或位线形成导体的交叉点型阵列的部分。导体被标记为LWL或LBL，以表示以下事实：同一解码器可用于列解码操作或用于行解码操作，或用于行解码和列解码两者。将理解的是，单独的解码器设备将用于行和列解码器，但是同一解码器设计可以应用于列或行解码器。M1和M2表示用于局部线的选择器。

在一个示例中，M1由局部取消选择信号（LWLDESEL或LBLDESEL）驱动。在一个示例中，M2由局部选择信号（LWLSEL或LBLSEL）驱动。取消选择将通过M1将LWL/LBL驱动到VSS。选择将通过M2将LWL/LBL驱动到GWL/GBL的偏压。

解码器810包括用于全局选择的晶体管M3和M4，并且可以被称为全局选择器或全局选择器件。M3和M4表示N型晶体管。因此，解码器810表示仅具有N型金属氧化物半导体（NMOS）器件的解码器。在一个示例中，M3由全局取消选择信号（GWLDESEL/GBLDESEL）驱动。取消选择将把GWL/GBL驱动到VSS。M4由全局选择信号（GWLSEL/GBLSEL）驱动。选择将把GWL/GBL驱动到多路复用器的输出，该多路复用器可以提供VPP、VSS或VNN。可以结合选择/取消选择信号来控制多路复用器选择，以将适当的电压电平驱动到全局线。

M1和M2的电路可以向局部线施加偏置电压。M3和M4的电路可以提供选择器件，其用于选择性地向M1和M2的电路提供高压偏置和低压偏置两者。从一个角度来看，多路复用器可以是选择器件的部分。如所图示的，M1和M2的驱动器与局部字线或位线接合。如所图示的，M3和M4的驱动器与全局字线或位线接合。

在负偏置场景的一个示例中，选择多路复用器以提供VNN。在用于选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VNN。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3上的VNN和M4上的VPP使全局选择器将VNN从多路复用器驱动到GWL/GBL。M1上的VNN和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VCC。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VNN。M3上的VCC和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1上的VCC和M2上的VNN使电路将LWL/LBL驱动到VSS。

在正偏置场景的一个示例中，选择多路复用器以提供VPP。在用于选择的解码器的正偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VSS。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3上的VSS和M4上的VPP使全局选择器将VPP从多路复用器驱动到GWL/GBL。M1上的VSS和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的正偏置场景的一个示例中，将LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL驱动到VCC。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VNN。M3上的VCC和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1上的VCC和M2上的VNN使电路将LWL/LBL驱动到VSS。

对于解码器810，粗体的晶体管是高压器件。因此，M2和M4是高压器件（HV）。高压晶体管不需要将栅极电压切换为切换偏置极性。非高压晶体管仍然需要转换以避免应力。

对于负极性到正极性，解码器810的极性切换顺序可以如下：1）将多路复用器输出设置为VSS；2）将取消选择的解码器的M3上的VNN切换到VSS——M4上的VPP不改变；3）将选择的解码器的M1上的VNN切换到M1上的VSS——M2上的VPP不改变；以及4）将多路复用器输出设置为VPP。对于正极性到负极性，解码器810的极性切换顺序可以如下：1）将多路复用器输出设置为VSS；2）将取消选择的解码器的M3上的VSS切换到VNN——M4上的VPP不改变；3）将选择的解码器的M1上的VSS切换到M1上的VNN ——M2上的VPP不改变；以及4）将多路复用器输出设置为VNN。

图9是具有用于提供高压偏置或低压偏置的高压选择器件的双极解码器的示例的图。解码器910提供了根据系统100或系统200的任何解码器的解码器的示例。图900图示了解码器设计本身（解码器810）的表示，以及解码器的负偏置条件的表示和正偏置条件的表示。解码器910具体地用晶体管编号标记，该晶体管编号应理解为应用于针对负偏置和正偏置的各种附加图，其中针对每个有选择和取消选择的解码器。

M1表示P型晶体管，并且M2表示N型晶体管。M1和M2一起为LWL或LBL提供驱动器或选择器。局部字线或位线形成导体的交叉点型阵列的部分。导体被标记为LWL或LBL，以表示以下事实：同一解码器可用于列解码操作或用于行解码操作，或用于行解码和列解码两者。将理解的是，单独的解码器设备将用于行和列解码器，但是同一解码器设计可以应用于列或行解码器。M1和M2表示用于局部线的选择器。

在一个示例中，M1由局部取消选择信号（LWLDESEL或LBLDESEL）驱动。在一个示例中，M2由局部选择信号（LWLSEL或LBLSEL）驱动。取消选择将通过M1将LWL/LBL驱动到VSS。选择将通过M2将LWL/LBL驱动到GWL/GBL的偏压。

解码器910包括用于全局选择的晶体管M3和M4，并且可以被称为全局选择器或全局选择器件。M3表示P型晶体管，并且M4表示N型晶体管。在一个示例中，M3由全局取消选择信号（GWLDESEL/GBLDESEL）驱动。取消选择将把GWL/GBL驱动到VSS。M4由全局选择信号（GWLSEL/GBLSEL）驱动。选择将把GWL/GBL驱动到多路复用器（mux）的输出。多路复用器可以提供VPP、VSS或VNN。可以结合选择/取消选择信号来控制多路复用器选择，以将适当的电压电平驱动到全局线。

M1和M2的电路可以向局部线施加偏置电压。M3和M4的电路可以提供选择器件，其用于选择性地向M1和M2的电路提供高压偏置和低压偏置两者。从一个角度来看，多路复用器可以是选择器件的部分。在解码器910的一个示例中，用于将偏压施加到局部导体线的电路和选择器电路两者均被实现为具有P型和N型晶体管两者的互补金属氧化物半导体（CMOS）驱动器。如所图示的，M1和M2的驱动器与局部字线或位线接合。如所图示的，M3和M4的驱动器与全局字线或位线接合。

在负偏置场景的一个示例中，选择多路复用器以提供VNN。在用于选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VSS。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3上的VSS和M4上的VPP使全局选择器将VNN从多路复用器驱动到GWL/GBL。M1上的VSS和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的负偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VNN。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VNN。M3上的VNN和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1上的VNN和M2上的VNN使电路将LWL/LBL驱动到VSS。

在正偏置场景的一个示例中，选择多路复用器以提供VPP。在用于选择的解码器的正偏置场景的一个示例中，LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL被驱动到VPP。LWLSEL/LBLSEL和GWLSEL/GBLSEL被驱动到VPP。M3上的VPP和M4上的VPP使全局选择器将VPP从多路复用器驱动到GWL/GBL。M1上的VPP和M2上的VPP使电路将LWL/LBL驱动到GWL/GBL。

在用于取消选择的解码器的正偏置场景的一个示例中，将LWLDESEL/LBLDESEL和GWLDESEL/GBLDESEL驱动到VNN。将LWLSEL/LBLSEL和GWLSEL/GBLSEL驱动到VNN。M3上的VNN和M4上的VNN使全局选择器将VSS驱动到GWL/GBL。M1上的VNN和M2上的VNN使电路将LWL/LBL驱动到VSS。

对于解码器810，粗体的晶体管是高压器件。因此，M2和M4是高压器件（HV）。高压晶体管不需要将栅极电压切换为切换偏置极性。非高压晶体管仍然需要转换以避免应力。

对于负极性到正极性，解码器910的极性切换顺序可以如下：1）将多路复用器输出设置为VSS；2）将取消选择的解码器的M3上的VSS切换到VPP——M4上的VPP不改变；3）将选择的解码器的M1上的VSS切换到VPP——M2上的VPP不改变；以及4）将多路复用器输出设置为VPP。对于正极性到负极性，解码器810的极性切换顺序可以如下：1）将多路复用器输出设置为VSS；2）将取消选择的解码器的M3上的VPP切换到VSS——M4上的VPP不改变；3）将选择的解码器的M1上的VPP切换到VSS——M2上的VPP不改变；以及4）将多路复用器输出设置为VNN。

图10是具有解码器的存储器设备的示例的框图，该解码器具有用于提供高压偏置和低压偏置两者的设备。存储器设备1000表示根据本文任何示例的存储器设备的一个示例。行解码器1032和列解码器1034可以是根据本文提供的任何解码器示例的解码器。

控制逻辑1010接收时钟（CLK）、时钟使能（CKE）和命令信号（CMD），并且与那些信号有关地控制存储器设备1000的操作。地址寄存器1020接收行地址和存储体地址信号，以标识将被特定命令影响的存储器的部分。地址、时钟、时钟使能和命令信号表示用于存储器设备1000的命令和地址的I/O连接器。在一个示例中，地址寄存器1020将地址信息分配给行地址多路复用器1022、存储体控制逻辑1024和列地址计数器1026。行地址多路复用器1022将行地址信息和刷新计数器（REF 1028）作为输入，并控制存储器设备的每个存储体的行地址锁存器（RAL）和解码器（行解码器1032）。存储体控制逻辑1024选择将为接收的存储器访问操作（例如，基于命令）选择哪个存储体。列地址计数器1026生成信号以选择用于操作的列。

行解码器1032选择存储体中的地址，其可以包括一行存储器阵列1030。在一个示例中，存储器阵列1030可以是或包括子阵列。来自存储体控制逻辑1024和列地址计数器1026的信号可以触发列解码器（列解码）1034以激活用于期望的存储器阵列1030的适当的读出放大器（SA）1042。列解码器1034可以触发I/O选通1040，其表示硬件包括信号线或导线以及将数据路由到存储器阵列1030以及从存储器阵列1030路由数据的逻辑。I/O选通1040可以将数据放入读出放大器1042中以进行写操作，并且可以将数据读出以进行读操作。列解码器1034基于存储体控制逻辑选择和列地址计数器选择以及来做出列选择以用于I/O选通1040。

在一个示例中，读锁存器1050被耦合以从I/O选通1040接收数据位以进行读操作。读锁存器1050将数据馈入多路复用器1052中，所述多路复用器1052可以选择与设备数据接口相对应的位数（在存储器设备1000中图示的N个DQ位）。多路复用器1052可以将数据发送到驱动器1054，该驱动器1054将数据驱动在I/O连接器DQ [0:(N-1)]上。虽然没有具体说明，但是将理解的是，驱动器1054可以基于时序驱动一个或多个数据选通线。对于写操作，控制器将在DQ [0:(N-1)]上提供数据。在一个示例中，接收器1060从数据总线接收写数据，并将其输入到输入寄存器或输入缓冲器1062中。在一个示例中，接收器1060接收数据屏蔽信号（DM），其可以指示存储器设备何时应该执行读操作。输入寄存器1062根据数据选通线对数据采样，并且可以将数据锁存到写驱动器1064，该写驱动器1064将数据提供给I/O选通1040。

在一个示例中，存储器设备1000包括I/O路径1070，其用于在I/O选通1040与读和写路径之间传输数据。因此，在一个示例中，数据路径包括读路径和写路径。可以具体地路由I/O路径1070，以将一个或多个存储器阵列1030映射到特定的I/O连接器，参考DQ [0:(N-1)]。

图11是用于利用解码器来提供偏置电压的过程的示例的流程图，该解码器具有用于提供高压偏置和低压偏置两者的设备。过程1100提供了用于使用双极解码器来访问单元的过程的示例。更具体地，访问位单元的过程将涉及将行解码器用于选择的行和取消选择的行，以及将列解码器用于选择的列和取消选择的列。解码器可以是所描述的双极解码器的任何示例。

在一个示例中，在1102处，诸如存储器设备的控制逻辑的访问控制器接收对要访问的目标单元的指示。在1104处，控制逻辑可以标识要选择的行和列线以及应取消选择哪些行和列以访问目标单元。

在1106处，对于给定的线（行或列），控制器设置选择和取消选择信号以将线电压设置为适当的偏置电压。如果要选择线，在1108“是”支路处，则在1110处控制器将配置双极解码器输入以为将由解码器驱动的线设置选择的偏置电压。在一个示例中，如果要取消选择线，在1108“否”支路处，则在1112处，控制器将配置双极解码器输入以为将由解码器驱动的线设置取消选择的偏置电压。

在将线设置为选择的或取消选择的偏置电压之后，在1114处，控制器可以确定是否有更多的线要偏置。如果没有更多的线要偏置，在1114“否”支路处，则在1118处，控制器可以访问选择的单元。如果有更多行要偏置，在1114 “是”支路处，则在1116处，控制器可以改变为控制下一条线以进行选择或取消选择。实际上，选择的线通常将一起选择或基本上同时选择。例如，可以一起配置用于选择的线的行和列解码器两者的控制输入。而且，同时或基本同时，控制器可以为所有取消选择的线配置取消选择的线。照此，实际上，除了电压从一个设备传播到下一设备之外，可能没有针对不同线的环路。

图12是存储器子系统的示例的框图，其中可以实现具有用于提供高压偏置和低压偏置两者的设备的解码器。系统1200包括处理器和计算设备中的存储器子系统的元件。系统1200包括具有存储器资源1260的存储器阵列，其可以是根据图1的系统100的示例的存储器阵列。

在一个示例中，双极解码器1280表示根据本文提供的任何示例的双极解码器。双极解码器使存储器设备1240能够提供对存储器资源1260内的目标单元的选择。与传统解码器相比，所描述的双极解码器的使用使得能够以较低的能量使用进行选择。

在一个示例中，存储器模块1270表示DIMM，并且包括寄存器（例如，RDIMM或注册的DIMM）。在一个示例中，存储器模块1270包括可分别寻址的多个缓冲器。在RDIMM中，该寄存器缓冲C/A总线，但是可以缓冲数据线。如本文所述的命令总线特定的PDA操作可以在具有或不具有寄存器或缓冲器或注册的时钟设备的系统1200中利用。

处理器1210表示可以执行操作系统（OS）和应用的计算卡平台的处理单元，其可以统称为存储器的主机或用户。OS和应用执行导致存储器访问的操作。处理器1210可以包括一个或多个单独的处理器。每个单独的处理器可以包括单个处理单元、多核处理单元或组合。该处理单元可以是诸如CPU（中央处理单元）的主处理器、诸如GPU（图形处理单元）的外围处理器或组合。存储器访问也可以由诸如网络控制器或硬盘控制器之类的设备发起。这样的设备可以在某些系统中与处理器集成在一起，或者经由总线（例如，串行总线（PCIExpress））附接到处理器或组合。系统1200可以被实现为SOC（片上系统），或者利用多个独立组件被实现。

对存储器设备的参考可以适用于不同的存储器类型。存储器设备通常指易失性存储器技术。易失性存储器是在到设备的电力中断情况下其状态（以及因此存储在其上的数据）不确定的存储器。非易失性存储器是指即使到设备的电力中断也可以确定其状态的存储器。动态易失性存储器需要刷新存储在设备中的数据以保持状态。动态易失性存储器的一个示例包括DRAM（动态随机存取存储器）或某些变体，诸如同步DRAM（SDRAM）。如本文所述的存储器子系统可以与多种存储器技术兼容，诸如DDR4（DDR版本4，JESD79，由JEDEC在2012年9月发布的初始规范）、LPDDR4（低功耗DDR版本4，JESD209-4，最初由JEDEC在2014年8月发布）、WIO2（宽I/O 2（WideIO2），JESD229-2，最初由JEDEC在2014年8月发布）、HBM（高带宽存储器DRAM，JESD235A，最初由JEDEC在2015年11月发布）、DDR5（DDR版本5，目前正在由JEDEC讨论）、LPDDR5（目前正在由JEDEC讨论）、HBM2（（HBM版本2），目前正在由JEDEC讨论）或其他或存储器技术的组合，以及基于此类规范的衍生物或扩展的技术。

附加于或替代于易失性存储器，在一个示例中，对存储器设备的参考可以指即使到设备的电力中断其状态也是确定的非易失性存储器设备。在一个示例中，非易失性存储器设备是块可寻址存储器设备，诸如NAND或NOR技术。因此，存储器设备还可以包括未来世代的非易失性设备，诸如三维交叉点型存储器设备、其他字节可寻址的非易失性存储器设备或使用硫族化合物相变材料（例如，硫族化合物玻璃）的存储器设备。在一个示例中，该存储器设备可以是或包括多阈值级别NAND闪速存储器、NOR闪速存储器、单或多级相变存储器（PCM）或具有开关的相变存储器（PCMS）、电阻存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）、结合了忆阻器技术的磁阻随机存取存储器（MRAM）或自旋传递扭矩（STT）-MRAM、或以上任何的组合、或其他存储器。

本文中关于“RAM”或“RAM设备”的描述可以应用于允许随机访问的任何存储器设备，无论是易失性的还是非易失性的。关于“DRAM”或“DRAM设备”的描述可以是指易失性随机存取存储器设备。存储器设备或DRAM可以指代管芯本身，指代包括一个或多个管芯的封装存储器产品或两者。在一个示例中，具有需要刷新的易失性存储器的系统也可以包括非易失性存储器。

存储器控制器1220表示用于系统1200的一个或多个存储器控制器电路或设备。存储器控制器1220表示响应于处理器1210的操作执行而生成存储器访问命令的控制逻辑。存储器控制器1220访问一个或多个存储器设备1240。存储器设备1240可以是根据以上提到的任何的DRAM设备。在一个示例中，作为不同的通道来组织和管理存储器设备1240，其中每个通道耦合到总线和信号线，其并行耦合到多个存储器设备。每个通道均可独立操作。因此，每个通道被独立访问和控制，并且时序、数据传输、命令和地址交换以及其他操作对于每个通道都是单独的。耦合可以指代电气耦合、通信耦合、物理耦合或这些的组合。物理耦合可以包括直接接触。电气耦合包括接口或互连，该接口或互连允许组件之间的电气流动，或允许组件之间的信令，或两者。通信耦合包括使组件能够交换数据的连接，包括有线的或无线的。

在一个示例中，每个通道的设置由单独的模式寄存器或其他寄存器设置控制。在一个示例中，每个存储器控制器1220管理单独的存储器通道，然而系统1200可以被配置为具有由单个控制器管理的多个通道，或者在单个通道上具有多个控制器。在一个示例中，存储器控制器1220为主处理器1210的部分，诸如在与处理器相同的管芯上实现或在与处理器相同的封装空间中实现的逻辑。

存储器控制器1220包括I/O接口逻辑1222，其用于耦合到诸如上面所提到的存储器通道之类的存储器总线。I/O接口逻辑1222（以及存储器设备1240的I/O接口逻辑1242）可以包括引脚、焊盘、连接器、信号线、迹线或导线、或用于连接设备的其他硬件、或这些的组合。I/O接口逻辑1222可以包括硬件接口。如所图示的，I/O接口逻辑1222至少包括用于信号线的驱动器/收发器。通常，集成电路接口内的导线与焊盘、引脚或连接器耦合以接合设备之间的信号线或迹线或其他导线。I/O接口逻辑1222可以包括驱动器、接收器、收发器、或终端、或用于在设备之间的信号线上交换信号的其他电路或电路的组合。信号交换包括发送或接收中的至少一个。虽然示出为将I/O 1222从存储器控制器1220耦合到存储器设备1240的I/O 1242，但是将理解的是，在其中并行访问存储器设备1240的组的系统1200的实现方式中，多个存储器设备可以包括到存储器控制器1220的相同接口的I/O接口。在包括一个或多个存储器模块1270的系统1200的实现方式中，除了存储器设备本身上的接口硬件之外，I/O 1242还可以包括存储器模块的接口硬件。其他存储器控制器1220将包括到其他存储器设备1240的单独的接口。

存储器控制器1220和存储器设备1240之间的总线可以被实现为将存储器控制器1220耦合到存储器设备1240的多个信号线。总线通常可以至少包括时钟（CLK）1232、命令/地址（CMD）1234、以及写数据（DQ）和读数据（DQ）1236、以及零或更多其他信号线1238。在一个示例中，存储器控制器1220与存储器之间的总线或连接可以称为存储器总线。用于CMD的信号线可以称为“C/A总线”（或ADD/CMD总线，或指示命令（C或CMD）和地址（A或ADD）信息的传输的一些其他指定），并且用于写和读DQ的信号线可以称为“数据总线”。在一个示例中，独立的通道具有不同的时钟信号、C/A总线、数据总线和其他信号线。因此，在独立的接口路径可以被认为是单独的总线的意义上，系统1200可以被认为具有多个“总线”。将理解的是，除了明确示出的线之外，总线还可以包括以下中的至少一个：选通信令线、警报线、辅助线或其他信号线、或组合。还将理解的是，串行总线技术可以用于存储器控制器1220和存储器设备1240之间的连接。串行总线技术的示例是8B10B编码并利用嵌入式时钟在每个方向通过单个差分信号对传输高速数据。在一个示例中，CMD 1234表示与多个存储器设备并行共享的信号线。在一个示例中，多个存储器设备共享CMD 1234的编码命令信号线，并且每个都具有用于选择各个存储器设备的单独的芯片选择（CS_n）信号线。

将理解的是，在系统1200的示例中，存储器控制器1220与存储器设备1240之间的总线包括辅助命令总线CMD 1234和用于承载写和读数据辅助总线DQ 1236。在一个示例中，数据总线可以包括用于读数据和用于写/命令数据的双向线。在另一个示例中，辅助总线DQ1236可以包括用于从主机到存储器的写和数据的单向写信号线，并且可以包括用于从存储器到主机的读数据的单向线。根据选择的存储器技术和系统设计，其他信号1238可以伴随总线或子总线，诸如选通线DQS。基于系统1200的设计，或者一实现方式（如果设计支持多个实现方式），每个存储器设备1240数据总线可以具有更多或更少的带宽。例如，数据总线可以支持具有x32接口、x16接口、x8接口、或其他接口的存储器设备。约定“xW”，其中W是指代存储器设备1240的接口大小或接口宽度的整数，它表示用于与存储器控制器1220交换数据的多条信号线。存储器设备的接口大小为在系统1200中每个通道可以同时使用多少个存储器设备或多少个存储器设备并行耦合到相同信号线的控制因素。在一个示例中，高带宽存储器设备、宽接口设备、或堆叠的存储器配置、或组合可以实现较宽的接口，诸如x128接口、x256接口、x512接口、x1024接口或其他数据总线接口宽度。

在一个示例中，存储器设备1240和存储器控制器1220突发地或按一系列连贯的数据传输在数据总线上交换数据。该突发对应于与总线频率有关的多个传输周期。在一个示例中，传输周期可以是用于在相同时钟或选通信号边沿（例如，在上升边沿）上发生的传输的整个时钟周期。在一个示例中，每个时钟周期，是指系统时钟的周期，被分成多个单位间隔（UI），其中每个UI是传输周期。例如，双倍数据速率传输在时钟信号的两个边沿（例如，上升和下降）上触发。突发可以持续配置的UI数量，其可以是存储在寄存器中的配置，或在飞行时触发的。例如，八个连贯传输周期的序列可以被认为是突发长度8（BL8），并且每个存储器设备1240可以在每个UI上传输数据。因此，在BL8上操作的x8存储器设备可以传输64位数据（8个数据信号线乘以在突发中每个线传输的8个数据位）。将理解的是，该简单示例仅是说明，而不是限制性的。

存储器设备1240表示系统1200的存储器资源。在一个示例中，每个存储器设备1240是单独的存储管芯。在一个示例中，每个存储器设备1240可以与每个设备或管芯的多个（例如2个）通道接合。每个存储器设备1240包括I/O接口逻辑1242，其具有由设备的实现方式确定的带宽（例如，x16或x8或某个其他接口带宽）。I/O接口逻辑1242使存储器设备能够与存储器控制器1220接合。I/O接口逻辑1242可以包括硬件接口，并且可以符合存储器控制器的I/O 1222，但是在存储器设备端处。在一个示例中，多个存储器设备1240并行连接到相同的命令和数据总线。在另一个示例中，多个存储器设备1240并行连接到同一命令总线，并且连接到不同的数据总线。例如，系统1200可以配置有多个并行耦合的存储器设备1240，其中每个存储器设备对命令进行响应，并访问每个内部的存储器资源1260。对于写操作，单个存储器设备1240可以写全部数据字的一部分，而对于读操作，单个存储器设备1240可以取全部数据字的一部分。作为非限制性示例，特定的存储器设备可以分别提供或接收128位数据字的8位用于读或写事务，或256位数据字的8位或16位（取决于x8还是x16设备）。字的其余位将由其他存储器设备并行提供或接收。

在一个示例中，存储器设备1240直接设置在计算设备的母板或主机系统平台（例如，其上设置了处理器1210的PCB（印刷电路板））上。在一个示例中，可将存储器设备1240组织到存储器模块1270中。在一个示例中，存储器模块1270表示双列直插式存储器模块（DIMM）。在一个示例中，存储器模块1270表示多个存储器设备的其他组织，其共享访问或控制电路的至少一部分，所述访问或控制电路可以是与主机系统平台分离的电路、分离的设备或分离的板。存储器模块1270可以包括多个存储器设备1240，并且存储器模块可以包括对到设置在它们上的所包括的存储器设备的多个单独通道的支持。在另一个示例中，诸如通过诸如多芯片模块（MCM）、封装上封装、硅通孔（TSV）的技术、或其他技术或组合，存储器设备1240可以被并入到与存储器控制器1220相同的封装中。类似地，在一个示例中，多个存储器设备1240可以被并入到存储器模块1270中，存储器模块1270本身可以被并入到与存储器控制器1220相同的封装中。将领会到，对于这些和其他实现方式，存储器控制器1220可以是主处理器1210的一部分。

存储器设备1240各自包括存储器资源1260。存储器资源1260表示用于数据的存储器位置或存储位置的各个阵列。通常，存储器资源1260作为数据行被管理，经由字线（行）和位线（行内的各个位）控制来访问。存储器资源1260可以被组织为存储器的单独的通道、排（rank）、和存储体。通道可以指代到存储器设备1240内的存储位置的独立控制路径。排可以指代跨多个存储器设备的公共位置（例如，不同设备内的相同行地址）。存储体可以指代存储器设备1240内的存储器位置的阵列。在一个示例中，存储器的存储体被分成具有至少一部分共享电路（例如，驱动器、信号线、控制逻辑）的子存储体，从而允许单独的寻址和访问。将理解的是，存储位置的通道、排、存储体、子存储体、存储体组或其他组织以及组织的组合在其到物理资源的应用中可以重叠。例如，可以通过特定通道作为特定存储体访问相同的物理存储器位置，其也可以属于排。因此，将以包括的而不是排他的方式来理解存储器资源的组织。

在一个示例中，存储器设备1240包括一个或多个寄存器1244。寄存器1244表示一个或多个存储设备或存储位置，其提供用于存储器设备的操作的配置或设置。在一个示例中，寄存器1244可以为存储器设备1240提供存储位置，以存储数据以供存储器控制器1220访问，这作为控制或管理操作的一部分。在一个示例中，寄存器1244包括一个或多个模式寄存器。在一个示例中，寄存器1244包括一个或多个多用途寄存器。寄存器1244内的位置的配置可以将存储器设备1240配置为以不同的“模式”操作，其中命令信息可以基于模式来触发存储器设备1240内的不同操作。附加地或替代地，取决于模式，不同的模式也可以根据地址信息或其他信号线触发不同的操作。寄存器1244的设置可以指示用于I/O设置的配置（例如，时序、终止或ODT（管芯上终止）1246、驱动器配置、或其他I/O设置）。

在一个示例中，存储器设备1240包括ODT 1246作为与I/O 1242相关联的接口硬件的部分。ODT1246可以如以上提到的那样进行配置，并提供要应用于到指定信号线的接口的阻抗设置。在一个示例中，将ODT 1246应用于DQ信号线。在一个示例中，ODT 1246被应用于命令信号线。在一个示例中，ODT 1246被应用于地址信号线。在一个示例中，ODT 1246可以应用于前述的任何组合。可以基于存储器设备是访问操作的选择的目标还是非目标设备来改变ODT设置。ODT 1246设置会影响端子线上信令的时序和反射。对ODT 1246的仔细控制可以实现较高的操作速度与提高的应用阻抗和负载的匹配度。ODT 1246可以应用于I/O接口1242、1222的特定信号线，而不必应用于所有信号线。

存储器设备1240包括控制器1250，其表示存储器设备内的控制逻辑，其用于控制存储器设备内的内部操作。例如，控制器1250解码由存储器控制器1220发送的命令，并生成内部操作以执行或满足命令。控制器1250可以被称为内部控制器，并且与主机的存储器控制器1220分离。控制器1250可以基于寄存器1244确定选择了哪种模式，并且基于选择的择的模式来配置用于访问存储器资源1260的操作或其他操作的内部执行。控制器1250生成控制信号，其用于控制存储器设备1240内的位的路由，以提供用于选择的模式的适当接口，并将命令引导至适当的存储器位置或地址。控制器1250包括命令逻辑1252，其可以对在命令和地址信号线上接收到的命令编码进行解码。因此，命令逻辑1252可以是或包括命令解码器。利用命令逻辑1252，存储器设备可以标识命令并生成内部操作以执行所请求的命令。

再次参考存储器控制器1220，存储器控制器1220包括命令（CMD）逻辑1224，其表示用于生成要发送到存储器设备1240的命令的逻辑或电路。命令的生成可以指代在调度之前的命令，或准备好准备发送的排队命令的准备。通常，存储器子系统中的信令包括命令内或伴随命令的地址信息，其用于指示或选择存储器设备应在其中执行命令的一个或多个存储器位置。响应于针对存储器设备1240的事务调度，存储器控制器1220可以经由I/O 1222发布命令以使存储器设备1240执行命令。在一个示例中，存储器设备1240的控制器1250接收并解码经由I/O 1242从存储器控制器1220接收的命令和地址信息。基于接收到的命令和地址信息，控制器1250可以控制存储器设备1240内的逻辑和电路执行命令的操作的时序。控制器1250负责遵守存储器设备1240内的标准或规范，诸如时序和信令要求。存储器控制器1220可以通过访问调度和控制来实现对标准或规范的遵守。

存储器控制器1220包括调度器1230，调度器1230表示用于生成和排序要发送到存储器设备1240的事务的逻辑或电路。从一个角度看，可以说存储器控制器1220的主要功能是调度存储器访问和存储器设备的其他事务。这样的调度可以包括生成事务本身，以实现处理器1210对数据的请求并维持数据的完整性（例如，诸如利用与刷新有关的命令）。事务可以包括一个或多个命令，并导致在一个或多个时序周期（诸如时钟周期或单位间隔）上传输命令或数据或两者。事务可以用于访问，诸如读或写或相关命令或组合，而其他事务可以包括用于配置、设置、数据完整性的存储器管理命令、或其他命令或组合。

存储器控制器1220通常包括诸如调度器1230之类的逻辑，其用于允许选择事务和对事务进行排序以改善系统1200的性能。因此，存储器控制器1220可以选择应按哪个次序将哪些未完成的事务发送到存储器设备1240，这通常是利用比简单的先进先出算法复杂得多的逻辑来实现的。存储器控制器1220管理事务到存储器设备1240的传输，并且管理与事务相关联的时序。在一个示例中，事务具有确定性时序，其可以由存储器控制器1220管理，并且可以用于确定如何利用调度器1230来调度事务。

在一个示例中，存储器控制器1220包括刷新（REF）逻辑1226。刷新逻辑1226可用于易失性且需要刷新以保持确定性状态的存储器资源。在一个示例中，刷新逻辑1226指示用于刷新的位置以及要执行的刷新的类型。刷新逻辑1226可以通过发送刷新命令来触发存储器设备1240内的自刷新，或者执行外部刷新（其可以称为自动刷新命令）或组合。在一个示例中，系统1200支持所有存储体刷新以及每个存储体刷新。所有存储体刷新导致并行耦合的所有存储器设备1240内的存储体的刷新。每个存储体刷新导致指定存储器设备1240内的指定存储体的刷新。在一个示例中，存储器设备1240内的控制器1250包括刷新逻辑1254，其用于在存储器设备1240内应用刷新。在一个示例中，刷新逻辑1254生成内部操作以根据从存储器控制器1220接收到的外部刷新来执行刷新。刷新逻辑1254可以确定是否将刷新引导到存储器设备1240，以及响应于命令来刷新哪些存储器资源1260。

图13是计算系统的示例的框图，其中可以实现具有用于提供高压偏置和低压偏置两者的设备的解码器。系统1300表示根据本文任何示例的计算设备，并且可以是膝上型计算机、台式计算机、平板计算机、服务器、游戏或娱乐控制系统、嵌入式计算设备或其他电子设备。

系统1300包括存储器1330中的存储器阵列，其可以是根据图1的系统130的示例的存储器阵列。在一个示例中，双极解码器1390表示根据本文提供的任何示例的双极解码器。双极解码器使存储器1330能够提供对存储器阵列内的目标单元的选择。与传统解码器相比，所描述的双极解码器的使用使得能够以较低的能量使用进行选择。

系统1300包括处理器1310，处理器1310可以包括任何类型的微处理器、中央处理单元（CPU）、图形处理单元（GPU）、处理核、或用于为系统1300提供处理或指令的执行的其他处理硬件、或组合。处理器1310控制系统1300的总体操作，并且可以是或可以包括一个或多个可编程通用或专用微处理器、数字信号处理器（DSP）、可编程控制器、专用集成电路（ASIC）、可编程逻辑器件（PLD）、或这样的设备的组合。

在一个示例中，系统1300包括耦合至处理器1310的接口1312，该接口1312可以表示用于需要较高带宽连接的系统组件（诸如，存储器子系统1320或图形接口组件1340）的较高速度的接口或高吞吐量的接口。接口1312表示接口电路，其可以是独立组件或集成到处理器管芯上。接口1312可以作为电路集成到处理器管芯上，或者作为组件集成在片上系统上。在存在的情况下，图形接口1340与图形组件接合以用于向系统1300的用户提供视觉显示。图形接口1340可以是独立组件或集成到处理器管芯或片上系统上。在一个示例中，图形接口1340可以驱动向用户提供输出的高清晰度（HD）显示器。在一个示例中，显示器可以包括触摸屏显示器。在一个示例中，图形接口1340基于存储在存储器1330中的数据或基于由处理器1310执行的操作或两者来生成显示。

存储器子系统1320表示系统1300的主存储器，并为将由处理器1310执行的代码或将在执行例程中使用的数据值提供存储装置。存储器子系统1320可包括一个或多个存储器设备1330，诸如只读存储器（ROM）、闪速存储器、一个或多个种类的随机存取存储器（RAM）（诸如DRAM）、或其他存储器设备、或这样的设备的组合。存储器1330除了其他之外还存储和托管操作系统（OS）1332，以提供用于系统1300中指令的执行的软件平台。另外，应用1334可以在来自存储器1330的OS 1332的软件平台上执行。应用1334表示程序，所述程序具有其自己的操作逻辑以实行一个或多个功能的执行。过程1336表示代理或例程，其向OS 1332、或者一个或多个应用1334或组合提供辅助功能。OS 1332、应用1334以及过程1336提供软件逻辑来为系统1300提供功能。在一个示例中，存储器子系统1320包括存储器控制器1322，其是用于生成命令并且将命令发布到存储器1330的存储器控制器。将理解的是，存储器控制器1322可以是处理器1310的物理部分或接口1312的物理部分。例如，存储器控制器1322可以是集成存储器控制器，被集成到具有处理器1310的电路上，诸如集成到处理器管芯或片上系统上。

虽然没有被明确说明，但是将理解的是，系统1300可以在设备之间包括一个或多个总线或总线系统，诸如存储器总线、图形总线、接口总线或其他。总线或其他信号线可以通信地或电气地将组件耦合在一起，或既通信地又电气地耦合组件。总线可以包括物理通信线、点对点连接、桥、适配器、控制器、或其他电路或组合。总线可以包括例如如下各项中的一个或多个：系统总线、外围组件互连（PCI）总线、超传输（HyperTransport）或工业标准架构（ISA）总线、小型计算机系统接口（SCSI）总线、通用串行总线（USB）、或其他总线或组合。

在一个示例中，系统1300包括接口1314，其可以耦合至接口1312。接口1314可以是比接口1312低速的接口。在一个示例中，接口1314表示接口电路，其可以包括独立的组件和集成电路。在一个示例中，多个用户接口组件或外围组件或两者耦合到接口1314。网络接口1350向系统1300提供通过一个或多个网络与远程设备（例如，服务器或其他计算设备）通信的能力。网络接口1350可以包括以太网适配器、无线互连组件、蜂窝网络互连组件、USB（通用串行总线）或其他基于有线或无线标准或专有的接口。网络接口1350可以与远程设备交换数据，这可以包括发送存储在存储器中的数据或接收要存储在存储器中的数据。

在一个示例中，系统1300包括一个或多个输入/输出（I/O）接口1360。I/O接口1360可以包括一个或多个接口组件，通过所述接口组件，用户与系统1300交互（例如音频、字母数字、触觉/触摸、或其他接合）。外围接口1370可以包括没有在以上明确提到的任何硬件接口。外围设备一般是指依赖性地连接到系统1300的设备。依赖性连接是如下一个连接：其中系统1300提供软件平台或硬件平台或两者，操作在其上执行，并且用户与其交互。

在一个示例中，系统1300包括存储子系统1380来以非易失性方式存储数据。在一个示例中，在某些系统实现方式中，存储装置1380的至少某些组件可以与存储器子系统1320的组件重叠。存储子系统1380包括（一个或多个）存储设备1384，其可以是或可以包括用于以非易失性方式存储大量数据的任何常规介质，诸如一个或多个磁性、固态、或基于光学的盘，或组合。存储装置1384以持久状态保持代码或指令和数据1386（即，尽管有系统1300的电力的中断，值也被留存）。存储装置1384通常可以被认为是“存储器”，尽管存储器1330典型地是用于向处理器1310提供指令的执行或操作存储器。然而存储装置1384是非易失性的，存储器1330可以包括易失性存储器（即，如果对系统1300的电力中断，则数据的值或状态是不确定的）。在一个示例中，存储子系统1380包括用于与存储装置1384接合的控制器1382。在一个示例中，控制器1382是接口1314或处理器1310的物理部分，或可以包括在处理器1310和接口1314两者中的电路或逻辑。

电源1302向系统1300的组件提供电力。更具体地，电源1302典型地接合到系统1302中的一个或多个电力供应1304，用以向系统1300的组件提供电力。在一个示例中，电力供应1304包括要插入到壁式插座中的AD到DC（交流到直流）适配器。这样的AC电力可以是可再生能量（例如太阳能电力）电源1302。在一个示例中，电源1302包括DC电源，诸如外部AC到DC转换器。在一个示例中，电源1302或电力供应1304包括无线充电硬件，其用于经由邻近于充电场而充电。在一个示例中，电源1302可以包括内部电池（battery）或燃料电池（cell）源。

图14是移动设备的示例的框图，其中可以实现具有用于提供高压偏置和低压偏置两者的设备的解码器。设备1400表示移动计算设备，诸如计算平板设备、移动电话或智能电话、可穿戴计算设备、或其他移动设备、或嵌入式计算设备。将理解的是，总体上示出组件中的某些，并且不是这样的设备的所有组件都被示出在设备1400中。

系统1400包括存储器1462中的存储器阵列，其可以是根据图1的系统130的示例的存储器阵列。在一个示例中，双极解码器1490表示根据本文提供的任何示例的双极解码器。双极解码器使存储器1462能够提供对存储器阵列内的目标单元的选择。与传统解码器相比，所描述的双极解码器的使用使得能够以较低的能量使用进行选择。

设备1400包括处理器1410，所述处理器1410执行设备1400的主要处理操作。处理器1410可以包括一个或多个物理设备，诸如微处理器、应用处理器、微控制器、可编程逻辑器件、或其他处理构件。由处理器1410所执行的处理操作包括在其上执行应用和设备功能的操作平台或操作系统的执行。处理操作包括：跟与人类用户或与其他设备的I/O（输入/输出）有关的操作、与电力管理有关的操作、与将设备1400连接到另一设备有关的操作、或组合。处理操作还可以包括与如下各项有关的操作：音频I/O、显示I/O、或其他接合、或组合。处理器1410可以执行存储器中所存储的数据。处理器1410可以写或编辑存储器中所存储的数据。

在一个示例中，系统1400包括一个或多个传感器1412。传感器1412表示嵌入式传感器或与外部传感器的接口、或组合。传感器1412使得系统1400能够监控或检测在其中实现系统1400的环境或设备的一个或多个状况。传感器1412可以包括环境传感器（诸如温度传感器、运动检测器、光检测器、相机、化学传感器（例如一氧化碳、二氧化碳、或其他化学传感器））、压力传感器、加速度计、陀螺仪、医学或生理学传感器（例如生物传感器、心率监控器、或用于检测生理学属性的其他传感器）、或其他传感器、或组合。传感器1412还可以包括用于生物计量系统的传感器，所述生物计量系统诸如指纹识别系统、面部检测或识别系统、或者检测或识别用户特征的其他系统。传感器1412应当被宽泛地理解，并且不对可以与系统1400一起实现的许多不同类型的传感器进行限制。在一个示例中，一个或多个传感器1412经由与处理器1410集成的前端电路而耦合到处理器1410。在一个示例中，一个或多个传感器1412经由系统1400的另一组件而耦合到处理器1410。

在一个示例中，设备1400包括音频子系统1420，所述音频子系统1420表示与向计算设备提供音频功能相关联的硬件（例如音频硬件和音频电路）以及软件（例如驱动器、编解码器）组件。音频功能可以包括扬声器或头戴式耳机输出，以及麦克风输入。用于这样的功能的设备可以被集成到设备1400中，或连接到设备1400。在一个示例中，通过提供音频命令，所述音频命令由处理器1410接收并且处理，用户与设备1400交互。

显示子系统1430表示提供视觉显示以用于呈现给用户的硬件（例如显示设备）以及软件组件（例如驱动器）。在一个示例中，显示器包括用于用户与计算设备交互的触觉组件或触摸屏元件。显示子系统1430包括显示接口1432，其包括用于将显示提供给用户的特定屏幕或硬件设备。在一个示例中，显示接口1432包括与处理器1410（诸如图形处理器）分离的逻辑，其用于执行与显示有关的至少一些处理。在一个示例中，显示子系统1430包括向用户提供输出和输入两者的触摸屏设备。在一个示例中，显示子系统1430包括向用户提供输出的高清晰度（HD）或超高清晰度（UHD）显示器。在一个示例中，显示子系统包括或驱动触摸屏显示器。在一个示例中，显示子系统1430基于存储在存储器中的数据或基于由处理器1410执行的操作或两者来生成显示信息。

I/O控制器1440表示与跟用户的交互有关的硬件设备和软件组件。I/O控制器1440可以操作以管理作为音频子系统1420、或显示子系统1430或两者的部分的硬件。另外，I/O控制器1440图示用于附加设备的连接点，所述附加设备连接到设备1400，通过所述附加设备，用户可与系统交互。例如，可以附接到设备1400的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或供特定应用使用的其他I/O设备诸如读卡器或者其他设备。

如以上所提到的，I/O控制器1440可以与音频子系统1420或显示子系统1430或两者交互。例如，通过麦克风或其他音频设备的输入可以为设备1400的一个或多个应用或功能提供输入或命令。另外，代替于或附加于显示输出，可以提供音频输出。在另一示例中，如果显示子系统包括触摸屏，则显示设备还充当输入设备，其可以至少部分地受I/O控制器1440管理。在设备1400上还可以存在附加的按钮或开关，用于提供受I/O控制器1440管理的I/O功能。

在一个示例中，I/O控制器1440管理诸如如下各项的设备：加速度计、相机、光传感器或其他环境传感器、陀螺仪、全球定位系统（GPS）、或可以被包括在设备1400中的其他硬件、或传感器1412。输入可以是直接用户交互的部分，以及将环境输入提供到系统以影响其操作（诸如对于噪声的滤波、调节显示以用于亮度检测、为相机应用闪光、或其他特征）。

在一个示例中，设备1400包括电力管理1450，所述电力管理1450管理电池电力使用、对电池的充电以及与电力节省操作有关的特征。电力管理1450管理来自电源1452的电力，所述电源1452向系统1400的组件提供电力。在一个示例中，电源1452包括要插入到壁式插座中的AD到DC（交流到直流）适配器。这样的AC电力可以是可再生能量（例如太阳能电力、基于运动的电力）。在一个示例中，电源1452仅仅包括DC电力，所述DC电力可以由诸如外部AC到DC转换器的DC电源提供。在一个示例中，电源1452包括无线充电硬件，其用于经由邻近于充电场而充电。在一个示例中，电源1452可以包括内部电池或燃料电池源。

存储器子系统1460包括用于存储设备1400中的信息的（一个或多个）存储器设备1462。存储器子系统1460可以包括非易失性（如果到存储器设备的电力中断，则状态不改变）或易失性（如果到存储器设备的电力中断，则状态不确定）的存储器设备，或组合。存储器1460可以存储应用数据、用户数据、音乐、照片、文档、或其他数据，以及系统数据（无论是长期的还是临时的），所述系统数据与系统1400的应用和功能的执行有关。在一个示例中，存储器子系统1460包括存储器控制器1464（其还可以被视为系统1400的控制的部分，并且可以潜在地被视为处理器1410的部分）。存储器控制器1464包括调度器，其用于生成并发布命令以控制对存储器设备1462的访问。

连接性1470包括硬件设备（例如无线或有线连接器和通信硬件、或有线和无线硬件的组合）以及软件组件（例如驱动器、协议栈），所述硬件设备和软件组件用以使得设备1400能够与外部设备通信。外部设备可以是分离的设备，诸如其他计算设备、无线接入点或基站，以及外围设备，诸如耳机、打印机或其他设备。在一个示例中，系统1400与外部设备交换数据以用于在存储器中存储或以用于在显示设备上显示。所交换的数据可以包括将被存储在存储器中的数据、或已经被存储在存储器中的数据，用以读、写、或编辑数据。

连接性1470可以包括多个不同类型的连接性。为了一般化，设备1400被图示为具有蜂窝连接性1472和无线连接性1474。蜂窝连接性1472一般是指由无线运营商提供的蜂窝网络连接性，诸如经由如下各项而被提供：GSM（全球移动通信系统）或变型或衍生物、CDMA（码分多址）或变型或衍生物、TDM（时分复用）或变型或衍生物、LTE（长期演进——也被称为“4G”）、或其他蜂窝服务标准。无线连接性1474是指非蜂窝的无线连接性，并且可以包括个域网（诸如蓝牙）、局域网（诸如WiFi）、或广域网（诸如WiMax）、或其他无线通信、或组合。无线通信是指通过使用调制电磁辐射通过非固态介质来传送数据。有线通信通过固态通信介质而发生。

外围连接1480包括硬件接口和连接器，以及软件组件（例如驱动器、协议栈），其用于实现外围连接。将理解的是，设备1400可以既是去往其他计算设备的外围设备（“去往”1482），以及也具有被连接到它的外围设备（“来自”1484）。设备1400通常具有“对接（docking）”连接器，其用于连接到其他计算设备以用于诸如管理（例如下载、上传、改变、同步）设备1400上的内容的目的。另外，对接连接器可以允许设备1400连接到某些外围设备，所述外围设备允许设备1400控制例如向视听或其他系统的内容输出。

除了专有对接连接器或其他专有连接硬件之外，设备1400可以经由常见的或基于标准的连接器来实现外围连接1480。常见类型可以包括通用串行总线（USB）连接器（其可以包括多个不同硬件接口中的任一个）、包括迷你显示端口（MDP）的显示端口、高清多媒体接口（HDMI）、或其他类型。

一般而言，关于本文的描述，在一个示例中，一种存储设备包括：导体的交叉点型阵列，包括行和列；和解码器，其用于选择或取消选择导体之一，该解码器包括驱动器电路，其用于施加偏置电压来选择或取消选择导体；以及选择器件，其用于向驱动器电路选择性地提供高压偏置和低压偏置两者以使驱动器电路能够施加偏置电压。

在一个示例中，用于选择或取消选择导体之一的解码器包括用于选择或取消选择字线的解码器。在一个示例中，用于选择或取消选择导体之一的解码器包括用于选择或取消选择位线的解码器。在一个示例中，用于施加偏置电压的驱动器电路包括具有互补金属氧化物半导体（CMOS）器件的驱动器电路；并且其中选择器件包括CMOS驱动器。在一个示例中，用于施加偏置电压的驱动器电路包括仅具有N型金属氧化物半导体（NMOS）器件的驱动器电路。在一个示例中，解码器还包括多路复用器，其用于在高压偏置和低压偏置之间进行选择。在一个示例中，选择器件包括至少一个高压晶体管，其中当切换偏置极性时，选择器件的栅极电压不改变。在一个示例中，选择器件仅包括高压晶体管，其中当切换偏置极性时，选择电路的栅极电压不改变。在一个示例中，驱动器电路包括至少一个高压晶体管，其中当切换偏置极性时，驱动器电路的栅极电压不改变。在一个示例中，驱动器电路仅包括高压晶体管，其中当切换偏置极性时，驱动器电路的栅极电压不改变。在一个示例中，选择器件仅包括低压晶体管，其中，在中压参考与低压或高压轨之间切换栅极电压，而不是在高压和低压轨之间切换栅极电压。在一个示例中，电路要与局部导体接合，并且选择器件要与全局导体接合。

一般而言，关于本文的描述，在一个示例中，一种存储器控制器与根据前两个段落的任何示例的存储器设备交互。一般而言，关于本文的描述，在一个示例中，一种方法提供用于根据前两个段落的任何示例的存储器设备的操作。一般而言，关于本文的描述，在一个示例中，一种方法提供用于存储器控制器与根据前两个段落的任何示例的存储器设备交互的操作。

一般而言，关于本文的描述，在一个示例中，一种系统包括：存储器控制器；以及耦合至所述存储器控制器的存储器设备，所述存储器设备包括导体的交叉点型阵列，其包括行和列；和解码器，其用于选择或取消选择导体之一，该解码器包括驱动器电路，其用于施加偏置电压来选择或取消选择导体；以及选择器件，用于向电路选择性地提供高压偏置和低压偏置两者以使电路能够施加偏置电压。

在一个示例中，用于选择或取消选择导体之一的解码器包括用于选择或取消选择字线的解码器。在一个示例中，用于选择或取消选择导体之一的解码器包括用于选择或取消选择位线的解码器。在一个示例中，用于施加偏置电压的驱动器电路包括具有互补金属氧化物半导体（CMOS）器件的驱动器电路；并且其中选择器件包括CMOS驱动器。在一个示例中，用于施加偏置电压的驱动器电路包括仅具有N型金属氧化物半导体（NMOS）器件的驱动器电路。在一个示例中，解码器还包括多路复用器，其用于在高压偏置和低压偏置之间进行选择。在一个示例中，选择器件包括至少一个高压晶体管，其中当切换偏置极性时，选择器件的栅极电压不改变。在一个示例中，选择器件仅包括高压晶体管，其中当切换偏置极性时，选择电路的栅极电压不改变。在一个示例中，驱动器电路包括至少一个高压晶体管，其中当切换偏置极性时，驱动器电路的栅极电压不改变。在一个示例中，驱动器电路仅包括高压晶体管，其中当切换偏置极性时，驱动器电路的栅极电压不改变。在一个示例中，选择器件仅包括低压晶体管，其中在中压参考与低压或高压轨之间切换栅极电压，而不是在高压和低压轨之间切换栅极电压。在一个示例中，电路要与局部导体接合，并且选择器件要与全局导体接合。在一个示例中，该系统还包括以下各项中的一个或多个：耦合至SSD的主处理器设备；通信地耦合到主处理器的显示器；通信耦合到主处理器的网络接口；或为系统供电的电池。

如本文所图示的流程图提供各种过程动作的序列的示例。流程图可以指示将由软件或固件例程执行的操作以及物理操作。流程图可以图示可以以硬件和/或软件来实现的有限状态机（FSM）的状态的实现方式的示例。尽管以特定的顺序或次序示出，但除非另有说明，否则可以修改动作的次序。因此，图示的图应该仅被理解为示例，并且可以以不同的次序执行过程，并且可以并行执行一些动作。另外，可以省略一个或多个动作；因此，并非所有实现方式都将执行所有动作。

在本文中描述各种操作或功能的程度上，它们可以被描述或被定义为软件代码、指令、配置、和/或数据。内容可以是直接可执行的（“对象”或“可执行”形式）、源代码、或差分代码（“增量”或“补丁”代码）。本文中描述的事物的软件内容可以经由具有被存储在其上的内容的制品、或经由一种操作通信接口以经由通信接口来发送数据的方法而被提供。机器可读存储介质可以使得机器执行所描述的功能或操作，并且包括以由机器（例如计算设备、电子系统等等）可访问的形式存储信息的任何机构，诸如可记录/不可记录的介质（例如只读存储器（ROM）、随机存取存储器（RAM）、磁盘存储介质、光学存储介质、闪速存储器设备等等）。通信接口包括如下任何机构：所述机构接合到硬连线的、无线的、光学的等等介质中的任一个以与另一设备通信、所述另一设备诸如存储器总线接口、处理器总线接口、因特网连接、盘控制器等等。通信接口可以通过提供配置参数和/或发送信号来被配置，以使所述通信接口准备好来提供对软件内容进行描述的数据信号。可以经由被发送到通信接口的一个或多个命令或信号来访问通信接口。

本文中描述的各种组件可以是用于执行描述的操作或功能的构件。本文中描述的每个组件包括软件、硬件、或这些的组合。组件可以被实现为软件模块、硬件模块、特殊用途硬件（例如专用硬件、专用集成电路（ASIC）、数字信号处理器（DSP）等等）、嵌入式控制器、硬连线的电路等等。

除了本文中描述的内容之外，可以对本发明的所公开的事物和实现方式做出各种修改，而不偏离其范围。因此，本文中的说明和示例应当以说明性而不是限制性的意义来被解释。本发明的范围应仅通过参考所附权利要求书来度量。

Claims (21)

1.一种具有解码器的存储器设备，包括：

导体的交叉点型阵列，其包括行和列；和

用于选择或取消选择导体之一的解码器，所述解码器包括

驱动器电路，其用于施加偏置电压以选择或取消选择导体；和

选择器件，其用于选择性地向驱动器电路提供高压偏置和低压偏置两者以使驱动器电路能够施加偏置电压。

2.根据权利要求1所述的存储器设备，其中，用于选择或取消选择导体之一的解码器包括：用于选择或取消选择字线，或者用于选择或取消选择位线的解码器。

3.根据权利要求1所述的存储器设备，其中，用于施加偏置电压的驱动器电路包括具有互补金属氧化物半导体（CMOS）器件的驱动器电路，并且其中，所述选择器件包括CMOS驱动器。

4.根据权利要求1所述的存储器设备，其中，用于施加偏置电压的驱动器电路包括仅具有N型金属氧化物半导体（NMOS）器件的驱动器电路。

5.根据权利要求1所述的存储器设备，其中，所述解码器还包括多路复用器，其用于在高压偏置和低压偏置之间进行选择。

6.根据权利要求1所述的存储器设备，其中，所述选择器件包括至少一个高压晶体管，其中，当切换偏置极性时，所述选择器件的栅极电压不改变。

7.根据权利要求6所述的存储器设备，其中，所述选择器件仅包括高压晶体管，其中，当切换偏置极性时，选择电路的栅极电压不改变。

8.根据权利要求6所述的存储器设备，其中，所述驱动器电路包括至少一个高压晶体管，其中，当偏置极性切换时，所述驱动器电路的栅极电压不改变。

9.根据权利要求8所述的存储器设备，其中，所述驱动器电路仅包括高压晶体管，其中，当切换偏置极性时，所述驱动器电路的栅极电压不改变。

10.根据权利要求1所述的存储器设备，其中，所述选择器件仅包含低压晶体管，其中，在中压参考与低压或高压轨之间切换栅极电压，而不是在高压与低压轨之间切换栅极电压。

11.根据权利要求1所述的存储器设备，其中，电路要与局部导体接合，并且所述选择器件要与全局导体接合。

12.一种具有存储器设备解码器的系统，包括：

存储器控制器；和

耦合到存储器控制器的存储器设备，所述存储器设备包括

导体的交叉点型阵列，其包括行和列；和

用于选择或取消选择导体之一的解码器，所述解码器包括

驱动器电路，其用于施加偏置电压以选择或取消选择导体；和

选择器件，其用于选择性地向电路提供高压偏置和低压偏置两者以使电路能够施加偏置电压。

13.根据权利要求12所述的系统，其中，用于选择或取消选择导体之一的解码器包括：用于选择或取消选择字线，或者选择或取消选择位线的解码器。

14.根据权利要求12所述的系统，其中，用于施加偏置电压的驱动器电路包括具有互补金属氧化物半导体（CMOS）器件的驱动器电路；并且其中，所述选择器件包括CMOS驱动器。

15.根据权利要求12所述的系统，其中，用于施加偏置电压的驱动器电路包括仅具有N型金属氧化物半导体（NMOS）器件的驱动器电路。

16.根据权利要求12所述的系统，其中，所述解码器还包括多路复用器，其用于在高压偏置和低压偏置之间进行选择。

17.根据权利要求12所述的系统，其中，所述选择器件包括至少一个高压晶体管，其中，当切换偏置极性时，所述选择器件的栅极电压不改变。

18.根据权利要求17所述的系统，其中，所述驱动器电路包括至少一个高压晶体管，其中，当切换偏置极性时，所述驱动器电路的栅极电压不改变。

19.根据权利要求12所述的系统，其中，所述选择器件仅包括低压晶体管，其中，在中压参考与低压或高压轨之间切换栅极电压，而不是在所述高压和低压轨之间切换栅极电压。

20.根据权利要求12所述的系统，其中，电路要与局部导体接合，并且所述选择器件要与全局导体接合。

21.根据权利要求12所述的系统，还包括以下各项中的一个或多个：

耦合到存储器设备的主处理器设备；

通信地耦合到主处理器的显示器；

通信耦合到主处理器的网络接口；或

用于为系统供电的电池。

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