CN111833954A - 存储设备 - Google Patents

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CN111833954A CN202010263534.9A CN202010263534A CN111833954A CN 111833954 A CN111833954 A CN 111833954A CN 202010263534 A CN202010263534 A CN 202010263534A CN 111833954 A CN111833954 A CN 111833954A
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Abstract

本申请提供一种存储设备。所述存储设备包括：包括多个单元的单元阵列；地址转变检测器，其输出关于写入命令的地址是否改变的转变检测信号；以及控制逻辑电路，其响应于所述写入命令生成多个字线接通信号中的一个字线接通信号用于对所述单元阵列执行写入操作，并根据所述转变检测信号终止所述写入操作。所述字线接通信号包括：在所述地址改变之前保持激活的长时间保持的字线接通信号、以及在所述地址改变之前被分割成多个子字线接通信号的分割字线接通信号。

Description

存储设备
相关申请的交叉引用
本申请要求于2019年4月18日向韩国知识产权局提交的韩国专利申请No.10-2019-0045314的权益，通过引用将该申请的全部内容合并于此。
技术领域
本发明构思涉及一种存储设备。
背景技术
随着电子设备的提速和低功耗，内置于电子设备中的存储设备也需要高速的读取/写入操作和低工作电压。随机存取存储器(RAM)可以是易失性的或非易失性的。每次断电时，易失性RAM丢失存储在易失性随机存取存储器中的信息，同时，即使存储器断开电源，非易失性随机存取存储器也可以保留非易失性随机存取存储器的存储内容。
然而，在这样的非易失性随机存取存储器的情况下，存在写入操作的成功率和写入错误率(WER)，并且必须在写入错误率低的方向上进行操作。写入错误率与写入时间和次数有关。
发明内容
本发明构思的各方面提供了一种高可靠性的存储设备。
根据本发明构思的示例性实施例，一种存储设备包括：包括多个单元的单元阵列；地址寄存器，被配置为接收第一地址并锁存所述第一地址；地址转变检测器，被配置为：接收第二地址并检测从被锁存的所述第一地址到所述第二地址的改变，并在检测到所述第二地址的所述改变时，输出转变检测信号；以及控制逻辑电路，被配置为通过写入信号使用所述第一地址开始对所述单元阵列的写入操作，并且响应于所述转变检测信号终止所述写入操作。
根据本发明构思的示例性实施例，一种存储设备包括：包括多个单元的单元阵列；地址转变检测器，被配置为输出关于写入命令的地址是否改变的转变检测信号；以及控制逻辑电路，被配置为响应于所述写入命令生成多个字线接通信号中的一个字线接通信号用于对所述单元阵列执行写入操作，并根据所述转变检测信号终止所述写入操作。所述多个字线接通信号包括：在所述地址改变之前保持激活的长时间保持的字线接通信号、以及在所述地址改变之前被分割成多个子字线接通信号的分割字线接通信号。
根据本发明构思的示例性实施例，一种存储设备包括：单元阵列，包括多个存储单元，所述多个存储单元中的每个存储单元包括具有固定磁化方向的被钉扎层、具有可变磁化方向的自由层、以及置于所述被钉扎层与所述自由层之间的隧道势垒层；地址转变检测器，被配置为检测写入命令的地址是否改变，并且响应于检测结果输出转变检测信号；模式寄存器，被配置为响应于所述存储设备的操作模式生成预充电脉冲；以及控制逻辑电路，被配置为通过写入信号执行所述地址的写入操作，并且根据所述转变检测信号终止所述地址的所述写入操作，并且还被配置为响应于所述预充电脉冲生成多个字线接通信号中的一个字线接通信号。所述操作模式包括第一模式和第二模式。在所述第一模式下，在所述写入命令的所述地址改变之前，所述字线接通信号保持激活，并且在所述第二模式下，在所述写入命令的所述地址改变之前，所述字线接通信号被终止并且另一字线接通信号被生成。
然而，本发明构思的各方面不限于本文所阐述的方面。通过参考下面给出的本发明构思的详细描述，对于本发明构思所属领域的普通技术人员而言，本发明构思的以上以及其他方面将变得更加明显。
附图说明
通过参照附图详细说明本发明构思的示例性实施例，本发明构思的上述以及其他方面和特征将变得更加明显，其中：
图1是用于说明根据本发明构思的一些实施例的存储设备的框图；
图2是用于详细说明图1的地址寄存器的逻辑电路图；
图3是用于详细说明图1的地址转变检测器的框图；
图4是用于详细说明图3的前寄存器的逻辑电路图；
图5是用于详细说明图3的比较器的逻辑电路图；
图6是用于说明图1的存储设备的地址转变检测器按时间操作的定时图；
图7是用于说明图1的存储设备按时间的写入操作的定时图；
图8是用于详细说明图1的单元阵列的等效电路图；
图9是用于说明根据本发明构思的一些实施例的存储设备的单元阵列的等效电路图；
图10是用于说明图9的单元阵列的存储单元的结构的透视图；
图11是用于说明根据本发明构思的一些实施例的存储设备的框图；
图12是用于详细说明图11的模式寄存器的逻辑电路图；
图13是用于详细说明图12的自动脉冲发生器的逻辑电路图；
图14是用于说明图11的模式寄存器按时间操作的定时图；
图15是用于说明图11的存储设备按时间操作的定时图；
图16是用于说明根据本发明构思的一些实施例的存储设备的框图；以及
图17是用于说明图1的存储设备的控制逻辑按时间操作的定时图。
具体实施方式
在下文中，将参照图1至图8描述根据本发明构思的一些实施例的存储设备。
图1是用于说明根据本发明构思的一些实施例的存储设备的框图。
参照图1，根据本发明构思的一些实施例的存储设备可以包括地址寄存器100、时钟发生器110、地址转变检测器120、命令译码器130、行译码器140、列译码器150、控制逻辑160(也称为控制逻辑电路)、字线驱动器170、单元阵列180、复用器(BL MUX)190、写入驱动器200、读出放大器210和I/O缓冲器220。
地址寄存器100可以从外部接收地址XA。例如，地址寄存器100可以从存储控制器接收地址XA。地址寄存器100可以通过将接收到的地址XA划分为行地址RA和列地址CA来锁存接收到的地址XA。地址寄存器100可以分别向行译码器140和列译码器150发送行地址RA和列地址CA。
地址寄存器100可以从时钟发生器110接收第一时钟PCK。地址寄存器100可以从命令译码器130接收写入信号WRITE(也可以简写为WR)。地址寄存器100可以通过写入信号WRITE和第一时钟PCK锁存写入命令的行地址RA和列地址CA。
地址寄存器100可以向地址转变检测器120发送行地址RA和列地址CA。
时钟发生器110可以从外部接收时钟CK。时钟发生器110可以基于时钟CK产生第一时钟PCK和第二时钟PRE_PCK。这里，第一时钟PCK和第二时钟PRE_PCK可以具有与时钟CK相同的周期。例如，第一时钟PCK和第二时钟PRE_PCK可以具有与时钟CK相同的频率。然而，与时钟CK相比，第一时钟PCK可以偏移。例如，第一时钟PCK可以比时钟CK延迟。第二时钟PRE_PCK可以类似于时钟CK，而不是第一时钟PCK。第二时钟PRE_PCK可以与时钟CK相等或略微地偏移。例如，第二时钟PRE_PCK可以与时钟CK同相。因此，第二时钟PRE_PCK的上升沿的时间点可以与时钟CK的上升沿的时间点相同或稍晚，而第一时钟PCK的上升沿的时间点可以在第二时钟PRE_PCK的上升沿的时间点之后或在时钟CK的上升沿的时间点之后。
时钟发生器110可以将第一时钟PCK提供给地址寄存器100，并且可以将第二时钟PRE_PCK发送给地址转变检测器120。因此，可以使地址寄存器100的与第一时钟PCK同步的输出晚于地址转变检测器120的与第二时钟PRE_PCK同步的输出。为了便于描述，例如，如图6所示，地址XA可以包括第一地址XA[i]和紧接在第一地址XA[i]之后的第二地址XA[j]。地址寄存器100可以响应于比时钟CK延迟的第一时钟PCK锁存第一地址XA[i]和第二地址XA[j]，地址转变检测器120可以响应于与时钟CK同相的第二时钟PRE_PCK锁存第一地址XA[i]和第二地址XA[j]。在这种情况下，如图6所示，在时间点t4，响应于第二时钟PRE_PCK，锁存在地址转变检测器120中的第一地址XA[i]被切换到第二地址XA[j]，但是地址寄存器100仍然保持锁存的第一地址XA[i]，并且地址寄存器100的锁存的第一地址XA[i]在时间点t7被切换到第二地址XA[j]。因此，地址转变检测器120可以在时间点t4与时间点t7之间检测从第一地址XA[i]到第二地址XA[j]的地址变化。
地址转变检测器120可以从外部接收地址XA。地址转变检测器120可以从时钟发生器110接收第二时钟PRE_PCK。地址转变检测器120可以从地址寄存器100接收行地址RA和列地址CA。地址转变检测器120可以从命令译码器130接收写入信号WRITE。
地址转变检测器120可以检测写入命令的地址XA是否被改变，以生成转变检测信号ADDR_DETB。地址转变检测器120可以将转变检测信号ADDR_DETB发送到控制逻辑160。如上所述，如图6所示，在接收到第二地址XA[j]时，地址转变检测器120可以响应于与时钟CK同相的第二时钟PRE_PCK而将其先前锁存的地址(例如，第一地址XA[i])改变为第二地址XA[j]。地址转变检测器120也接收由地址寄存器100响应于比时钟CK延迟的第一时钟PCK而锁存的第一地址XA[i](即，地址寄存器100晚于地址转变检测器120来锁存第二地址XA[j])，地址转变检测器120通过比较地址转变检测器120的锁存地址(第二地址XA[j])和地址寄存器100的锁存地址(第一地址XA[i])来检测地址XA的变化。后面将详细描述地址转变检测器120的配置和操作。
命令译码器130可以从外部接收时钟CK、负片选信号CSN和负写入使能信号WEN。此时，当负片选信号CSN为高电平时，可以解释为不施加信号，而当负片选信号CSN为低电平信号时，可以解释为施加信号。由于这可能因内部实现而不同，因此本实施例不限于此。
负写入使能信号WEN可以是与写入命令相对应的信号。即，当施加写入命令时，负写入使能信号WEN可以被施加为低电平。负写入使能信号WEN可以是指示需要使用写入命令执行写入操作的信号。负片选信号CSN可以是选择要由多个芯片组成的存储设备驱动的芯片的信号。
命令译码器130可以根据负片选信号CSN和负写入使能信号WEN生成写入信号WRITE，并且可以与时钟CK同步地发送写入信号WRITE。命令译码器130可以向地址寄存器100、地址转变检测器120和控制逻辑160发送写入信号WRITE。
行译码器140可以从地址寄存器100接收行地址RA。行译码器140可以从控制逻辑160接收字线接通信号WL_ON。行译码器140可以对行地址RA进行译码以生成译码后的行地址DRA。行译码器140可以将译码后的行地址DRA发送给字线驱动器170。行译码器140仅在接收到字线接通信号WL_ON时才可以发送译码后的行地址DRA。
字线驱动器170可以根据译码后的行地址DRA来控制单元阵列180的字线WL的电压。例如，字线驱动器170可以向由行地址RA选择的字线WL施加用于读取或写入的电压，并且可以向未由译码后的行地址DRA选择的其他字线WL施加用于抑制读取或写入的(一个或多个)电压。
列译码器150可以从地址寄存器100接收列地址CA。列译码器150可以从控制逻辑160接收字线接通信号WL_ON。列译码器150可以对列地址CA进行译码以生成译码后的列地址DCA。列译码器150可以将译码后的列地址DCA发送给复用器190。列译码器150仅在接收到字线接通信号WL_ON时才可以发送译码后的列地址DCA。
控制逻辑160可以从命令译码器130接收写入信号WRITE。控制逻辑160可以从地址转变检测器120接收转变检测信号ADDR_DETB。控制逻辑160可以通过写入信号WRITE和转变检测信号ADDR_DETB生成字线接通信号WL_ON和写入驱动器使能信号WREN。
控制逻辑160可以根据写入信号WRITE将字线接通信号WL_ON和写入驱动器使能信号WREN中的每一者施加为高电平。例如，如图17所示，响应于写入信号WRITE的下降沿，控制逻辑160可以生成变为高电平的字线接通信号WL_ON和写入驱动器使能信号WREN。控制逻辑160可以将字线接通信号WL_ON施加到行译码器140和列译码器150，并且可以将写入驱动器使能信号WREN施加到写入驱动器200。
控制逻辑160可以根据转变检测信号ADDR_DETB将字线接通信号WL_ON和写入驱动器使能信号WREN中的每一者施加为低电平。例如，如图17所示，响应于转变检测信号ADDR_DETB的下降沿，控制逻辑160生成变为低电平的字线接通信号WL_ON和写入驱动器使能信号WREN。这允许控制逻辑160使写入操作终止。
单元阵列180内部可以包括多个存储单元。在单元阵列180中，字线WL和位线BL可以形成多个行和多个列。此外，源极线SL也可以与位线BL成对地设置。地址XA可以用于指定与任何字线WL和任何位线BL相对应的存储单元。
单元阵列180可以从字线驱动器170接收施加到每条字线WL的电压。单元阵列180可以通过源极线SL和位线BL连接到复用器190。存储在或将要存储在单元阵列180中的数据可以通过位线BL输出到复用器190，或者可以通过源极线SL从复用器190输入。
复用器190可以从列译码器150接收译码后的列地址DCA。复用器190可以通过源极线SL和位线BL连接到单元阵列180。复用器190可以使用译码后的列地址DCA，在多条位线BL的输出中选择特定位线BL的输出并输出到公共位线BL_COM。
类似地，复用器190可以通过使用译码后的列地址DCA选择特定的源极线SL来输入公共源极线SL_COM的输入。即，复用器190还可以同时用作解复用器。
写入驱动器200可以经由源极线SL连接到单元阵列180的存储单元。在写入操作期间，写入驱动器200可以响应于写入驱动器使能信号WREN，经由复用器190将写入电流(或电压)施加到通过公共源极线SL_COM选择的源极线SL。例如，写入驱动器200可以在写入驱动器使能信号WREN保持高电平的预定时间内(即，在执行写入操作时)施加写入电流。写入驱动器200可以施加(一个或多个)电压以抑制对未通过复用器190选择的其他源极线SL的写入。
写入驱动器200可以从控制逻辑160接收写入驱动器使能信号WREN。写入驱动器200可能需要接收写入驱动器使能信号WREN以执行写入操作。
写入驱动器200可以经由写入输入/输出WIO从I/O缓冲器220接收数据。写入驱动器200可以经由公共源极线SL_COM向复用器190发送通过写入输入/输出WIO接收的数据。
读出放大器210可以通过源极线SL和位线BL连接到单元阵列180的存储单元。在读取操作时，读出放大器210可以感测通过复用器190、公共源极线SL_COM和公共位线BL_COM选择的源极线SL和位线BL的电流(或电压)。
读出放大器210可以通过公共源极线SL_COM和公共位线BL_COM从复用器190接收数据。读出放大器210可以经由读取输入/输出RIO向I/O缓冲器220发送通过公共源极线SL_COM和公共位线BL_COM接收的数据。
I/O缓冲器220可以经由写入输入/输出WIO和读取输入/输出RIO连接到写入驱动器200和读出放大器210中的每一者。I/O缓冲器220可以与外部设备交换数据。具体地，I/O缓冲器220可以将经由数据输入DIN和数据输出DOUT从外部设备发送的数据加载到写入驱动器200。I/O缓冲器220可以将由读出放大器210检测到的数据传送到外部设备。
图2是用于详细说明图1的地址寄存器的逻辑电路图。
参照图1和图2，地址寄存器100可以包括多个D触发器。地址XA可以包括例如第一地址XA<0>至第十七地址XA<16>。然而，这只是一个示例，并且本实施例不限于此。
地址寄存器100可以包括17个D触发器，每个D触发器对应于第一地址XA<0>至第十七地址XA<16>之一。每个D触发器可以使用第一时钟PCK和负写入信号/WRITE作为时钟来执行同步。这里，负写入信号/WRITE可以是通过对写入信号WRITE取反而获得的信号。
当写入信号WRITE为低电平时，负写入信号/WRITE可以为高电平，当写入信号WRITE为高电平时，负写入信号/WRITE可以为低电平。即，当写入命令进入时，负写入信号/WRITE可以为低电平。因此，当负写入信号/WRITE变为低电平时，可能会存在进入第十七D触发器的时钟被阻塞的影响。
即，这允许地址寄存器100根据写入命令的进入来锁存地址XA。例如，当将写入命令作为负写入使能信号WEN施加到命令译码器130时，由于通过时钟CK将其作为写入信号WRITE输出，因此与地址XA相比被延迟，并且可以被输入到地址寄存器100。因此，在地址XA被第一次锁存之后，写入信号WRITE可以变为高电平。
当写入信号WRITE变为高电平时，由于负写入信号/WRITE变为低电平，并且D触发器的时钟部分变为低电平，已经锁存的地址XA不会改变。当写入信号WRITE再次变为低电平时，锁存地址XA将再次被锁存。
各D触发器锁存第一地址XA<0>至第十七地址XA<16>，并且可以输出第一行地址RA<0>至第十一行地址RA<10>以及第一列地址CA<0>至第六列地址CA<5>。此时，第一行地址RA<0>至第十一行地址RA<10>可以是行地址RA，第一列地址CA<0>至第六列地址CA<5>可以是列地址CA。行地址RA可以被发送到行译码器140和地址转变检测器120，列地址CA可以被发送到列译码器150和地址转变检测器120。
图3是用于详细说明图1的地址转变检测器的框图。
参照图1至图3，地址转变检测器120可以包括前寄存器(pre-register)121和比较器123。
前寄存器121可以与地址寄存器100类似地锁存地址XA。前寄存器121可以接收写入信号WRITE、地址XA和第二时钟PRE_PCK。这允许前寄存器121锁存前行地址PRE_RA和前列地址PRE_CA。
前行地址PRE_RA可以稍早于行地址RA被锁存，前列地址PRE_CA可以稍早于列地址CA被锁存。原因是与第一时钟PCK相比，第二时钟PRE_PCK从时钟CK偏移的程度较小。
比较器123可以从地址寄存器100接收行地址RA和列地址CA。比较器123可以从前寄存器121接收前行地址PRE_RA和前列地址PRE_CA。比较器123还可以接收写入信号WRITE。
比较器123可以将行地址RA与前行地址PRE_RA进行比较，将列地址CA与前列地址PRE__CA进行比较，并且可以根据行地址RA和前行地址PRE_RA之间的比较结果和/或列地址CA与前列地址PRE__CA之间的比较结果输出转变检测信号ADDR_DETB。
图4是用于详细说明图3的前寄存器的逻辑电路图。
参照图1至图4，前寄存器121可以具有类似于地址寄存器100的结构。前寄存器121可以包括多个D触发器。
前寄存器121可以包括17个D触发器，每个D触发器对应于第一地址XA<0>至第十七地址XA<16>之一。每个D触发器可以使用第二时钟PRE_PCK作为时钟来执行同步。
因此，前寄存器121可以根据写入信号WRITE的进入来锁存地址XA。
各D触发器可以锁存第一地址XA<0>至第十七地址XA<16>，并且可以输出第一前行地址PRE_RA<0>至第十一前行地址PRE_RA<10>，以及第一前列地址PRE_CA<0>至第六前列地址PRE_CA<5>。此时，第一前行地址PRE_RA<0>至第十一前行地址PRE_RA<10>可以是前行地址PRE_RA，第一前列地址PRE_CA<0>至第六前列地址PRE_CA<5>可以是前列地址PRE_CA。前行地址PRE_RA可以被发送到比较器123，前列地址PRE_CA可以被发送到比较器123。
图5是用于详细说明图3的比较器的逻辑电路图。
参照图1至图5，比较器123可以将第一行地址RA<0>至第十一行地址RA<10>与第一前行地址PRE_RA<0>至第十一前行地址PRE_RA<10>进行比较。比较器123还将第一至第十一列地址CA与第一至第十一前列地址PRE_CA进行比较。如果整个地址不完全相同，则可以输出转变检测信号ADDR_DETB。
但是，由于仅使用写入命令，所以负写入信号/WRITE被用作输入，并且当没有写入命令时，输出可以被切断。
图6是用于说明图1的存储设备的地址转变检测器根据时间操作的定时图。
参照图1至图6，可以对时钟CK的各个上升沿施加多个写入命令WR。具体地，可以分别在第一时间点t1、第二时间点t2、第三时间点t3、第四时间点t4和第五时间点t5施加写入命令WR。
同时，负片选信号CSN和负写入使能信号WEN都可以被施加为低电平，并且地址(XA[])可以被施加。作为地址(XA[])，地址i(XA[i])被施加，然后地址j(XA[j])可以被施加。因此，写入命令WR是在第一时间点t1、第二时间点t2和第三时间点t3对地址i(XA[i])的写入命令WR。然而，写入命令WR可以是在第四时间点t4和第五时间点t5对地址j(XA[j])的写入命令WR。
还可以像地址(XA[])那样施加写入命令WR的数据(DI[])。
如上所述，第二时钟PRE_PCK可以是等于时钟CK或比时钟CK稍微延迟且偏移的时钟，与第二时钟PRE_PCK相比，第一时钟PCK可以是比时钟CK延迟且偏移程度相对更大的时钟。然而，由于仅执行延迟偏移，第一时钟PCK和第二时钟PRE_PCK具有与时钟CK的周期相同的周期。
负写入信号/WRITE可以在施加地址(XA[])之后被施加。负写入信号/WRITE可以在施加具有改变的地址(XA[])的新写入命令WR之前暂时被施加为高电平。
行地址(RA[])和列地址(CA[])可以通过延迟且偏移程度相对较大的第一时钟PCK被锁存，因而地址i(XA[i])可以在第六时间点t6被锁存。相比之下，前行地址(PRE_RA[])和前列地址(PRE_CA[])可以通过延迟的且偏移程度相对较小的第二时钟PRE_PCK被锁存，因而地址i(XA[i])可以在第一时间点t1被锁存。
根据时间差，转换成新地址j(XA[j])的时间点也可能改变。在行地址(RA[])和列地址(CA[])中，地址j(XA[j])可以在第七时间点t7被锁存。相比之下，在前行地址(pre_RA[])和前列地址(pre_CA[])中，地址j(XA[j])可以在第四时间点t4被锁存。
因此，尽管前行地址(PRE_RA[])和前列地址(PRE_CA[])可以在第四时间点t4从地址j(XA[j])开始被锁存，但是由于行地址(RA[])和列地址(CA[])仍然可以锁存地址i(XA[i])，所以转变检测信号ADDR_DETB可以改变为低电平。
直到行地址(RA[])和列地址(CA[])可以锁存地址j(XA[j])的第七时间点t7，转变检测信号ADDR_DETB保持低电平，然后在第七时间点t7再次变为高电平。
图7是用于说明图1的存储设备根据时间的写入操作的定时图。
参照图1至图7，写入输入/输出WIO可以在写入命令WR施加到时钟CK的上升沿的第一时间点t1之后被施加。
通过写入信号WRITE，字线接通信号WL_ON可以变为高电平，然后字线驱动器170可以向字线WL施加电压。例如，响应于写入信号WRITE的下降沿，控制逻辑160可以在第八时间点t8将字线接通信号WL_ON改变为高电平。图7示出了首先向与地址i(XA[i])相对应的字线i(WL[i])施加电压，然后向与地址j(XA[j])相对应的字线j(WL[i])施加电压的情况。
写入驱动器使能信号WREN也可以像字线接通信号WL_ON那样在第八时间点t8通过写入信号WRITE改变为高电平。
控制逻辑160可以在第九时间点t9通过转变检测信号ADDR_DETB将字线接通信号WL_ON改变为低电平，并且可以在第十时间点t10将其再次改变为高电平。此外，如字线接通信号WL_ON那样，控制逻辑160还可以在第九时间点t9通过转变检测信号ADDR_DETB将写入驱动器使能信号WREN改变为低电平，并且可以在第十时间点t10将其再次改变为高电平。例如，写入驱动器200可以在第八时间点t8与第九时间点t9之间的预定时间(即，写入时间)内施加写入电流，在此期间，写入驱动器使能信号WREN和字线接通信号WL_ON均保持高电平。字线接通信号WL_ON保持高电平的时间段可以称为脉宽。
因此，字线i(WL[i])的写入操作时间WOt可以保持在第八时间点t8至第九时间点t9之间。也就是说，在写入操作时间WOt的持续时间内，字线接通信号WL_ON可以保持高电平，直到写入命令WR的地址XA改变为字线j(WL[j])，即，字线接通信号WL_ON的持续时间可以保持，而没有变为低电平的部分。例如，在地址XA从字线i(WL[i])变为字线j(WL[j])之前，字线i(WL[i])的字线接通信号WL_ON可以保持高电平而不改变为低电平。
即，表示写入操作时间的字线接通信号WL_ON的持续时间的接通率(ON ratio)可以是100％。
图8是用于详细说明图1的单元阵列的等效电路图。
参照图1至图8，单元阵列180包括存储单元MC。存储单元MC连接到第一源极线SL1至第n源极线SLn、第一位线BL1至第n位线BLn以及第一字线WL1至第m字线WLm。
存储单元MC按行和列布置。存储单元MC的行分别连接到第一字线WL1至第m字线WLm。存储单元MC的列分别连接到第一源极线SL1至第n源极线SLn以及第一位线BL1至第n位线BLn。
根据本发明构思的一些实施例的存储设备可以是可变电阻存储设备。例如，根据本发明构思的一些实施例的存储设备可以包括相变随机存取存储器(PRAM)、磁随机存取存储器(磁RAM，MRAM)、电阻随机存取存储器(电阻RAM，RRAM)和铁电随机存取存储器(铁电RAM，FRAM)中的至少一种。
写入错误率(WER)是写入操作时发生错误的比率，与作为写入操作的保持时间的写入时间有关。例如，在写入脉冲持续时间(即，写入时间)内发生写入错误的概率被称为写入错误率(WER)。写入脉冲持续时间必须足够长，以确保低写入错误率(WER)——存在随机热效应的情况下关闭写入脉冲之后位将保持不被切换的概率。在示例性实施例中，与在地址XA改变之前写入时间长而且不被分割的情况相比，在字线接通信号WL_ON被短写入时间分割并且在地址XA改变之前被重复多次的情况下，一些可变电阻存储设备可以具有低写入错误率。当在分割字线接通信号处具有低写入错误率时，可变电阻存储设备可以被称为第一类型可变电阻存储设备。
在示例性实施例中，一些可变电阻存储设备在地址XA改变之前写入时间长而且不被分割的情况下可以具有低写入错误率。因此，在新发现了具有写入错误率和写入时间的特性的可变电阻存储器中，在保持写入时间长而不进行分割时，可以降低写入错误率。当在保持时间长的字线接通信号下具有低写入错误率时，可变电阻存储设备可以被称为第二类型可变电阻存储设备。
因此，根据本发明构思的一些实施例的存储设备是具有以下特征的存储设备：当写入时间保持较长时，写入错误率降低，并且通过将写入操作持续时间的接通率保持为100％(即，在地址XA改变之前不分割字线接通信号WL_ON，或者在地址XA改变之前，字线接通信号WL_ON保持激活(active))，可以使写入错误率最小化。在示例性实施例中，可以选择性地施加分割字线接通信号或保持时间长的字线信号以具有低写入错误率。将参照图11至图15详细描述字线接通信号的这种选择性施加。
因此，可以提供一种高度可靠的、写入数据被良好地存储在其中的存储设备。
在下文中，将参照图1、图9和图10描述根据本发明构思的一些实施例的存储设备。将简化或省略与上述实施例重复的部分。
图9是用于说明根据本发明构思的一些实施例的存储设备的单元阵列的等效电路图，图10是用于说明图9的单元阵列的存储单元的结构的透视图。
参照图1、图9和图10，根据本发明构思的一些实施例的存储设备的单元阵列180的存储单元MC包括选择晶体管ST和可变电阻元件VR。例如，根据本发明构思的一些实施例的存储设备可以是磁随机存取存储器。
选择晶体管ST包括形成在主体111中并连接到源极线SL的第一结113、形成在主体111中并通过可变电阻元件VR连接到位线BL的第二结114以及在第一结113与第二结114之间形成在主体111上的栅极112。栅极112可以对应于字线WL。
可变电阻元件VR包括被钉扎层PL、隧道势垒层TL和自由层FL。被钉扎层PL具有固定的磁化方向。自由层FL具有根据施加到可变电阻元件VR的电压(或电流)而改变的磁化方向。电流是用于执行写入操作的电流，可以被定义为写入电流。例如，该电流可以是用于切换自由层FL的磁化方向以进行写入操作的电流，并且可以被定义为用于写入操作的切换电流。
可变电阻元件VR的电阻可以依据自由层FL的磁化方向是与被钉扎层PL的磁化方向相同还是不同而改变。可变电阻元件VR可以以电阻大小的形式存储数据。
栅极112可以在与位线BL延伸的方向垂直的方向上延伸，并且可以连接到另一列存储单元的栅极。同一行中的存储单元MC的栅极可以连接在一起以形成字线WL。
在示例性实施例中，当为了对给定地址执行写入操作而分割写入时间时，磁随机存取存储器(可以称为第一类型磁随机存取存储器)具有低写入错误率。在示例性实施例中，当保持长写入时间且在地址改变之前不进行分割时，磁随机存取存储器(可以称为第二类型磁随机存取存储器)具有低写入错误率。在示例性实施例中，第二类型磁随机存取存储器能够在高温焊料回流过程中保持存储在存储器中的数据，并且切换电流相对增大。
因此，如在本发明构思的一些实施例中，写入操作可以保持很长时间，直到通过地址转变检测器120停止写入操作，以降低磁存取存储器的写入错误率。
下面将参照图11至图15来描述根据本发明构思的一些实施例的存储设备。将简化或省略与上述实施例重复的部分。
图11是用于说明根据本发明构思的一些实施例的存储设备的框图。
参照图11，根据本发明构思的一些实施例的存储设备还可以包括第一模式寄存器230。
第一模式寄存器230可以从外部接收外部信息MRS。第一模式寄存器230可以从外部接收时钟CK或第三时钟SCK。尽管图11示出了第一模式寄存器230可以接收时钟CK和第三时钟SCK二者，但是也可以仅接收时钟CK和第三时钟SCK之一。
第一模式寄存器230可以输出与时钟CK或第三时钟SCK同步的预充电脉冲。第一模式寄存器230可以从命令译码器130接收写入信号WRITE。第一模式寄存器230可以通过外部信息MRS和写入信号WRITE来产生预充电脉冲PRE。第一模式寄存器230可以将预充电脉冲PRE发送到控制逻辑160。
第一模式寄存器230可以选择多个操作模式。作为示例，第一模式寄存器230可以选择不产生预充电脉冲PRE的第一模式和产生预充电脉冲PRE的第二模式中的任何一个。
第一模式是控制逻辑160不分割同一地址XA的写入命令的写入操作的模式，第二模式是控制逻辑160分割同一地址XA的写入命令的写入操作的模式。在第二模式下，预充电脉冲PRE可以施加到控制逻辑160。
此外，第一模式寄存器230还可以选择第三模式。第三模式是与第二模式一样生成预充电脉冲PRE的模式，但是预充电脉冲PRE的施加周期可以不同于第二模式的预充电脉冲PRE的施加周期。也就是说，在第三模式中，尽管写入操作被分割，但是与第二模式相比，写入操作可以被分割得更多或更少。
控制逻辑160可以接收预充电脉冲PRE。当接收到预充电脉冲PRE时，控制逻辑160可以在预定时间段内将字线接通信号WL_ON和写入驱动器使能信号WREN从高电平变为低电平。例如，控制逻辑160可以响应于预充电脉冲PRE，而终止字线接通信号WL_ON和写入驱动器使能信号WREN，并施加另一字线接通信号和另一写入驱动器使能信号，从而当在给定地址XA执行写入操作时，施加多个字线接通信号和多个写入驱动器使能信号。在这种情况下，字线接通信号WL_ON可以被称为分割字线接通信号WL_ON，并且多个字线接通信号WL_ON可以被称为多个子字线接通信号。这使得对于同一地址XA的写入命令，写入操作可以被分割且被多次执行。
根据本实施例的存储设备可以根据写入错误率的特性执行各种写入操作模式。例如，如果存储设备可以在写入时间保持很长时具有低写入错误率，则第一模式寄存器230接收表示这种特性的外部信息MRS，并且在写入时间期间不向控制逻辑160发送预充电脉冲PRE。
相比之下，如果存储设备可以在写入时间被分割并保持较短时具有低写入错误率，则第一模式寄存器230接收表示这种特性的外部信息MRS，并且可以向控制逻辑160发送预充电脉冲PRE，从而产生具有较短写入时间的多个字线接通信号。
这种外部信息MRS可以是在制造存储设备时预先指定的和固定的值。例如，外部信息MRS可以使用测试管脚来提供，或者可以被存储在诸如熔断器(fuse)的OTP(一次性可编程)模块中。
因此，无论根据本实施例的耦接到存储设备的单元阵列180的一部分的写入错误率的特性如何，这些特性都可以通过第一模式寄存器230和控制逻辑160来优化。
或者，在根据本实施例的存储设备中，可以根据用户的输入实时地调整外部信息MRS。因此，即使当单元阵列180的一部分的特性改变或需要实时调整时，也可以通过调整外部信息MRS来执行优化的写入操作。
图12是用于详细说明图11的模式寄存器的逻辑电路图。
参照图11和图12，第一模式寄存器230可以包括信号逻辑233和自动脉冲发生器235。
信号逻辑233可以是接收外部信息MRS以生成预充电信号的部分。信号逻辑233可以将写入信号WRITE与时钟CK同步。本发明不限于此。在示例实施例中，信号逻辑233可以将写入信号WRITE与第三时钟SCK同步。此时，外部信息MRS可以包括例如第一外部信息MRS<0>至第四外部信息MRS<3>四个信号。然而，这仅是示例，外部信息MRS的数量可以变化。
信号逻辑233可以包括多个D触发器。多个D触发器的数量可以与外部信息MRS的数量相同。当写入信号WRITE变为低电平时，D触发器可以被复位。当第一外部信息MRS<0>至第四外部信息MRS<3>中的任何一个被施加为高电平时，信号逻辑233可以生成预充电信号。
自动脉冲发生器235可以将预充电信号转换成脉冲形式的预充电脉冲PRE。因此，可以向控制逻辑160发送预充电脉冲PRE。
图13是用于详细说明图12的自动脉冲发生器的逻辑电路图。
参照图13，自动脉冲发生器235可以包括延迟链237、NAND栅极和反相器。
延迟链237中可以包括多个反相器。延迟链237可以在输入与输出之间产生延迟。因此，自动脉冲发生器235可以将信号逻辑233的预充电信号转换成脉冲形式的预充电脉冲。
图14是用于说明图11的模式寄存器根据时间操作的定时图。
参照图14，作为示例，在第一外部信息MRS<0>至第四外部信息MRS<3>中，只有第二外部信息MRS<1>可以被施加为高电平，其余外部信息可以被施加为低电平。当第一外部信息MRS<0>至第四外部信息MRS<3>中的任何一个外部信息被施加为高电平时，第一模式寄存器230可以生成预充电脉冲PRE。
图15是用于说明图11的存储设备根据时间操作的定时图。
参照图11至图15，当写入命令的地址被改变或预充电脉冲PRE被施加时，控制逻辑160可以将字线接通信号WL_ON从高电平转变为低电平。
类似地，当写入命令WR的地址(XA[])被改变或预充电脉冲PRE被施加时，控制逻辑160还可以将写入驱动器使能信号WREN从高电平转变为低电平。
因此，图7的写入操作时间WOt可以在同一地址XA的写入命令WR中被分割成多个写入操作时间，每个写入操作时间由对应的字线接通信号WL_ON(即，对应的子字线接通信号)确定。具体地，写入操作时间WOt可以通过预充电脉冲PRE被分割成从第八时间点t8到第十一时间点t11的第一写入操作时间WOt-1和从第十二时间点t12到第十三时间点t13的第二写入操作时间WOt-2。在示例实施例中，第一写入操作时间WOt-1可以响应于写入信号WRITE的上升沿开始，并响应于预充电脉冲PRE结束，第二写入操作时间WOt-2可以响应于预充电脉冲PRE开始，并响应于转变检测信号ADDR_DETB结束，如图7中描述的那样。在第十一时间点t11与第十二时间点t12之间，不执行写入操作。因此，写入操作时间WOt的接通率可以降低为小于100％。此时，每个分割后的写入操作时间WOt的大小可以相同。例如，第一写入操作时间WOt-1可以在第一字线接通信号WL_ON-1的脉宽中执行，第二写入操作时间WOt-2可以在第二字线接通信号WL_ON-2的脉宽中执行。在示例性实施例中，第一字线接通信号WL_ON-1和第二字线接通信号WL_ON-2可以具有相同的脉宽。然而，本实施例不限于此。
此外，即使地址(XA[])改变，写入操作时间WOt也可以结束。因此，新的写入操作时间WOt可以由新地址(XA[])从第十四时间点t14开始。
在下文中，将参照图16描述根据本发明构思的一些实施例的存储设备。将简化或省略与上述实施例重复的部分。
图16是用于说明根据本发明构思的一些实施例的存储设备的框图。
参照图16，根据本发明构思的一些实施例的存储设备可以包括第二模式寄存器231。
第二模式寄存器231可以从设备内部接收内部信息SDI。第二模式寄存器231可以从外部接收第三时钟SCK。尽管图16示出了第二模式寄存器231接收时钟CK和第三时钟SCK二者，但是也可以仅接收时钟CK和第三时钟SCK之一。
第二模式寄存器231可以输出与时钟CK或第三时钟SCK同步的预充电脉冲PRE。第二模式寄存器231可以从命令译码器130接收写入信号WRITE。第二模式寄存器231可以通过内部信息SDI和写入信号WRITE生成预充电脉冲PRE。第二模式寄存器231可以向控制逻辑160发送预充电脉冲PRE。
内部信息SDI可以是例如磁随机存取存储器的写入电流。即，当存储器设备是磁随机存取存储器时，如果执行写入操作，则可以切换自由层的磁化方向，同时写入电流流过单元阵列180的存储单元。如果写入电流(即，切换电流)的大小很小(即，小于参考值)，则可以对写入操作进行分割，并执行多次写入操作以降低写入错误率。然而，当切换电流的大小很大(即，大于参考值)时，可以尽可能长地保持写入操作而无需对其进行分割，以降低写入错误率。
第二模式寄存器231可以确定切换电流的大小。在示例性实施例中，第二模式寄存器231可以包括接收参考值和写入电流并输出其比较结果的比较器。如果切换电流的大小等于或小于参考值，则可以将预充电脉冲PRE施加到控制逻辑160，并且如果切换电流的大小等于或大于参考值，则可以不将预充电脉冲PRE施加到控制逻辑160。
因此，控制逻辑160可以分割或保持写入操作时间WOt。如果施加了预充电脉冲PRE，则可以根据在第二模式寄存器231中设置的值来确定写入操作时间WOt分为多少操作。
在总结详细描述时，本领域技术人员将理解，在实质上不脱离本发明构思的原理的情况下，可以对优选实施例进行许多改变和修改。因此，本发明构思公开的优选实施例仅在一般和描述性意义上使用，而不用于限制的目的。

Claims (20)

1.一种存储设备，包括：
包括多个单元的单元阵列；
地址寄存器，被配置为接收第一地址并锁存所述第一地址；
地址转变检测器，被配置为：接收第二地址并检测从被锁存的所述第一地址到所述第二地址的改变，并在检测到被锁存的所述第一地址改变为所述第二地址时，输出转变检测信号；以及
控制逻辑电路，被配置为通过写入信号使用所述第一地址开始对所述单元阵列的写入操作，并且响应于所述转变检测信号终止所述写入操作。
2.根据权利要求1所述的存储设备，还包括：
模式寄存器，被配置为生成预充电脉冲，
其中，所述控制逻辑电路还被配置为响应于所述预充电脉冲终止所述写入操作。
3.根据权利要求2所述的存储设备，
其中，所述模式寄存器包括：
信号逻辑，被配置为根据表示写入操作模式的外部信息生成预充电信号；以及
自动脉冲发生器，被配置为将所述预充电信号转换成所述预充电脉冲。
4.根据权利要求3所述的存储设备，
其中，所述外部信息是从测试引脚或一次性可编程模块发送的。
5.根据权利要求2所述的存储设备，
其中，所述模式寄存器还被配置为接收内部信息以生成所述预充电脉冲，并且
其中，所述内部信息表示所述写入操作的切换电流。
6.根据权利要求5所述的存储设备，
其中，所述模式寄存器进一步被配置为将所述切换电流的大小与参考值进行比较，以生成所述预充电脉冲。
7.根据权利要求6所述的存储设备，
其中，所述模式寄存器进一步被配置为当所述切换电流的所述大小小于所述参考值时，生成所述预充电脉冲。
8.根据权利要求7所述的存储设备，
其中，所述单元阵列包括多个存储单元，
其中，所述多个存储单元中的每个存储单元包括：
具有固定磁化方向的被钉扎层，
具有可变磁化方向的自由层；以及
置于所述被钉扎层与所述自由层之间的隧道势垒层，并且
其中，所述写入操作的所述切换电流对应于用于切换所述自由层的磁化方向的电流。
9.根据权利要求1所述的存储设备，
其中，所述地址转变检测器包括：
前寄存器，被配置为锁存所述第二地址，以及
比较器，所述比较器耦接到所述前寄存器和所述地址寄存器，并且所述比较器被配置为将由所述地址寄存器锁存的所述第一地址与由所述前寄存器锁存的所述第二地址进行比较。
10.根据权利要求9所述的存储设备，还包括：
时钟发生器，被配置为接收外部时钟，以生成第一时钟和第二时钟，将所述第一时钟提供给所述地址寄存器，并将所述第二时钟提供给所述前寄存器，
其中，所述第二时钟与所述外部时钟同相，并且
其中，所述第一时钟比所述外部时钟延迟。
11.根据权利要求10所述的存储设备，
其中，所述第一时钟和所述第二时钟与所述外部时钟具有相同的频率。
12.根据权利要求1所述的存储设备，还包括：
命令译码器，被配置为根据写入命令向所述地址转变检测器和所述地址寄存器发送写入信号。
13.一种存储设备，包括：
包括多个单元的单元阵列；
地址转变检测器，被配置为输出关于写入命令的地址是否改变的转变检测信号；以及
控制逻辑电路，被配置为响应于所述写入命令生成多个字线接通信号中的一个字线接通信号用于对所述单元阵列执行写入操作，并根据所述转变检测信号终止所述写入操作，
其中，所述多个字线接通信号包括：在所述地址改变之前保持激活的长时间保持的字线接通信号、以及在所述地址改变之前被分割成多个子字线接通信号的分割字线接通信号。
14.根据权利要求13所述的存储设备，还包括：
模式寄存器，被配置为接收外部信息以生成预充电脉冲，
其中，所述控制逻辑电路进一步被配置为基于所述预充电脉冲生成所述多个字线接通信号中的所述一个字线接通信号。
15.根据权利要求14所述的存储设备，
其中，所述多个子字线接通信号包括被所述预充电脉冲彼此分隔开的第一子字线接通信号和第二子字线接通信号。
16.根据权利要求15所述的存储设备，
其中，所述第一子字线接通信号和所述第二子字线接通信号具有相同脉宽。
17.根据权利要求13所述的存储设备，
其中，所述存储设备包括相变随机存取存储器、磁随机存取存储器、电阻随机存取存储器和铁电随机存取存储器中的至少一种。
18.根据权利要求13所述的存储设备，
其中，所述存储设备是磁随机存取存储器，并且所述存储设备还包括模式寄存器，所述模式寄存器被配置为根据所述磁随机存取存储器的切换电流的大小生成预充电脉冲，并且
其中，所述控制逻辑电路进一步被配置为基于所述预充电脉冲生成所述多个字线接通信号中的所述一个字线接通信号。
19.一种存储设备，包括：
单元阵列，包括多个存储单元，所述多个存储单元中的每个存储单元包括具有固定磁化方向的被钉扎层、具有可变磁化方向的自由层、以及置于所述被钉扎层与所述自由层之间的隧道势垒层；
地址转变检测器，被配置为检测写入命令的地址是否改变，并且响应于检测结果输出转变检测信号；
模式寄存器，被配置为响应于所述存储设备的操作模式生成预充电脉冲；以及
控制逻辑电路，被配置为通过写入信号执行所述地址的写入操作，并且根据所述转变检测信号终止所述地址的所述写入操作，并且还被配置为响应于所述预充电脉冲生成多个字线接通信号中的一个字线接通信号，
其中，所述操作模式包括第一模式和第二模式，
在所述第一模式下，在所述写入命令的所述地址改变之前，所述字线接通信号保持激活，并且
在所述第二模式下，在所述写入命令的所述地址改变之前，所述字线接通信号被终止并且另一字线接通信号被生成。
20.根据权利要求19所述的存储设备，其中，所述模式寄存器使用外部信息或内部信息确定所述操作模式。
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