JP3814033B2 - カラム選択信号制御回路 - Google Patents
カラム選択信号制御回路 Download PDFInfo
- Publication number
- JP3814033B2 JP3814033B2 JP30188696A JP30188696A JP3814033B2 JP 3814033 B2 JP3814033 B2 JP 3814033B2 JP 30188696 A JP30188696 A JP 30188696A JP 30188696 A JP30188696 A JP 30188696A JP 3814033 B2 JP3814033 B2 JP 3814033B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- column selection
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、アドレス指定のカラム選択に関連したカラム選択信号制御回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、多数のデータを記憶するメモリセルの集合体としてのメモリセルアレイと、このメモリセルアレイの記憶データ入出力を制御するための周辺回路と、から構成される。メモリセルアレイの各メモリセルは、多数のローと多数のカラム対との間にマトリックス形態で配列される。そして、各ローとカラム対には所定のアドレスが設定され、ローの中のいずれかを指定するためにローアドレスが、カラム対中のいずれかを指定するためにカラムアドレスが使用される。このローアドレス及びカラムアドレスは、アドレスマルチプレキシング方式で提供されるのが現在一般的である。
【０００３】
図１は、ダイナミック形セルをもつ半導体メモリ装置のコア構成を示す回路図である。図示のメモリのアクセス過程を概略説明すれば、まず動作に先立つプリチャージにより、カラム対をなす１対のビットラインは所定の等電圧レベルにプリチャージされる。このビットライン対のプリチャージはプリチャージ及び等化回路１２により遂行され、そのビットライン対のプリチャージレベルは、ＶＣＣ／２（ＶＣＣはチップ内動作電源電圧）が一般的である。
【０００４】
次いで読出動作が活性化されると、プリチャージ及び等化回路１２が停止し、そしてローアドレスバッファからローアドレス信号が出力されてローデコーダでデコーディングされ、そのローアドレスに該当したローをなすワードラインＷＬｉが活性化される。選択ワードラインＷＬi が活性化されれば、これに接続したメモリセルと対応ビットラインＢＬi との間にチャージシェアリング（電荷分配）が発生し、これによりビットライン対ＢＬi ，バーＢＬi の対間にメモリセルの記憶電荷に応じた数十ないし数百ｍＶの電圧差が生じる。そして、このビットライン対ＢＬi ，バーＢＬi の差がセンスアンプ１４で感知されてＶＣＣレベルとＶＳＳ（接地）レベルへ更にデベロープ(develop) される。
【０００５】
続いて、カラムアドレスバッファから出力されるカラムアドレス信号がカラムデコーダでデコーディングされ、これによるカラム選択信号ＣＳＬがビットライン対ＢＬｉ，バーＢＬi を入出力ライン対ＩＯ，バーＩＯへ接続するカラム選択ゲート１６，１８に提供されることで、カラム選択が行われる。即ち、カラム選択信号ＣＳＬに応じてカラム選択ゲート１６，１８がオンすると、当該ビットライン対ＢＬ，バーＢＬに読出されたデータが入出力ライン対ＩＯ，バーＩＯへ伝送される。入出力ライン対ＩＯ，バーＩＯにのせられたデータは、入出力ライン対ＩＯ，バーＩＯに設けられた出力センスアンプで再度感知増幅され、そして出力系回路を経てチップ外部へ出力される。これにより１ビットデータを出力する読出動作の完了となる。
【０００６】
書込動作の場合は上記読出動作と逆の過程を遂行することにより、指定メモリセルへデータが記憶される。尚、書込動作の場合には出力センスアンプを動作さ
せないのが一般的である。
【０００７】
図２に、上記過程のうち、カラム選択信号ＣＳＬの印加タイミングを制御するために設けられるカラム選択信号制御回路の回路図を示す。即ち、図１に示したカラム選択ゲート１６，１８のゲート電極へ提供されるカラム選択信号ＣＳＬの活性タイミングを決定するのが、カラム選択信号制御回路から出力されるカラム選択制御信号φＣＰの役割である。
【０００８】
エネーブル信号φＣＰＥがインバータ２２へ入力され、更にインバータ２２の出力がインバータ２４へ入力される。このインバータ２４の出力はパルス発生回路２６へ入力され、そしてパルス発生回路２６の出力はインバータ３８へ入力される。このインバータ３８の出力がインバータ４０へ入力され、インバータ４０からカラム選択制御信号φＣＰが出力される。パルス発生回路２６には、インバータによる遅延経路とＮＡＮＤゲートを用いた短パルス発生器(short pulse generator) が使用される。図３に、この回路の動作タイミングを示してある。
【０００９】
図示のように、外部クロック信号ＣＬＫとカラムプリデコーディング情報の組合せにより所定周期のクロック状のエネーブル信号φＣＰＥが活性化されれば、エネーブル信号φＣＰＥの遅延経路によりパルス幅の決まるパルス状の信号としてカラム選択制御信号φＣＰが出力され、カラムプリデコーダに入力される。これにより所定ビットのカラムアドレス信号のデコーディング時間が制御され、これに従いカラムプリデコーダから所定幅のプリデコーディングされたカラムアドレス信号が出力される。このときにデコーディング時間が決定される所定ビットは、通常、２〜３ビットの最上位ビット（most significant bit：ＭＳＢ）とされる。このようにしてプリデコーディングされたカラムアドレス信号は、カラムデコーダでその最上位ビットを除いた残りのカラムアドレス信号が最終的にデコーディングされた後、カラム選択ゲート１６，１８を指定するカラム選択信号ＣＳＬとして出力される。このようなカラムプリデコーダとカラムデコーダの回路構成は良く知られた技術である。このような制御を通してカラム選択信号ＣＳＬは、読出及び書込動作で同じ時間活性化されるようになっている。
【００１０】
【発明が解決しようとする課題】
上記従来技術で、読出／書込動作時におけるカラム選択信号のエネーブル時間は、入出力ライン対のプリチャージと出力センスアンプのエネーブル時間を考慮して決定される。即ち、カラム選択信号のエネーブル時間内で出力センスアンプが活性化され、カラム選択信号のエネーブル時間外で入出力ライン対がプリチャージされるので、これらに十分なようにカラム選択信号のエネーブル時間が決定される。しかし、最近のように高周波のシステムクロックで動作する半導体メモリ装置においてはアクセスサイクル時間が短くなるので、特に、書込動作におけるカラム選択信号のエネーブル時間が不十分になりがちで、高周波アクセスの制限要因となっている。即ち、更なる高周波動作で書込に必要なカラム選択信号のエネーブル時間が不足し、入出力ライン対の有効データがビットラインへ十分に伝達されない事態を招いてしまい、書込エラーの発生頻度が高くなる。
【００１１】
このような課題に着目して本発明の目的は、書込に十分なカラム選択信号のエネーブル時間を確保しながらもアクセス時間を増加させずにすみ、高周波動作に適したカラム選択信号制御回路を提供することにある。
【００１２】
【課題を解決するための手段】
書込動作においては、上述のように入出力ライン対の出力センスアンプを動作させず書込駆動回路を使用するので、入出力ライン対のプリチャージはそれほど重要ではない。従って、書込動作ではプリチャージ時間を短くしてカラム選択信号のエネーブル時間を長くとるように制御することができれば、高周波のクロックでも対応することが可能になる。
【００１３】
このために本発明によれば、所定周期のクロック状で提供されるエネーブル信号に基づいてパルス状のカラム選択制御信号を発生し、カラム選択信号のエネーブル時間を決定する半導体メモリ装置のカラム選択制御回路において、書込制御信号の論理に従って前記エネーブル信号の遅延経路を変更することにより、読出時と書込時で前記カラム選択制御信号のパルス幅を変えるようにすることを特徴とする。
【００１４】
このようなカラム選択制御回路は、エネーブル信号を遅延させる第１遅延回路と、書込制御信号に従って前記第１遅延回路の迂回路を形成する第１遅延選択回路と、前記第１遅延回路の出力及び第１遅延選択回路の出力を論理組合せする第１組合回路と、該第１組合回路の出力を遅延させる第２遅延回路と、前記書込制御信号に従って前記第２遅延回路の迂回路を形成する第２遅延選択回路と、前記第２遅延回路の出力及び前記第２遅延選択回路の出力を論理組合せする第２組合回路と、前記第１組合回路の出力及び前記第２組合回路の出力を論理組合せしてカラム選択制御信号を発生する出力組合回路と、から構成されるものとすることができる。第１遅延選択回路は、エネーブル信号と書込制御信号とを論理演算して前記書込制御信号の非活性時に前記エネーブル信号に従う信号を出力する第１論理回路とし、第２遅延選択回路は、第１組合回路の出力と前記書込制御信号とを論理演算して前記書込制御信号の活性時に前記第１組合回路の出力に従う信号を出力する第２論理回路とするとよい。
【００１５】
この場合、カラム選択信号のエネーブル時間を決定するカラム選択制御信号のパルス幅が書込時に長くなるようにしておく。
【００１６】
【発明の実施の形態】
以下、本発明に係る半導体メモリ装置の実施形態につき添付図面を参照して説明する。
【００１７】
図４に、カラム選択信号制御回路の実施回路図を示す。この回路でエネーブル信号φＣＰＥは、第１遅延回路のインバータ４２及び第１論理回路のＡＮＤゲート４６へ入力され、そして書込制御信号φＷＲがＡＮＤゲート４６へ反転入力されいてる。即ち、直列接続した多数のインバータ４２，４４からなる第１遅延回路によりエネーブル信号φＣＰＥは遅延される。一方、ＡＮＤゲート４６からなる第１論理回路は、第１遅延回路よりも遅延時間を短くして応答速度を速くしてあり、書込制御信号φＷＲが論理“ロウ”のときにエネーブル信号φＣＰＥを論理演算してこれに応じた出力を発生する遅延選択回路である。場合によってはこの第１遅延選択回路は、書込制御信号φＷＲに従うＭＯＳトランジスタで構成してもよい。第１遅延回路のインバータ４４の出力と第１論理回路のＡＮＤゲート４６の出力とは、第１組合回路のＮＯＲゲート５０において論理演算されてインバータ５２から出力され、出力組合回路のＮＡＮＤゲート６６と第２遅延回路のインバータ５４及び第２論理回路のＡＮＤゲート５８とへ入力される。
【００１８】
インバータ５２の出力は、第２遅延回路の直列接続した多数のインバータ５４，５６により遅延される。またインバータ５２の出力は、第２論理回路のＡＮＤゲート５８へ入力されて書込制御信号φＷＲと論理演算される。このＡＮＤゲート５８からなる第２論理回路は、第２遅延回路よりも遅延時間を短くして応答速度を速くしてあり、書込制御信号φＷＲが論理“ハイ”のときにインバータ５２の出力を論理演算してこれに応じた出力を発生する遅延選択回路である。場合によってはこの第２遅延選択回路は、書込制御信号φＷＲに従うＭＯＳトランジスタで構成してもよい。第２遅延回路のインバータ５６の出力と第２論理回路のＡＮＤゲート５８の出力とは、第２組合回路のＮＯＲゲート６２で論理演算されて２つのインバータ６４，６５から出力され、出力組合回路のＮＡＮＤゲート６６へ入力される。この出力組合回路をなすＮＡＮＤゲート６６においてインバータ５２の出力とインバータ６５の出力とが論理演算される結果、インバータ６８，７０を経てカラム選択制御信号φＣＰが出力される。
【００１９】
図５に、図４の回路の動作タイミングを示す。外部クロック信号ＣＬＫ（図示略）とカラムプリデコーディング情報の組合せによりエネーブル信号φＣＰＥが活性化されると、書込制御信号φＷＲの状態に応じたパルス幅のパルス状信号としてカラム選択制御信号φＣＰが出力される。即ち、書込制御信号φＷＲは、読出時に論理“ロウ”、書込時に論理“ハイ”で提供されるので、この論理を組合せることにより読出と書込で異なるパルス幅のカラム選択制御信号φＣＰを発生させることができる。これにより、アクセスサイクル時間を短くしても書込時におけるカラム選択信号ＣＳＬのエネーブル時間を確保できるようになる。これについて、以下説明する。
【００２０】
まず、読出動作(READ)の場合、書込制御信号φＷＲは論理“ロウ”を維持する。従って、第１論理回路のＡＮＤゲート４６がエネーブル信号φＣＰＥの演算動作を行って出力する結果、第１遅延回路の迂回路が形成される。一方、第２論理回路のＡＮＤゲート５８は抑止とされるので、第１組合回路のインバータ５２の出力は第２遅延回路を通って出力される。これにより、エネーブル信号φＣＰＥの論理“ハイ”遷移に応じてカラム選択制御信号φＣＰは即座に論理“ロウ”遷移した後、第２遅延回路及び第２組合回路による遅延時間Ｄ１分の“ロウ”パルス幅を維持してから論理“ハイ”へ戻ることになる。即ち、この場合には、カラム選択制御信号φＣＰの論理“ロウ”遷移に第１遅延回路が関与しない一方、カラム選択制御信号φＣＰの論理“ハイ”遷移に第２遅延回路が関与し、これによりカラム選択制御信号φＣＰは、エネーブル信号φＣＰＥの周期にほぼ一致する周期で発生される。
【００２１】
そして、図６及び図７に示すカラムプリデコーダ及びデコーダ回路から分かるように、そのカラム選択制御信号φＣＰの論理“ハイ”の時間でカラムプリデコーダの出力動作が許容され、これに従うカラムデコーダからカラム選択信号ＣＳＬが論理“ハイ”で出力される。
【００２２】
書込動作(WRITE) の場合、書込制御信号φＷＲは論理“ハイ”を維持する。従って、第１論理回路のＡＮＤゲート４６は抑止とされ、エネーブル信号φＣＰＥは第１遅延回路を通って遅延され出力される。一方、第２論理回路のＡＮＤゲート５８は第１組合回路のインバータ５２の出力を演算する結果、第２遅延回路の迂回路が形成される。これによりカラム選択制御信号φＣＰは、エネーブル信号φＣＰＥの論理“ハイ”遷移から第１遅延回路による遅延時間Ｄ２分遅れて論理“ロウ”遷移した後、第２論理回路及び第２組合回路による遅延時間Ｄ３分の“ロウ”パルス幅を維持してから論理“ハイ”へ戻ることになる。即ち、この場合には、カラム選択制御信号φＣＰの論理“ロウ”遷移に第１遅延回路が関与する一方、カラム選択制御信号φＣＰの論理“ハイ”遷移に第２遅延回路が関与せず、これによりカラム選択制御信号φＣＰは、図５に示すように、論理“ハイ”時間が長く、論理“ロウ”時間が短くなる。
【００２３】
このように、本例のカラム選択信号制御回路によれば、読出と書込でカラム選択信号ＣＳＬのエネーブル時間を変更することが可能となる。即ちカラム選択信号ＣＳＬは、図５に示すように、書込時の“ロウ”期間Ｂが読出時の“ロウ”期間Ａに比べて短くなり、つまり論理“ハイ”期間を書込動作時に長くとるように可変制御される。従って、アクセスサイクル時間が短くなっても書込動作時のカラム選択信号ＣＳＬのエネーブル時間を十分に確保することが可能となり、書込時のエラー頻度を大きく減少させられ、より高周波信頼性の高い半導体メモリ装置を実現することができる。尚、“ロウ”期間Ｂは、アドレス遷移に従うカラム選択信号によるマルチビットのカラム選択の可能性があるため、完全にはなくすさずにある程度残しておいた方がよい。
【図面の簡単な説明】
【図１】半導体メモリのコア構成を示す概略回路図。
【図２】従来のカラム選択信号制御回路を示す回路図。
【図３】図２の回路の動作タイミングを示す信号波形図。
【図４】本発明によるカラム選択信号制御回路を示す回路図。
【図５】図４の回路の動作タイミングを示す信号波形図。
【図６】カラムプリデコーダの回路図。
【図７】カラムデコーダの回路図。
【符号の説明】
４２，４４ 第１遅延回路
４６ 第１論理回路（第１遅延選択回路）
５０，５２ 第１組合回路
５４，５６ 第２遅延回路
５８ 第２論理回路（第２遅延選択回路）
６２，６４，６５ 第２組合回路
６６，６８，７０ 出力組合回路
φＣＰＥ エネーブル信号
φＷＲ 書込制御信号
φＣＰ カラム選択制御信号
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、アドレス指定のカラム選択に関連したカラム選択信号制御回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、多数のデータを記憶するメモリセルの集合体としてのメモリセルアレイと、このメモリセルアレイの記憶データ入出力を制御するための周辺回路と、から構成される。メモリセルアレイの各メモリセルは、多数のローと多数のカラム対との間にマトリックス形態で配列される。そして、各ローとカラム対には所定のアドレスが設定され、ローの中のいずれかを指定するためにローアドレスが、カラム対中のいずれかを指定するためにカラムアドレスが使用される。このローアドレス及びカラムアドレスは、アドレスマルチプレキシング方式で提供されるのが現在一般的である。
【０００３】
図１は、ダイナミック形セルをもつ半導体メモリ装置のコア構成を示す回路図である。図示のメモリのアクセス過程を概略説明すれば、まず動作に先立つプリチャージにより、カラム対をなす１対のビットラインは所定の等電圧レベルにプリチャージされる。このビットライン対のプリチャージはプリチャージ及び等化回路１２により遂行され、そのビットライン対のプリチャージレベルは、ＶＣＣ／２（ＶＣＣはチップ内動作電源電圧）が一般的である。
【０００４】
次いで読出動作が活性化されると、プリチャージ及び等化回路１２が停止し、そしてローアドレスバッファからローアドレス信号が出力されてローデコーダでデコーディングされ、そのローアドレスに該当したローをなすワードラインＷＬｉが活性化される。選択ワードラインＷＬi が活性化されれば、これに接続したメモリセルと対応ビットラインＢＬi との間にチャージシェアリング（電荷分配）が発生し、これによりビットライン対ＢＬi ，バーＢＬi の対間にメモリセルの記憶電荷に応じた数十ないし数百ｍＶの電圧差が生じる。そして、このビットライン対ＢＬi ，バーＢＬi の差がセンスアンプ１４で感知されてＶＣＣレベルとＶＳＳ（接地）レベルへ更にデベロープ(develop) される。
【０００５】
続いて、カラムアドレスバッファから出力されるカラムアドレス信号がカラムデコーダでデコーディングされ、これによるカラム選択信号ＣＳＬがビットライン対ＢＬｉ，バーＢＬi を入出力ライン対ＩＯ，バーＩＯへ接続するカラム選択ゲート１６，１８に提供されることで、カラム選択が行われる。即ち、カラム選択信号ＣＳＬに応じてカラム選択ゲート１６，１８がオンすると、当該ビットライン対ＢＬ，バーＢＬに読出されたデータが入出力ライン対ＩＯ，バーＩＯへ伝送される。入出力ライン対ＩＯ，バーＩＯにのせられたデータは、入出力ライン対ＩＯ，バーＩＯに設けられた出力センスアンプで再度感知増幅され、そして出力系回路を経てチップ外部へ出力される。これにより１ビットデータを出力する読出動作の完了となる。
【０００６】
書込動作の場合は上記読出動作と逆の過程を遂行することにより、指定メモリセルへデータが記憶される。尚、書込動作の場合には出力センスアンプを動作さ
せないのが一般的である。
【０００７】
図２に、上記過程のうち、カラム選択信号ＣＳＬの印加タイミングを制御するために設けられるカラム選択信号制御回路の回路図を示す。即ち、図１に示したカラム選択ゲート１６，１８のゲート電極へ提供されるカラム選択信号ＣＳＬの活性タイミングを決定するのが、カラム選択信号制御回路から出力されるカラム選択制御信号φＣＰの役割である。
【０００８】
エネーブル信号φＣＰＥがインバータ２２へ入力され、更にインバータ２２の出力がインバータ２４へ入力される。このインバータ２４の出力はパルス発生回路２６へ入力され、そしてパルス発生回路２６の出力はインバータ３８へ入力される。このインバータ３８の出力がインバータ４０へ入力され、インバータ４０からカラム選択制御信号φＣＰが出力される。パルス発生回路２６には、インバータによる遅延経路とＮＡＮＤゲートを用いた短パルス発生器(short pulse generator) が使用される。図３に、この回路の動作タイミングを示してある。
【０００９】
図示のように、外部クロック信号ＣＬＫとカラムプリデコーディング情報の組合せにより所定周期のクロック状のエネーブル信号φＣＰＥが活性化されれば、エネーブル信号φＣＰＥの遅延経路によりパルス幅の決まるパルス状の信号としてカラム選択制御信号φＣＰが出力され、カラムプリデコーダに入力される。これにより所定ビットのカラムアドレス信号のデコーディング時間が制御され、これに従いカラムプリデコーダから所定幅のプリデコーディングされたカラムアドレス信号が出力される。このときにデコーディング時間が決定される所定ビットは、通常、２〜３ビットの最上位ビット（most significant bit：ＭＳＢ）とされる。このようにしてプリデコーディングされたカラムアドレス信号は、カラムデコーダでその最上位ビットを除いた残りのカラムアドレス信号が最終的にデコーディングされた後、カラム選択ゲート１６，１８を指定するカラム選択信号ＣＳＬとして出力される。このようなカラムプリデコーダとカラムデコーダの回路構成は良く知られた技術である。このような制御を通してカラム選択信号ＣＳＬは、読出及び書込動作で同じ時間活性化されるようになっている。
【００１０】
【発明が解決しようとする課題】
上記従来技術で、読出／書込動作時におけるカラム選択信号のエネーブル時間は、入出力ライン対のプリチャージと出力センスアンプのエネーブル時間を考慮して決定される。即ち、カラム選択信号のエネーブル時間内で出力センスアンプが活性化され、カラム選択信号のエネーブル時間外で入出力ライン対がプリチャージされるので、これらに十分なようにカラム選択信号のエネーブル時間が決定される。しかし、最近のように高周波のシステムクロックで動作する半導体メモリ装置においてはアクセスサイクル時間が短くなるので、特に、書込動作におけるカラム選択信号のエネーブル時間が不十分になりがちで、高周波アクセスの制限要因となっている。即ち、更なる高周波動作で書込に必要なカラム選択信号のエネーブル時間が不足し、入出力ライン対の有効データがビットラインへ十分に伝達されない事態を招いてしまい、書込エラーの発生頻度が高くなる。
【００１１】
このような課題に着目して本発明の目的は、書込に十分なカラム選択信号のエネーブル時間を確保しながらもアクセス時間を増加させずにすみ、高周波動作に適したカラム選択信号制御回路を提供することにある。
【００１２】
【課題を解決するための手段】
書込動作においては、上述のように入出力ライン対の出力センスアンプを動作させず書込駆動回路を使用するので、入出力ライン対のプリチャージはそれほど重要ではない。従って、書込動作ではプリチャージ時間を短くしてカラム選択信号のエネーブル時間を長くとるように制御することができれば、高周波のクロックでも対応することが可能になる。
【００１３】
このために本発明によれば、所定周期のクロック状で提供されるエネーブル信号に基づいてパルス状のカラム選択制御信号を発生し、カラム選択信号のエネーブル時間を決定する半導体メモリ装置のカラム選択制御回路において、書込制御信号の論理に従って前記エネーブル信号の遅延経路を変更することにより、読出時と書込時で前記カラム選択制御信号のパルス幅を変えるようにすることを特徴とする。
【００１４】
このようなカラム選択制御回路は、エネーブル信号を遅延させる第１遅延回路と、書込制御信号に従って前記第１遅延回路の迂回路を形成する第１遅延選択回路と、前記第１遅延回路の出力及び第１遅延選択回路の出力を論理組合せする第１組合回路と、該第１組合回路の出力を遅延させる第２遅延回路と、前記書込制御信号に従って前記第２遅延回路の迂回路を形成する第２遅延選択回路と、前記第２遅延回路の出力及び前記第２遅延選択回路の出力を論理組合せする第２組合回路と、前記第１組合回路の出力及び前記第２組合回路の出力を論理組合せしてカラム選択制御信号を発生する出力組合回路と、から構成されるものとすることができる。第１遅延選択回路は、エネーブル信号と書込制御信号とを論理演算して前記書込制御信号の非活性時に前記エネーブル信号に従う信号を出力する第１論理回路とし、第２遅延選択回路は、第１組合回路の出力と前記書込制御信号とを論理演算して前記書込制御信号の活性時に前記第１組合回路の出力に従う信号を出力する第２論理回路とするとよい。
【００１５】
この場合、カラム選択信号のエネーブル時間を決定するカラム選択制御信号のパルス幅が書込時に長くなるようにしておく。
【００１６】
【発明の実施の形態】
以下、本発明に係る半導体メモリ装置の実施形態につき添付図面を参照して説明する。
【００１７】
図４に、カラム選択信号制御回路の実施回路図を示す。この回路でエネーブル信号φＣＰＥは、第１遅延回路のインバータ４２及び第１論理回路のＡＮＤゲート４６へ入力され、そして書込制御信号φＷＲがＡＮＤゲート４６へ反転入力されいてる。即ち、直列接続した多数のインバータ４２，４４からなる第１遅延回路によりエネーブル信号φＣＰＥは遅延される。一方、ＡＮＤゲート４６からなる第１論理回路は、第１遅延回路よりも遅延時間を短くして応答速度を速くしてあり、書込制御信号φＷＲが論理“ロウ”のときにエネーブル信号φＣＰＥを論理演算してこれに応じた出力を発生する遅延選択回路である。場合によってはこの第１遅延選択回路は、書込制御信号φＷＲに従うＭＯＳトランジスタで構成してもよい。第１遅延回路のインバータ４４の出力と第１論理回路のＡＮＤゲート４６の出力とは、第１組合回路のＮＯＲゲート５０において論理演算されてインバータ５２から出力され、出力組合回路のＮＡＮＤゲート６６と第２遅延回路のインバータ５４及び第２論理回路のＡＮＤゲート５８とへ入力される。
【００１８】
インバータ５２の出力は、第２遅延回路の直列接続した多数のインバータ５４，５６により遅延される。またインバータ５２の出力は、第２論理回路のＡＮＤゲート５８へ入力されて書込制御信号φＷＲと論理演算される。このＡＮＤゲート５８からなる第２論理回路は、第２遅延回路よりも遅延時間を短くして応答速度を速くしてあり、書込制御信号φＷＲが論理“ハイ”のときにインバータ５２の出力を論理演算してこれに応じた出力を発生する遅延選択回路である。場合によってはこの第２遅延選択回路は、書込制御信号φＷＲに従うＭＯＳトランジスタで構成してもよい。第２遅延回路のインバータ５６の出力と第２論理回路のＡＮＤゲート５８の出力とは、第２組合回路のＮＯＲゲート６２で論理演算されて２つのインバータ６４，６５から出力され、出力組合回路のＮＡＮＤゲート６６へ入力される。この出力組合回路をなすＮＡＮＤゲート６６においてインバータ５２の出力とインバータ６５の出力とが論理演算される結果、インバータ６８，７０を経てカラム選択制御信号φＣＰが出力される。
【００１９】
図５に、図４の回路の動作タイミングを示す。外部クロック信号ＣＬＫ（図示略）とカラムプリデコーディング情報の組合せによりエネーブル信号φＣＰＥが活性化されると、書込制御信号φＷＲの状態に応じたパルス幅のパルス状信号としてカラム選択制御信号φＣＰが出力される。即ち、書込制御信号φＷＲは、読出時に論理“ロウ”、書込時に論理“ハイ”で提供されるので、この論理を組合せることにより読出と書込で異なるパルス幅のカラム選択制御信号φＣＰを発生させることができる。これにより、アクセスサイクル時間を短くしても書込時におけるカラム選択信号ＣＳＬのエネーブル時間を確保できるようになる。これについて、以下説明する。
【００２０】
まず、読出動作(READ)の場合、書込制御信号φＷＲは論理“ロウ”を維持する。従って、第１論理回路のＡＮＤゲート４６がエネーブル信号φＣＰＥの演算動作を行って出力する結果、第１遅延回路の迂回路が形成される。一方、第２論理回路のＡＮＤゲート５８は抑止とされるので、第１組合回路のインバータ５２の出力は第２遅延回路を通って出力される。これにより、エネーブル信号φＣＰＥの論理“ハイ”遷移に応じてカラム選択制御信号φＣＰは即座に論理“ロウ”遷移した後、第２遅延回路及び第２組合回路による遅延時間Ｄ１分の“ロウ”パルス幅を維持してから論理“ハイ”へ戻ることになる。即ち、この場合には、カラム選択制御信号φＣＰの論理“ロウ”遷移に第１遅延回路が関与しない一方、カラム選択制御信号φＣＰの論理“ハイ”遷移に第２遅延回路が関与し、これによりカラム選択制御信号φＣＰは、エネーブル信号φＣＰＥの周期にほぼ一致する周期で発生される。
【００２１】
そして、図６及び図７に示すカラムプリデコーダ及びデコーダ回路から分かるように、そのカラム選択制御信号φＣＰの論理“ハイ”の時間でカラムプリデコーダの出力動作が許容され、これに従うカラムデコーダからカラム選択信号ＣＳＬが論理“ハイ”で出力される。
【００２２】
書込動作(WRITE) の場合、書込制御信号φＷＲは論理“ハイ”を維持する。従って、第１論理回路のＡＮＤゲート４６は抑止とされ、エネーブル信号φＣＰＥは第１遅延回路を通って遅延され出力される。一方、第２論理回路のＡＮＤゲート５８は第１組合回路のインバータ５２の出力を演算する結果、第２遅延回路の迂回路が形成される。これによりカラム選択制御信号φＣＰは、エネーブル信号φＣＰＥの論理“ハイ”遷移から第１遅延回路による遅延時間Ｄ２分遅れて論理“ロウ”遷移した後、第２論理回路及び第２組合回路による遅延時間Ｄ３分の“ロウ”パルス幅を維持してから論理“ハイ”へ戻ることになる。即ち、この場合には、カラム選択制御信号φＣＰの論理“ロウ”遷移に第１遅延回路が関与する一方、カラム選択制御信号φＣＰの論理“ハイ”遷移に第２遅延回路が関与せず、これによりカラム選択制御信号φＣＰは、図５に示すように、論理“ハイ”時間が長く、論理“ロウ”時間が短くなる。
【００２３】
このように、本例のカラム選択信号制御回路によれば、読出と書込でカラム選択信号ＣＳＬのエネーブル時間を変更することが可能となる。即ちカラム選択信号ＣＳＬは、図５に示すように、書込時の“ロウ”期間Ｂが読出時の“ロウ”期間Ａに比べて短くなり、つまり論理“ハイ”期間を書込動作時に長くとるように可変制御される。従って、アクセスサイクル時間が短くなっても書込動作時のカラム選択信号ＣＳＬのエネーブル時間を十分に確保することが可能となり、書込時のエラー頻度を大きく減少させられ、より高周波信頼性の高い半導体メモリ装置を実現することができる。尚、“ロウ”期間Ｂは、アドレス遷移に従うカラム選択信号によるマルチビットのカラム選択の可能性があるため、完全にはなくすさずにある程度残しておいた方がよい。
【図面の簡単な説明】
【図１】半導体メモリのコア構成を示す概略回路図。
【図２】従来のカラム選択信号制御回路を示す回路図。
【図３】図２の回路の動作タイミングを示す信号波形図。
【図４】本発明によるカラム選択信号制御回路を示す回路図。
【図５】図４の回路の動作タイミングを示す信号波形図。
【図６】カラムプリデコーダの回路図。
【図７】カラムデコーダの回路図。
【符号の説明】
４２，４４ 第１遅延回路
４６ 第１論理回路（第１遅延選択回路）
５０，５２ 第１組合回路
５４，５６ 第２遅延回路
５８ 第２論理回路（第２遅延選択回路）
６２，６４，６５ 第２組合回路
６６，６８，７０ 出力組合回路
φＣＰＥ エネーブル信号
φＷＲ 書込制御信号
φＣＰ カラム選択制御信号
Claims (3)
- 所定周期のクロック状で提供されるエネーブル信号に基づいてカラムプリデコーダの出力動作を制御するパルス状のカラム選択制御信号を発生し、前記カラム選択制御信号のパルス幅によりカラム選択信号のエネーブル時間を決定する半導体メモリ装置のカラム選択制御回路において、
書込制御信号の論理に従って前記エネーブル信号の遅延経路を変更することにより、読出時と書込時でカラム選択信号のエネーブル時間を決定する前記カラム選択制御信号のパルス幅を変え、書込時に前記カラム選択制御信号のパルス幅を読出時より長くする手段を備える、ことを特徴とするカラム選択信号制御回路。 - エネーブル信号を遅延させる第１遅延回路と、
書込制御信号に従って前記第１遅延回路の迂回路を形成する第１遅延選択回路と、
前記第１遅延回路の出力及び第１遅延選択回路の出力を論理組合せする第１組合回路と、
該第１組合回路の出力を遅延させる第２遅延回路と、
前記書込制御信号に従って前記第２遅延回路の迂回路を形成する第２遅延選択回路と、
前記第２遅延回路の出力及び前記第２遅延選択回路の出力を論理組合せする第２組合回路と、
前記第１組合回路の出力及び前記第２組合回路の出力を論理組合せしてカラム選択制御信号を発生する出力組合回路と、から構成される請求項１記載のカラム選択信号制御回路。 - 第１遅延選択回路は、エネーブル信号と書込制御信号とを論理演算して前記書込制御信号の非活性時に前記エネーブル信号に従う信号を出力する第１論理回路とされ、
第２遅延選択回路は、第１組合回路の出力と前記書込制御信号とを論理演算して前記書込制御信号の活性時に前記第１組合回路の出力に従う信号を出力する第２論理回路とされる請求項２記載のカラム選択信号制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P40994 | 1995-11-13 | ||
| KR1019950040994A KR0157289B1 (ko) | 1995-11-13 | 1995-11-13 | 컬럼 선택 신호 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167489A JPH09167489A (ja) | 1997-06-24 |
| JP3814033B2 true JP3814033B2 (ja) | 2006-08-23 |
Family
ID=19433883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30188696A Expired - Fee Related JP3814033B2 (ja) | 1995-11-13 | 1996-11-13 | カラム選択信号制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5812464A (ja) |
| JP (1) | JP3814033B2 (ja) |
| KR (1) | KR0157289B1 (ja) |
| TW (1) | TW336324B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252043B1 (ko) * | 1997-11-07 | 2000-05-01 | 윤종용 | 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 |
| JPH11306758A (ja) | 1998-04-27 | 1999-11-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP3959211B2 (ja) * | 1999-09-22 | 2007-08-15 | 株式会社東芝 | 半導体記憶装置 |
| JP2001084762A (ja) | 1999-09-16 | 2001-03-30 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| KR100610018B1 (ko) * | 2004-12-13 | 2006-08-08 | 삼성전자주식회사 | 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치 |
| KR100780636B1 (ko) * | 2005-09-29 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7522467B2 (en) | 2005-09-29 | 2009-04-21 | Hynix Semiconductor Inc. | Semiconductor memory device |
| KR20190030432A (ko) | 2017-09-14 | 2019-03-22 | 김진강 | 안전기능이 강화된 톰슨 프레스 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531829B2 (ja) * | 1990-05-01 | 1996-09-04 | 株式会社東芝 | スタティック型メモリ |
| JP3100622B2 (ja) * | 1990-11-20 | 2000-10-16 | 沖電気工業株式会社 | 同期型ダイナミックｒａｍ |
| KR950002724B1 (ko) * | 1992-03-13 | 1995-03-24 | 삼성전자주식회사 | 데이타 리텐션(dr)모드 컨트롤 회로 |
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US5379261A (en) * | 1993-03-26 | 1995-01-03 | United Memories, Inc. | Method and circuit for improved timing and noise margin in a DRAM |
| US5386385A (en) * | 1994-01-31 | 1995-01-31 | Texas Instruments Inc. | Method and apparatus for preventing invalid operating modes and an application to synchronous memory devices |
| JP2616567B2 (ja) * | 1994-09-28 | 1997-06-04 | 日本電気株式会社 | 半導体記憶装置 |
-
1995
- 1995-11-13 KR KR1019950040994A patent/KR0157289B1/ko not_active IP Right Cessation
-
1996
- 1996-11-08 TW TW085113677A patent/TW336324B/zh not_active IP Right Cessation
- 1996-11-12 US US08/748,196 patent/US5812464A/en not_active Expired - Fee Related
- 1996-11-13 JP JP30188696A patent/JP3814033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW336324B (en) | 1998-07-11 |
| KR0157289B1 (ko) | 1998-12-01 |
| JPH09167489A (ja) | 1997-06-24 |
| US5812464A (en) | 1998-09-22 |
| KR970029812A (ko) | 1997-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5080059B2 (ja) | Ｓｒａｍデバイスの同じサイクルにおける読出動作及び書込動作の実行 | |
| JP4527746B2 (ja) | 同期形半導体メモリ装置のためのカラム選択ライン制御回路 | |
| US6359813B1 (en) | Semiconductor memory device having improved data transfer rate without providing a register for holding write data | |
| JP4065687B2 (ja) | 半導体メモリ装置 | |
| US6018487A (en) | Read-only memory device having bit line discharge circuitry and method of reading data from the same | |
| JP2007193943A (ja) | スタティック・ランダム・アクセス・メモリ | |
| KR100902125B1 (ko) | 저전력 디램 및 그 구동방법 | |
| JPH1196786A (ja) | 同期型バーストマスクロム及びそのデータ読出方法 | |
| JP4707962B2 (ja) | アクセスタイムを短縮できる半導体メモリ装置 | |
| JP2004039204A (ja) | ワードライン駆動回路 | |
| WO2006014395A2 (en) | Memory systems and methods | |
| US6205069B1 (en) | Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof | |
| US5608688A (en) | DRAM having output control circuit | |
| US6345007B1 (en) | Prefetch and restore method and apparatus of semiconductor memory device | |
| JP3814033B2 (ja) | カラム選択信号制御回路 | |
| JP4179687B2 (ja) | 半導体記憶装置 | |
| KR100274732B1 (ko) | 반도체 기억 장치 | |
| US6785187B2 (en) | Semiconductor device having integrated memory and logic | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| JP5103467B2 (ja) | クロック同期式検出増幅器を備える記憶装置およびその動作方法 | |
| JP3992901B2 (ja) | 書込みインタラプト書込み機能を有する同期式ｄｒａｍ半導体装置 | |
| JPH09180435A (ja) | 半導体記憶装置 | |
| JP4163476B2 (ja) | 半導体メモリ装置 | |
| US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
| JP2979185B2 (ja) | ブロックライト制御機能を有するシンクロナスグラフィックｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050323 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050715 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051014 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060508 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060602 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |