JPH09167489A - カラム選択信号制御回路 - Google Patents

カラム選択信号制御回路

Info

Publication number
JPH09167489A
JPH09167489A JP8301886A JP30188696A JPH09167489A JP H09167489 A JPH09167489 A JP H09167489A JP 8301886 A JP8301886 A JP 8301886A JP 30188696 A JP30188696 A JP 30188696A JP H09167489 A JPH09167489 A JP H09167489A
Authority
JP
Japan
Prior art keywords
circuit
signal
delay
column selection
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8301886A
Other languages
English (en)
Other versions
JP3814033B2 (ja
Inventor
Chull-Soo Kim
哲洙 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH09167489A publication Critical patent/JPH09167489A/ja
Application granted granted Critical
Publication of JP3814033B2 publication Critical patent/JP3814033B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 書込に十分なカラム選択信号のエネーブル時
間を確保して書込エラーを抑制可能な高周波対応のカラ
ム選択信号制御回路を提供する。 【解決手段】 エネーブル信号φＣＰＥを遅延させる第
１遅延回路４２，４４の迂回路を書込制御信号φＷＲに
従い形成する第１遅延選択回路４８と、第１遅延回路及
び第１遅延選択回路の出力を論理組合せする第１組合回
路５０，５２と、第１組合回路の出力を遅延させる第２
遅延回路５４，５６の迂回路をφＷＲに従い形成する第
２遅延選択回路５８と、第２遅延回路及び第２遅延選択
回路の出力を論理組合せする第２組合回路６２〜６５
と、第１組合回路及び第２組合回路の出力を論理組合せ
してカラム選択制御信号φＣＰを発生する出力組合回路
６６〜７０と、で構成されるものとする。φＷＲの論理
に従ってφＣＰＥの遅延経路を変更することにより読出
時と書込時でφＣＰのパルス幅を変え、書込時のカラム
選択信号エネーブル時間を長くする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、アドレス指定のカラム選択に関連したカラ
ム選択信号制御回路に関する。
【０００２】
【従来の技術】半導体メモリ装置は、多数のデータを記
憶するメモリセルの集合体としてのメモリセルアレイ
と、このメモリセルアレイの記憶データ入出力を制御す
るための周辺回路と、から構成される。メモリセルアレ
イの各メモリセルは、多数のローと多数のカラム対との
間にマトリックス形態で配列される。そして、各ローと
カラム対には所定のアドレスが設定され、ローの中のい
ずれかを指定するためにローアドレスが、カラム対中の
いずれかを指定するためにカラムアドレスが使用され
る。このローアドレス及びカラムアドレスは、アドレス
マルチプレキシング方式で提供されるのが現在一般的で
ある。
【０００３】図１は、ダイナミック形セルをもつ半導体
メモリ装置のコア構成を示す回路図である。図示のメモ
リのアクセス過程を概略説明すれば、まず動作に先立つ
プリチャージにより、カラム対をなす１対のビットライ
ンは所定の等電圧レベルにプリチャージされる。このビ
ットライン対のプリチャージはプリチャージ及び等化回
路１２により遂行され、そのビットライン対のプリチャ
ージレベルは、ＶＣＣ／２（ＶＣＣはチップ内動作電源
電圧）が一般的である。
【０００４】次いで読出動作が活性化されると、プリチ
ャージ及び等化回路１２が停止し、そしてローアドレス
バッファからローアドレス信号が出力されてローデコー
ダでデコーディングされ、そのローアドレスに該当した
ローをなすワードラインＷＬｉが活性化される。選択ワ
ードラインＷＬi が活性化されれば、これに接続したメ
モリセルと対応ビットラインＢＬi との間にチャージシ
ェアリング（電荷分配）が発生し、これによりビットラ
イン対ＢＬi ，バーＢＬi の対間にメモリセルの記憶電
荷に応じた数十ないし数百ｍＶの電圧差が生じる。そし
て、このビットライン対ＢＬi ，バーＢＬi の差がセン
スアンプ１４で感知されてＶＣＣレベルとＶＳＳ（接
地）レベルへ更にデベロープ(develop) される。
【０００５】続いて、カラムアドレスバッファから出力
されるカラムアドレス信号がカラムデコーダでデコーデ
ィングされ、これによるカラム選択信号ＣＳＬがビット
ライン対ＢＬｉ，バーＢＬi を入出力ライン対ＩＯ，バ
ーＩＯへ接続するカラム選択ゲート１６，１８に提供さ
れることで、カラム選択が行われる。即ち、カラム選択
信号ＣＳＬに応じてカラム選択ゲート１６，１８がオン
すると、当該ビットライン対ＢＬ，バーＢＬに読出され
たデータが入出力ライン対ＩＯ，バーＩＯへ伝送され
る。入出力ライン対ＩＯ，バーＩＯにのせられたデータ
は、入出力ライン対ＩＯ，バーＩＯに設けられた出力セ
ンスアンプで再度感知増幅され、そして出力系回路を経
てチップ外部へ出力される。これにより１ビットデータ
を出力する読出動作の完了となる。
【０００６】書込動作の場合は上記読出動作と逆の過程
を遂行することにより、指定メモリセルへデータが記憶
される。尚、書込動作の場合には出力センスアンプを動
作させないのが一般的である。
【０００７】図２に、上記過程のうち、カラム選択信号
ＣＳＬの印加タイミングを制御するために設けられるカ
ラム選択信号制御回路の回路図を示す。即ち、図１に示
したカラム選択ゲート１６，１８のゲート電極へ提供さ
れるカラム選択信号ＣＳＬの活性タイミングを決定する
のが、カラム選択信号制御回路から出力されるカラム選
択制御信号φＣＰの役割である。
【０００８】エネーブル信号φＣＰＥがインバータ２２
へ入力され、更にインバータ２２の出力がインバータ２
４へ入力される。このインバータ２４の出力はパルス発
生回路２６へ入力され、そしてパルス発生回路２６の出
力はインバータ３８へ入力される。このインバータ３８
の出力がインバータ４０へ入力され、インバータ４０か
らカラム選択制御信号φＣＰが出力される。パルス発生
回路２６には、インバータによる遅延経路とＮＡＮＤゲ
ートを用いた短パルス発生器(short pulse generator)
が使用される。図３に、この回路の動作タイミングを示
してある。
【０００９】図示のように、外部クロック信号ＣＬＫと
カラムプリデコーディング情報の組合せにより所定周期
のクロック状のエネーブル信号φＣＰＥが活性化されれ
ば、エネーブル信号φＣＰＥの遅延経路によりパルス幅
の決まるパルス状の信号としてカラム選択制御信号φＣ
Ｐが出力され、カラムプリデコーダに入力される。これ
により所定ビットのカラムアドレス信号のデコーディン
グ時間が制御され、これに従いカラムプリデコーダから
所定幅のプリデコーディングされたカラムアドレス信号
が出力される。このときにデコーディング時間が決定さ
れる所定ビットは、通常、２〜３ビットの最上位ビット
（most significant bit：ＭＳＢ）とされる。このよう
にしてプリデコーディングされたカラムアドレス信号
は、カラムデコーダでその最上位ビットを除いた残りの
カラムアドレス信号が最終的にデコーディングされた
後、カラム選択ゲート１６，１８を指定するカラム選択
信号ＣＳＬとして出力される。このようなカラムプリデ
コーダとカラムデコーダの回路構成は良く知られた技術
である。このような制御を通してカラム選択信号ＣＳＬ
は、読出及び書込動作で同じ時間活性化されるようにな
っている。
【００１０】
【発明が解決しようとする課題】上記従来技術で、読出
／書込動作時におけるカラム選択信号のエネーブル時間
は、入出力ライン対のプリチャージと出力センスアンプ
のエネーブル時間を考慮して決定される。即ち、カラム
選択信号のエネーブル時間内で出力センスアンプが活性
化され、カラム選択信号のエネーブル時間外で入出力ラ
イン対がプリチャージされるので、これらに十分なよう
にカラム選択信号のエネーブル時間が決定される。しか
し、最近のように高周波のシステムクロックで動作する
半導体メモリ装置においてはアクセスサイクル時間が短
くなるので、特に、書込動作におけるカラム選択信号の
エネーブル時間が不十分になりがちで、高周波アクセス
の制限要因となっている。即ち、更なる高周波動作で書
込に必要なカラム選択信号のエネーブル時間が不足し、
入出力ライン対の有効データがビットラインへ十分に伝
達されない事態を招いてしまい、書込エラーの発生頻度
が高くなる。
【００１１】このような課題に着目して本発明の目的
は、書込に十分なカラム選択信号のエネーブル時間を確
保しながらもアクセス時間を増加させずにすみ、高周波
動作に適したカラム選択信号制御回路を提供することに
ある。
【００１２】
【課題を解決するための手段】書込動作においては、上
述のように入出力ライン対の出力センスアンプを動作さ
せず書込駆動回路を使用するので、入出力ライン対のプ
リチャージはそれほど重要ではない。従って、書込動作
ではプリチャージ時間を短くしてカラム選択信号のエネ
ーブル時間を長くとるように制御することができれば、
高周波のクロックでも対応することが可能になる。
【００１３】このために本発明によれば、所定周期のク
ロック状で提供されるエネーブル信号に基づいてパルス
状のカラム選択制御信号を発生し、カラム選択信号のエ
ネーブル時間を決定する半導体メモリ装置のカラム選択
制御回路において、書込制御信号の論理に従って前記エ
ネーブル信号の遅延経路を変更することにより、読出時
と書込時で前記カラム選択制御信号のパルス幅を変える
ようにすることを特徴とする。
【００１４】このようなカラム選択制御回路は、エネー
ブル信号を遅延させる第１遅延回路と、書込制御信号に
従って前記第１遅延回路の迂回路を形成する第１遅延選
択回路と、前記第１遅延回路の出力及び第１遅延選択回
路の出力を論理組合せする第１組合回路と、該第１組合
回路の出力を遅延させる第２遅延回路と、前記書込制御
信号に従って前記第２遅延回路の迂回路を形成する第２
遅延選択回路と、前記第２遅延回路の出力及び前記第２
遅延選択回路の出力を論理組合せする第２組合回路と、
前記第１組合回路の出力及び前記第２組合回路の出力を
論理組合せしてカラム選択制御信号を発生する出力組合
回路と、から構成されるものとすることができる。第１
遅延選択回路は、エネーブル信号と書込制御信号とを論
理演算して前記書込制御信号の非活性時に前記エネーブ
ル信号に従う信号を出力する第１論理回路とし、第２遅
延選択回路は、第１組合回路の出力と前記書込制御信号
とを論理演算して前記書込制御信号の活性時に前記第１
組合回路の出力に従う信号を出力する第２論理回路とす
るとよい。
【００１５】この場合、カラム選択信号のエネーブル時
間を決定するカラム選択制御信号のパルス幅が書込時に
長くなるようにしておく。
【００１６】
【発明の実施の形態】以下、本発明に係る半導体メモリ
装置の実施形態につき添付図面を参照して説明する。
【００１７】図４に、カラム選択信号制御回路の実施回
路図を示す。この回路でエネーブル信号φＣＰＥは、第
１遅延回路のインバータ４２及び第１論理回路のＡＮＤ
ゲート４６へ入力され、そして書込制御信号φＷＲがＡ
ＮＤゲート４６へ反転入力されいてる。即ち、直列接続
した多数のインバータ４２，４４からなる第１遅延回路
によりエネーブル信号φＣＰＥは遅延される。一方、Ａ
ＮＤゲート４６からなる第１論理回路は、第１遅延回路
よりも遅延時間を短くして応答速度を速くしてあり、書
込制御信号φＷＲが論理“ロウ”のときにエネーブル信
号φＣＰＥを論理演算してこれに応じた出力を発生する
遅延選択回路である。場合によってはこの第１遅延選択
回路は、書込制御信号φＷＲに従うＭＯＳトランジスタ
で構成してもよい。第１遅延回路のインバータ４４の出
力と第１論理回路のＡＮＤゲート４６の出力とは、第１
組合回路のＮＯＲゲート５０において論理演算されてイ
ンバータ５２から出力され、出力組合回路のＮＡＮＤゲ
ート６６と第２遅延回路のインバータ５４及び第２論理
回路のＡＮＤゲート５８とへ入力される。
【００１８】インバータ５２の出力は、第２遅延回路の
直列接続した多数のインバータ５４，５６により遅延さ
れる。またインバータ５２の出力は、第２論理回路のＡ
ＮＤゲート５８へ入力されて書込制御信号φＷＲと論理
演算される。このＡＮＤゲート５８からなる第２論理回
路は、第２遅延回路よりも遅延時間を短くして応答速度
を速くしてあり、書込制御信号φＷＲが論理“ハイ”の
ときにインバータ５２の出力を論理演算してこれに応じ
た出力を発生する遅延選択回路である。場合によっては
この第２遅延選択回路は、書込制御信号φＷＲに従うＭ
ＯＳトランジスタで構成してもよい。第２遅延回路のイ
ンバータ５６の出力と第２論理回路のＡＮＤゲート５８
の出力とは、第２組合回路のＮＯＲゲート６２で論理演
算されて２つのインバータ６４，６５から出力され、出
力組合回路のＮＡＮＤゲート６６へ入力される。この出
力組合回路をなすＮＡＮＤゲート６６においてインバー
タ５２の出力とインバータ６５の出力とが論理演算され
る結果、インバータ６８，７０を経てカラム選択制御信
号φＣＰが出力される。
【００１９】図５に、図４の回路の動作タイミングを示
す。外部クロック信号ＣＬＫ（図示略）とカラムプリデ
コーディング情報の組合せによりエネーブル信号φＣＰ
Ｅが活性化されると、書込制御信号φＷＲの状態に応じ
たパルス幅のパルス状信号としてカラム選択制御信号φ
ＣＰが出力される。即ち、書込制御信号φＷＲは、読出
時に論理“ロウ”、書込時に論理“ハイ”で提供される
ので、この論理を組合せることにより読出と書込で異な
るパルス幅のカラム選択制御信号φＣＰを発生させるこ
とができる。これにより、アクセスサイクル時間を短く
しても書込時におけるカラム選択信号ＣＳＬのエネーブ
ル時間を確保できるようになる。これについて、以下説
明する。
【００２０】まず、読出動作(READ)の場合、書込制御信
号φＷＲは論理“ロウ”を維持する。従って、第１論理
回路のＡＮＤゲート４６がエネーブル信号φＣＰＥの演
算動作を行って出力する結果、第１遅延回路の迂回路が
形成される。一方、第２論理回路のＡＮＤゲート５８は
抑止とされるので、第１組合回路のインバータ５２の出
力は第２遅延回路を通って出力される。これにより、エ
ネーブル信号φＣＰＥの論理“ハイ”遷移に応じてカラ
ム選択制御信号φＣＰは即座に論理“ロウ”遷移した
後、第２遅延回路及び第２組合回路による遅延時間Ｄ１
分の“ロウ”パルス幅を維持してから論理“ハイ”へ戻
ることになる。即ち、この場合には、カラム選択制御信
号φＣＰの論理“ロウ”遷移に第１遅延回路が関与しな
い一方、カラム選択制御信号φＣＰの論理“ハイ”遷移
に第２遅延回路が関与し、これによりカラム選択制御信
号φＣＰは、エネーブル信号φＣＰＥの周期にほぼ一致
する周期で発生される。
【００２１】そして、図６及び図７に示すカラムプリデ
コーダ及びデコーダ回路から分かるように、そのカラム
選択制御信号φＣＰの論理“ハイ”の時間でカラムプリ
デコーダの出力動作が許容され、これに従うカラムデコ
ーダからカラム選択信号ＣＳＬが論理“ハイ”で出力さ
れる。
【００２２】書込動作(WRITE) の場合、書込制御信号φ
ＷＲは論理“ハイ”を維持する。従って、第１論理回路
のＡＮＤゲート４６は抑止とされ、エネーブル信号φＣ
ＰＥは第１遅延回路を通って遅延され出力される。一
方、第２論理回路のＡＮＤゲート５８は第１組合回路の
インバータ５２の出力を演算する結果、第２遅延回路の
迂回路が形成される。これによりカラム選択制御信号φ
ＣＰは、エネーブル信号φＣＰＥの論理“ハイ”遷移か
ら第１遅延回路による遅延時間Ｄ２分遅れて論理“ロ
ウ”遷移した後、第２論理回路及び第２組合回路による
遅延時間Ｄ３分の“ロウ”パルス幅を維持してから論理
“ハイ”へ戻ることになる。即ち、この場合には、カラ
ム選択制御信号φＣＰの論理“ロウ”遷移に第１遅延回
路が関与する一方、カラム選択制御信号φＣＰの論理
“ハイ”遷移に第２遅延回路が関与せず、これによりカ
ラム選択制御信号φＣＰは、図５に示すように、論理
“ハイ”時間が長く、論理“ロウ”時間が短くなる。
【００２３】このように、本例のカラム選択信号制御回
路によれば、読出と書込でカラム選択信号ＣＳＬのエネ
ーブル時間を変更することが可能となる。即ちカラム選
択信号ＣＳＬは、図５に示すように、書込時の“ロウ”
期間Ｂが読出時の“ロウ”期間Ａに比べて短くなり、つ
まり論理“ハイ”期間を書込動作時に長くとるように可
変制御される。従って、アクセスサイクル時間が短くな
っても書込動作時のカラム選択信号ＣＳＬのエネーブル
時間を十分に確保することが可能となり、書込時のエラ
ー頻度を大きく減少させられ、より高周波信頼性の高い
半導体メモリ装置を実現することができる。尚、“ロ
ウ”期間Ｂは、アドレス遷移に従うカラム選択信号によ
るマルチビットのカラム選択の可能性があるため、完全
にはなくすさずにある程度残しておいた方がよい。
【図面の簡単な説明】
【図１】半導体メモリのコア構成を示す概略回路図。
【図２】従来のカラム選択信号制御回路を示す回路図。
【図３】図２の回路の動作タイミングを示す信号波形
図。
【図４】本発明によるカラム選択信号制御回路を示す回
路図。
【図５】図４の回路の動作タイミングを示す信号波形
図。
【図６】カラムプリデコーダの回路図。
【図７】カラムデコーダの回路図。
【符号の説明】
４２，４４ 第１遅延回路 ４６ 第１論理回路（第１遅延選択回路） ５０，５２ 第１組合回路 ５４，５６ 第２遅延回路 ５８ 第２論理回路（第２遅延選択回路） ６２，６４，６５ 第２組合回路 ６６，６８，７０ 出力組合回路 φＣＰＥ エネーブル信号 φＷＲ 書込制御信号 φＣＰ カラム選択制御信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 所定周期のクロック状で提供されるエネ
    ーブル信号に基づいてパルス状のカラム選択制御信号を
    発生し、カラム選択信号のエネーブル時間を決定する半
    導体メモリ装置のカラム選択制御回路において、書込制
    御信号の論理に従って前記エネーブル信号の遅延経路を
    変更することにより、読出時と書込時で前記カラム選択
    制御信号のパルス幅を変えるようにしたことを特徴とす
    るカラム選択信号制御回路。
  2. 【請求項２】 エネーブル信号を遅延させる第１遅延回
    路と、書込制御信号に従って前記第１遅延回路の迂回路
    を形成する第１遅延選択回路と、前記第１遅延回路の出
    力及び第１遅延選択回路の出力を論理組合せする第１組
    合回路と、該第１組合回路の出力を遅延させる第２遅延
    回路と、前記書込制御信号に従って前記第２遅延回路の
    迂回路を形成する第２遅延選択回路と、前記第２遅延回
    路の出力及び前記第２遅延選択回路の出力を論理組合せ
    する第２組合回路と、前記第１組合回路の出力及び前記
    第２組合回路の出力を論理組合せしてカラム選択制御信
    号を発生する出力組合回路と、から構成される請求項１
    記載のカラム選択信号制御回路。
  3. 【請求項３】 第１遅延選択回路は、エネーブル信号と
    書込制御信号とを論理演算して前記書込制御信号の非活
    性時に前記エネーブル信号に従う信号を出力する第１論
    理回路とされ、第２遅延選択回路は、第１組合回路の出
    力と前記書込制御信号とを論理演算して前記書込制御信
    号の活性時に前記第１組合回路の出力に従う信号を出力
    する第２論理回路とされる請求項２記載のカラム選択信
    号制御回路。
  4. 【請求項４】 カラム選択信号のエネーブル時間を決定
    するカラム選択制御信号のパルス幅が書込時に長くなる
    請求項１〜３のいずれか１項に記載のカラム選択信号制
    御回路。
  5. 【請求項５】 カラム選択制御信号によりカラムプリデ
    コーダの出力動作を制御することによりカラム選択信号
    が発生される請求項１〜４のいれずれか１項に記載のカ
    ラム選択信号制御回路。
JP30188696A 1995-11-13 1996-11-13 カラム選択信号制御回路 Expired - Fee Related JP3814033B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950040994A KR0157289B1 (ko) 1995-11-13 1995-11-13 컬럼 선택 신호 제어회로
KR1995P40994 1995-11-13

Publications (2)

Publication Number Publication Date
JPH09167489A true JPH09167489A (ja) 1997-06-24
JP3814033B2 JP3814033B2 (ja) 2006-08-23

Family

ID=19433883

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30188696A Expired - Fee Related JP3814033B2 (ja) 1995-11-13 1996-11-13 カラム選択信号制御回路

Country Status (4)

Country Link
US (1) US5812464A (ja)
JP (1) JP3814033B2 (ja)
KR (1) KR0157289B1 (ja)
TW (1) TW336324B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006172702A (ja) * 2004-12-13 2006-06-29 Samsung Electronics Co Ltd 半導体メモリ装置のカラム選択線信号生成装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100252043B1 (ko) * 1997-11-07 2000-05-01 윤종용 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법
JPH11306758A (ja) 1998-04-27 1999-11-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP3959211B2 (ja) * 1999-09-22 2007-08-15 株式会社東芝 半導体記憶装置
JP2001084762A (ja) 1999-09-16 2001-03-30 Matsushita Electric Ind Co Ltd 半導体メモリ装置
US7522467B2 (en) 2005-09-29 2009-04-21 Hynix Semiconductor Inc. Semiconductor memory device
KR100780636B1 (ko) * 2005-09-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 장치
KR20190030432A (ko) 2017-09-14 2019-03-22 김진강 안전기능이 강화된 톰슨 프레스

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531829B2 (ja) * 1990-05-01 1996-09-04 株式会社東芝 スタティック型メモリ
JP3100622B2 (ja) * 1990-11-20 2000-10-16 沖電気工業株式会社 同期型ダイナミックｒａｍ
KR950002724B1 (ko) * 1992-03-13 1995-03-24 삼성전자주식회사 데이타 리텐션(dr)모드 컨트롤 회로
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5379261A (en) * 1993-03-26 1995-01-03 United Memories, Inc. Method and circuit for improved timing and noise margin in a DRAM
US5386385A (en) * 1994-01-31 1995-01-31 Texas Instruments Inc. Method and apparatus for preventing invalid operating modes and an application to synchronous memory devices
JP2616567B2 (ja) * 1994-09-28 1997-06-04 日本電気株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006172702A (ja) * 2004-12-13 2006-06-29 Samsung Electronics Co Ltd 半導体メモリ装置のカラム選択線信号生成装置

Also Published As

Publication number Publication date
KR0157289B1 (ko) 1998-12-01
JP3814033B2 (ja) 2006-08-23
KR970029812A (ko) 1997-06-26
TW336324B (en) 1998-07-11
US5812464A (en) 1998-09-22

Similar Documents

Publication Publication Date Title
JP4527746B2 (ja) 同期形半導体メモリ装置のためのカラム選択ライン制御回路
JP4499069B2 (ja) 同期式半導体メモリ装置のカラム選択ライン制御回路及びその制御方法
US7466623B2 (en) Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof
US6359813B1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
JP2007193943A (ja) スタティック・ランダム・アクセス・メモリ
KR100902125B1 (ko) 저전력 디램 및 그 구동방법
JP4707962B2 (ja) アクセスタイムを短縮できる半導体メモリ装置
JPH1196786A (ja) 同期型バーストマスクロム及びそのデータ読出方法
JP2004039204A (ja) ワードライン駆動回路
JPH07254278A (ja) 自動プリチャージ機能を有する同期式メモリ装置
KR20200028654A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
JPH1040678A (ja) 半導体記憶装置
US6636443B2 (en) Semiconductor memory device having row buffers
US6345007B1 (en) Prefetch and restore method and apparatus of semiconductor memory device
JP3814033B2 (ja) カラム選択信号制御回路
TW202203224A (zh) 記憶體電路
JP2001176296A (ja) ストレス試験を行うダイナミックメモリデバイス
US6785187B2 (en) Semiconductor device having integrated memory and logic
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
JPH1040677A (ja) 半導体メモリ
JPH09180435A (ja) 半導体記憶装置
JP5103467B2 (ja) クロック同期式検出増幅器を備える記憶装置およびその動作方法
JPH1166850A (ja) 半導体記憶装置
JP4163476B2 (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20040902

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050715

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051014

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060508

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060602

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees