KR20200028654A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이를 구비하는 메모리 시스템을 개시한다. 반도체 메모리 장치는 외부로부터 인가되는 메모리 전압이 목표 전압 레벨에 도달하면 파워 업 신호를 발생하는 파워 업 신호 발생부, 파워 업 신호 및 외부로부터 인가되는 리셋 신호에 응답하여 초기화 신호를 발생하고, 내부적으로 초기화 동작이 완료되면 초기 리프레쉬 명령을 발생하는 초기화부, 및 복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들을 포함하고, 초기 리프레쉬 명령에 응답하여 복수개의 메모리 셀들에 대한 초기 리프레쉬 동작을 수행하는 메모리 셀 어레이를 포함한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE, AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 반도체 메모리 장치는 파워 업 신호 및 리셋 신호에 응답하여 초기화 동작을 수행할 수 있다. 반도체 메모리 장치의 초기화 동작이 완료되면 정상 동작을 위한 준비가 되어 유효 명령을 받아들일 수 있다.
본 개시에 따른 실시예들의 과제는 초기화 동작 시에 메모리 셀 어레이에 포함된 복수개의 메모리 셀들의 데이터를 확실하게 초기화할 수 있는 반도체 메모리 장치, 및 이를 구비하는 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 외부로부터 인가되는 메모리 전압이 목표 전압 레벨에 도달하면 파워 업 신호를 발생하는 파워 업 신호 발생부; 상기 파워 업 신호 및 상기 외부로부터 인가되는 리셋 신호에 응답하여 초기화 신호를 발생하고, 내부적으로 초기화 동작이 완료되면 초기 리프레쉬 명령을 발생하는 초기화부; 및 복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들을 포함하고, 상기 초기 리프레쉬 명령에 응답하여 상기 복수개의 메모리 셀들에 대한 초기 리프레쉬 동작을 수행하는 메모리 셀 어레이를 포함한다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 외부로부터 인가되는 메모리 전압이 목표 전압 레벨에 도달하면 파워 업 신호를 발생하는 파워 업 신호 발생부; 상기 파워 업 신호 및 상기 외부로부터 인가되는 리셋 신호에 응답하여 초기화 신호를 발생하고, 내부적으로 초기화 동작이 완료되면 초기 리프레쉬 명령 및 초기 라이트 명령을 발생하는 초기화부; 상기 초기 라이트 명령에 응답하여 상기 초기 데이터를 구동하는 초기 데이터 구동부; 및 복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들을 포함하고, 상기 초기 리프레쉬 명령 및 상기 초기 라이트 명령에 응답하여 상기 복수개의 메모리 셀들로 상기 초기 데이터를 라이트하는 초기 라이트 동작을 수행하는 메모리 셀 어레이를 포함한다.
본 개시에 따른 실시예들의 메모리 시스템은 파워 업 동작 신호 또는 리셋 동작 신호가 인가되면 리셋 신호를 발생하는 제어부; 및 상기 리셋 신호를 수신하는 메모리를 포함하고, 상기 메모리는 메모리 전압이 목표 전압 레벨에 도달하면 파워 업 신호를 발생하는 파워 업 신호 발생부; 상기 파워 업 신호 및 상기 리셋 신호에 응답하여 초기화 신호를 발생하고, 내부적으로 초기화 동작이 완료되면 초기 리프레쉬 명령을 발생하는 초기화부; 및 복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들을 포함하고, 상기 초기 리프레쉬 명령에 응답하여 상기 복수개의 메모리 셀들에 대한 초기 리프레쉬 동작을 수행하는 메모리 셀 어레이를 포함한다.
본 개시에 따른 실시예들에 따르면, 반도체 메모리 장치 및 이를 구비하는 메모리 시스템은 초기화 동작 시에 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작을 수행하여 메모리 셀들의 데이터를 확실하게 초기화할 수 있다. 이에 따라, 반도체 메모리 장치 및 이를 구비하는 메모리 시스템의 동작의 신뢰성이 확보될 수 있다.
도 1은 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 시스템의 초기화 동작을 설명하기 위한 동작 타이밍도이다.
도 3은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5는 본 개시에 따른 실시예의 라이트 경로부(38 또는 38')의 구성을 나타내는 회로도이다.
도 6은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 7은 본 개시에 따른 실시예의 초기 데이터 발생부의 구성을 나타내는 회로도이다.
도 8은 본 개시에 따른 실시예의 메모리 셀 어레이 블럭의 구성을 나타내는 블록도이다.
도 9는 본 개시에 따른 실시예의 로우 디코더의 구성을 나타내는 블록도이다.
도 10은 본 개시에 따른 실시예의 메모리 셀 어레이의 메모리 셀 어레이 블록들의 초기 리프레쉬 동작 또는 초기 라이트 동작이 수행되는 순서를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 반도체 메모리 장치, 및 이를 구비하는 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 블록도로서, 메모리 시스템(1000)은 제어부(100) 및 메모리(200)를 포함할 수 있다. 제어부(100)는 메모리 제어부(110)를 포함할 수 있다. 메모리(200)는 반도체 메모리 장치 또는 복수개의 반도체 메모리 장치들을 포함하는 메모리 모듈일 수 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제어부(100)는 파워 업 동작 신호(PU) 또는 리셋 동작 신호(RE)를 수신할 수 있다. 메모리 제어부(110)는 리셋 신호(Reset_n), 클럭 인에이블 신호(CKE), 클럭신호(CK), 칩 선택신호(CS), 명령 및 어드레스(CA), 데이터(DQ), 및 메모리 전압(EV)(예를 들면, VDD, VSS, VDDQ, VSSQ, 등)을 메모리(200)로 전송할 수 있다. 메모리 제어부(110)는 파워 업 동작 신호(PU) 또는 리셋 동작 신호(RE)가 인가되면 리셋 신호(Reset_n)를 발생할 수 있다. 제어부(100)는 파워 업 동작 신호(PU)에 응답하여 메모리 전압(EV)(예를 들면, VDD, VSS, VPP, VDDQ, 등과 같은 전압)을 내부적으로 생성할 수 있다. 도시된 것과 달리, 메모리 전압(EV)은 제어부(100)가 아니라 별도의 전압 발생기(미도시)로부터 발생될 수 있다.
메모리(200)는 리셋 신호(Reset_n), 클럭 인에이블 신호(CKE), 클럭신호(CK), 칩 선택신호(CS), 명령 및 어드레스(CA), 데이터(DQ), 및 메모리 전압(EV)을 수신하고, 메모리 제어부(110)로 데이터(DQ)를 전송할 수 있다. 또한, 메모리(200)는 리셋 신호(Reset_n)에 응답하여 초기화 동작을 수행할 수 있다.
도 2는 도 1에 도시된 메모리 시스템(1000)의 초기화 동작을 설명하기 위한 동작 타이밍도로서, 제어부(100)로 파워 업 동작 신호(PU)가 인가되는 경우 메모리 제어부(110)로부터 메모리(200)로 인가되는 신호들 및 전압들의 타이밍도이다. 메모리 제어부(110)는 클럭신호(CK)와 함께 반전 클럭신호(CKB)를 인가할 수 있다.
도 2를 참조하면, 제어부(100)로 파워 업 동작 신호(PU)가 인가되면, 메모리 제어부(110)는 제1 시점(Ta)부터 메모리(200)로 메모리 전압(EV)을 공급할 수 있다. 제2 시점(Tb)에서, 메모리 전압(EV)이 목표 전압 레벨에 도달할 수 있다. 제1 기간(T1)은 전압 램프(Voltage Ramp) 기간일 수 있다.
제2 시점(Tb)부터 제3 시점(Tc)까지의 제2 기간(T2) 동안, 메모리 제어부(110)는 “로우”레벨의 리셋 신호(Reset_n)을 메모리(200)로 인가할 수 있다. 제2 기간(T2)은 리셋 신호(Reset_n)가 인가되는 리셋 기간일 수 있다.
제3 시점(Tc)에서, 메모리 제어부(110)는 “로우”레벨에서 “하이”레벨로 천이하는 리셋 신호(Reset_n)를 메모리(200)로 인가할 수 있다. 메모리(200)는 메모리 전압(EV)이 목표 전압 레벨에 도달한 후 “하이”레벨의 리셋 신호(Reset_n)가 인가되면 내부적으로 초기화 동작을 시작할 수 있다.
제3 시점(Tc) 이전의 제4 시점(tc')에서, 메모리 제어부(110)는 “로우”레벨의 클럭 인에이블 신호(CKE)를 인가할 수 있다.
제5 시점(Td)에서, 메모리 제어부(110)는 클럭신호(CK)에 응답하여 파워 다운 탈출 명령(Exit PD)을 지시하는 “로우”레벨에서 “하이”레벨로 천이하는 클럭 인에이블 신호(CKE) 및 “하이”레벨의 칩 선택신호(CS)를 인가할 수 있다. 메모리(200)는 파워 다운 탈출 명령(Exit PD)에 응답하여 파워 다운 모드를 탈출할 수 있다. 제5 시점(Td) 이전의 제6 시점(td')부터, 메모리 제어부(110)는 클럭신호(CK)를 인가할 수 있다.
제3 시점(Tc)부터 제5 시점(Td)까지의 제3 기간(T3) 동안, 메모리(200)의 초기화 동작이 수행될 수 있다. 제3 기간(T3)은 메모리(200)의 내부 기능 블록들의 내부 노드들을 초기 값으로 설정하는 초기화 동작 기간일 수 있다. 메모리 제어부(110)는 제5 시점(Td)에 파워 다운 탈출 명령(Exit PD)을 인가하나, 메모리(200)의 초기화 동작은 제5 시점(Td) 이전 제6 시점(Td') 이후의 제7 시점(Td”)에서 완료될 수 있다. 즉, 메모리 제어부(110)가 파워 다운 탈출 명령(Exit PD)을 인가하는 제5 시점(Td)은 메모리(200)의 초기화 동작에 소요되는 시간에 소정의 마아진을 더한 시간일 수 있으며, 실질적으로 메모리(200)의 초기화 동작은 제7 시점(td”)에서 완료될 수 있다.
메모리(200)는 제7 시점(td”)부터 메모리 셀 어레이(미도시)에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작을 시작할 수 있다. 메모리(200)의 초기 리프레쉬 동작 또는 라이트 동작은 적어도 1회 수행될 수 있다. 이에 따라, 메모리(200)의 메모리 셀 어레이(미도시)의 복수개의 메모리 셀들이 “0” 또는 “1”의 데이터를 확실하게 저장할 수 있다.
제5 시점(Td)부터 제8 시점(Te)까지의 제4 기간(T4) 동안, 즉, 제5 시점(Td)부터 제8 시점(Te)에서 모드 설정 명령(MRS)이 인가되기 전까지 메모리(200)는 유휴(idle) 상태에 있을 수 있다. 즉, 제4 기간(T4)은 유휴 기간일 수 있다. 메모리(200)의 초기 리프레쉬 동작 또는 초기 라이트 동작은 제7 시점(td”)부터 시작하여 제9 시점(te')에서 종료될 수 있다.
제8 시점(Te)부터 제10 시점(Tf)까지의 제5 기간(T5) 동안, 모드 설정 명령(MRS)에 응답하여 모드 설정 동작이 수행될 수 있다. 즉, 제5 기간(T5)은 모드 설정 동작 기간일 수 있다. 메모리(200)의 모드 설정 동작은 초기 리프레쉬 동작 또는 초기 라이트 동작과 무관하게 수행되므로, 메모리(200)의 초기 리프레쉬 동작 또는 초기 라이트 동작은 제7 시점(td”)부터 시작하여 제11 시점(te”)에서 종료될 수 있다. 제10 시점(Tf)에서 다음 명령이 인가될 수 있다.
즉, 본 개시에 따른 실시예의 메모리(200)의 초기 리프레쉬 동작 또는 초기 라이트 동작은 파워 다운 탈출 명령(Exit PD)이 인가되는 제5 시점(Td) 전의 클럭신호(CK)가 인가되는 제6 시점(td') 후의 제7 시점(td”)부터 수행될 수 있다.
제어부(100)로 리셋 동작 신호(RE)가 인가되는 경우에는 상술한 제2 시점(Tb) 이후의 동작을 수행할 수 있다.
상술한 동작 타이밍도는 저전압 더블 데이터 레이트(LPDDR: low power double data rate) 다이나믹 랜덤 억세스 메모리(DRAM: dynamic random access memory) 장치의 파워-업 및 초기화 동작을 나타내는 것이다. 도시하지는 않았지만, 본 개시의 실시예에 따른 파워- 업 및 초기화 동작은 DDR DRAM의 파워-업 및 초기화 동작의 경우에도 적용될 수 있다.
도 3은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(200)는 파워 업 신호 발생기(20), 초기화부(22), 명령 및 어드레스 발생기(24), 모드 설정 레지스터(25), 리프레쉬 로우 어드레스 발생기(26), 로우 어드레스 발생기(28), 컬럼 어드레스 발생기(30), 로우 디코더(32), 컬럼 디코더(34), 메모리 셀 어레이(36), 라이트 경로부(38), 데이터 입력부(40), 리드 경로부(42), 데이터 출력부(44), 및 안티-퓨즈부(46)을 포함할 수 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
파워 업 신호 발생기(20)는 메모리 전압(EV)의 레벨을 검출하여 메모리 전압(EV)이 목표 전압 레벨에 도달하면 파워 업 신호(pup)를 발생할 수 있다.
초기화부(22)는 파워 업 신호(pup) 및 리셋 신호(Reset_n)에 응답하여 초기화 신호(init)를 발생하고, 파워 다운 탈출 명령(EPD)에 응답하여 파워 다운 모드를 탈출할 수 있다. 초기화부(22)는 초기화 완료 신호(cd)가 인가되면 초기 리프레쉬 명령(IREF)을 발생할 수 있다.
명령 및 어드레스 발생기(24)는 클럭신호(CK)에 응답하여 클럭 인에이블 신호(CKE) 및 칩 선택신호(CS)를 입력하여 파워 다운 탈출 명령(EPD)을 발생하고, 클럭신호(CK)에 응답하여 칩 선택신호(CS), 및 명령 및 어드레스(CA)를 디코딩하여 리프레쉬 명령(REF), 액티브 명령(ACT), 라이트 명령(WR), 리드 명령(RD), 또는 모드 설정 명령(MRS)을 발생할 수 있다. 예를 들면, 명령 및 어드레스 발생기(24)는 클럭신호(CK)의 상승 엣지에서 클럭 인에이블 신호(CKE)가 “로우”레벨에서 “하이”레벨로 천이하고, 칩 선택신호(CS)가 “로우”레벨이면 파워 다운 탈출 명령(EPD)을 발생할 수 있다. 또한, 명령 및 어드레스 발생기(24)는 액티브 명령(ACT)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 로우 어드레스(RADD)로 발생하고, 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 컬럼 어드레스(CADD)로 발생하고, 모드 설정 명령(MRS)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 모드 설정 코드(OPC)로 발생할 수 있다. 모드 설정 레지스터(25)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 저장할 수 있다.
리프레쉬 로우 어드레스 발생기(26)는 초기 리프레쉬 명령(IREF) 또는 리프레쉬 명령(REF)에 응답하여 리프레쉬 로우 어드레스(rra)를 발생할 수 있다.
로우 어드레스 발생기(28)는 초기 리프레쉬 명령(IREF) 또는 리프레쉬 명령(REF)에 응답하여 리프레쉬 로우 어드레스(rra)를 로우 어드레스 신호(ra)로 발생하거나, 액티브 명령(ACT)에 응답하여 로우 어드레스(RADD)를 로우 어드레스 신호(ra)로 발생할 수 있다.
컬럼 어드레스 발생기(30)는 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 컬럼 어드레스(CADD)를 컬럼 어드레스 신호(ca)로 발생할 수 있다.
로우 디코더(32)는 로우 어드레스 신호(ra)를 디코딩하여 복수개의 워드라인 선택신호들(wl)을 발생할 수 있다.
컬럼 디코더(34)는 컬럼 어드레스 신호(ca)를 디코딩하여 복수개의 컬럼 선택신호들(csl)을 발생할 수 있다.
메모리 셀 어레이(36)는 복수개의 워드라인 선택신호들에 의해서 선택되는 복수개의 워드라인들과 복수개의 컬럼 선택신호들에 의해서 선택되는 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들(미도시)을 포함할 수 있다. 메모리 셀 어레이(36)는 라이트 명령(WR)에 응답하여 복수개의 워드라인 선택신호들(wl)과 복수개의 컬럼 선택신호들(csl)에 의해서 선택된 메모리 셀들로 데이터를 입력하고, 리드 명령(RD)에 응답하여 선택된 메모리 셀들로부터 데이터를 출력할 수 있다. 추가적으로, 메모리 셀 어레이(36)는 초기 리프레쉬 명령(IREF) 또는 리프레쉬 명령(REF)에 응답하여 복수개의 메모리 셀들에 대한 초기 리프레쉬 동작 또는 리프레쉬 동작을 수행할 수 있다. 초기 리프레쉬 동작은 리프레쉬 동작과 동일하거나 다를 수 있다. 메모리 셀 어레이(36)는 초기 리프레시 명령(IREF)에 응답하여 적어도 2개 (4개, 또는 8개 등, 즉, 2n개(n은 자연수))의 워드라인들이 동시에 선택되고 선택된 적어도 2개의 워드라인들에 연결된 메모리 셀들(미도시) 각각의 축적된 전하량에 기초하여 초기 리프레쉬 동작을 수행하여 “0” 또는 “1”의 데이터를 저장할 수 있다.
라이트 경로부(38)는 초기화 신호(init)에 응답하여 초기화되어 초기 데이터를 가질 수 있고, 라이트 명령(WR)에 응답하여 데이터(di)를 입력하여 메모리 셀 어레이(36)로 데이터(DI)를 라이트할 수 있다.
데이터 입력부(40)는 라이트 명령(WR)이 발생되면, 데이터(DQ)를 입력하여 라이트 경로부(38)로 데이터(di)를 출력할 수 있다.
리드 경로부(42)는 리드 명령(RD)이 발생되면, 메모리 셀 어레이(36)로부터 리드되는 데이터(DO)를 입력하여 데이터(do)를 출력할 수 있다.
데이터 출력부(44)는 리드 명령(RD)이 발생되면, 리드 경로부(42)로부터 출력되는 데이터(do)를 입력하여 데이터(DQ)를 출력할 수 있다.
안티-퓨즈부(46)는 불량 어드레스 신호가 프로그램될 수 있고, 초기화 신호(init)가 발생되면, 프로그램된 불량 어드레스 신호(sadd)를 출력할 수 있다. 안티-퓨즈부(46)는 프로그램된 불량 어드레스 신호(sadd)를 출력하면 초기화 종료 신호(cd)를 발생할 수 있다. 안티-퓨즈부(46)는 도 2의 제3 기간(T3) 동안의 초기화 동작 시에 마지막으로 초기화 동작이 수행되는 마지막 초기화 동작부일 수 있다.
도시하지는 않았지만, 도 2의 제3 기간(T3) 동안, 초기화부(22)로부터 발생되는 초기화 신호(init)에 응답하여 명령 및 어드레스 발생기(24), 모드 설정 레지스터(25), 리프레쉬 로우 어드레스 발생기(26), 로우 어드레스 발생기(28), 컬럼 어드레스 발생기(30), 로우 디코더(32), 컬럼 디코더(34), 데이터 입력부(40), 리드 경로부(42), 또는 데이터 출력부(44)의 내부 노드들이 초기화되어 초기 값을 가질 수 있다.
도시하지는 않았지만, 메모리 셀 어레이(36)는 리던던트 워드라인 선택신호에 의해서 선택되는 리던던트 워드라인 또는 리던던스 컬럼 선택신호에 의해서 선택되는 리던던트 비트라인들 사이에 연결된 리던던트 메모리 셀들을 포함할 수 있다. 불량 어드레스 신호(sadd)는 로우 디코더(32) 또는 컬럼 디코더(34)로 인가될 수 있고, 로우 디코더(32) 또는 컬럼 디코더(34)는 로우 어드레스 신호(ra) 또는 컬럼 어드레스 신호(ca)가 불량 어드레스 신호(sadd)와 일치하면, 로우 어드레스 신호(ca) 또는 컬럼 어드레스 신호(ca)에 해당하는 워드라인 선택신호 또는 컬럼 선택신호를 활성화하지 않고, 리던던트 워드라인 선택신호 또는 리던던트 컬럼 선택신호를 활성화할 수 있다. 이에 따라, 메모리 셀 어레이(36)의 불량 메모리 셀들이 리던던트 메모리 셀들로 대체될 수 있다.
도 4는 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(200')는 도 3에 도시된 반도체 메모리 장치(200)의 초기화부(22), 컬럼 디코더(34), 메모리 셀 어레이(36), 및 라이트 경로부(38)를 초기화부(22'), 컬럼 디코더(34'), 메모리 셀 어레이(36'), 및 라이트 경로부(38')로 각각 대체하여 구성될 수 있다.
도 4에 나타낸 블록들 중 대체되는 블록들 각각의 기능을 설명하면 다음과 같다.
초기화부(22')는 도 3에 도시된 초기화부(22)와 동일한 동작을 수행할 수 있다. 추가적으로, 초기화부(22')는 초기화 완료 신호(cd)가 인가되면 초기 라이트 명령(IWR)을 추가적으로 발생할 수 있다.
컬럼 디코더(34')는 도 3에 도시된 컬럼 디코더(34)와 동일한 동작을 수행할 수 있다. 추가적으로, 컬럼 디코더(34')는 초기 라이트 명령(IWR)에 응답하여 복수개의 컬럼 선택신호들(csl)을 동시에 활성화할 수 있다.
라이트 경로부(38')는 도 3에 도시된 라이트 경로부(38)와 동일한 동작을 수행할 수 있다. 추가적으로, 라이트 경로부(38')는 초기 라이트 명령(IWR)에 응답하여 초기 데이터를 메모리 셀 어레이(36)로 출력할 수 있다.
메모리 셀 어레이(36')는 도 3에 도시된 메모리 셀 어레이(36)와 같이 복수개의 메모리 셀들(미도시)을 포함할 수 있다. 메모리 셀 어레이(36')는 라이트 명령(WR), 리드 명령(RD), 또는 리프레쉬 명령(REF)에 응답하여 도 3에 도시된 메모리 셀 어레이(36)와 동일한 동작을 수행할 수 있다. 추가적으로, 메모리 셀 어레이(36')는 초기 리프레쉬 명령(IREF) 및 초기 라이트 명령(IWR)에 응답하여 복수개의 메모리 셀들에 대한 초기 라이트 동작을 수행할 수 있다. 메모리 셀 어레이(36')는 초기 리프레시 명령(IREF)에 응답하여 적어도 2개 (4개, 8개 등, 즉, 2n개(n은 자연수))의 워드라인들이 동시에 선택되고, 선택된 적어도 2개의 워드라인들에 연결된 메모리 셀들(미도시)로 초기 데이터를 라이트하는 초기 라이트 동작을 수행할 수 있다. 초기 라이트 동작은 선택된 적어도 2개의 워드라인들에 연결된 메모리 셀들(미도시)에 대한 초기 리프레쉬 동작이 수행되고 초기 데이터가 라이트되는 동작일 수 있다.
도 5는 본 개시에 따른 실시예의 라이트 경로부(38 또는 38')의 일부의 구성을 나타내는 회로도이다.
도 5를 참조하면, 라이트 경로부(38 또는 38')는 제1 및 제2 래치들(L1, L2), 및 제1 및 제2 드라이버들(D1, D2)를 포함할 수 있다. 제1 래치(L1)는 제1 및 제2 인버터들(I1, I2), 및 제1 NMOS트랜지스터(N1)을 포함하고, 제2 래치(L2)는 제3 및 제4 인버터들(I3, I4), 및 제1 PMOS트랜지스터(P1)를 포함할 수 있다. 제1 드라이버(D1)는 제2 인버터(I5), 제2 및 제3 PMOS트랜지스터들(P2, P3), 및 제2 및 제3 NMOS트랜지스터들(N2, N3)를 포함하고, 제2 드라이버(D2)는 제4 및 제5 PMOS트랜지스터들(P4, P5), 및 제4 및 제5 NMOS트랜지스터들(N4, N5)을 포함할 수 있다.
도 3에 도시된 라이트 경로부(38)는 정상 동작 시에 라이트 명령(WR)이 발생되면, “하이”레벨의 라이트 인에이블 신호(wen)를 발생할 수 있다. 도 4의 라이트 경로부(38')는 정상 동작 시에 라이트 명령(WR)이 발생되거나, 초기화 동작 시에 초기 라이트 명령(IWR)이 발생되면, “하이”레벨의 라이트 인에이블 신호(wen)를 발생할 수 있다. 라이트 인에이블 신호(wen)는 클럭신호(CK)에 응답하여 발생될 수 있다.
도 5에 나타낸 라이트 경로부(38 또는 38')의 동작을 설명하면 다음과 같다.
초기화 동작 시에 “하이”레벨의 초기화 신호(init)가 발생되면, 제1 NMOS트랜지스터(N1) 및 제1 PMOS트랜지스터(P1)가 온되어 제1 및 제2 노드들(A. B)이 “로우”레벨과 “하이”레벨로 각각 초기화될 수 있다. 제1 인버터(I1)는 제1 노드(A)의 “로우”레벨의 신호를 반전하여 “하이”레벨의 신호를 발생하고, 제3 인버터(I3)는 제2 노드(B)의 “하이”레벨의 신호를 반전하여 “로우”레벨의 신호를 발생할 수 있다. 즉, 초기화 동작 시에 제1 래치(L1) 및 제2 래치(L2)는 제1 및 제2 노드들(A, B)을 “로우”레벨과 “하이”레벨로 각각 초기화할 수 있다.
정상 동작 시에 “로우”레벨의 초기화 신호(init)가 발생되면, 제1 NMOS트랜지스터(N1) 및 제1 PMOS트랜지스터(P1)가 오프되고, 제1 인버터(I1)는 데이터(D)를 반전하고, 제3 인버터(I3)는 반전 데이터(DB)를 반전할 수 있다. 즉, 정상 동작 시에 제1 래치(L1) 및 제2 래치(L2)는 데이터(D) 및 반전 데이터(DB)를 반전할 수 있다.
초기화 동작 시에 “하이”레벨의 라이트 인에이블 신호(wen)가 발생되면, 제3 및 제5 PMOS트랜지스터들(P3, P5) 및 제2 및 제4 NMOS트랜지스터들(N2, N4)가 온되어 제1 및 제2 드라이버들(D1, D2)의 동작이 인에이블될 수 있다. 제1 드라이버(D1)는 제1 래치(L1)로부터 출력되는 “하이”레벨의 신호에 응답하여 제3 NMOS트랜지스터(N3)가 온되어 “로우”레벨의 데이터(DI)를 발생하고, 제2 드라이버(D2)는 제2 래치(L2)로부터 출력되는 “로우”레벨의 신호에 응답하여 제4 PMOS트랜지스터(P4)가 온되어 “하이”레벨의 반전 데이터(DIB)를 발생할 수 있다. 즉, 라이트 경로부(38')는 초기화 동작 시에 “로우”레벨의 데이터(DI) 및 “하이”레벨의 반전 데이터(DIB)를 발생할 수 있다.
정상 동작 시에 “하이”레벨의 라이트 인에이블 신호(wen)가 발생되면, 제1 드라이버(D1) 및 제2 드라이버(D2)의 동작이 인에이블되고, 제1 드라이버(D1)는 제1 래치(L1)의 출력신호를 반전하여 데이터(DI)를 발생하고, 제2 드라이버(D2)는 제2 래치(L2)의 출력신호를 반전하여 반전 데이터(DIB)를 발생할 수 있다.
초기화 동작 시 또는 정상 동작 시에 “로우”레벨의 라이트 인에이블 신호(wen)가 발생되면, 제1 드라이버(D1) 및 제2 드라이버(D2)의 동작이 디스에이블될 수 있다.
도 6은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(200”)는 도 4에 도시된 반도체 메모리 장치(200')의 라이트 경로부(38')를 도 3에 도시된 반도체 메모리 장치(200)의 라이트 경로부(38)로 대체하고, 초기 데이터 발생부(48)를 추가적으로 포함할 수 있다.
도 6에 도시된 블록들 중 대체되거나 추가되는 블록의 기능을 설명하면 다음과 같다.
라이트 경로부(38)는 도 3에 도시된 라이트 경로부(38)와 동일한 기능을 수행할 수 있다.
초기 데이터 발생부(48)는 초기 라이트 명령(IWR)이 발생되면, 초기 데이터를 메모리 셀 어레이(36')로 출력할 수 있다.
도 3, 4, 또는 6에서, 안티-퓨즈부(46)가 초기화 완료 신호(cd)를 발생하는 것으로 도시하였으나, 도시된 것과 달리, 초기화부(22 또는 22')가 안티-퓨즈부(46)의 초기화 동작이 완료되는 것을 감지하여 초기 리프레쉬 명령 또는 초기 라이트 명령을 발생할 수 있다.
도 7은 본 개시에 따른 실시예의 초기 데이터 발생부의 구성을 나타내는 회로도로서, 초기 데이터 발생부(48)는 제4 인버터(I4), 제6 PMOS트랜지스터(P6), 및 제6 NMOS트랜지스터(N6)를 포함하는 제3 드라이버(D3), 및 제7 PMOS트랜지스터(P7) 및 제7 NMOS트랜지스터(N7)를 포함하는 제4 드라이버(D4)를 포함할 수 있다.
도 7에 도시된 초기 데이터 발생부(48)는 초기화 동작 시에 초기 라이트 명령(IWR)이 발생되면, “하이”레벨의 라이트 인에이블 신호(wen')를 발생할 수 있다. 라이트 인에이블 신호(wen')는 클럭신호(CK)에 응답하여 발생될 수 있다.
도 7에 나타낸 초기 데이터 발생부의 동작을 설명하면 다음과 같다.
초기화 동작 시에 “하이”레벨의 라이트 인에이블 신호(wen')가 발생되면 제6 PMOS트랜지스터(P6)가 온되고 제6 NMOS트랜지스터(N6)가 오프될 수 있다. 제3 드라이버(D3)는 “하이”레벨의 데이터(DI)를 발생할 수 있다. 또한, 제7 PMOS트랜지스터(P7)가 오프되고 제7 NMOS트랜지스터(N7)가 온될 수 있다. 제4 드라이버(D4)는 “로우”레벨의 반전 데이터(DIB)를 발생할 수 있다.
도 4 또는 6의 반도체 메모리 장치(200' 또는 200”)의 라이트 경로부(38') 또는 초기 데이터 발생부(48)는 초기 라이트 명령(IWR)이 발생되면 메모리 셀 어레이(36')로 초기 데이터를 구동하는 초기 데이터 구동부일 수 있다.
도 3에 도시된 반도체 메모리 장치(200)는 메모리 셀 어레이(36)의 복수개의 메모리 셀들 각각에 축적된 전하량에 기초하여 초기 리프레쉬 동작을 수행하여 데이터가 저장되나, 도 4 또는 6에 도시된 반도체 메모리 장치(200')는 초기 데이터 구동부에 의해서 메모리 셀 어레이(36')의 복수개의 메모리 셀들로 초기 데이터를 라이트하는 초기 라이트 동작을 수행하여 초기 데이터를 저장할 수 있다.
도 8은 본 개시에 따른 실시예의 메모리 셀 어레이 블럭의 구성을 나타내는 블록도로서, 반도체 메모리 장치(200, 200', 200”)는 로컬 입출력 라인 선택부(36-2)를 추가적으로 포함할 수 있다.
도 8에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(36 또는 36')는 32개의 메모리 셀 어레이 블럭들(MCA1 ~ MCA32), 및 32개의 메모리 셀 어레이 블록들(MCA1 ~ MCA32) 사이에 배치된 31개의 센스 증폭 블록들(SA12, SA23, …, SA3132)을 포함할 수 있다.
메모리 셀 어레이 블록들(MCA1 ~ MCA32) 각각은 j개의 서브 메모리 셀 어레이 블록들((SMCA11 ~ SMCA1j), (SMCA21 ~ SMCA2j), …, 또는 (SMCA321 ~ SMCA32j))을 포함할 수 있다. 메모리 셀 어레이 블록들(MCA1 ~ MCA32) 각각은 해당 i개의 워드라인 선택신호들((wl11 ~ wl1i), (wl21 ~ wl2i), …, 또는 (wl321 ~ wl32i)에 응답하여 선택되는 워드라인들(WL)과 비트라인(BL) 사이에 연결된 복수개의 메모리 셀들(미도시)을 포함할 수 있다. 도면에서는 서브 메모리 셀 어레이 블록들((SMCA11 ~ SMCA1j), (SMCA21 ~ SMCA2j), …, 및 (SMCA321 ~ SMCA32j)) 각각의 대표적인 하나의 비트 라인만을 도시하였으나, 서브 메모리 셀 어레이 블럭들((SMCA11 ~ SMCA1j), (SMCA21 ~ SMCA2j), …, 및 (SMCA321 ~ SMCA32j)) 각각 내에 복수개의 비트라인들(BL)이 배치될 수 있다.
센스 증폭 블록들(SA12, SA23, …, SA3132) 각각은 j개의 서브 센스 증폭 블록들((SA121 ~ SA12j), (SA231 ~ SA23j), …, 또는 (SA31321 ~ SA33132j))을 포함할 수 있다. 센스 증폭 블록들(SA12, SA23, …, SA3132) 각각은 인접 메모리 셀 어레이 블록들(MCA1과 MCA2, MCA2와 MCA3, …, MCA31과 MCA32)에 의해서 공유될 수 있다. 서브 센스 증폭 블록들(SA121, SA122, …, SA12j, SA231, SA232, …, SA23j, …, SA31321, SA31322, …, 및 SA33132j) 각각은 해당 인접 서브 메모리 셀 어레이 블록들(SMCA11과 SMCA21, SMCA12와 SMCA22, …, SMCA1j와 SMCA2j, SMCA21과 SMCA31, SMCA22와 SMCA32, …, SMCA2j와 SMCA3j, SMCA311과 SMCA321, SMCA312와 SMCA322, …, SMCA31j와 SMCA32j)을 위하여 사용될 수 있다. 해당 센스 증폭 블록들(SA12, SA23, …, 또는 SA3132) 내에 해당 로컬 입출력 라인 그룹(LIOL12, LIOL23, …, 또는 LIOL3132)이 배치될 수 있다. 해당 서브 센스 증폭 블록들((SA121, SA231, …, SA31321), (SA122, SA232, …, SA31322), …, 또는 (SA12j, SA23j, …, SA3132j))은 해당 컬럼 선택신호(csl1, csl2, …, cslj)에 응답하여 해당 로컬 입력 라인 그룹(LIOL12, LIOL23, …, 또는 LIOL3132)과 해당 인접 서브 메모리 셀 어레이 블록들(((SMCA11와 SMCA21) ~ (SMCA1j와 SMCA2j)), …, 또는 ((SMCA311과 SMCA321) ~ (SMCA31j와 SMCA32j))) 사이에 데이터를 전송할 수 있다. 예를 들면, 메모리 셀 어레이 블록들(MCA1 ~ MCA32) 각각의 워드라인이 선택되면, 메모리 셀 어레이 블록들(MCA1 ~ MCA32) 각각의 해당 인접 센스 증폭 블록들(SA12, (SA12, SA23), (SA23, SA34), …, SA3132)이 동작할 수 있다. 예를 들면, 초기 리프레쉬 동작 시에, 메모리 셀 어레이 블록들(MCA1, MCA9, MCA17, MCA25) 각각의 하나의 워드라인이 선택되면, 메모리 셀 어레이 블럭들(MCA1, MCA9, MCA17, MCA25) 각각의 해당 인접 센스 증폭 블록들(SA12, (SA89, SA910), (SA1617, SA1718), (SA2425, SA2526))이 선택된 워드라인에 연결된 메모리 셀들의 데이터를 증폭하여 저장할 수 있다. 초기 라이트 동작 시에, 메모리 셀 어레이 블록들(MCA1, MCA9, MCA17, MCA25) 각각의 하나의 워드라인(즉, 총 4개의 워드라인들)이 선택되고, 컬럼 선택신호들(csl1 ~ cslj)이 모두 활성화되면, 메모리 셀 어레이 블럭들(MCA1, MCA9, MCA17, MCA25) 각각의 해당 인접 센스 증폭 블록들(SA12, (SA89, SA910), (SA1617, SA1718), (SA2425, SA2526))이 해당 로컬 입출력 라인 그룹들(LIOL12, (LIOL89, LIOL910), (LIOL1617, LIOL1718), (LIOL2425, LIOL2526))을 통하여 전송되는 데이터 쌍(DI/DIB)(즉, 초기 데이터 쌍)을 증폭하여 선택된 워드라인에 연결된 메모리 셀들로 저장할 수 있다.
로컬 입출력 라인 선택부(36-2)는 라이트 명령(WR) 또는 초기 라이트 명령(IWR), 및 해당 블록 선택신호(B1, B2, …, 또는 B32)에 응답하여 글로벌 입출력 라인들(GIOL)을 통하여 전송되는 데이터 쌍(DI/DIB)를 해당 로컬 입출력 라인 그룹들(LIOL12, (LIOL12, LIOL23), (LIOL23, LIOL34), …, 또는 LIOL3132)로 전송하거나, 리드 명령(RD) 및 해당 블록 선택신호(B1, B2, …, 또는 B32)에 응답하여 해당 로컬 입출력 라인 그룹들(LIOL12, (LIOL12, LIOL23), (LIOL23, LIOL34), …, 또는 LIOL3132)을 통하여 전송되는 데이터를 글로벌 입출력 라인들(GIOL)로 전송할 수 있다. 초기 라이트 동작 시에, 블록 선택신호들(B1, B9, B17, B25)이 활성화되면, 글로벌 입출력 라인들(GIOL)을 통하여 전송되는 데이터 쌍(DI/DIB)(즉, 초기 데이터 쌍)를 해당 로컬 입출력 라인 그룹들(LIOL12, (LIOL89, LIOL910), (LIOL1617, LIOL1718), (LIOL2425, LIOL2526))로 전송할 수 있다.
도 8에서, 메모리 셀 어레이 블록들(MCA1, MCA32)의 짝수 비트라인들 또는 홀수 비트라인들은 더미 비트라인들일 수 있으며, 더미 비트라인들에 연결된 메모리 셀들은 사용되지 않을 수 있다. 도시하지는 않았지만, 메모리 셀 어레이(36 또는 36')는 리던던트 워드라인 또는 리던던트 비트라인들 사이에 연결된 리던던트 메모리 셀들을 포함할 수 있다.
도 9는 본 개시에 따른 실시예의 로우 디코더의 구성을 나타내는 블록도로서, 로우 디코더(32)는 제1 로우 디코더(32-2), 및 32개의 제2 로우 디코더들(32-4)을 포함할 수 있다.
도 9에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
제1 로우 디코더(32-2)는 로우 어드레스 신호(ra)에 포함된 제1 로우 어드레스 신호(ra1)를 디코딩하여 32개의 블록 선택신호들(B1 ~ B32)을 발생할 수 있다. 제1 로우 디코더(32-2)는 액티브 명령(ACT)에 응답하여 하나의 블록 선택신호를 활성화하고, 리프레쉬 명령(REF) 또는 초기 리프레쉬 명령(IREF)에 응답하여 적어도 2개의 블록 선택신호들을 동시에 활성화할 수 있다. 제1 로우 디코더(32-2)는 k비트의 로우 어드레스 신호 중 상위 5비트를 디코딩하여 32개의 블록 선택신호들(B1 ~ B32)를 발생할 수 있으며, 상위 5비트 중 하위 4비트, 3비트, 또는 2비트를 디코딩하여 32개의 블록 선택신호들(B1 ~ B32) 중 2개, 4개, 또는 8개(즉, 2n개) 동시에 활성화할 수 있다.
32개의 제2 로우 디코더들(32-4) 각각은 해당 블록 선택신호(B1, B2, …, 또는 B32)에 응답하여 로우 어드레스 신호(ra)에 포함된 제2 로우 어드레스 신호(ra2)를 디코딩하여 해당 i개의 워드라인 선택신호들(wl1, wl2, …, 또는 wl32)을 발생할 수 있다. 해당 제2 로우 디코더(32-4)는 해당 i개의 워드라인 선택신호들(wl1, wl2, …, 또는 wl32) 중의 하나를 활성화할 수 있다.
도 10은 본 개시에 따른 실시예의 메모리 셀 어레이(36 또는 36')의 메모리 셀 어레이 블록들(MCA1 ~ MCA32)의 초기 리프레쉬 동작 또는 초기 라이트 동작이 수행되는 순서를 설명하기 위한 도면이다.
도 10의 (a)는 2개의 메모리 셀 어레이 블록들 각각의 하나의 워드라인(총 2개의 워드라인들)에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 동시에 수행되는 경우의 동작 순서를 설명하기 위한 도면으로, 괄호 안의 숫자가 초기 리프레쉬 동작 또는 초기 라이트 동작이 수행되는 순서를 나타낸다.
도 8, 9, 및 도 10의 (a)를 참조하면, 2개씩의 메모리 셀 어레이 블록들((MCA2, MCA18), (MCA6, MCA22), (MCA4, MCA20), …, (MCA9, MCA25))의 2개씩의 워드라인들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 순차적으로 수행될 수 있다.
좀 더 상세하게 설명하면, 제1 로우 디코더(32-2)는 블록 선택신호들(B2, B18)을 활성화할 수 있다. 제2 로우 디코더(32-4)는 메모리 셀 어레이 블록들(MCA2, MCA18)의 워드라인 선택신호들((wl21 ~ wl2i), (wl181 ~ wl18i)) 중 2개의 워드라인 선택신호들(wl121, wl181)을 동시에 활성화할 수 있다. 이에 따라, 메모리 셀 어레이 블록들(MCA2, MCA18)의 워드라인들(WL121, WL181)에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 센스 증폭 블럭들((SA12, SA23), (SA1718, SA1819))에 의해서 수행될 수 있다. 다음으로, 블록 선택신호들(B6, B23)이 활성화되면, 메모리 셀 어레이 블록들(MCA6, MCA22)의 워드라인 선택신호들((wl61 ~ wl6i), (wl221 ~ wl22i)) 중 2개의 워드라인 선택신호들(wl161, wl221)이 동시에 활성화될 수 있다. 이에 따라, 메모리 셀 어레이 블록들(MCA6, MCA22)의 워드라인들(WL161, WL221)에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 센스 증폭 블록들((SA56, SA67), (SA2122, SA2223))에 의해서 수행될 수 있다. 마지막으로, 블록 선택신호들(B9, B25)이 활성화되면, 메모리 셀 어레이 블록들(MCA9, MCA25)의 워드라인 선택신호들((wl91 ~ wl9i), (wl251 ~ wl25i)) 중 2개의 워드라인 선택신호들(wl91, wl251)이 동시에 활성화될 수 있다. 이에 따라, 메모리 셀 어레이 블록들(MCA9, MCA25)의 워드라인들(WL91, WL251)에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 센스 증폭 블록들((SA89, SA910), (SA2425, SA2526))에 의해서 수행될 수 있다. 이에 따라, 메모리 셀 어레이 블록들(MCA1 ~ MCA32)의 워드라인들(WL11, WL21, …, WL321)에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 완료될 수 있다.
상술한 바와 같은 방법으로, 해당 2개의 메모리 셀 어레이 블록들((MCA2, MCA18), (MCA6, MCA22), …, (MCA9, MCA25))의 워드라인들((WL22, WL182), (WL62, WL222), …, (WL92, WL252), …, (WL2i, WL18i), (WL6i, WL22i), …, (WL9i, WL25i))에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 순차적으로 수행될 수 있다.
도 10의 (b)는 4개의 메모리 셀 어레이 블록들 각각의 하나의 워드라인(총 4개의 워드라인들)에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 동시에 수행되는 경우의 동작 순서를 설명하기 위한 도면으로, 괄호 안의 숫자가 초기 리프레쉬 동작 또는 초기 라이트 동작이 수행되는 순서를 나타낸다.
도 8, 9, 및 도 10의 (b)를 참조하면, 4개씩의 메모리 셀 어레이 블록들((MCA2, MCA10, MCA18, MCA26), (MCA6, MCA14, MCA22, MCA30), (MCA4, MCA12, MCA20, MCA28), …, (MCA1, MCA9, MCA17, MCA25))의 4개씩의 워드라인들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 순차적으로 수행될 수 있다.
좀 더 상세하게 설명하면, 제1 로우 디코더(32-2)는 블록 선택신호들(B2, B10, B18, B26)을 활성화할 수 있다. 제2 로우 디코더(32-4)는 메모리 셀 어레이 블록들(MCA2, MCA10, MCA18, MCA26)의 워드라인 선택신호들((wl21 ~ wl2i), (wl101 ~ wl10i), (wl181 ~ wl18i), (wl261 ~ wl26i) 중 4개의 워드라인 선택신호들(wl21, wl101, wl181, wl261)을 동시에 활성화할 수 있다. 이에 따라, 메모리 셀 어레이 블록들(MCA2, MCA10, MCA18, MCA26)의 워드라인들(WL21, WL101, WL181, WL261)에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 센스 증폭 블럭들((SA12, SA23), (SA910, SA1011), (SA1718, SA1819), (SA2526, SA2627))에 의해서 수행될 수 있다. 다음으로, 블록 선택신호들(B6, B14, B22, B30)이 활성화되면, 메모리 셀 어레이 블록들(MCA6, MCA14, MCA22, MCA30)의 워드라인 선택신호들((wl61 ~ wl6i), (wl141 ~ wl14i), (wl221 ~ wl22i), (wl301 ~ wl30i)) 중 4개의 워드라인 선택신호들(wl61, wl141, wl221, wl301)이 동시에 활성화될 수 있다. 이에 따라, 메모리 셀 어레이 블록들(MCA6, MCA14, MCA22, MCA30)의 워드라인들(WL61, WL141, WL181, WL301)에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 센스 증폭 블록들((SA56, SA67), (SA1314, SA1415), (SA1718, SA1819), (SA2930, SA3031))에 의해서 수행될 수 있다. 마지막으로, 블록 선택신호들(B1, B9, B17, B25)이 활성화되면, 메모리 셀 어레이 블록들(MCA1, MCA9, MCA17, MCA25)의 워드라인 선택신호들((wl11 ~ wl1i), (wl91 ~ wl9i), (wl171 ~ wl17i), (wl251 ~ wl25i)) 중 2개의 워드라인 선택신호들(wl11, wl91, wl171, wl251)이 동시에 활성화될 수 있다. 이에 따라, 메모리 셀 어레이 블록들(MCA1, MCA9, MCA17, MCA25)의 워드라인들(WL11, WL91, WL171, WL251)에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 센스 증폭 블록들(SA12, (SA89, SA910), (SA1617, SA1718), (SA2425, SA2526))에 의해서 수행될 수 있다. 이에 따라, 메모리 셀 어레이 블록들(MCA1 ~ MCA32)의 워드라인들(WL11, WL21, …, WL321)에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 완료될 수 있다.
상술한 바와 같은 방법으로, 해당 4개의 메모리 셀 어레이 블록들((MCA2, MCA10, MCA18, MCA26), (MCA6, MCA14, MCA22, MCA30), …, (MCA1, MCA9, MCA17, MCA25))의 워드라인들((WL22, WL102, WL182, WL262), (WL62, WL142, WL222, WL302), …, (WL12, WL92, WL172, WL252), …, (WL2i, WL10i, WL18i, WL26i), (WL6i, WL14i, WL22i, WL30i), …, (WL1i, WL9i, WL17i, WL25i))에 연결된 메모리 셀들에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 순차적으로 수행될 수 있다.
도시하지는 않았지만, 8개의 메모리 셀 어레이 블록들 각각의 하나의 워드라인(총 8개의 워드라인들)에 대한 초기 리프레쉬 동작 또는 초기 라이트 동작이 동시에 수행될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1000: 메모리 시스템 100: 제어부
110: 메모리 제어부 200: 메모리
20: 파워 업 신호 발생기 22: 초기화부
24: 명령 및 어드레스 발생기 25: 모드 설정 레지스터
26: 리프레쉬 로우 어드레스 발생기
28: 로우 어드레스 발생기 30: 컬럼 어드레스 발생기
32: 로우 디코더 34, 34': 컬럼 디코더
36, 36': 메모리 셀 어레이 38, 38': 라이트 경로부
40: 데이터 입력부 42: 리드 경로부
44: 데이터 출력부 46: 안티-퓨즈부
48: 초기 데이터 발생부 36-2: 로컬 데이터 라인 선택부
32-2: 제1 로우 디코더 32-4: 제2 로우 디코더

Claims (10)

  1. 외부로부터 인가되는 메모리 전압이 목표 전압 레벨에 도달하면 파워 업 신호를 발생하는 파워 업 신호 발생부;
    상기 파워 업 신호 및 상기 외부로부터 인가되는 리셋 신호에 응답하여 초기화 신호를 발생하고, 내부적으로 초기화 동작이 완료되면 초기 리프레쉬 명령을 발생하는 초기화부; 및
    복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들을 포함하고, 상기 초기 리프레쉬 명령에 응답하여 상기 복수개의 메모리 셀들에 대한 초기 리프레쉬 동작을 수행하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 외부로부터 인가되는 클럭신호에 응답하여 상기 클럭 인에이블 신호, 칩 선택신호를 입력하여 파워 다운 탈출 명령을 발생하는 명령 및 어드레스 발생기를 추가적으로 포함하고,
    상기 초기화부는
    상기 파워 다운 탈출 명령이 인가되는 제1 시점 전 및 상기 클럭신호가 인가되기 시작하는 제2 시점 후의 제3 시점에서 상기 초기화 동작이 완료되면 상기 초기 리프레쉬 명령을 발생하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 메모리 셀 어레이는
    상기 복수개의 워드라인들과 상기 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들을 포함하는 복수개의 메모리 셀 어레이 블록들; 및
    상기 복수개의 메모리 셀 어레이 블록들 사이에 배치되고 상기 복수개의 비트라인들의 데이터를 증폭하는 복수개의 센스 증폭 블록들을 포함하고,
    상기 초기 리프레쉬 동작 시에 상기 적어도 2개의 워드라인 선택신호들에 응답하여 상기 적어도 2개의 메모리 셀 어레이 블록들의 적어도 2개의 워드라인들이 선택되면, 상기 적어도 2개의 메모리 셀 어레이 블록들 각각의 양측에 배치된 상기 센스 증폭 블록들이 상기 적어도 2개의 워드라인들에 연결된 메모리 셀들에 저장된 데이터를 증폭하여 저장하는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 초기화부는
    상기 내부적으로 초기화 동작이 완료되면 초기 라이트 명령을 추가적으로 발생하고,
    상기 반도체 메모리 장치는
    상기 초기 라이트 명령에 응답하여 초기 데이터를 구동하는 초기 데이터 구동부를 추가적으로 포함하고,
    상기 메모리 셀 어레이는
    상기 초기 리프레쉬 명령 및 상기 초기 라이트 명령에 응답하여 상기 복수개의 메모리 셀들로 상기 초기 데이터를 라이트하는 초기 라이트 동작을 수행하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 반도체 메모리 장치는
    상기 외부로부터 인가되는 클럭신호에 응답하여 상기 클럭 인에이블 신호 및 칩 선택신호를 입력하여 파워 다운 탈출 명령을 발생하는 명령 및 어드레스 발생기를 추가적으로 포함하고,
    상기 초기화부는
    상기 파워 다운 탈출 명령이 인가되는 제1 시점 전 및 상기 클럭신호가 인가되는 제2 시점 후의 제3 시점에서 상기 초기화 동작이 완료되면 상기 초기 리프레쉬 명령 및 상기 초기 라이트 명령을 발생하는 반도체 메모리 장치.
  6. 제2 항 또는 제5 항에 있어서, 상기 반도체 메모리 장치는
    상기 초기화 신호에 응답하여 상기 초기화 동작을 마지막으로 수행하는 마지막 초기화 동작부를 추가적으로 포함하고,
    상기 초기화부는
    상기 마지막 초기화 동작부의 상기 초기화 동작이 완료되면 상기 초기 리프레쉬 명령을 발생하거나, 상기 초기 리프레쉬 명령 및 상기 초기 라이트 명령을 발생하는 반도체 메모리 장치.
  7. 제2 항 또는 제5 항에 있어서, 상기 명령 및 어드레스 발생기는
    상기 클럭신호에 응답하여 상기 칩 선택신호와 상기 명령 및 어드레스에 포함된 명령 신호를 디코딩하여 리프레쉬 명령, 액티브 명령, 라이트 명령, 리드 명령, 또는 모드 설정 명령을 추가적으로 발생하고, 상기 액티브 명령에 응답하여 상기 명령 및 어드레스에 포함된 어드레스 신호를 로우 어드레스로 발생하고, 상기 라이트 명령 또는 상기 리드 명령에 응답하여 상기 어드레스 신호를 컬럼 어드레스로 발생하고, 상기 모드 설정 명령에 응답하여 상기 어드레스 신호를 모드 설정 코드로 발생하고,
    상기 반도체 메모리 장치는
    상기 제1 시점과 상기 모드 설정 명령이 인가되는 제4 시점 사이의 제5 시점, 또는 상기 제1 시점과 상기 모드 설정 명령에 응답하여 모드 설정 동작이 종료되는 제6 시점 사이의 제7 시점에서 상기 초기 리프레쉬 동작 또는 상기 초기 라이트 동작을 완료하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 반도체 메모리 장치는
    상기 초기 리프레쉬 명령 또는 상기 리프레쉬 명령에 응답하여 리프레쉬 로우 어드레스를 발생하는 리프레쉬 로우 어드레스 발생기;
    상기 초기 리프레쉬 명령 또는 상기 리프레쉬 명령에 응답하여 상기 리프레쉬 로우 어드레스를 로우 어드레스 신호로 발생하거나, 상기 액티브 명령에 응답하여 상기 로우 어드레스를 상기 로우 어드레스 신호로 발생하는 로우 어드레스 발생기;
    상기 초기 리프레쉬 명령 또는 상기 리프레쉬 명령에 응답하여 상기 로우 어드레스 신호를 디코딩하여 적어도 2개의 워드라인 선택신호들을 활성화하거나, 상기 액티브 명령에 응답하여 상기 로우 어드레스 신호를 디코딩하여 적어도 하나의 워드라인 선택신호를 활성화하는 로우 디코더; 및
    상기 라이트 명령 또는 상기 리드 명령에 응답하여 상기 컬럼 어드레스 신호를 디코딩하여 적어도 하나의 컬럼 선택신호를 활성화하는 컬럼 디코더를 추가적으로 구비하는 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 반도체 메모리 장치는
    상기 초기 리프레쉬 명령 또는 상기 리프레쉬 명령에 응답하여 리프레쉬 로우 어드레스를 발생하는 리프레쉬 로우 어드레스 발생기;
    상기 초기 리프레쉬 명령 또는 상기 리프레쉬 명령에 응답하여 상기 리프레쉬 로우 어드레스를 로우 어드레스 신호로 발생하거나, 상기 액티브 명령에 응답하여 상기 로우 어드레스를 상기 로우 어드레스 신호로 발생하는 로우 어드레스 발생기;
    상기 초기 리프레쉬 명령 또는 상기 리프레쉬 명령에 응답하여 상기 로우 어드레스 신호를 디코딩하여 적어도 2개의 워드라인 선택신호들을 활성화하거나, 상기 액티브 명령에 응답하여 상기 로우 어드레스 신호를 디코딩하여 적어도 하나의 워드라인 선택신호를 활성화하는 로우 디코더; 및
    상기 초기 라이트 명령에 응답하여 복수개의 컬럼 선택신호들을 모두 활성화하거나, 상기 라이트 명령 또는 상기 리드 명령에 응답하여 상기 컬럼 어드레스 신호를 디코딩하여 적어도 하나의 컬럼 선택신호를 활성화하는 컬럼 디코더를 추가적으로 구비하는 반도체 메모리 장치.
  10. 제2 항 또는 제5 항에 있어서, 상기 반도체 메모리 장치는
    상기 복수개의 워드라인들과 상기 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들을 포함하는 복수개의 메모리 셀 어레이 블록들; 및
    상기 복수개의 메모리 셀 어레이 블록들 사이에 배치되고 상기 복수개의 비트라인들의 데이터를 증폭하는 복수개의 센스 증폭 블록들을 포함하고,
    상기 초기 리프레쉬 동작 또는 상기 초기 라이트 동작 시에 상기 적어도 2개의 워드라인 선택신호들에 응답하여 상기 적어도 2개의 메모리 셀 어레이 블록들의 적어도 2개의 워드라인들이 선택되면, 상기 적어도 2개의 메모리 셀 어레이 블록들 각각의 양측에 배치된 상기 센스 증폭 블록들이 상기 적어도 2개의 워드라인들에 연결된 메모리 셀들에 저장된 데이터를 증폭하여 저장하거나, 상기 적어도 2개의 메모리 셀 어레이 블록들 각각의 양측에 배치된 상기 적어도 2개의 워드라인들에 연결된 메모리 셀들로 상기 초기 데이터를 라이트하는 반도체 메모리 장치.
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