CN110890118B - 半导体存储器装置和具有其的存储器系统 - Google Patents

半导体存储器装置和具有其的存储器系统 Download PDF

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Abstract

提供一种半导体存储器装置和具有其的存储器系统。所述半导体存储器装置包括：上电信号生成器，被配置为响应于存储器电压达到目标电压电平生成上电信号；初始化器，被配置为响应于上电信号和复位信号生成初始化信号，并响应于初始化操作的完成生成初始刷新命令；以及存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元，存储器单元阵列被配置为：响应于初始刷新命令对所述多个存储器单元执行初始刷新操作。

Description

半导体存储器装置和具有其的存储器系统
本申请要求于2018年09月07日提交到韩国知识产权局(KIPO)的第10-2018-0107001号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
与发明构思的示例实施例一致的装置和系统涉及半导体存储器装置和包括半导体存储器装置的存储器系统。
背景技术
半导体存储器装置可包括包含多个存储器单元的存储器单元阵列。半导体存储器装置可响应于上电信号和复位信号执行初始化操作。当半导体存储器装置的初始化操作完成时，半导体存储器装置可为正常操作作准备并接收有效命令。
发明内容
发明构思的示例实施例涉及提供半导体存储器装置和包括半导体存储器装置的存储器系统，其可在初始化操作中对包括在存储器单元阵列中的多个存储器单元的数据进行可靠地初始化。
发明构思的各方面不应受上述描述的限制，并且本领域普通技术人员将通过在此描述的示例实施例来清楚地理解其它未提及的方面。
根据示例实施例，提供一种半导体存储器装置，包括：上电信号生成器，被配置为：响应于存储器电压达到目标电压电平生成上电信号；初始化器，被配置为：响应于上电信号和复位信号生成初始化信号，并响应于初始化操作的完成生成初始刷新命令；以及存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元，存储器单元阵列被配置为：响应于初始刷新命令对所述多个存储器单元执行初始刷新操作。
根据示例实施例，提供一种半导体存储器装置，包括：上电信号生成器，被配置为：响应于存储器电压达到目标电压电平生成上电信号；初始化器，被配置为：响应于上电信号和复位信号生成初始化信号，并响应于初始化操作的完成生成初始刷新命令和初始写入命令；初始数据驱动器，被配置为：响应初始写入命令驱动初始数据；以及存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元，存储器单元阵列被配置为：响应于初始刷新命令和初始写入命令执行将初始数据写入所述多个存储器单元的初始写入操作。
根据示例实施例，提供一种存储器系统，包括：控制器，被配置为：响应于上电操作信号或复位操作信号，生成复位信号；以及存储器，被配置为接收复位信号。存储器包括：上电信号生成器，被配置为：响应于存储器电压达到目标电压电平，生成上电信号；初始化器，被配置为：响应于上电信号和复位信号，生成初始化信号，并响应于初始化操作的完成，生成初始刷新命令；以及存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元，存储器单元阵列被配置为：响应于初始刷新命令对所述多个存储器单元执行初始刷新操作。
附图说明
图1是示出根据发明构思的实施例的存储器系统的配置的框图。
图2是示出图1中所示的存储器系统的初始化操作的操作时序图。
图3是示出根据发明构思的实施例的半导体存储器装置的配置的框图。
图4是示出根据发明构思的实施例的半导体存储器装置的配置的框图。
图5是示出根据发明构思的实施例的写入路径单元的配置的电路图。
图6是示出根据发明构思的实施例的半导体存储器装置的配置的框图。
图7是示出根据发明构思的实施例的初始数据生成器的配置的电路图。
图8是示出根据发明构思的实施例的存储器单元阵列块的配置的框图。
图9是示出根据发明构思的实施例的行解码器的配置的框图。
图10是示出根据发明构思的实施例的对存储器单元阵列的多个存储器单元阵列块执行初始刷新操作或初始写入操作的顺序的示例的示图。
具体实施方式
在下文中，将参照附图描述根据发明构思的实施例的半导体存储器装置和包括半导体存储器装置的存储器系统。
图1是示出根据发明构思的实施例的存储器系统1000的配置的框图。存储器系统1000可包括控制器100和存储器200。控制器100可包括存储器控制器110。存储器200可以是半导体存储器装置和/或包括多个半导体存储器装置的存储器模块。
图1中所示的各个块的功能如下所述。
控制器100可接收上电操作信号PU或复位操作信号RE。存储器控制器110可将复位信号Reset_n、时钟使能信号CKE、时钟信号CK、片选信号CS、命令/地址信号CA、数据DQ和/或存储器电压EV(例如，VDD、VSS、VDDQ、VSSQ等)发送到存储器200。当上电操作信号PU和/或复位操作信号RE被施加到存储器控制器110时，存储器控制器110可生成复位信号Reset_n。控制器100可响应于上电操作信号PU，内部地生成存储器电压EV(例如，诸如VDD、VSS、VPP、VDDQ等的电压)。与所示的不同，存储器电压EV可以不由存储器控制器110生成，而是由附加电压生成器(未示出)生成。
存储器200可接收复位信号Reset_n、时钟使能信号CKE、时钟信号CK、片选信号CS、命令/地址信号CA、数据DQ和/或存储器电压EV，并可将数据DQ发送到存储器控制器110。此外，存储器200可响应于复位信号Reset_n来执行初始化操作。
图2是示出图1中所示的存储器系统1000的初始化操作的操作时序图。图2是当上电操作信号PU被施加到控制器100时可由存储器控制器110施加到存储器200的信号和电压的时序图。存储器控制器110可施加反相时钟信号CKB以及时钟信号CK。
参照图2，当上电操作信号PU被施加到控制器100时，存储器控制器110可从第一时间点Ta向存储器200供应存储器电压EV。在第二时间点Tb，存储器电压EV可达到目标电压电平。第一时间段T1(例如，第一时间点Ta与第二时间点Tb之间的时间段)可以是电压斜坡时间段。
在从第二时间点Tb到第三时间点Tc的第二时间段T2期间，存储器控制器110可将“低”电平的复位信号Reset_n施加到存储器200。第二时间段T2可以是施加复位信号Reset_n的复位时间段。
在第三时间点Tc，存储器控制器110可将从“低”电平转变为“高”电平的复位信号Reset_n施加到存储器200。在存储器电压EV达到目标电压电平之后，当“高”电平的复位信号Reset_n被施加到存储器200时，存储器200可内部地开始初始化操作。
在第三时间点Tc之前的第四时间点tc′，存储器控制器110可施加“低”电平的时钟使能信号CKE。
在第五时间点Td，存储器控制器110可响应于时钟信号CK，施加从“低”电平转变为“高”电平的时钟使能信号CKE以及指示断电退出命令Exit PD的“高”电平的片选信号CS。存储器200可响应于断电退出命令Exit PD退出断电模式。从第五时间点Td之前的第六时间点td′，存储器控制器110可施加时钟信号CK。
在从第三时间点Tc到第五时间点Td的第三时间段T3期间，存储器200可执行初始化操作。第三时间段T3可以是用于将存储器200的内部功能块的内部节点设置为初始值的初始化操作时间段。虽然存储器控制器110可在第五时间点Td施加断电退出命令Exit PD，但是存储器200的初始化操作可在第五时间点Td之前和第六时间点td′之后的第七时间点td″完成。也就是说，存储器控制器110施加断电退出命令Exit PD的第五时间点Td可以是通过将预定裕量添加到存储器200的初始化操作所花费的持续时间而获得的时间。存储器200的初始化操作可在第七时间点td″基本上完成。
存储器200可从第七时间点td″开始对存储器单元阵列(未示出)的初始刷新操作或初始写入操作。存储器200的初始刷新操作或初始写入操作可被至少执行一次。因此，数据“0”或“1”可被可靠地存储在存储器200的存储器单元阵列(未示出)的多个存储器单元中。
在从第五时间点Td到第八时间点Te的第四时间段T4期间(即，从第五时间点Td直到施加了模式设置命令MRS的第八时间点Te为止)，存储器200可处于空闲状态。也就是说，第四时间段T4可以是空闲时间段。在一些实施例中，在空闲时间段期间，可发布其它命令(例如，装置取消选择命令DES)。存储器200的初始刷新操作或初始写入操作可在第七时间点td″开始并在第九时间点te′结束。
在从第八时间点Te到第十时间点Tf的第五时间段T5期间，模式设置操作可响应于模式设置命令MRS来执行。也就是说，第五时间段T5可以是模式设置操作时间段。由于存储器200执行模式设置操作而不考虑初始刷新操作或初始写入操作，因此，存储器200的初始刷新操作或初始写入操作可在第七时间点td″开始并在第十一时间点te″结束。可在第十时间点Tf施加下一个命令。
也就是说，根据发明构思的实施例的存储器200的初始刷新操作或初始写入操作可在施加断电退出命令Exit PD的第五时间点Td之前并在施加时钟信号CK的第六时间点td′之后的第七时间点td″开始。
当复位操作信号RE被施加到控制器100时，第二时间点Tb之后的上述操作可被执行。
上述操作时序图示出了低功率双倍数据速率(LPDDR)动态随机存取存储器(DRAM)装置的上电和初始化操作。尽管未示出，但是根据发明构思的实施例的上电和初始化操作也可应用于双倍数据速率(DDR)DRAM装置的上电和初始化操作。
图3是示出根据发明构思的实施例的半导体存储器装置200的配置的框图。半导体存储器装置200可包括上电信号生成器20、初始化器22、命令/地址生成器24、模式设置寄存器25、刷新行地址生成器26、行地址生成器28、列地址生成器30、行解码器32、列解码器34、存储器单元阵列36、写入路径单元38、数据输入单元40、读取路径单元42、数据输出单元44和反熔丝(anti-fuse)单元46。
图3中所示的各个块的功能如下所述。
上电信号生成器20可检测存储器电压EV的电平，并且当存储器电压EV达到目标电压电平时生成上电信号pup。
初始化器22可响应于上电信号pup和复位信号Reset_n生成初始化信号init，并响应于断电退出命令EPD退出断电模式。当初始化完成信号cd被施加到初始化器22时，初始化器22可生成初始刷新命令IREF。
命令/地址生成器24可响应于时钟信号CK接收时钟使能信号CKE和片选信号CS，并生成断电退出命令EPD。命令/地址生成器24可响应于时钟信号CK对片选信号CS和命令/地址信号CA进行解码，并生成刷新命令REF、激活命令ACT、写入命令WR、读取命令RD和/或模式设置命令MRS。例如，当在时钟信号CK的上升沿，时钟使能信号CKE从“低”电平转变为“高”电平并且片选信号CS处于“低”电平时，命令/地址生成器24可生成断电退出命令EPD。此外，命令/地址生成器24可响应于激活命令ACT从包括在命令/地址信号CA中的地址信号生成行地址RADD，响应于写入命令WR或读取命令RD从包括在命令/地址信号CA中的地址信号生成列地址CADD，和/或响应于模式设置命令MRS从包括在命令/地址信号CA中的地址信号生成模式设置码OPC。
模式设置寄存器25可响应于模式设置命令MRS存储模式设置码OPC。
刷新行地址生成器26可响应于初始刷新命令IREF或刷新命令REF生成刷新行地址rra。
行地址生成器28可响应于初始刷新命令IREF或刷新命令REF从刷新行地址rra生成行地址信号ra，或者可响应于激活命令ACT从行地址RADD生成行地址信号ra。
列地址生成器30可响应于写入命令WR或读取命令RD从列地址CADD生成列地址信号ca。
行解码器32可对行地址信号ra进行解码并生成多个字线选择信号w1。
列解码器34可对列地址信号ca进行解码并生成多个列选择信号csl。在一些实施例中，列解码器34可将写入命令WR和/或读取命令RD作为输入。
存储器单元阵列36可包括多个存储器单元(未示出)，所述多个存储器单元连接在基于多个字线选择信号w1选择的多条字线与基于多个列选择信号csl选择的多条位线之间。存储器单元阵列36可将数据输入到响应于写入命令WR基于多个字线选择信号w1和多个列选择信号csl而被选择的存储器单元，并响应于读取命令RD从选择的存储器单元输出数据。此外，存储器单元阵列36可响应于初始刷新命令IREF或刷新命令REF对多个存储器单元执行初始刷新操作或刷新操作。初始刷新操作可以与刷新操作相同或不同。可响应于初始刷新命令IREF同时选择存储器单元阵列36中的至少两条(四条、八条等，即，2n(n是正整数)条)字线，可对连接到所选择的至少两条字线的存储器单元(未示出)执行初始刷新操作，并且可基于连接到所选择的至少两条字线的存储器单元(未示出)中的每个的累积的电荷的量来存储数据“0”或数据“1”。
写入路径单元38可响应于初始化信号init而被初始化并具有初始数据。写入路径单元38可响应于写入命令WR接收数据di并将数据DI写入到存储器单元阵列36。
当写入命令WR被生成时，数据输入单元40可接收数据DQ并将数据di输出到写入路径单元38。
当读取命令RD被生成时，读取路径单元42可读取从存储器单元阵列36读取的数据DO并输出数据do。
当读取命令RD被生成时，数据输出单元44可接收由读取路径单元42输出的数据do并输出数据DQ。
反熔丝单元46可对故障地址信号进行编程，并在初始化信号init被生成时输出编程的故障地址信号sadd。当编程的故障地址信号sadd被输出时，反熔丝单元46可生成初始化完成信号cd。反熔丝单元46可以是被配置为在图2的第三时间段T3期间的初始化操作中最终执行初始化操作的最终初始化操作单元(在此也被称为初始化操作单元)。
尽管未示出，但是在图2的第三时间段T3期间，命令/地址生成器24、模式设置寄存器25、刷新行地址生成器26、行地址生成器28、列地址生成器30、行解码器32、列解码器34、数据输入单元40、读取路径单元42和/或数据输出单元44的内部节点可响应于由初始化器22生成的初始化信号init而被初始化并具有初始值。
虽然未示出，但是存储器单元阵列36可包括多个冗余存储器单元，多个冗余存储器单元连接在基于冗余字线选择信号选择的多条冗余字线与基于冗余列选择信号选择的多条冗余位线之间。故障地址信号sadd可被施加到行解码器32或列解码器34。当行地址信号ra或列地址信号ca与故障地址信号sadd一致时，行解码器32和/或列解码器34可以不激活与行地址信号ra和/或列地址信号ca对应的字线选择信号和/或列选择信号，而是反而可激活冗余字线选择信号和/或冗余列选择信号。因此，存储器单元阵列36的缺陷存储器单元可由冗余存储器单元代替。
图4是根据发明构思的实施例的半导体存储器装置200′的配置的框图。可通过分别用初始化器22′、列解码器34′、存储器单元阵列36′和写入路径单元38′代替图3所示的半导体存储器装置200的初始化器22、列解码器34、存储器单元阵列36和写入路径单元38来配置半导体存储器装置200′。
图4中所示的多个块中的每个替换块的功能如下所述。
初始化器22′可执行与图3中所示的初始化器22相同的操作。此外，当初始化完成信号cd被施加时，初始化器22′还可生成初始写入命令IWR。
列解码器34′可执行与图3中所示的列解码器34相同的操作。此外，列解码器34′可响应于初始写入命令IWR(在一些实施例中，同时地)激活多个列选择信号csl。
写入路径单元38′可执行与图3中所示的写入路径单元38相同的操作。此外，写入路径单元38′可响应于初始写入命令IWR将初始数据输出到存储器单元阵列36。
存储器单元阵列36′可包括与图3中所示的存储器单元阵列36类似的多个存储器单元(未示出)。存储器单元阵列36′可响应于写入命令WR、读取命令RD和/或刷新命令REF执行与图3中所示的存储器单元阵列36相同的操作。此外，存储器单元阵列36′可响应于初始刷新命令IREF和初始写入命令IWR对多个存储器单元执行初始写入操作。存储器单元阵列36′可响应于初始刷新命令IREF执行同时地选择至少两条(例如，四条，八条等，即2n(n是正整数)条)字线并将初始数据写入到与所选择的至少两条字线连接的存储器单元(未示出)的初始写入操作。初始写入操作可包括对连接到所选择的至少两条字线的存储器单元(未示出)执行初始刷新操作并写入初始数据。
图5是示出根据发明构思的实施例的写入路径单元38或38′的一部分的配置的电路图。
参照图5，写入路径单元38或38′可包括第一锁存器L1和第二锁存器L2以及第一驱动器D1和第二驱动器D2。第一锁存器L1可包括第一反相器I1和第二反相器I2以及第一NMOS晶体管N1，第二锁存器L2可包括第三反相器I3和第四反相器I4以及第一PMOS晶体管P1。第一驱动器D1可包括第五反相器I5、第二PMOS晶体管P2和第三PMOS晶体管P3以及第二NMOS晶体管N2和第三NMOS晶体管N3。第二驱动器D2可包括第四PMOS晶体管P4和第五PMOS晶体管P5以及第四NMOS晶体管N4和第五NMOS晶体管N5。
当在正常操作中生成写入命令WR时，图3中所示的写入路径单元38可生成“高”电平的写入使能信号wen。当在正常操作中生成写入命令WR或者在初始化操作中生成初始写入命令IWR时，图4的写入路径单元38′可生成“高”电平的写入使能信号wen。写入使能信号wen可响应于时钟信号CK而生成。
图5中所示的写入路径单元38或38′的操作如下所述。
当在初始化操作中生成“高”电平的初始化信号init(以及在一些实施例中，“低”电平的反相初始化信号initb)时，第一NMOS晶体管N1和第一PMOS晶体管P1可导通，使得第一节点A和第二节点B可被分别初始化为“低”电平和“高”电平。第一反相器I1可使第一节点A的“低”电平的信号反相并生成“高”电平的信号，而第三反相器I3可使第二节点B的“高”电平的信号反相并生成“低”电平的信号。也就是说，在初始化操作中，第一锁存器L1和第二锁存器L2可分别将第一节点A和第二节点B初始化为“低”电平和“高”电平。
当在正常操作中生成“低”电平的初始化信号init时，第一NMOS晶体管N1和第一PMOS晶体管P1可截止，第一反相器I1可使数据D反相，并且第三反相器I3可使反相的数据DB反相。也就是说，在正常操作中，第一锁存器L1和第二锁存器L2可使数据D和反相的数据DB反相。
当在初始化操作中生成“高”电平的写入使能信号wen时，第三PMOS晶体管P3和第五PMOS晶体管P5以及第二NMOS晶体管N2和第四NMOS晶体管N4可导通，使得第一驱动器D1和第二驱动器D2的操作可被激活。第一驱动器D1的第三NMOS晶体管N3可响应于由第一锁存器L1输出的“高”电平的信号而被导通，使得第一驱动器D1可生成“低”电平的数据DI。第二驱动器D2的第四PMOS晶体管P4可响应于第二锁存器L2输出的“低”电平的信号而被导通，使得第二驱动器D2可生成“高”电平的反相的数据DIB。也就是说，写入路径单元38′可在初始化操作中生成“低”电平的数据DI和“高”电平的反相的数据DIB。
当在正常操作中生成“高”电平的写入使能信号wen时，第一驱动器D1和第二驱动器D2的操作可被启用，第一驱动器D1可使第一锁存器L1的输出信号反相并生成数据DI，第二驱动器D2可使第二锁存器L2的输出信号反相并生成反相的数据DIB。
当在初始化操作或正常操作中生成“低”电平的写入使能信号wen时，第一驱动器D1和第二驱动器D2的操作可被禁用。
图6是根据发明构思的实施例的半导体存储器装置200″的配置的框图。可通过用图3中所示的半导体存储器装置200的写入路径单元38代替图4中所示的半导体存储器装置200′的写入路径单元38′并且还包括初始数据生成器48来配置半导体存储器装置200″。
图6中所示的多个块中的替换或添加的块的功能如下所述。
写入路径单元38可执行与图3中所示的写入路径单元38相同的功能。
当生成初始写入命令IWR时，初始数据生成器48可将初始数据输出到存储器单元阵列36′。
尽管图3、图4和/或图6示出了反熔丝单元46生成初始化完成信号cd的情况，但是在一些实施例中，初始化器22或22′可检测反熔丝单元46的初始化操作的完成并生成初始刷新命令和/或初始写入命令。
图7是示出根据发明构思的实施例的初始数据生成器48的配置的电路图。初始数据生成器48可包括第三驱动器D3和第四驱动器D4，第三驱动器D3包括第六反相器I6、第六PMOS晶体管P6和第六NMOS晶体管N6，第四驱动器D4包括第七PMOS晶体管P7和第七NMOS晶体管N7。
当在初始化操作中生成初始写入命令IWR时，图7中所示的初始数据生成器48可生成“高”电平的写入使能信号wen′。写入使能信号wen′可响应于时钟信号CK而生成。
图7中所示的初始数据生成器48的操作如下所述。
当在初始化操作中生成“高”电平的写入使能信号wen′时，第六PMOS晶体管P6可导通，并且第六NMOS晶体管N6可截止。第三驱动器D3可生成“高”电平的数据DI。此外，第七PMOS晶体管P7可截止，并且第七NMOS晶体管N7可导通。第四驱动器D4可生成“低”电平的反相的数据DIB。
图4的半导体存储器装置200′的写入路径单元38′或图6的半导体存储器装置200″的初始数据生成器48可以是被配置为在生成初始写入命令IWR时针对存储器单元阵列36′驱动初始数据的初始数据驱动器。
尽管图3中所示的半导体存储器装置200基于存储器单元阵列36的多个存储器单元中的每个的累积的电荷的量执行初始刷新操作并且存储数据，但是图4中所示的半导体存储器装置200′或图6中所示的半导体存储器装置200″可使用初始数据驱动器来执行将初始数据写入到存储器单元阵列36′的多个存储器单元的初始写入操作，并且可存储初始数据。
图8是示出根据发明构思的实施例的存储器单元阵列块的配置的框图。半导体存储器装置200、200′和200″还可包括本地输入/输出(I/O)线选择器36-2。
图8中所示的各个块的功能如下所述。
存储器单元阵列36或36′可包括32个存储器单元阵列块MCA1至MCA32以及可设置在32个存储器单元阵列块MCA1至MCA32之间的31个感测放大块SA12、SA23、……和SA3132。
存储器单元阵列块MCA1至MCA32中的每个可分别包括j个子存储器单元阵列块(SMCA11至SMCA1j)、(SMCA21至SMCA2j)、……和(SMCA321至SMCA32j)，其中，j是正整数。存储器单元阵列块MCA1至MCA32中的每个可包括连接在多条字线WL与位线BL之间的多个存储器单元(未示出)，多个存储器单元响应于相应的i个字线选择信号(w111至wl1i)、(wl21至wl2i)、……或(wl321至wl32i)而被选择，其中，i是正整数。尽管仅示出了子存储器单元阵列块(SMCA11至SMCA1j)、(SMCA21至SMCA2j)、……和(SMCA321至SMCA32j)中的每个的一条代表性位线，但是多条位线BL可设置在子存储器单元阵列块(SMCA11至SMCA1j)、(SMCA21至SMCA2j)、……和(SMCA321至SMCA32j))中的每个中。
感测放大块SA12、SA23、……和SA3132中的每个可分别包括j个子感测放大块(SA121至SA12j)、(SA231至SA23j)、……和(SA31321至SA3132j)。感测放大块SA12、SA23、……和SA3132中的每个可在相邻的存储器单元阵列块MCA1和MCA2、MCA2和MCA3、……、或MCA31和MCA32之间被分别共享。子感测放大块SA121、SA122、……、SA12j、SA231、SA232、……、SA23j、……、SA31321、SA31322、……和SA3132j中的每个可分别用于相应的相邻子存储器单元阵列块SMCA11和SMCA21、SMCA12和SMCA22、……、SMCA1j和SMCA2j、SMCA21和SMCA31、SMCA22和SMCA32、……、SMCA2j和SMCA3j、SMCA311和SMCA321、SMCA312和SMCA322、……、以及SMCA31j和SMCA32j。相应的本地I/O线组LIOL12、LIOL23、……和/或LIOL3132可被分别设置在相应的感测放大块SA12、SA23、……和SA3132中。相应的子感测放大块(SA121、SA231、……、SA31321)、(SA122、SA232、……、SA31322)、……和/或(SA12j、SA23j、……、SA3132j)可响应于相应的列选择信号csl1、csl2、……和/或cslj，在相应的本地I/O线组LIOL12、LIOL23、...、和/或LIOL3132与相应的相邻子存储器单元阵列块(SMCA11和SMCA21)至(SMCA1j和SMCA2j)、……、和/或(SMCA311和SMCA321)至(SMCA31j和SMCA32j)之间发送数据。例如，当存储器单元阵列块MCA1至MCA32中的每个的字线被选择时，各个存储器单元阵列块MCA1至MCA32的相应的相邻感测放大块SA12、(SA12，SA23)、(SA23，SA34)、......和SA3132可操作。例如，在初始刷新操作中，当存储器单元阵列块MCA1、MCA9、MCA17和MCA25中的每个的一条字线被选择时，各个存储器单元阵列块MCA1、MCA9、MCA17和MCA25的相应的感测放大块SA12、(SA89，SA910)、(SA1617，SA1718)和(SA2425，SA2526)可放大并存储连接到所选择的字线的存储器单元的数据。在初始写入操作中，当存储器单元阵列块MCA1、MCA9、MCA17和MCA25中的每个的一条字线(即，总共四条字线)被选择并且所有列选择信号csl1至cslj被激活时，各个存储器单元阵列块MCA1、MCA9、MCA17和MCA25的相应的相邻感测放大块SA12、(SA89，SA910)、(SA1617，SA1718)和(SA2425，SA2526)可对通过相应的本地I/O线组LIOL12、(LIOL89，LIOL910)、(LIOL1617，LIOL1718)和(LIOL2425，LIOL2526)发送的数据对DI/DIB(即，初始数据对)进行放大，并将放大的数据对DI/DIB存储在连接到所选择的字线的存储器单元中。
本地I/O线选择器36-2可响应于写入命令WR或初始写入命令IWR以及相应的块选择信号B1、B2、……和/或B32，将通过全局I/O线GIOL发送的数据对DI/DIB发送到相应的本地I/O线组LIOL12、(LIOL12、LIOL23)、(LIOL23、LIOL34)、……和/或LIOL3132。在一些实施例中，本地I/O线选择器36-2可响应于读取命令RD和相应的块选择信号B1、B2、……和/或B32，将通过相应的本地I/O线组LIOL12、(LIOL12、LIOL23)、(LIOL23、LIOL34)、……和/或LIOL3132发送的数据发送到全局I/O线GIOL。例如，当在初始写入操作中激活块选择信号B1、B9、B17和B25时，本地I/O线选择器36-2可将通过全局I/O线GIOL发送的数据对DI/DIB(即，初始数据对)发送到相应的本地I/O线组LIOL12、(LIOL89、LIOL910)、(LIOL1617、LIOL1718)和(LIOL2425，LIOL2526)。
在图8中，存储器单元阵列块MCA1和MCA32的偶数位线或奇数位线可以是虚设位线，并且连接到虚设位线的存储器单元可不被使用。尽管未示出，但存储器单元阵列36或36′可包括连接在冗余字线与冗余位线之间的冗余存储器单元。
图9是根据发明构思的实施例的行解码器的配置的框图。行解码器32可包括第一行解码器32-2和32个第二行解码器32-4。
图9中所示的各个块的功能如下所述。
第一行解码器32-2可对包括在行地址信号ra中的第一行地址信号ra1进行解码，并生成32个块选择信号B1至B32。第一行解码器32-2可响应于激活命令ACT激活一个块选择信号，并响应于刷新命令REF或初始刷新命令IREF激活(例如，同时激活)至少两个块选择信号。第一行解码器32-2可对k位行地址信号的高5位进行解码并生成32个块选择信号B1至B32，对高5位的低4位、低3位或低2位进行解码并同时激活32个块选择信号B1至B32中的两个、四个或八个(即，2n个)块选择信号。
32个第二行解码器32-4中的每个可响应于相应的块选择信号B1、B2、……和/或B32，对包括在行地址信号ra中的第二行地址信号ra2进行解码，并生成相应的i个字线选择信号wl1、wl2、……和/或wl32。相应的第二行解码器32-4可激活相应的i个字线选择信号wl1、wl2、……或wl32中的一个。
图10是示出根据发明构思的实施例的可对存储器单元阵列36或36′的存储器单元阵列块MCA1至MCA32执行初始刷新操作或初始写入操作的顺序的示例的示图。
图10的列(a)是示出当对两个存储器单元阵列块中的每个的一条字线(即，总共两条字线)同时执行初始刷新操作或初始写入操作时的操作的顺序的示例的示图。括号中的数字指示执行初始刷新操作或初始写入操作的顺序。
参照图8、图9和图10的列(a)，可对两个存储器单元阵列块(MCA2、MCA18)、(MCA6、MCA22)、(MCA4、MCA20)，……和(MCA9、MCA25)的组的两条字线的组顺序地执行初始刷新操作或初始写入操作。
更具体地讲，第一行解码器32-2可激活块选择信号B2和B18。第二行解码器32-4可同时激活存储器单元阵列块MCA2和MCA18的字线选择信号(wl21至wl2i)和(wl181至wl18i)之中的两个字线选择信号wl21和wl181。因此，可通过感测放大块(SA12、SA23)和(SA1718、SA1819)对连接到存储器单元阵列块MCA2和MCA18的字线WL21和WL181的存储器单元执行初始刷新操作或初始写入操作。接下来，当块选择信号B6和B22被激活时，存储器单元阵列块MCA6和MCA22的字线选择信号(wl61至wl6i)和(wl221至wl22i)之中的两个字线选择信号wl61和wl221可被同时激活。因此，可通过感测放大块(SA56、SA67)和(SA2122、SA2223)对连接到存储器单元阵列块MCA6和MCA22的字线WL61和WL221的存储器单元执行初始刷新操作或初始写入操作。最后，当块选择信号B9和B25被激活时，存储器单元阵列块MCA9和MCA25的字线选择信号(wl91至wl9i)和(wl251至wl25i)之中的两个字线选择信号wl91和wl251可被同时激活。因此，可通过感测放大块(SA89、SA910)和(SA2425、SA2526)对连接到存储器单元阵列块MCA9和MCA25的字线WL91和WL251的存储器单元执行初始刷新操作或初始写入操作。因此，可完成对连接到存储器单元阵列块MCA1至MCA32的字线WL11、WL21、……和WL321的存储器单元的初始刷新操作或初始写入操作。
通过使用上述方法，可对连接到相应的两个存储器单元阵列块(MCA2、MCA18)、(MCA6、MCA22)、……和(MCA9、MCA25)的字线(WL22、WL182)、(WL62、WL222)、……、(WL92、WL252)、……、(WL2i、WL18i)、(WL6i、WL22i)、……和(WL9i、WL25i)的存储器单元顺序地执行初始刷新操作或初始写入操作。
图10的列(b)是示出当对四个存储器单元阵列块中的每个的一条字线(即，总共四条字线)同时执行初始刷新操作或初始写入操作时的操作的顺序的示例的示图。括号中的数字表示执行初始刷新操作或初始写入操作的顺序。
参照图8、图9和图10的列(b)，可对四个存储器单元阵列块(MCA2、MCA10、MCA18、MCA26)、(MCA6、MCA14、MCA22、MCA30)、(MCA4、MCA12、MCA20、MCA28)、……和(MCA1、MCA9、MCA17、MCA25)的组的四条字线的组顺序地执行初始刷新操作或初始写入操作。
更具体地讲，第一行解码器32-2可激活块选择信号B2、B10、B18和B26。第二行解码器32-4可同时激活存储器单元阵列块MCA2、MCA10、MCA18和MCA26的字线选择信号(wl21至wl2i)、(wl101至wl10i)、(wl181至wl18i)和(wl261至wl26i)之中的四个字线选择信号wl21、wl101、wl181和wl261。因此，可通过感测放大块(SA12、SA23)、(SA910、SA1011)、(SA1718、SA1819)和(SA2526、SA2627)对连接到存储器单元阵列块MCA2、MCA10、MCA18和MCA26的字线WL21、WL101、WL181和WL261的存储器单元执行初始刷新操作或初始写入操作。接下来，当块选择信号B6、B14、B22和B30被激活时，存储器单元阵列块MCA6、MCA14、MCA22和MCA30的字线选择信号(wl61至wl6i)、(wl141至wl14i)、(wl221至wl22i)和(wl301至wl30i)之中的四个字线选择信号wl61、wl141、wl221和w1301可被同时激活。因此，可通过感测放大块(SA56、SA67)、(SA1314、SA1415)、(SA2122、SA2223)和(SA2930、SA3031)对连接到存储器单元阵列块MCA6、MCA14、MCA22和MCA30的字线WL61、WL141、WL221和WL301的存储器单元执行初始刷新操作或初始写入操作。最后，当块选择信号B1、B9、B17和B25被激活时，存储器单元阵列块MCA1、MCA9、MCA17和MCA25的字线选择信号(wl11至wl1i)、(wl91至wl9i)、(wl171至wl17i)和(wl251至wl25i)之中的四个字线选择信号wl11、wl91、wl171和wl251可被同时激活。因此，可通过感测放大块SA12、(SA89、SA910)、(SA1617、SA1718)和(SA2425、SA2526)对连接到存储器单元阵列块MCA1、MCA9、MCA17和MCA25的字线WL11、WL91、WL171和WL251的存储器单元执行初始刷新操作或初始写入操作。结果，可完成对连接到存储器单元阵列块MCA1至MCA32的字线WL11、WL21、......和WL321的存储器单元的初始刷新操作或初始写入操作。
通过使用上述方法，可对连接到相应的四个存储器单元阵列块(MCA2、MCA10、MCA18、MCA26)、(MCA6、MCA14、MCA22、MCA30)、……和(MCA1、MCA9、MCA17、MCA25)的字线(WL22、WL102、WL182、WL262)、(WL62、WL142、WL222、WL302)、……、(WL12、WL92、WL172、WL252)、……、(WL2i、WL10i、WL18i、WL26i)、(WL6i、WL14i、WL22i、WL30i)、……和(WL1i、WL9i、WL17i、WL25i)的存储器单元顺序地执行初始刷新操作或初始写入操作。
将理解，图10中所示的存储器单元的分组和顺序仅是示例，并且在不偏离本发明构思的情况下，可选择初始刷新操作或初始写入操作中的存储器单元的其它分组和/或分组的存储器单元的不同顺序。
尽管未示出，但是可对八个存储器单元阵列块中的每个的一条字线(即，总共八条字线)同时执行初始刷新操作或初始写入操作。
根据发明构思的示例实施例，半导体存储器装置和包括半导体存储器装置的存储器系统可在初始化操作中对存储器单元执行初始刷新操作或初始写入操作，并可靠地对存储器单元的数据进行初始化。因此，可确保半导体存储器装置和包括半导体存储器装置的存储器系统的操作的可靠性。
将理解，尽管在此使用术语“第一”、“第二”等来描述发明构思的示例实施例中的构件、区域、层、部分、部件、组件和/或元件，但是所述构件、区域、层、部分、部件、组件和/或元件不应受这些术语限制。这些术语仅用于将一个构件、区域、部分、部件、组件或元件与另一构件、区域、部分、部件、组件或元件区分开来。因此，在不脱离发明构思的范围的情况下，上面描述的第一构件、第一区域、第一部分、第一部件、第一组件或第一元件也可被称为第二构件、第二区域、第二部分、第二部件、第二组件或第二元件。例如，在不脱离发明构思的范围的情况下，第一元件也可被称为第二元件，并且类似地，第二元件也可被称为第一元件。
在此使用的术语仅用于描述特定实施例的目的，并不意在限制示例实施例。如在此所使用的，除非上下文另有明确指示，否则单数形式也意在包括复数形式。还将理解，如果在此使用术语“包括”、“包含”和/或其变型，这些术语说明存在叙述的特征、整体、步骤、操作、元件、组件和/或它们的组，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则在此使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，术语(诸如，在通用字典中定义的术语)应被解释为具有与它们在本说明书的上下文中和相关领域的背景下的含义一致的含义，并且将不被理想化或过于形式化地解释，除非在此明确地如此定义。
如在此所使用的，术语“和/或”包括相关联所列项中的一个或多个的任何组合和所有组合。当诸如“……中的至少一个”的表述在一列元素之后时，该表述修饰整列元素，而不修饰该列中的单个元素。
将理解，当一个元件被称为“连接”或“结合”到另一元件时，它可直接连接或结合到所述另一元件，或者可存在中间元件。相反，当一个元件被称为“直接连接”或“直接结合”到另一元件时，则不存在中间元件。用于描述元件或层之间的关系的其它词应以类似的方式(例如，“在……之间”与“直接在……之间”、“相邻”与“直接与……相邻”、“在……上”与“直接在……上”)来解释。
相同的附图标记始终表示相同的元件。因此，即使相同或相似的附图标记在相应的附图中既没有提及也没有描述，也可参照其它附图来描述相同或相似的附图标记。此外，可参照其它附图来描述未由附图标记表示的元件。
尽管已经参照附图描述了发明构思的实施例，但是本领域技术人员应理解的是，在不脱离发明构思的范围且不改变其必要特征的情况下，可进行各种修改。因此，上述实施例应仅以描述性意义来被考虑，而不是为了限制的目的。

Claims (19)

1.一种半导体存储器装置，包括：
上电信号生成器，被配置为：响应于存储器电压达到目标电压电平生成上电信号；
初始化器，被配置为：响应于上电信号和复位信号生成初始化信号，并响应于初始化操作的完成生成初始刷新命令；
存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元，存储器单元阵列被配置为：响应于初始刷新命令对所述多个存储器单元执行初始刷新操作；以及
命令/地址生成器，被配置为：响应于时钟信号而接收时钟使能信号和片选信号，并生成断电退出命令，
其中，初始化器被配置为：当在施加断电退出命令的第一时间点之前和在施加时钟信号的第二时间点之后的第三时间点完成初始化操作时，生成初始刷新命令。
2.根据权利要求1所述的半导体存储器装置，其中，所述半导体存储器装置还包括：初始化操作单元，被配置为从初始化器接收初始化信号，并且被配置为响应于来自初始化器的初始化信号执行初始化操作，
其中，初始化器被配置为：在初始化操作单元的初始化操作完成时生成初始刷新命令。
3.根据权利要求1所述的半导体存储器装置，其中，命令/地址生成器被配置为：响应于时钟信号对片选信号和命令信号进行解码，并且还生成刷新命令、激活命令、写入命令、读取命令或模式设置命令，响应于激活命令从地址信号生成行地址，响应于写入命令或读取命令从地址信号生成列地址，并响应于模式设置命令从地址信号生成模式设置码，
其中，半导体存储器装置被配置为：在第一时间点与施加模式设置命令的第四时间点之间的第五时间点，或在第一时间点与响应于模式设置命令结束模式设置操作的第六时间点之间的第七时间点，完成初始刷新操作。
4.根据权利要求3所述的半导体存储器装置，还包括：
刷新行地址生成器，被配置为：响应于初始刷新命令或刷新命令，生成刷新行地址；
行地址生成器，被配置为：响应于初始刷新命令或刷新命令从刷新行地址生成行地址信号，或者响应于激活命令从行地址生成行地址信号；
行解码器，被配置为：响应于初始刷新命令或刷新命令对行地址信号进行解码并激活至少两个字线选择信号，或响应于激活命令对行地址信号进行解码并激活至少一个字线选择信号；以及
列解码器，被配置为：响应于写入命令或读取命令对列地址信号进行解码，并且激活至少一个列选择信号。
5.根据权利要求4所述的半导体存储器装置，其中，存储器单元阵列包括：
多个存储器单元阵列块，包括连接在所述多条字线与多条位线之间的多个存储器单元；以及
多个感测放大块，在所述多个存储器单元阵列块之间，并被配置为放大所述多条位线的数据，
其中，响应于在初始刷新操作中所述多个存储器单元阵列块中的至少两个存储器单元阵列块的至少两条字线响应于所述至少两个字线选择信号而被选择，在所述至少两个存储器单元阵列块中的每个存储器单元阵列块的两侧的所述多个感测放大块被配置为：放大并存储在连接到所述至少两条字线的存储器单元中存储的数据。
6.一种半导体存储器装置，包括：
上电信号生成器，被配置为：响应于存储器电压达到目标电压电平生成上电信号；
初始化器，被配置为：响应于上电信号和复位信号生成初始化信号，并响应于初始化操作的完成生成初始刷新命令和初始写入命令；
初始数据驱动器，被配置为响应初始写入命令驱动初始数据；以及
存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元，存储器单元阵列被配置为：响应于初始刷新命令和初始写入命令执行将初始数据写入所述多个存储器单元的初始写入操作。
7.根据权利要求6所述的半导体存储器装置，还包括：命令/地址生成器，被配置为响应于时钟信号接收时钟使能信号和片选信号，并生成断电退出命令，
其中，初始化器被配置为：响应于在施加断电退出命令的第一时间点之前和施加时钟信号的第二时间点之后的第三时间点完成初始化操作，生成初始刷新命令和初始写入命令。
8.根据权利要求7所述的半导体存储器装置，还包括：初始化操作单元，被配置为响应于初始化信号执行初始化操作，
其中，初始化器响应于初始化操作单元的初始化操作的完成，生成初始刷新命令和初始写入命令。
9.根据权利要求7所述的半导体存储器装置，其中，命令/地址生成器被配置为：响应于时钟信号对片选信号和命令信号进行解码，并且还生成刷新命令、激活命令、写入命令、读取命令或模式设置命令，响应于激活命令从地址信号生成行地址，响应于写入命令或读取命令从地址信号生成列地址，并响应于模式设置命令从地址信号生成模式设置码，
其中，半导体存储器装置被配置为：在第一时间点与施加模式设置命令的第四时间点之间的第五时间点，或在第一时间点与响应于模式设置命令结束模式设置操作的第六时间点之间的第七时间点，完成初始写入操作。
10.根据权利要求9所述的半导体存储器装置，还包括：
刷新行地址生成器，被配置为：响应于初始刷新命令或刷新命令，生成刷新行地址；
行地址生成器，被配置为：响应于初始刷新命令或刷新命令从刷新行地址生成行地址信号，或者响应于激活命令从行地址生成行地址信号；
行解码器，被配置为：响应于初始刷新命令或刷新命令对行地址信号进行解码并激活至少两个字线选择信号，或响应于激活命令对行地址信号进行解码并激活至少一个字线选择信号；以及
列解码器，被配置为：响应于初始写入命令激活多个列选择信号中的所有列选择信号，或者响应于写入命令或读取命令对列地址信号进行解码并激活至少一个列选择信号。
11.根据权利要求10所述的半导体存储器装置，还包括：
多个存储器单元阵列块，包括连接在所述多条字线与所述多条位线之间的多个存储器单元；以及
多个感测放大块，在所述多个存储器单元阵列块之间并被配置为放大所述多条位线的数据，
其中，在初始写入操作中，所述多个存储器单元阵列块中的至少两个存储器单元阵列块的至少两条字线响应于所述至少两个字线选择信号而被选择，并且设置在所述至少两个存储器单元阵列块中的每个存储器单元阵列块的两侧的所述多个感测放大块被配置为：将初始数据写入连接到所述至少两条字线的存储器单元。
12.根据权利要求6所述的半导体存储器装置，其中，初始数据驱动器包括：
第一驱动器，被配置为在初始写入操作中驱动第一初始数据；以及
第二驱动器，被配置为在初始写入操作中驱动第二初始数据。
13.根据权利要求6所述的半导体存储器装置，其中，初始数据驱动器包括：
第一锁存器，被配置为：响应于初始化信号将第一节点初始化为第一初始值并锁存第一初始值或输入数据；
第二锁存器，被配置为：响应于初始化信号将第二节点初始化为第二初始值并锁存第二初始值或反相的输入数据；
第一驱动器，被配置为：在初始写入操作中驱动第一初始值或在正常操作中驱动输入数据；以及
第二驱动器，被配置为：在初始写入操作中驱动第二初始值或在正常操作中驱动反相的输入数据。
14.一种存储器系统，包括：
控制器，被配置为：响应于上电操作信号或复位操作信号，生成复位信号；以及
存储器，被配置为接收复位信号，
其中，存储器包括：
上电信号生成器，被配置为：响应于存储器电压达到目标电压电平，生成上电信号；
初始化器，被配置为：响应于上电信号和复位信号生成初始化信号，并响应于初始化操作的完成生成初始刷新命令；以及
存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元，存储器单元阵列被配置为：响应于初始刷新命令对所述多个存储器单元执行初始刷新操作。
15.根据权利要求14所述的存储器系统，其中，初始化器被配置为：还响应于初始化完成信号生成初始写入命令，
其中，存储器还包括：初始数据驱动器，被配置为响应于初始写入命令驱动初始数据，并且
其中，存储器单元阵列被配置为：响应于初始刷新命令和初始写入命令，执行将初始数据写入所述多个存储器单元的初始写入操作。
16.根据权利要求15所述的存储器系统，其中，存储器还包括：命令/地址生成器，被配置为：响应于从控制器施加的时钟信号，从控制器接收时钟使能信号和片选信号，并生成断电退出命令，
其中，初始化器被配置为：响应于在施加断电退出命令的第一时间点之前和在施加时钟信号的第二时间点之后的第三时间点的初始化操作的完成，生成初始刷新命令或者生成初始刷新命令和初始写入命令。
17.根据权利要求16所述的存储器系统，其中，存储器还包括：初始化操作单元，被配置为响应于初始化信号执行初始化操作，
其中，初始化器被配置为：响应于初始化操作单元的初始化操作的完成，生成初始刷新命令或者生成初始刷新命令和初始写入命令。
18.根据权利要求16所述的存储器系统，其中，命令/地址生成器被配置为：响应于时钟信号对片选信号和命令信号进行解码，并且还生成刷新命令、激活命令、写入命令、读取命令或模式设置命令，响应于激活命令从包括在命令/地址中的地址信号生成行地址，响应于写入命令或读取命令从地址信号生成列地址，并且响应于模式设置命令从地址信号生成模式设置码，
其中，存储器在第一时间点与施加模式设置命令的第四时间点之间的第五时间点，或在第一时间点与响应于模式设置命令而结束模式设置操作的第六时间点之间的第七时间点，完成初始刷新操作或初始写入操作。
19.根据权利要求18所述的存储器系统，其中，存储器单元阵列包括：
多个存储器单元阵列块，包括连接在所述多条字线与所述多条位线之间的多个存储器单元；以及
多个感测放大块，设置在所述多个存储器单元阵列块之间，并被配置为放大所述多条位线的数据，
其中，响应于在初始刷新操作或初始写入操作中所述多个存储器单元阵列块中的至少两个存储器单元阵列块的至少两条字线响应于至少两个字线选择信号而被选择，设置在所述至少两个存储器单元阵列块中的每个存储器单元阵列块的两侧的所述多个感测放大块放大并存储在连接到所述至少两条字线的存储器单元中存储的数据，或放大并存储初始数据。
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