CN102479543A - 验证半导体存储器器件的多周期自刷新操作及其测试 - Google Patents

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Abstract

本发明提供验证半导体存储器器件的多周期自刷新操作及其测试。半导体存储器器件包括存储器单元阵列、标签信息寄存器、刷新控制电路和DQ管脚。存储器单元阵列包括根据相应的数据保留时间而被分为第一单元和第二单元的多个存储器单元。标签信息寄存器存储关于与第一单元和第二单元相连接的每个字线的刷新周期信息。刷新控制电路被配置为基于刷新周期信息而产生刷新使能信号和刷新地址。DQ管脚被配置为输出刷新使能信号、刷新地址和在存储器单元阵列中存储的数据。

Description

验证半导体存储器器件的多周期自刷新操作及其测试
相关申请的交叉引用
根据35U.S.C.§119，要求于2010年11月30日在韩国知识产权局提交的韩国专利申请No.10-2010-0120719的优先权，其全部内容通过引用结合于此。
背景技术
说明性的实施例涉及半导体器件，并且更具体地，涉及半导体存储器器件和验证多周期自刷新的方法，以及使用该方法的测试系统。
通常，DRAM单元将数据作为电荷配置存储在电容器中，并且电荷(数据)由于泄漏电流而会丢失。因此，丢失的数据需要重新存储在DRAM单元中，以防止数据永久丢失，这被称作刷新操作。
然而，DRAM单元可以具有不同的数据保留特性。也就是说，一些DRAM单元可以具有比其他DRAM单元更短的数据保留时间。因此，刷新操作必须基于具有最短数据保留时间的DRAM单元来执行，这需要更多的功率消耗。
发明内容
各种实施例提供了能够验证多周期自刷新操作的半导体存储器器件、在半导体存储器器件中验证多周期自刷新操作的方法，以及使用该方法的测试系统。
根据说明性实施例，一种半导体存储器器件包括：存储器单元阵列、标签信息寄存器、刷新控制电路和输出。存储器单元阵列包括根据相应的数据保留时间被分为第一单元和第二单元的多个存储器单元。标签信息寄存器存储关于连接到第一单元和第二单元的每个字线的刷新周期信息。刷新控制电路被配置为基于刷新周期信息来产生刷新使能信号和刷新地址。输出被配置为向外部发送刷新使能信号、刷新地址和存储在存储器单元阵列中的数据。
在各种实施例中，第一单元中的每个的数据保留时间短于第二单元的每个的数据保留时间。
在各种实施例中，施加到每个字线的刷新使能信号具有取决于该字线是否连接到包括至少一个第一单元的行的逻辑电平。刷新使能信号可以连续两次施加到与包括至少一个第一单元的行相连接的字线，并且刷新使能信号可以施加到包括第二单元但不包括至少一个第一单元的行一次。
在各种实施例中，可以对于每个字线单独地设定基于刷新地址对存储器单元阵列执行的自刷新操作的周期。
在各种实施例中，刷新控制电路可以包括：振荡器，其响应于刷新命令而产生脉冲信号；地址计数器，其同步于脉冲信号而产生刷新地址；以及刷新使能信号发生器，其基于刷新周期信息而产生刷新使能信号，该刷新使能信号根据相应的字线而有选择地被使能。
在各种实施例中，刷新周期信息还可以通过输出向外部发送。
根据说明性实施例，提供一种方法用于验证包括存储器单元阵列的半导体存储器器件的多周期自刷新操作。该方法包括：通过DQ管脚在测试器的第一寄存器中存储对于连接到存储器单元阵列的多个字线的每个字线的第一自刷新性能信息，第一自刷新性能信息与根据在标签信息寄存器中存储的每个字线的刷新周期信息对存储器单元阵列中的存储器单元执行的第一自刷新操作相关联；通过DQ管脚在测试器中的第二寄存器中存储对于每个字线的第二自刷新性能信息，第二自刷新性能信息与根据刷新周期信息对存储器单元执行的第二自刷新操作相关联；以及基于刷新周期信息、第一自刷新性能信息和第二自刷新性能信息来确定是否对存储器单元执行多周期自刷新操作。
在各种实施例中，确定是否执行多周期自刷新操作可以包括：通过对在第一寄存器中存储的第一自刷新性能信息和在第二寄存器中存储的第二自刷新性能信息执行“与”(AND)操作而在测试器中的第三寄存器中存储标识信息；以及确定在第三寄存器中存储的标识信息是否与刷新周期信息相同。确定在第三寄存器中存储的标识信息是否与刷新周期信息相同可以包括对标识信息和刷新周期信息执行“异或非”(exclusive NOR)操作。
在各种实施例中，第一自刷新性能信息可以包括施加到每个字线的刷新使能信号是否被使能，以及指定与第一自刷新操作相关联的每个字线的行地址。第二自刷新性能信息可以包括施加到每个字线的刷新使能信号是否被使能，以及指定与第二自刷新操作相关联的每个字线的行地址。
在各种实施例中，当执行第一自刷新操作时，刷新使能信号可以施加到与至少一个第一单元相连接的字线，其中所述第一单元具有比第二单元的数据保留时间短的数据保留时间。当执行第二自刷新操作时，刷新使能信号可以施加到每个字线，而不管是否连接至少一个第一单元。
在各种实施例中，可以对于每个字线来单独地设定基于刷新地址对存储器单元执行的自刷新操作的周期。
根据说明性实施例，一种测试系统包括测试板和测试器。测试板包括在其上安装有待测半导体存储器器件的插座。该半导体存储器器件使用在标签信息寄存器中存储的每个行地址的刷新周期信息来执行多周期自刷新操作。测试器被配置为基于刷新地址、根据该刷新地址的刷新使能信号以及刷新周期信息来验证在半导体存储器器件中执行的多周期自刷新操作。当在半导体存储器器件中执行刷新操作时，输出刷新地址和刷新使能信号。
在各种实施例中，测试器可以包括第一、第二、第三和第四寄存器。第一寄存器可以存储第一自刷新性能信息，所述第一自刷新性能信息与对半导体存储器器件中的存储器单元执行的第一自刷新操作相关联。第二寄存器可以存储第二自刷新性能信息，所述第二自刷新性能信息与对存储器单元执行的第二自刷新操作相关联。第三寄存器可以存储对第一自刷新性能信息和第二自刷新性能信息执行的“与”操作的结果。第四寄存器可以存储每个行地址的刷新周期信息。
测试器可以进一步包括“异或非”门，该“异或非”门对第三寄存器中存储的“与”操作结果和第四寄存器中存储的刷新周期信息执行“异或非”操作。
在各种实施例中，通过半导体存储器器件的DQ管脚将刷新地址以及刷新使能信号是否被使能发送到测试器。
因此，说明性实施例提供用于在半导体存储器器件中容易地测试多周期自刷新操作，因此降低了功耗。
附图说明
通过下面结合附图的详细描述，将更清晰地理解说明性实施例。
图1是示出根据说明性实施例的半导体存储器器件的框图。
图2是示出根据说明性实施例的图1中的刷新控制电路的示例的框图。
图3是示出根据说明性实施例的图2中的刷新使能信号发生器的框图。
图4是示出根据说明性实施例的在标签信息寄存器中存储刷新周期信息的方法的流程图。
图5示出根据说明性实施例的存储在图1中的标签信息寄存器中的刷新周期信息。
图6是示出根据说明性实施例的在图1的半导体存储器器件中验证多周期自刷新操作的框图。
图7是示出根据说明性实施例的测试系统的框图。
图8是示出根据说明性实施例的图7中的逻辑电路的示例的电路图。
图9是示出根据说明性实施例的验证多周期自刷新操作的方法的流程图。
图10是示出根据说明性实施例的图9中的确定多周期自刷新操作的详细步骤的流程图。
图11A示出根据说明性实施例的存储在图8中的第一寄存器中的第一自刷新性能信息。
图11B示出根据说明性实施例的存储在图8中的第二寄存器中的第二自刷新性能信息。
图11C示出根据说明性实施例的存储在图8中的第三寄存器中的标识信息。
图11D示出根据说明性实施例的存储在图8中的第四寄存器中的刷新周期信息。
具体实施方式
将参考附图来详细描述实施例。然而，本发明构思可以以各种不同的方式实施，并且不应该被解释为仅限制于说明的实施例。而是，提供这些实施例作为示例，使得本公开是彻底的和完整的，并将向本领域技术人员全面传达本发明的构思。因此，相对于本发明构思的某些实施例，没有描述已知的处理、元件和技术。除非另外说明，否则在附图和撰写的说明书中相同的附图标记指代相同的元件，并且因此将不重复描述。在附图中，为了清晰，层和区域的大小和相对大小可以被夸大。
将理解，尽管在本文中可以使用第一、第二、第三等术语来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一元件区分开。因此，下文讨论的第一元件可以被称作第二元件而不背离本教导。如在本文中所使用的，术语“和/或”包括相关列举的项目的一个或多个的任意和所有的组合。
将理解，当元件被称为“连接”或“耦合”到另一元件时，可以是直接地连接或耦合到另一元件，或者可以存在中间的元件。相比之下，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。应该以相同的方式解释用于描述元件之间关系的其他词汇(例如，“在…之间”与“直接在…之间”，“邻近”与“直接邻近”等)。
本文所使用的术语仅用于描述特定示例实施例的目的，并且不意图限制本发明构思。如在本文所使用的，单数形式“一”、“一个”和“这个”意图还包括复数形式，除非上下文清晰地指示其他意思。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指定存在所陈述的特征、整体、步骤、操作、元件和/或部件，但是不排除存在额外的一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组。
除非另外定义，否则本文所使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的技术人员通常理解的含义相同的含义。将进一步理解，诸如在通常所使用的字典中定义的那些术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且除非在本文明确定义，否则将不解释为理想化的或者过分正式的意义。
图1是示出根据说明性实施例的半导体存储器器件的框图。
参考图1，半导体存储器器件100包括：命令解码器110、模式设定寄存器(MSR)120、地址寄存器130、选择电路140、数据输入/输出电路(DATA I/O)150、行解码器160、写/读电路(S/A & W/D)180、存储器单元阵列190、标签信息寄存器(TIR)210和刷新控制电路300。
命令解码器110通过命令管脚240接收在外部施加的命令CMD。命令解码器110对命令CMD进行解码以产生刷新命令REF、写命令WR、读命令RD和模式寄存器设定命令MRS。另外，命令解码器110分别向相应的电路块提供刷新命令REF、写命令WR、读命令RD和模式寄存器设定命令MRS。例如，命令解码器110可以将刷新命令REF提供给刷新控制电路300、选择电路140和数据输入/输出电路150。
模式设定寄存器(MSR)120基于通过地址管脚230接收的外部地址ADD以及从命令解码器110接收的模式寄存器设定命令MRS来确定半导体存储器器件100的操作模式。通常，在执行操作时，半导体存储器器件100顺序地进入模式寄存器设定模式和扩展的模式寄存器设定(EMRS)模式。EMRS模式包括保留验证模式，其中可以在EMRS模式中测试存储器单元的保留特性。
TIR 210可以存储在存储器单元阵列190中包括的存储器单元中的每个存储器单元的刷新周期信息(或标签信息TI)，并且可以基于在保留验证模式中测试的存储器单元的每个存储器单元的保留特性来设定每个刷新周期。在对存储器单元阵列190执行刷新操作时，在TIR 210中存储的刷新周期信息可以被参考，以用于控制连接到存储器单元阵列190的字线中的每个字线的自刷新周期。另外，在TIR 210中存储的刷新周期信息可以通过例如由DQ管脚220指示的输出管脚向外发送。在TIR 210中存储的刷新周期信息还可以包括指定字线中的每个字线的行地址(刷新地址)和关于施加到字线中的每个字线的刷新使能信号REFEN是否被使能的信息。
基于刷新命令REF和关于刷新周期信息的标签信息TI，刷新控制电路300产生刷新地址REFADD和刷新使能信号REFEN。刷新地址REFADD被提供给选择电路140，刷新使能信号REFEN被提供给行解码器160。
地址寄存器130临时存储通过地址管脚230接收的外部地址ADD，向行解码器160提供外部地址ADD的行地址RADD，以及向列解码器170提供外部地址ADD的列地址CADD。
响应于刷新命令REF，选择电路140选择刷新地址REFADD和行地址RADD之一作为将提供给行解码器160的选定行地址XADD。例如，当刷新命令REF具有指示自刷新操作的第一逻辑电平时，选择电路140可以选择刷新地址REFADD作为选定行地址XADD，并且当刷新命令REF具有指示写或读操作的第二逻辑电平时，选择电路140可以选择行地址RADD作为选定行地址XADD。
响应于刷新命令REF，数据输入/输出电路150向读/写电路180提供待写入到存储器单元阵列190中的数据，或者从读/写电路180接收从存储器单元阵列190读出的数据。另外，响应于刷新命令REF，通过DQ管脚220，数据输入/输出电路150向外输出标签信息TI、刷新地址REFADD和关于刷新使能信号REFEN是否被使能的信息。
在自刷新模式下，响应于来自选择电路140的刷新地址REFADD，行解码器120顺序地选择字线WLj。在顺序地选择字线WLj时，基于来自刷新控制电路300的刷新使能信号REFEN来确定选定字线是否被使能。
列解码器170对来自地址寄存器130的列地址CADD进行解码，以响应于解码的列地址CADD来选择位线BLi(或列)中的至少一个。
存储器单元阵列190包括连接到多个位线BLi(其中i是大于2的自然数)和多个字线WLj(其中j是大于2的自然数)的多个存储器单元(为示出)。根据存储器单元中的每个存储器单元的数据保留特性(或数据保留时间)，存储器单元可以被分为两个组，分别被标识为第一单元和第二单元。第一单元能够在比基准间隔短的时间内没有被刷新的情况下存储数据。第二单元能够在比基准间隔长的时间内没有被刷新的情况下存储数据。也就是说，第一单元可能不通过数据保留测试，并且第二单元可通过使用基准间隔的数据保留测试，因为第一单元中的每个第一单元具有更短的数据保留时间。因此，必须比第二单元更频繁地刷新第一单元，因为第一单元保留数据在比第二单元短的时间内没有丢失。因此，第一单元的第一刷新周期短于第二单元的第二刷新周期。例如，可以以第二单元的两倍的刷新频率来刷新第一单元。
尽管没有示出，但是存储器单元阵列100可以包括多个存储器库。存储器库中的每个可以被分为存储器块，并且存储器块中的每个可以被分为多个存储器页。
读/写电路180将数据写入到存储器单元阵列190中，或者从存储器单元阵列190读出数据。
图2是示出根据说明性实施例的图1中的刷新控制电路的示例的框图。
参考图2，刷新控制电路300包括：振荡器310、地址计数器320和刷新使能信号发生器330。振荡器310响应于刷新命令REF，以规则的时期(周期)产生脉冲信号PLS。响应于刷新命令REF，地址计数器320产生用于指定待刷新的行地址的刷新地址REFADD，并且将刷新地址REFADD提供给选择电路140。响应于来自命令解码器110的自刷新退出信号，地址计数器320可以完成计数操作。地址计数器320与脉冲信号PLS同步地操作。通过从起始刷新地址计数，地址计数器320顺序地产生刷新地址REFADD。该计数操作可以是递增计数或者递减计数。当刷新地址REFADD达到结束刷新地址REFM时，地址计数器320被初始化为从起始刷新地址计数。
刷新使能信号发生器330与脉冲信号PLS同步地操作，并且基于刷新命令REF、标签信息TI和结束刷新地址REFM来产生确定由刷新地址REFADD指定的字线是否被使能的刷新使能信号REFEN。也就是说，刷新使能信号发生器330产生确定由刷新地址REFADD指定的字线是否被使能的刷新使能信号REFEN。
图3是示出根据说明性实施例的图2中的刷新使能信号发生器的框图。
参考图3，刷新使能信号发生器330包括计数器331和刷新使能信号发生单元333。计数器331计数来自地址计数器320的结束刷新地址REFM，以输出计数输出信号COUT。例如，当刷新操作开始时，计数输出信号COUT可以对应于“0”，并且当刷新地址REFADD达到结束刷新地址REFM时，计数输出信号COUT可以对应于“1”。基于标签信息TI和刷新地址REFADD，并且通过每当计数输出信号COUT的值变化时改变操作模式，刷新使能信号发生单元333产生刷新使能信号REFEN。
例如，当对存储器单元执行第一自刷新操作并且计数输出信号COUT具有“0”的值时，基于刷新地址REFADD和标签信息TI，刷新使能信号发生单元333可以产生刷新使能信号REFEN，所述刷新使能信号REFEN根据在标签信息TI中包括的刷新周期信息而有选择地使能。此外，例如，当对存储器单元执行第二自刷新操作并且计数输出信号COUT具有“1”的值时，基于刷新地址REFADD和标签信息TI，刷新使能信号发生单元333可以产生刷新使能信号REFEN，所述刷新使能信号REFEN在与刷新周期信息无关的情况下被使能。更具体地说，当对存储器单元执行第一自刷新操作时，被使能的刷新使能信号REFEN被施加到与存储器单元阵列190的第一单元相连接的字线，并且被禁用的刷新使能信号REFEN被施加到与存储器单元阵列190的第二单元相连接的字线。也就是说，当对存储器单元执行第一自刷新操作时，对包括至少一个第一单元的行执行刷新操作。此外，当对存储器单元执行第一自刷新操作时，对所有行顺序地执行刷新操作，而不考虑包括至少一个第一单元的行。因此，对包括至少一个第一单元的行顺序地执行第一自刷新操作和第二自刷新操作，并且对不包括第一单元的行执行第二自刷新操作。
图4是示出根据说明性实施例的在标签信息寄存器中存储刷新周期信息的方法的流程图。
参考图1和图4，通过模式设定寄存器120，在EMRS模式中，半导体存储器器件100进入到保留验证模式中(S210)。在保留验证模式中，测试存储器单元的数据保留特性(S220)。根据存储器单元的数据保留特性，存储器单元被分为第一单元和第二单元。根据存储器单元的数据保留特性来设定对于每个行地址(字线)的刷新周期信息(S230)。例如，对于包括至少一个第一单元的行地址(字线)的第一刷新周期被设定为比对于不包括至少一个第一单元的行地址(字线)的第二刷新周期短。对于每个行地址(字线)的刷新周期信息被存储在TIR 210中(S240)。根据在TIR 210中存储的相应的刷新周期信息，对于行地址对存储器单元阵列190单独地执行自刷新操作。
图5示出根据说明性实施例的在图1中的标签信息寄存器中存储的刷新周期信息的示例。
参考图5，基于相应的存储器单元的数据保留特性，TIR 210存储行地址(字线)中的每个行地址的刷新周期信息。可以通过DQ管脚220将在TIR 210中存储的刷新周期信息向外发送，用于验证自刷新操作。在图5中，以具有4Gb存储容量的半导体存储器器件作为示例。当每个存储器块包括8K字线时，所需的地址管脚的数目为13(A0～A12)。通过DQ管脚220输出在TIR 210中存储的刷新周期信息211，并因此刷新周期信息211包括16位，每个位对应于DQ管脚DQ0～DQ15中的每个。刷新周期信息211可以被分为第一部分212和第二部分213。刷新周期信息211的第一部分212指示刷新使能信号REFEN是否被使能，并且刷新周期信息211的第二部分213指示指定每个字线的行地址。例如，对于包括至少一个第一单元的字线的刷新周期可以被设定为第一刷新周期(例如，64ms)，并且对于不包括至少一个第一单元的字线的刷新周期可以被设定为第二刷新周期(例如，128ms)。在图5中，当刷新周期信息211的第一部分212具有“1”的值时，对于相应的行地址(字线)的刷新周期是第一刷新周期(例如，64ms)，并且当刷新周期信息211的第一部分212具有“0”的值时，对于相应的行地址(字线)的刷新周期是第二刷新周期(例如，128ms)。
图6是示出根据说明性实施例的在图1的半导体存储器器件中验证多周期自刷新操作的框图。
通过改变具有较短数据保留时间的第一单元和具有较长数据保留时间的第二单元的自刷新周期，多周期自刷新操作具有在待机模式中降低功耗的一些优点。但是，在传统的半导体存储器器件中会无法验证多周期自刷新操作是否被正常地执行。
参考图5和图6，可以通过数据输入/输出电路150和DQ管脚220将刷新使能信号REFEN和刷新地址XADD向外输出作为刷新性能信息。当通过数据输入/输出电路150和DQ管脚220将刷新使能信号REFEN和刷新地址XADD向外输出作为刷新性能信息时，可以使用16个DQ管脚。最高有效位，即刷新性能信息221的第一部分222，指示刷新使能信号REFEN是否被使能，并且刷新性能信息221的第二部分223指示指定相应的字线的行地址。例如，当利用64ms的第一刷新周期来执行自刷新操作时，具有“0”的值的第一部分222指示对由第二部分223指定的相应行不执行自刷新操作。另外，具有“1”的值的第一部分222指示对由第二部分223指定的相应行执行自刷新操作。另外，也可以通过数据输入/输出电路150和DQ管脚220向外发送在TIR 210中存储的刷新周期信息211。
图7是示出根据一些示例实施例的测试系统的框图。
测试半导体存储器芯片是确定半导体存储器芯片是否通过的最后处理。参考图7，测试系统500包括测试板510和测试器520。
测试板510包括：插座511，待测半导体存储器器件安装在插座511上；时钟管脚CLK，其用于传输时钟信号；地址管脚Ai(i是0和n之间的整数)，其用于传输地址信号；控制管脚CONTROL，其用于传输诸如RAS、CAS、WE、CKE、CS、DQM和DQS的控制信号；数据输入/输出管脚DQ0、DQ1、…；以及基准电压管脚(未示出)。
半导体存储器器件100安装在测试板510中的插座511上。半导体存储器器件100例如可以是x16存储器芯片或者x32存储器芯片。尽管没有示出，但是半导体存储器器件100可以包括时钟管脚、地址管脚、控制管脚和数据输入/输出管脚。半导体存储器器件100的管脚中的每个连接到测试板510的相应管脚。
测试器520包括测试图发生器(TPG)530、比较器(COM)540和逻辑电路600。测试图发生器530产生测试图数据。比较器540将从半导体存储器器件100发送的数据与基准数据进行比较。另外，测试器520还可以包括连接到测试图发生器530的驱动管脚(未示出)和/或连接到比较器540的比较管脚(未示出)。测试板510通过多通道CH被连接到测试器520。逻辑电路600验证半导体存储器器件100的多周期自刷新操作。
测试器520通过驱动管脚将由测试图发生器530生成的测试图数据施加到半导体存储器器件100，并且响应于所施加的测试图数据来接收来自于半导体存储器器件100的输出数据。通过在比较器540中测量来自半导体存储器器件100的输出数据，测试器520确定半导体存储器器件100是否通过。
图8是示出根据说明性实施例的图7中的逻辑电路600的示例的电路图。图9是示出根据说明性实施例的验证多周期自刷新操作的方法的流程图。
参考图8，描绘的逻辑电路600包括第一寄存器610、第二寄存器620、“与”门630、第三寄存器640、第四寄存器650和“异或非”门660。
参考图1、2、3、8和9，通过参考在TIR 210中存储的刷新周期信息(或标签信息TI)，刷新控制电路300对存储器单元阵列190执行第一自刷新操作，并且通过DQ管脚220将与第一自刷新操作相关联的、每个字线的第一自刷新性能信息CYCLE1存储在第一寄存器610中(图9的S310)。在图8中，第一自刷新性能信息被表示为CYCLE1，并且第一自刷新性能信息可以包括指定各个字线的行地址(刷新地址)以及关于施加到相应字线的刷新使能信号REFEN是否被使能的信息。
通过参考在TIR 210中存储的刷新周期信息(或标签信息TI)，刷新控制电路300对存储器单元阵列190执行第二自刷新操作，并且通过DQ管脚220将与第二自刷新操作相关联的、每个字线的第二自刷新性能信息CYCLE2存储在第二寄存器620中(S320)。在图8中，第二自刷新性能信息被表示为CYCLE2，并且第二自刷新性能信息可以包括指定各个字线的行地址(刷新地址)以及关于施加到相应字线的刷新使能信号REFEN是否被使能的信息。第一和第二自刷新操作可以以相同的周期来执行，对包括至少一个第一单元的行来执行第一自刷新操作，所述第一单元具有比第二单元短的数据保留时间，并且对每一行执行第二自刷新操作而不管是否包括至少一个第一单元。因此，不包括至少一个第一单元的行具有比包括至少一个第一单元的行更长的刷新周期(例如，两倍长)。基于刷新周期信息TI、第一自刷新性能信息CYCLE1和第二自刷新性能信息CYCLE2来确定是否对存储器单元阵列190中的存储器单元执行多周期自刷新操作。
图10是示出根据说明性实施例的图9中的确定多周期自刷新操作的详细步骤的流程图。
参考图10，为了确定是否对存储器单元阵列190中的存储器单元执行多周期自刷新操作，对在第一寄存器610中存储的第一自刷新性能信息CYCLE1和在第二寄存器620中存储的第二自刷新性能信息CYCLE2执行使用“与”门630的逻辑“与”操作，并且“与”操作的结果存储在第三寄存器640中作为标识信息(S311)。因此，基于在第三寄存器640中存储的标识信息来确定第一自刷新性能信息CYCLE1是否与第二自刷新性能信息CYCLE2相同(S312)。
使用“异或非”门660对在第三寄存器640中存储的标识信息和在第四寄存器650中存储的刷新周期信息TI执行逻辑“异或非”操作，并且提供决定信号DS，所述决定信号DS指示是否对存储器单元阵列190中的存储器单元执行多周期自刷新操作。例如，当在第三寄存器640中存储的用于一行的标识信息与在第四寄存器650中存储的用于相应行的刷新周期信息TI相同时，决定信号DS可以具有逻辑高电平。另外，当在第三寄存器640中存储的用于一行的标识信息与在第四寄存器650中存储的用于相应行的刷新周期信息TI不相同时，决定信号DS可以具有逻辑低电平。
应理解，在不背离本教导的范围的情况下，各种说明性实施例可以包括验证以三个或更多个不同的刷新周期而执行的多周期自刷新操作。
图11A至11D分别示出根据说明性实施例的在图8中的寄存器中存储的数据。
参考图2以及图7至图11D，响应于刷新命令REF，振荡器310产生具有例如64ms的周期的脉冲信号PLS，该脉冲信号PLS被提供给地址计数器320和刷新使能信号发生器330。地址计数器320在脉冲信号PLS的每个上升沿处输出刷新地址REFADD，并且刷新使能信号发生器330基于刷新地址REFADD和刷新周期信息TI，在脉冲信号PLS的上升沿处产生刷新使能信号REFEN。
当顺序执行第一和第二自刷新操作时，检查是否对每一行执行刷新操作，因为与对不包括至少一个第一单元的行相比较，对包括至少一个第一单元的行必须更频繁地执行刷新操作，所述第一单元具有比第二单元的数据保留时间短的数据保留时间。因此，仅对包括至少一个第一单元的行执行第一自刷新操作，并且对每一行执行第二自刷新操作。因此，包括至少一个第一单元的行可以具有例如64ms的刷新周期，并且不包括至少一个第一单元的行可以具有例如128ms的刷新周期。
图11A示出根据说明性实施例的在图8中的第一寄存器中存储的第一自刷新性能信息。
参考图11A，当半导体存储器器件100通过DQ管脚220输出在第一自刷新操作中产生的行地址XADD和刷新使能信号REFEN的逻辑电平时，测试器520将第一自刷新性能信息CYCLE1存储在第一寄存器610中。最高有效位DQ0代表刷新使能信号REFEN的逻辑电平(是否对相应的字线执行刷新操作)，并且其他位代表相应的字线的行地址。在描绘的示例中，具有“0”的值的最高有效位DQ0指示不对相应的字线执行第一自刷新操作，并且具有“1”的值的最高有效位DQ0指示对相应的字线执行第一自刷新操作。
例如，用于第二行的最高有效位DQ0具有“1”的值，这指示对相应的字线执行第一自刷新操作，而用于第一和第三行的最高有效位DQ0具有“0”的值，这指示对相应的字线不执行第一自刷新操作。也就是说，注意到第二行包括至少一个第一单元。
图11B示出根据说明性实施例的在图8中的第二寄存器中存储的第二自刷新性能信息。
参考图11B，当半导体存储器器件100通过DQ管脚220输出在第二自刷新操作中产生的行地址XADD和刷新使能信号REFEN的逻辑电平时，测试器520将第二自刷新性能信息CYCLE2存储在第二寄存器620中。用于所有行的具有“1”的值的最高有效位DQ0指示对每个字线执行第二自刷新操作，而不是第一自刷新操作。
图11C示出根据说明性实施例的在图8中的第三寄存器中存储的标识信息。
在第三寄存器640中存储的标识信息对应于对第一寄存器610中存储的第一自刷新性能信息CYCLE1和第二寄存器620中存储的第二自刷新性能信息CYCLE2执行“与”操作的结果。用于第二行的标识信息的最高有效位DQ0具有“1”的值，并且用于第一和第三行的标识信息的最高有效位DQ0具有“0”的值，如图11C中所示。因此，在描绘的示例中，例如，对第二行执行具有64ms周期的第一自刷新操作，并且对第一和第三行执行具有128ms周期的第二自刷新操作。
图11D示出根据说明性实施例的在图8中的第四寄存器中存储的刷新周期信息。
在第四寄存器650中存储的刷新周期信息TI与在TIR 210中存储的刷新周期信息TI相同。如图11D中所示，例如，用于第一和第三行的刷新周期信息TI的最高有效位DQ0具有“1”的值，这指示128ms的自刷新周期，并且用于第二行的刷新周期信息TI的最高有效位DQ0具有“0”的值，这指示64ms的自刷新周期。
当在第三寄存器640中存储的标识信息与在第四寄存器650中存储的刷新周期信息TI相同时，决定信号DS具有逻辑高电平。当决定信号DS具有逻辑高电平时，确认的是根据在TIR 210中存储的刷新周期信息TI对于行地址对存储器单元阵列190单独地执行多周期自刷新操作。
应理解，在不背离本教导的范围的情况下，各种说明性实施例可以包括验证以三个或者更多个不同的刷新周期而执行的多周期自刷新操作。
如上所述，执行多周期自刷新操作的半导体存储器器件能够通过DQ管脚将在标签信息寄存器中存储的刷新周期信息和根据刷新地址的刷新使能信号是否被使能向外发送。此外，基于刷新地址和刷新使能信号，外部地验证是否执行多周期自刷新操作。说明性实施例可以应用于各种存储领域和测试领域。
尽管已经参考示范性实施例描述了本发明构思，但是本领域技术人员将理解，在不背离本发明精神和范围的情况下可以做出各种变化和修改。因此，应当理解，上述实施例并非限制性的，而是说明性的。

Claims (20)

1.一种半导体存储器器件，包括：
存储器单元阵列，所述存储器单元阵列包括根据相应的数据保留时间而被分为第一单元和第二单元的多个存储器单元；
标签信息寄存器，所述标签信息寄存器被配置为存储用于与所述第一单元和所述第二单元相连接的每个字线的刷新周期信息；
刷新控制电路，所述刷新控制电路被配置为基于所述刷新周期信息来产生刷新使能信号和刷新地址；以及
输出，所述输出被配置为向外发送所述刷新使能信号、所述刷新地址和在所述存储器单元阵列中存储的数据。
2.根据权利要求1所述的半导体存储器器件，其中，所述第一单元中的每个的数据保留时间比所述第二单元中的每个的数据保留时间短。
3.根据权利要求1所述的半导体存储器器件，其中，施加到每个字线的所述刷新使能信号具有逻辑电平，所述逻辑电平取决于所述字线是否连接到包括至少一个第一单元的行。
4.根据权利要求3所述的半导体存储器器件，其中，所述刷新使能信号连续两次施加到与包括至少一个第一单元的行相连接的字线，并且所述刷新使能信号施加到包括第二单元但不包括至少一个第一单元的行一次。
5.根据权利要求1所述的半导体存储器器件，其中，对于每个字线来单独地设定基于所述刷新地址对所述存储器单元阵列执行的自刷新操作的周期。
6.根据权利要求1所述的半导体存储器器件，其中，所述刷新控制电路包括：
振荡器，所述振荡器响应于刷新命令来产生脉冲信号；
地址计数器，所述地址计数器与所述脉冲信号同步地产生所述刷新地址；以及
刷新使能信号发生器，所述刷新使能信号发生器基于所述刷新周期信息来产生所述刷新使能信号，所述刷新使能信号根据相应的字线而有选择地被使能。
7.根据权利要求1所述的半导体存储器器件，其中，通过所述输出向外发送所述刷新周期信息。
8.一种验证包括存储器单元阵列的半导体存储器器件的多周期自刷新操作的方法，所述方法包括：
通过DQ管脚，在测试器的第一寄存器中存储对于连接到所述存储器单元阵列的多个字线中的每个字线的第一自刷新性能信息，所述第一自刷新性能信息与根据在标签信息寄存器中存储的每个字线的刷新周期信息对所述存储器单元阵列中的存储器单元执行的第一自刷新操作相关联；
通过所述DQ管脚，在所述测试器的第二寄存器中存储对于每个字线的第二自刷新性能信息，所述第二自刷新性能信息与根据所述刷新周期信息对所述存储器单元执行的第二自刷新操作相关联；以及
基于所述刷新周期信息、所述第一自刷新性能信息和所述第二自刷新性能信息来确定是否对所述存储器单元执行多周期自刷新操作。
9.根据权利要求8所述的方法，其中，确定是否执行所述多周期自刷新操作包括：
通过对所述第一寄存器中存储的所述第一自刷新性能信息和所述第二寄存器中存储的所述第二自刷新性能信息执行“与”操作，在所述测试器中的第三寄存器中存储标识信息；以及
确定在所述第三寄存器中存储的所述标识信息是否与所述刷新周期信息相同。
10.根据权利要求9所述的方法，其中，确定在所述第三寄存器中存储的所述标识信息是否与所述刷新周期信息相同，包括：对所述标识信息和所述刷新周期信息执行“异或非”操作。
11.根据权利要求8所述的方法，其中，所述第一自刷新性能信息包括施加到每个字线的所述刷新使能信号是否被使能以及指定与所述第一自刷新操作相关联的每个字线的行地址。
12.根据权利要求11所述的方法，其中，所述第二自刷新性能信息包括施加到每个字线的所述刷新使能信号是否被使能以及指定与所述第二自刷新操作相关联的每个字线的行地址。
13.根据权利要求12所述的方法，其中，当执行所述第一自刷新操作时，所述刷新使能信号被施加到与至少一个第一单元相连接的字线，所述第一单元具有比第二单元的数据保留时间短的数据保留时间。
14.根据权利要求13所述的方法，其中，当执行所述第二自刷新操作时，所述刷新使能信号被施加到每个字线，而不考虑是否连接至少一个第一单元。
15.根据权利要求8所述的方法，其中，对于每个字线来单独地设定基于所述刷新地址对所述存储器单元执行的自刷新操作的周期。
16.一种测试系统，包括：
测试板，所述测试板包括插座，待测半导体存储器器件安装在所述插座上，所述半导体存储器器件使用在标签信息寄存器中存储的每个行地址的刷新周期信息来执行多周期自刷新操作；以及
测试器，所述测试器被配置为基于刷新地址、根据所述刷新地址的刷新使能信号以及所述刷新周期信息而验证在所述半导体存储器器件中执行的所述多周期自刷新操作，所述刷新地址和所述刷新使能信号是在所述半导体存储器器件中执行刷新操作时被输出。
17.根据权利要求16所述的测试系统，其中，所述测试器包括：
第一寄存器，所述第一寄存器存储与对所述半导体存储器器件中的存储器单元执行的第一自刷新操作相关联的第一自刷新性能信息；
第二寄存器，所述第二寄存器存储与对所述存储器单元执行的第二自刷新操作相关联的第二自刷新性能信息；
第三寄存器，所述第三寄存器存储对所述第一自刷新性能信息和所述第二自刷新性能信息执行的“与”操作的结果；以及
第四寄存器，所述第四寄存器存储每个行地址的所述刷新周期信息。
18.根据权利要求17所述的测试系统，其中，所述测试器进一步包括：
“异或非”门，所述“异或非”门对在所述第三寄存器中存储的所述“与”操作的所述结果和在所述第四寄存器中存储的所述刷新周期信息执行“异或非”操作。
19.根据权利要求16所述的测试系统，其中，通过所述半导体存储器器件的DQ管脚，将所述刷新地址以及所述刷新使能信号是否被使能发送到所述测试器。
20.根据权利要求16所述的测试系统，其中，所述半导体存储器器件包括根据相应的数据保留时间而被分为第一单元和第二单元的多个存储器单元。
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