CN107301874B - 刷新控制装置 - Google Patents

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Abstract

一种刷新控制装置可以包括被配置成储存熔丝数据的熔丝阵列。刷新控制装置可以包括刷新控制器，刷新控制器包括单元阵列，单元阵列包括单位单元。刷新控制器可以被配置成基于熔丝数据来储存具有弱单元特性的字线的位置信息。刷新控制装置可以包括被配置成从选中单元的单元阵列接收数据的比较器，且可以被配置成比较该数据来判断弱字线的存在以执行或跳过对对应单元的刷新操作。

Description

刷新控制装置
相关申请的交叉引用
本申请要求2016年4月15日提交的申请号为10-2016-0046342的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体而言可以涉及一种刷新控制装置，更具体地，涉及一种与刷新电流相关的技术。
背景技术
近年来，对用于移动电子装置(包括智能电话等)中的大容量动态随机存取存储器(DRAM)的消费需求快速增加。通常，储存在诸如DRAM的半导体存储器件的存储单元中的数据可以被泄漏电流改变。因此，需要用于周期性地对存储单元中储存的数据重新充电的刷新操作。
诸如DRAM的动态半导体存储器的存储单元将数据储存在电容性元件中。由于电荷从电容性元件的泄漏，必须周期性地刷新存储单元。刷新过程执行读取操作以将存储单元中储存的电荷的水平恢复至原始状态。
具体地，诸如双倍数据速率同步DRAM(DDR SDRAM)的半导体存储器件包括用于在其中储存数据的多个存储体，且每个存储体在其中包括数千万的存储单元。每个存储单元包括单元电容器和单元晶体管。半导体存储器件可以将单元电容器充电或放电以将数据储存在其中。
理想情况下，只要未使用额外的控制信号，单元电容器中储存的电荷就必须是恒定的。然而，单元电容器中储存的电荷因单元电容器与外围电路之间的电压差而不可避免地改变。
换言之，在对单元电容器充电的条件下，电荷可以泄漏到外部，或者在将单元电容器放电的条件下，可以接收电荷。改变单元电容器中储存的电荷量可以表示单元电容器中储存的数据被改变，导致储存的数据丢失。半导体存储器件可以执行刷新操作以防止储存的数据丢失。
随着时间的推移，已经开发了不同类型的刷新方法。通常，自动刷新方法被配置成使用位于存储芯片外部的刷新计时器，使得存储芯片可以响应于来自控制器的周期刷新命令来执行刷新操作。
自刷新方法被配置成使用位于存储芯片内部的刷新计时器，使得所有的存储芯片都被配置成从控制器请求刷新开始命令。
发明内容
根据本公开的一个实施例，一种刷新控制装置可以包括被配置成储存熔丝数据的熔丝阵列。该刷新控制装置可以包括刷新控制器，该刷新控制器包括单元阵列，单元阵列包括单位单元。该刷新控制器可以被配置成基于熔丝数据来储存具有弱单元特性的字线的位置信息。该刷新控制装置可以包括被配置成从选中单元的单元阵列接收数据的比较器，以及可以被配置成比较该数据来判断弱字线的存在，以执行或跳过对对应的单元的刷新操作。
附图说明
图1是图示根据本公开的一个实施例的刷新控制装置的示例代表的框图。
图2是图示包括图1中所示的刷新控制装置的半导体器件的示例代表的示意图。
图3是图示图1的操作的示例代表的时序图。
图4是图示图1中所示的刷新控制器的示例代表的示意图。
图5是图示图1的操作的示例代表的流程图。
图6是图示根据本公开的一个实施例的刷新控制装置的示例代表的框图。
图7是图示图6的操作的示例代表的时序图。
图8是图示根据本公开的一个实施例的刷新控制装置的示例代表的框图。
图9是图示图8中所示的锁存器电路的示例代表的详细电路。
图10图示了采用以上关于图1-9所讨论的各种实施例的刷新控制装置的系统的示例代表的框图。
具体实施方式
现在将详细参照本公开的实施例，实施例的示例在附图中示出。在所有可能的地方，在附图中将使用相同的附图标记来指示相同或相似的部分。信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如，可替代地，被描述为具有逻辑“高”电平的信号可以具有逻辑“低”电平，以及可替代地，被描述为具有逻辑“低”电平的信号可以具有逻辑“高”电平。
本公开的各种实施例可以针对提供一种刷新控制装置，该刷新控制装置实质上消除了因相关领域的限制和不足而导致的一个或更多个问题。
本公开的一个实施例可以涉及一种刷新控制装置，该刷新控制装置用于通过根据各个单元的刷新特性而以不同的方式控制刷新周期来减小刷新电流。
图1是图示根据本公开的一个实施例的刷新控制装置的示例代表的框图。
参见图1，刷新控制装置1000可以包括熔丝阵列100、刷新控制器200、比较器300、组合电路400和刷新计数器500。刷新控制器200可以包括单元阵列(CA1、CA2)、行解码器(XDEC1、XDEC2)和列解码器(YDEC1、YDEC2)。
熔丝阵列100可以储存与数据保持时间相对应的单元特性信息(characteristicinformation)作为熔丝数据。熔丝阵列100可以包括熔丝阵列组110和熔丝阵列组120。
与单元特性信息相对应的熔丝数据可以根据熔丝切断来预储存在熔丝阵列组110和熔丝阵列组120中。例如，可以经由晶片测试而获得关于具有弱特性的单元的信息，也可以经由熔丝阵列组110和熔丝阵列组120来储存弱单元的信息。
每个熔丝阵列组110和120可以包括电熔丝阵列(ARE)，在电熔丝阵列ARE中，单位熔丝单元沿行方向和列方向布置。熔丝阵列组110和熔丝阵列组120可以包括相同数量的单位熔丝单元。
在启动操作期间，熔丝阵列组110可以将储存在熔丝中的熔丝数据FD1输出给行解码器XDEC1。在启动操作期间，熔丝阵列组120可以将储存在熔丝中的熔丝数据FD2输出给行解码器XDEC2。
例如，可以假定：刷新执行单位的数目被设置为8K。结果，熔丝阵列100可以具有与刷新执行次数的倍数相对应的预定大小。即，熔丝阵列100可以包括具有8K刷新单位的熔丝阵列组110和具有8K刷新单位的熔丝阵列组120，使得熔丝阵列100可以具有总共16K刷新单位。
根据一个实施例，与被配置成储存弱单元的信息的熔丝阵列组110有关的信息可以映射至以单元形状形成的刷新控制器200，使得映射结果然后被储存。因此，相比于常规的刷新控制装置，根据一个实施例的刷新控制装置可以大大地降低熔丝的数量，且在熔丝阵列组110中包含的熔丝的额外熔断次数方面不存在限制。
由于根据一个实施例可能没必要顺序地熔断地址，因此修复操作不再需要冗余限制，使得可以灵活地控制修复操作。
刷新控制器200可以响应于熔丝数据FD1或FD2来储存弱单元信息，以及可以响应于刷新地址RA(即，RA<0:12>)来控制单元阵列CA1或CA2的刷新操作。
行解码器XDEC1可以将刷新地址RA和熔丝数据FD1解码，从而可以选择单元阵列CA1的行线。行解码器XDEC2可以通过将刷新地址RA和熔丝数据FD2解码来选择单元阵列CA2的行线。在这种情况下，刷新地址RA可以指示要刷新的行线(即，字线)的地址信息。
列解码器YDEC1可以响应于刷新地址RA和熔丝数据FD1来选择单元阵列CA1的列线。列解码器YDEC2可以响应于刷新地址RA和熔丝数据FD2来选择单元阵列CA2的列线。
此外，刷新控制器200的单元阵列(CA1、CA2)中的每个可以包括沿行方向和列方向布置的多个单位单元。单元阵列(CA1、CA2)中的每个可以包括多个单位单元，且可以根据行解码器(XDEC1、XDEC2)的输出信号和列解码器(YDEC1、YDEC2)的输出信号来执行每个存储单元的刷新操作。
刷新控制器200可以响应于熔丝数据(FD1、FD2)来储存具有差的单元特性的弱字线的位置信息。即，在启动操作期间熔丝数据(FD1、FD2)可以分别被传输给单元阵列(CA1、CA2)，使得熔丝数据(FD1、FD2)可以被储存在位于熔丝阵列100的对应位置处的单位单元中。
单元阵列CA1可以响应于刷新地址RA来将包括选中单元的弱字线信息的数据D1输出给比较器300。在这种情况下，单元阵列CA1可以包括多个单位单元，且储存在所述多个单位单元中的数据D1可以顺序地输出给比较器300。
单元阵列CA2可以响应于刷新地址RA来将包括选中单元的弱字线信息的数据D2输出给比较器300。单元阵列CA2可以包括多个单位单元，且储存在所述多个单位单元中的数据D2可以顺序地输出给比较器300。
在这种情况下，数据D1和数据D2可以对应于1比特数据，且可以为数据“0”和数据“1”中的任意一个。例如，假定数据D1和数据D2中的每个对应于数据“1”，则确定存在弱字线，使得对应的单元被刷新。例如，假定数据D1和数据D2中的每个对应于“0”，则确定存在正常字线，且不刷新对应的单元，使得跳过这个单元刷新。
如果单元特性信息仅使用熔丝阵列100来储存，则每当进行刷新操作时就需要熔丝访问。结果，考虑到熔丝的可靠性，需要额外的储存电路。然而，假定储存电路以锁存器形状来形成，则需要单独的用于储存弱单元的地址的储存电路，使得可以增加锁存器电路的区域的大小。
自动刷新操作可以减小所有单元的刷新周期以构成短刷新周期，使得其可以补偿刷新保持时间。然而，具有足够长的数据保持时间的单元也根据短刷新周期来控制，导致刷新电流的效率降低。
然而，用于储存弱单元信息的储存电路可以被形成为包括单元阵列(CA1、CA2)，且可以形成在存储器件的外围电路区域中。
在这种情况下，在半导体器件的外部不执行额外处理，且刷新周期可以根据存储器件中的各个单元而以不同的方式来控制。即，具有优良刷新特性的好单元与具有差的刷新特性的坏单元根据每个单元的数据保持时间来彼此区分，导致刷新电流下降。
根据一个实施例，弱单元信息可以响应于要刷新的字线单位(例如，8K)而映射至单元阵列(CA1、CA2)。因此，单元阵列(CA1、CA2)可以包括无变化的关于弱单元的字线位置信息。因此，不再需要储存额外地址的储存电路，使得弱单元储存电路的区域在大小上可以减小。
例如，当常规刷新控制装置储存1比特的失效地址时，需要与几十比特(例如，12比特)相对应的熔丝锁存器电路。相反地，实施例可以通过根据要刷新的8K单位而映射地址信息来储存弱单元，使得仅需要1比特的熔丝锁存器。弱单元的位置信息被映射使得不再需要用于比较或操作弱单元的地址的逻辑。
比较器300可以将数据D1的比特与数据D2的比特进行比较，以及可以根据比较的结果来输出比较信号CMP。即，比较器300可以将数据D1的比特与数据D2的比特进行比较，以及可以输出比较信号CMP作为数据“0”或“1”。
组合电路可以通过将比较信号CMP与刷新控制信号IREF进行组合来输出计数信号CNT。在这种情况下，刷新控制信号IREF可以是响应于刷新命令而以周期脉冲的形状产生的自刷新信号以控制自刷新操作。
如果比较信号CMP与刷新控制信号IREF中的至少一个被激活，则组合电路400可以激活计数信号CNT。例如，组合电路400可以包括用于执行比较信号CMP与刷新控制信号IREF之间的逻辑或(OR)运算的或门。
刷新计数器500可以对计数信号CNT计数，并将刷新地址RA输出给单元阵列(CA1、CA2)。例如，假定刷新操作以8K为单位来执行，则可以将刷新地址RA设置为13个刷新地址RA<0:12>，如图1的实施例中所示。
即，每当刷新命令产生时，刷新计数器500就可以对用于访问被执行刷新操作的单元的刷新地址RA进行计数。因此，可以顺序地刷新通过刷新地址RA来访问的单元阵列(CA1、CA2)。
图2是图示包括图1中所示的刷新控制装置1000的半导体器件的示例代表的示意图。
参见图2，根据实施例的半导体器件可以包括多个存储体BK0～BK7、多个行解码器XDEC和多个列解码器YDEC。
刷新控制装置1000可以包括如图1中所示的熔丝阵列100、刷新控制器200、比较器300、组合电路400和刷新计数器500。刷新控制装置1000可以位于半导体器件的外围区中。
如上所述，弱单元信息储存在半导体器件中。在这种情况下，不需要控制外部控制器等，且可以仅根据刷新命令而以不同的方式来控制正常单元的刷新周期和弱单元的刷新周期。
构成存储器件的半导体衬底区可以分成以用于储存数据的存储单元为中心的核心区和在其中通常布置输入/输出(I/O)线和I/O器件的外围区。
为了将数据从核心区传输至外围区，可以布置较长的全局I/O线。用于将施加给核心区的数据放大的写入驱动器、用于将核心区的输出数据放大的I/O感测放大器以及地址/命令处理电路可以位于全局I/O线的核心区的端部处。根据实施例的刷新控制装置1000可以位于半导体器件的外围区的地址/命令处理电路处。
由于单元泄漏成分，半导体存储器件应当周期性地执行刷新操作。例如，可以将8K刷新动作执行64ms的预定时间。
虽然刷新操作表面上根据预定规格来执行，但是单元泄漏的量与半导体器件增加的技术收缩成比例地逐渐增加。至少一个刷新操作可以通过一个外部命令来外部地执行，此方案在下文中称作自动刷新操作。自动刷新操作可以通过对所有的单元应用短刷新周期来补偿单元泄漏。
然而，在使用以上提及的方案的情况下，具有足够长的数据保持时间的单元具有缩短的刷新周期，导致增加的刷新电流。因此，具有优良刷新特性的好单元与具有差的刷新特性的坏单元根据每个单元的数据保持时间来彼此区分，且将不同的刷新周期分配给各个单元，导致增加的电流效率。
图3是图示图1的操作的示例代表的时序图。
参见图3，可以响应于外部刷新命令信号EXT_REF来接收内部刷新命令信号INT_REF。刷新控制信号IREF可以同步于内部刷新命令信号INT_REF的下降沿而以刷新周期为单位来激活。
即，假定内部刷新命令信号INT_REF被激活，则刷新控制信号IREF根据半导体器件的规格而以预定时段的间隔来激活，使得每个存储单元的字线WL被激活。在这种情况下，刷新控制信号IREF可以为响应于内部刷新命令信号INT_REF而内部地产生的自刷新信号。
以脉冲形状形成的刷新控制信号IREF可以施加给组合电路400。比较器300可以将从单元阵列(CA1、CA2)接收到的数据(D1、D2)彼此进行比较，且可以根据比较结果来将比较信号CMP输出给组合电路400。
例如，假定数据D1或数据D2被设置为“0”，则比较器300可以确定存在正常单元，使得其可以输出逻辑低电平的比较信号CMP。例如，假定数据D1或数据D2被设置为“1”，则比较器300可以确定存在要刷新的弱单元，使得其可以输出逻辑高电平的比较信号CMP。
如果从比较器300接收到的比较信号被使能为高电平，或者如果刷新控制信号IREF被使能为高电平，则组合电路400可以将计数信号激活为高电平。
刷新计数器500可以通过对计数信号CNT计数来产生刷新地址RA。例如，刷新计数器500可以通过对计数信号CNT的数目计数来顺序地输出刷新地址RA，每个计数信号转变为高电平的脉冲信号。
例如，在接收到刷新控制信号IREF时，刷新计数器500可以通过执行周期计数操作来对单元阵列CA1或另一单元阵列CA2执行正常刷新操作。刷新计数器500可以在比较信号CMP转变为逻辑高电平的特定时间处增加计数值，使得可以执行对单元阵列CA1或单元阵列CA2的弱单元的额外刷新操作。
半导体器件的单元可以经由周期刷新操作来保持单元数据。随着技术的发展和半导体器件的收缩，单元的储存电容降低，且变得难以保证自刷新特性。相应地，以频繁执行单元的刷新的方式来缩短具有弱特性的单元的刷新周期，使得可以保证存储器特性。
图4是图示图1中所示的单元阵列(CA1、CA2)的示意图。
参见图4，单元阵列(CA1、CA2)中的每个可以包括沿行方向和列方向布置的多个单位单元(UC)。每个单元阵列(CA1、CA2)可以将与数据保持时间相对应的单元特性信息储存在单位单元(UC)中。即，每个单元阵列(CA1、CA2)可以将指示正常单元的特性的正常字线的位置信息或指示弱单元的特性的弱字线的位置信息储存在单位单元(UC)中。
来自单元阵列(CA1、CA2)之中的第一单元阵列CA1可以将弱单元的特性信息储存在奇数线的单位单元(UC(ODD))中。第二单元阵列CA2可以将弱单元的特性信息储存在偶数线的单位单元(UC(EVEN))中。
在单元阵列(CA1、CA2)中，弱单元信息可以顺序地储存在范围从与第一字线(第一WL)相对应的单位单元到与最后字线(最后WL)相对应的单位单元的单位单元中。即，弱单元的所有数据可以交替地且顺序地储存在单元阵列CA1的奇数线的单位单元和单元阵列CA2的偶数线的单位单元中。
例如，可以假定单元阵列CA1包括总计8K个单位单元(UC)。数据D1可以储存在来自总计8K个单位单元(UC)之中的奇数单位单元UC(ODD)中。奇数单位单元UC(ODD)(其中的每个在其中储存数据“1”)对应于弱单元，使得执行弱单元的刷新操作。
在单元阵列CA1中，数据“1”可以储存在奇数单位单元UC(ODD)中，而数据“0”可以储存在剩余的偶数单位单元中。然而，假定虽然偶数单位单元被使用但数据“1”被储存，如(A)中所示，则对应的单元被确定为弱单元，使得对所述对应的单元执行额外的刷新操作。
因此，虽然单元阵列CA1包括总计8K个刷新单位，但是在单元阵列CA1中可以执行总计(4K+α)个刷新操作，该总计(4K+α)个刷新操作不仅包括针对奇数单位单元UC(ODD)的刷新操作，还包括额外的弱单元刷新操作。
以这种方式，可以假定单元阵列CA2包括总计8K个单位单元(UC)。数据D2可以储存在来自8K个单位单元(UC)之中的偶数单位单元UC(EVEN)中。偶数单位单元UC(EVEN)(其中的每个储存数据“1”)可以对应于弱单元，使得可以执行这些弱单元的刷新操作。
在单元阵列CA2中，数据“1”可以储存在偶数单位单元UC(EVEN)中，而数据“0”可以储存在剩余的奇数单位单元中。然而，假定虽然奇数单位单元被使用但数据“1”被储存，如(B)中所示，对应的单元被确定为弱单元，使得对所述对应的单元执行额外的刷新操作。
因此，虽然单元阵列CA2包括总计8K个刷新单位，但在单元阵列CA2中可以执行总计(4K+α)个刷新操作，该总计(4K+α)个刷新操作不仅包括针对偶数单位单元UC(EVEN)的刷新操作还包括额外的弱单元刷新操作。
换言之，在刷新单元阵列CA1之后，再次执行弱单元刷新操作。其后，在刷新单元阵列CA2之后，再次执行弱单元刷新操作。
这里，在单元阵列CA1和单元阵列CA2的每个中，仅执行一次正常刷新操作。此外，在所有单位单元(每个单位单元储存数据“1”，位于单元阵列CA1和另一单元阵列CA2的相同位置处)的每个中仅执行一次刷新操作，要在每个单位单元中执行的刷新操作的数量是要在每个正常单元中执行的刷新操作的数量的两倍。
在刷新操作期间，在存储单元阵列中包含的每个单元的保持时间之内，字线被使能(或激活)至少一次，使得数据可以被感测和放大。在这种情况下，保持时间可以表示特定的数据被写入至单元中且在不刷新的情况下该单元中储存的数据可以被维持的特定时间。
刷新模式分为自动刷新模式和自刷新模式。在自动刷新模式中，在正常操作期间周期性地激活命令(/RAS、/CAS)，产生内部地址，以及执行刷新操作。在自刷新模式中，在不执行正常操作时使能时钟使能信号，产生内部命令，以及执行与该命令相对应的操作。在接收到命令之后，从刷新计数器500产生地址，使得自动刷新模式和自刷新模式被执行，以及每当存储单元接收到地址时地址就顺序地增加。
图5是图示图1的操作的示例代表的流程图。
参见图5，在步骤S1中，针对单元阵列CA1的刷新操作首先开始。在步骤S2中，刷新计数器500可以执行刷新计数操作。例如，连续执行计数操作，直到刷新计数器500的计数值达到“0000h”为止。
其后，在步骤S3中，判断单元阵列CA1的单元数据D1被设置为数据“1”还是数据“0”。即，判断当前选中的第X单位单元是正常单元还是弱单元。
假定单元阵列CA1的单元数据D1与数据“0”相同，在步骤S4中可以将刷新计数器500的计数值增加1。即，假定单元数据D1与数据“0”相同，认定存在正常数据，使得不刷新与正常数据相对应的单元。此外，增加刷新计数器500的计数值，使得然后可以刷新下一地址。
与此相反，假定单元阵列CA1的数据D1与数据“1”相同，在步骤S5中刷新与刷新计数器500的计数值相对应的单元。即，假定单元数据D1与数据“1”相同，认定存在弱数据，使得刷新与正常数据相对应的单元。此外，在步骤S6中将刷新计数器500的计数值增加1。
随后，判断刷新计数器500的计数值是否与预定计数值(例如，8K)相同。虽然实施例已经公开了例如半导体器件的自刷新单位被设置为8K，但实施例的范围或精神不局限于此，且必要时也可以将自刷新单位设置为另一数目。
如果刷新计数器500的计数值达到预定计数值，则在步骤S8中执行单元阵列CA2的刷新操作。如果刷新计数器500的计数值未达到预定计数值，则再次执行单元阵列CA1的单元数据D1的值。
如果储存弱单元信息的弱地址的信息经由锁存器电路来实施，则必须预先确定然后储存要消除(relieve)的比特的数量。然而，单元阵列(CA1、CA2)中的熔丝阵列100的熔丝切断信息被认定以判断目标单元是弱单元还是正常单元，使得要消除的弱单元的数量不局限于此。
图6是图示根据本公开的一个实施例的刷新控制装置的示例代表的框图。
参见图6，刷新控制装置可以包括熔丝阵列(100_1)、刷新控制器(200_1)、比较器(300_1)、组合电路(400_1)、刷新计数器(500_1)、延迟电路DC1、脉冲发生器600、上升沿检测器610和下降沿检测器620。
熔丝阵列(100_1)可以储存与数据保持时间相对应的单元特性信息作为熔丝数据。熔丝阵列(100_1)可以包括熔丝阵列组110和熔丝阵列组120。
与单元特性信息相对应的熔丝数据可以根据熔丝切断信息而预储存在熔丝阵列组110和熔丝阵列组120的每个中。例如，可以经由晶片测试获取具有弱特性的弱单元的信息，以及可以经由熔丝阵列组110和熔丝阵列组120的熔丝切断来储存弱单元信息。
熔丝阵列组110和熔丝阵列组120中的每个可以包括阵列电熔丝(ARE)，在阵列电熔丝(ARE)中，单位熔丝单元沿行方向和列方向布置。熔丝阵列组110和熔丝阵列组120中的每个可以包括相同数量的单位熔丝单元。
在启动操作期间，熔丝阵列组110可以将熔丝中储存的熔丝数据FD1输出给行解码器XDEC1。在启动操作期间，熔丝阵列组120可以将熔丝中储存的熔丝数据FD2输出给行解码器XDEC2。
例如，假定刷新执行单位的数目被设置为8K。结果，熔丝阵列(100_1)可以具有与刷新执行单位的数目的倍数相对应的预定大小。即，熔丝阵列(100_1)可以包括具有8K个刷新单位的熔丝阵列组110和具有8K个刷新单位的熔丝阵列组120，使得熔丝阵列(100_1)可以具有总计16K个刷新单位。
刷新控制器(200_1)可以响应于熔丝数据(FD1、FD2)来储存弱单元信息，以及单元阵列(CA1、CA2)的刷新操作可以响应于刷新地址RA来控制。刷新控制器(200_1)可以包括单元阵列(CA1、CA2)、行解码器(XDEC1、XDEC2)和列解码器(YDEC1、YDEC2)。
行解码器XDEC1可以通过将刷新地址RA和熔丝数据FD1解码来选择单元阵列CA1的行线。行解码器XDEC2可以通过将刷新地址RA和熔丝数据FD2解码来选择单元阵列CA2的行线。
列解码器YDEC1可以响应于刷新地址RA和熔丝数据FD1来选择单元阵列CA1的列线。列解码器YDEC2可以响应于刷新地址RA和熔丝数据FD2来选择单元阵列CA2的列线。
此外，刷新控制器(200_1)的单元阵列(CA1、CA2)可以包括沿行方向和列方向布置的多个单位单元。单元阵列(CA1、CA2)可以包括多个单位单元，且每个存储单元的刷新操作可以根据行解码器(XDEC1、XDEC2)的输出信号和列解码器(YDEC1、YDEC2)的输出信号来执行。
刷新控制器(200_1)可以响应于熔丝数据(FD1、FD2)来储存具有弱单元特性的字线的位置信息。即，在启动操作期间，熔丝数据(FD1、FD2)可以传送至单元阵列(CA1、CA2)，且可以分别储存在位于熔丝阵列(100_1)中的对应位置处的单位单元中。
此外，单元阵列CA1可以响应于刷新地址RA来将包括选中单元的弱字线信息的数据D1输出给比较器(300_1)。在这种情况下，单元阵列CA1可以包括多个单位单元，且可以将多个单位单元中储存的数据D1顺序地输出给比较器(300_1)。
单元阵列CA2可以响应于刷新地址RA来将包括选中单元的弱字线信息的数据D2输出给比较器(300_1)。在这种情况下，单元阵列CA2可以包括多个单位单元，且可以将多个单位单元中储存的数据D2顺序地输出给比较器(300_1)。
在这种情况下，数据D1或数据D2可以对应于比特数据“1”，且可以为数据“0”和数据“1”中的任意一个。例如，假定数据D1和数据D2中的每个对应于数据“1”，则认定存在弱字线，使得执行对应单元的刷新操作。例如，假定数据D1和数据D2中的每个对应于数据“0”，则认定存在正常字线，且不刷新对应的单元，使得跳过这种单元刷新。
根据实施例的用于储存弱单元信息的储存电路可以被形成为包括单元阵列(CA1、CA2)，且可以形成在存储器件的外围电路区中。
比较器(300_1)可以将数据D1与上升脉冲信号RA0RP进行比较，或者可以将数据D2与下降脉冲信号RA0FP进行比较，使得其可以根据比较的结果而输出比较信号CMP。即，比较器(300_1)可以将数据D1的比特与数据D2的比特进行比较，使得根据比较的结果，数据“0”或数据“1”可以被输出作为比较信号CMP。
比较器(300_1)可以包括反相器(IV1、IV2)、与门(AND1、AND2)和选择电路310。在一个实施例中，比较器(300_1)可以包括用于执行逻辑运算(例如，与运算)的逻辑门。
与门AND1可以执行上升脉冲信号RA0RP与通过反相器IV1而反相的数据D1之间的逻辑与运算。与门AND2可以执行下降脉冲信号RA0FP与通过反相器IV2而反相的数据D2之间的逻辑与运算。
选择电路310可以在接收到刷新地址RA<13>时选择与门(AND1)的输出信号和另一与门(AND2)的输出信号中的任意一个，然后可以输出比较信号CMP。例如，假定刷新地址RA<13>处于低电平，则选择电路310可以输出与门(AND1)的输出信号。假定刷新地址RA<13>处于高电平，则选择电路310可以输出与门(AND2)的输出信号。选择电路310可以包括多路复用器(MUX)。
组合电路(400_1)可以通过将比较信号CMP与刷新控制信号IREF进行组合来输出计数信号CNT。在这种情况下，刷新控制信号IREF可以为自刷新信号以控制自刷新操作，该自刷新信号响应于刷新命令而以周期脉冲的形状来产生。脉冲发生器600可以检测内部刷新命令信号(INT_REF)的边沿(例如，下降沿)，从而可以输出刷新控制信号IREF。
如果比较信号CMP与刷新控制信号IREF中的至少一个被激活，则组合电路(400_1)可以激活计数信号CNT。例如，组合电路(400_1)可以包括用于执行或运算的逻辑电路，例如，用于执行比较信号CMP与刷新控制信号IREF之间的逻辑或运算的或门(OR1)。
刷新计数器(500_1)可以对计数信号CNT计数，以及将刷新地址RA输出给单元阵列(CA1、CA2)。例如，假设以8K为单位来执行刷新操作，则刷新地址RA可以被设置为13个刷新地址RA<0:12>，如图6的实施例中所示。来自刷新地址RA<0:12>之中的刷新地址RA<0>可以被输出给延迟电路DC1。
每当刷新命令产生时，刷新计数器(500_1)可以对用于访问被执行刷新操作的单元的刷新地址RA顺序地计数。因此，可以顺序地刷新通过刷新地址RA来访问的单元阵列(CA1、CA2)。
延迟电路DC1可以将刷新地址RA<0>延迟预定时间，并输出延迟的结果。上升沿检测器610可以检测延迟电路DC1的输出信号的上升沿，从而可以产生上升脉冲信号RA0RP。下降沿检测器620可以检测延迟电路DC1的输出信号的下降沿，从而可以产生下降脉冲信号RA0FP。
图7是图示图6的操作的示例代表的时序图。
参见图7，内部刷新命令信号INT_REF可以响应于外部刷新命令信号EXT_REF而被接收。刷新控制信号IREF可以同步于内部刷新命令信号INT_REF的下降沿而以刷新周期为单位来激活。
即，假定内部刷新命令信号INT_REF被激活，则刷新控制信号IREF根据半导体器件的规格而以预定时段的间隔来激活，使得每个存储单元的字线WL被激活。
可以将以脉冲形状形成的刷新控制信号IREF施加至组合电路(400_1)。比较器(300_1)可以将从单元阵列CA1接收到的数据D1与上升脉冲信号RA0RP进行比较，以及可以根据比较的结果来将比较信号CMP输出给组合电路(400_1)。比较器(300_1)可以将从单元阵列CA2接收到的数据D2与下降脉冲信号RA0FP进行比较，以及可以根据比较的结果来将比较信号CMP输出给组合电路(400_1)。
在这种情况下，上升沿检测器610可以检测刷新地址RA<0>的上升沿，从而可以产生上升脉冲信号RA0RP。下降沿检测器620可以检测刷新地址RA<0>的下降沿，从而可以产生下降脉冲信号RA0FP。在刷新地址RA<0>保持在高电平的预定时段期间，未检测到下降脉冲信号RA0FP。
如果从比较器(300_1)接收到的比较信号被使能为高电平，或者如果刷新控制信号IREF被使能为高电平，则组合电路(400_1)可以将计数信号激活为高电平。
刷新计数器(500_1)可以通过对计数信号CNT计数来产生刷新地址RA<0>。例如，刷新计数器(500_1)可以通过对计数信号CNT的数目计数来顺序地输出刷新地址RA<0:12>，每个计数信号CNT转变为高电平脉冲信号。
即，刷新计数器(500_1)可以在接收到刷新控制信号IREF时通过执行周期计数操作来执行针对单元阵列CA1或另一单元阵列CA2的正常刷新操作。在比较信号CMP转变为逻辑高电平的特定时间处，刷新计数器(500_1)可以增加计数值，使得可以执行单元阵列CA1或单元阵列CA2的弱单元的额外刷新操作。
图8是图示根据本公开的一个实施例的刷新控制装置的示例代表的框图。
参见图8，刷新控制装置可以包括熔丝阵列(100_2)、刷新控制器(200_2)、数据控制器800、比较器(300_2)、组合电路(400_2)、刷新计数器(500_2)、加法器550、延迟电路DC2、脉冲发生器700、上升沿检测器900和下降沿检测器910。
熔丝阵列(100_2)可以储存与数据保持时间相对应的单元特性信息作为熔丝数据。熔丝阵列(100_2)可以包括熔丝阵列组110和熔丝阵列组120。
与单元特性信息相对应的熔丝数据可以根据熔丝切断信息来预储存在熔丝阵列组110和熔丝阵列组120的每个中。例如，可以经由晶片测试来获取具有弱特性的弱单元的信息，以及可以经由熔丝阵列组110和熔丝阵列组120的熔丝切断来储存弱单元信息。
熔丝阵列组110和熔丝阵列组120中的每个可以包括阵列电熔丝(ARE)，在阵列电熔丝中，单位熔丝单元沿行方向和列方向布置。熔丝阵列组110和熔丝阵列组120中的每个可以包括相同数量的单位熔丝单元。
在启动操作期间，熔丝阵列组110可以将熔丝中储存的熔丝数据FD1输出给行解码器XDEC1。在启动操作期间，熔丝阵列组120可以将熔丝中储存的熔丝数据FD2输出给行解码器XDEC2。
例如，假定刷新执行单位的数目被设置为8K。结果，熔丝阵列(100_2)可以具有与刷新执行单位的数目的倍数相对应的预定大小。即，熔丝阵列(100_2)可以包括具有8K个刷新单位的熔丝阵列组110和具有8K个刷新单位的熔丝阵列组120，使得熔丝阵列(100_2)可以具有总计16K个刷新单位。
刷新控制器(200_2)可以响应于熔丝数据(FD1、FD2)来储存弱单元信息，以及单元阵列(CA1、CA2)的刷新操作可以响应于刷新地址RA来控制。刷新控制器(200_2)可以包括单元阵列(CA1、CA2)、行解码器(XDEC1、XDEC2)和列解码器(YDEC1、YDEC2)。
行解码器XDEC1可以通过将刷新地址RA和熔丝数据FD1解码来选择单元阵列CA1的行线。行解码器XDEC2可以通过将刷新地址RA和熔丝数据FD2解码来选择单元阵列CA2的行线。
列解码器YDEC1可以响应于刷新地址RA和熔丝数据FD1来选择单元阵列CA1的列线。列解码器YDEC2可以响应于刷新地址RA和熔丝数据FD2来选择单元阵列CA2的列线。
刷新控制器(200_2)的单元阵列(CA1、CA2)可以包括沿行方向和列方向布置的多个单位单元。单元阵列(CA1、CA2)可以包括多个单位单元，且每个存储单元的刷新操作可以根据行解码器(XDEC1、XDEC2)的输出信号和列解码器(YDEC1、YDEC2)的输出信号来执行。
刷新控制器(200_2)可以响应于熔丝数据(FD1、FD2)来储存具有弱单元特性的弱字线的位置信息。即，在启动操作期间，熔丝数据(FD1、FD2)可以传送至单元阵列(CA1、CA2)，且可以分别储存在位于熔丝阵列(100_2)中的对应位置处的单位单元中。
刷新控制器(200_2)可以响应于刷新地址RA来将包括选中单元的弱字线信息的单元数据CDATA<0:7>输出给数据控制器800。在这种情况下，刷新控制器(200_2)可以包括多个单位单元，且可以将多个单位单元中储存的多个单元数据CDATA<0:7>顺序地输出给数据控制器800。
然而，用于储存弱单元信息的储存电路可以被形成为包括单元阵列(CA1、CA2)，且可以形成在存储器件的外围电路区中。
数据控制器800可以从刷新控制器(200_2)接收多个单元数据CDATA<0:7>(例如，8个数据)，且可以顺序地输出单元数据CD。即，在数据控制器800同时地接收到要在后续过程中刷新的多个地址之后，数据控制器800可以顺序地输出要刷新的单元数据。
数据控制器800可以包括解码器810、噪声消除器820和锁存器电路830。解码器810可以将刷新地址RA<0:2>解码，从而可以将经解码的刷新地址RA<0:2>输出给噪声消除器820。噪声消除器820可以去除从解码器810接收到的解码信号中的毛刺(glitch)，且可以将输出信号PO<0:7>输出。
锁存器电路830可以接收多个单元数据CDATA<0:7>、刷新地址RA<2>、输出信号PO<0:7>和脉冲信号RA2FP，然后可以顺序地输出单元数据CD。锁存器电路830可以响应于刷新地址RA<2>来锁存多个单元数据CDATA<0:7>。锁存器电路830可以响应于脉冲信号RA2FP而使输入数据同步，使得输入数据可以被安排(arrange)。锁存器电路830可以响应于输出信号PO<0:7>来输出锁存的数据作为单元数据CD。
比较器(300_2)可以将单元数据CD与上升脉冲信号RA0RP彼此进行比较，或者可以将单元数据CD与下降脉冲信号RA0FP彼此进行比较，由此输出比较信号CMP。比较器(300_2)可以包括反相器IV13、与门(AND3、AND4)和选择电路320。在实施例中，比较器(300_2)可以包括用于执行逻辑运算(例如，与运算)的逻辑门。
在这种情况下，与门(AND3)可以执行上升脉冲信号RA0RP与通过反相器IV3而反相的单元数据CD之间的逻辑与运算。与门(AND4)可以执行下降脉冲信号RA0FP与通过反相器IV3而反相的单元数据CD之间的逻辑与运算。
在接收到刷新地址RA<13>时，选择电路320可以通过选择与门(AND3)的输出信号和与门(AND4)的输出信号中的任意一个来输出比较信号CMP。例如，假定刷新地址RA<13>处于低电平，则选择电路320可以选择与门(AND3)的输出信号。假定刷新地址RA<13>处于高电平，则选择电路320可以选择与门(AND4)的输出信号。选择电路320可以包括多路复用器(MUX)。
组合电路(400_2)可以通过将比较信号CMP与刷新控制信号IREF进行组合来输出计数信号CNT。在这种情况下，刷新控制信号IREF可以为自刷新信号以控制自刷新操作，该自刷新信号响应于刷新命令而以周期脉冲的形状来产生。脉冲发生器700可以检测内部刷新命令信号(INT_REF)的下降沿，从而可以输出刷新控制信号IREF。
如果比较信号CMP和刷新控制信号IREF中的至少一个被激活，则组合电路(400_2)可以激活计数信号CNT。例如，组合电路(400_2)可以包括用于执行或运算的逻辑电路，例如，用于执行比较信号CMP与刷新控制信号IREF之间的逻辑或运算的或门(OR1)。
刷新计数器(500_2)可以对计数信号CNT计数，从而产生刷新地址RA<0:13>。例如，根据图8的实施例，可以根据刷新单位而将刷新地址RA设置为14个刷新地址RA<0:13>。来自刷新地址RA<0:13>之中的刷新地址RA<0>可以输出给延迟电路DC2。刷新计数器(500_2)可以将刷新地址RA<2:12>输出给加法器550。
加法器550可以给刷新地址RA<2:12>加“+1”，使得关于在后续过程中要刷新的地址RA<2:12>的信息可以输出给单元阵列(CA1、CA2)。换言之，每当刷新命令被产生时，刷新计数器(500_2)可以顺序地对用于访问被执行刷新操作的单元的刷新地址RA计数。因此，可以顺序地刷新通过刷新地址RA访问的单元阵列(CA1、CA2)。
延迟电路DC2可以将刷新地址RA<0>延迟预定时间，从而可以输出延迟的结果。上升沿检测器900可以检测延迟电路DC2的输出信号的上升沿，从而可以产生上升脉冲信号RA0RP。下降沿检测器910可以检测延迟电路DC2的输出信号的下降沿，从而可以产生下降脉冲信号RA0FP。
图9是图示图8中所示的锁存器电路830的电路图。
参见图9，锁存器电路830可以包括多个开关电路(SW1～SW9)、多个锁存器电路(L1～L7)和反相器IV4。
在这种情况下，第一组开关电路(SW1～SW3)可以根据刷新地址RA<2>的控制信号来选择性地接收多个单元数据CDATA<0:7>。例如，第一组开关电路(SW1～SW3)可以在刷新地址RA<2>被激活时接收多个单元数据CDATA<0:7>，且可以将接收到的单元数据储存在第一组锁存器电路(L1～L3)中。第一组锁存器电路(L1～L3)可以将从第一组开关电路(SW1～SW3)接收到的多个单元数据CDATA<0:7>锁存预定时间段。
第二组开关电路(SW4～SW6)可以根据脉冲信号RA2FP的控制信号来安排第一组锁存器电路(L1～L3)中储存的数据，且可以将经安排的数据输出给第二组锁存器电路(L4～L6)。例如，第二组开关电路(SW4～SW6)可以在脉冲信号RA2FP被激活时从第一组锁存器电路(L1～L3)接收数据，且可以将接收到的数据储存在第二组锁存器电路(L4～L6)中。第二组锁存器电路L4～L6可以将从第二组开关电路(SW4～SW6)接收到的数据锁存预定时间段。
第三组开关电路(SW7～SW9)可以根据输出信号P0<0:7>的控制信号来选择性地输出第二组锁存器电路(L4～L6)中储存的数据。例如，第三组开关电路(SW7～SW9)可以在输出信号P0<0:7>被激活时从第二组锁存器电路(L4～L6)接收数据，且可以将接收到的数据输出给锁存器电路L7。锁存器电路L7可以将从第三组开关电路(SW7～SW9)接收到的数据锁存预定时间段。反相器IV4可以通过反相地驱动锁存器电路L7的数据来顺序地输出单元数据CD。
根据实施例的刷新控制装置可以通过根据各个单元的刷新特性而以不同的方式控制刷新周期来减小刷新电流。
以上讨论的刷新控制装置(参见图1至图9)在存储器件、处理器和计算机系统的设计中尤其有用。例如，参见图10，采用根据各种实施例的刷新控制装置的系统的框图被示出，且一般由附图标记10000来指定。系统10000可以包括一个或更多个处理器(即，处理器)，例如但不限于中央处理单元(“CPU”)1100。处理器(即，CPU)1100可以单独使用，或者可以与其他处理器(即，CPU)结合来使用。虽然将主要以单数来提及处理器(即，CPU)1100，但本领域技术人员将理解，可以实施具有任意数量的物理或逻辑处理器(即，CPU)的系统10000。
芯片组1150可以可操作地耦接至处理器(即，CPU)1100。芯片组1150是用于处理器(即，CPU)1100与系统10000的其他组件之间的信号的通信路径。系统10000的其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据系统10000的配置，若干不同信号中的任意一种可以经由芯片组1150来传输，且本领域技术人员将认识到，在不改变系统10000的基本性质的情况下，可以容易地调节贯穿系统10000的信号的路径。
如上所述，存储器控制器1200可以可操作地耦接至芯片组1150。存储器控制器1200可以包括至少一个如以上参照图1至图9所讨论的刷新控制装置。因此，存储器控制器1200可以经由芯片组1150接收从处理器(即，CPU)1100提供的请求。在可选实施例中，存储器控制器1200可以集成至芯片组1150中。存储器控制器1200可以可操作地耦接至一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括至少一个如以上参照图1至图9所讨论的刷新控制装置，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以为若干工业标准存储器类型中的任意一种，包括但不限于单列直插式存储器模块(“SIMM”)和双列直插式存储器模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据二者来促进外部数据储存设备的安全移除。
芯片组1150也可以耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括例如但不限于鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用若干通信协议中的任意一种来与I/O设备1410、1420和1430通信。在一个实施例中，I/O总线1250可以集成至芯片组1150中。
盘驱动器控制器1300可以可操作地耦接至芯片组1150。盘驱动器控制器1300可以用作芯片组1150与一个内部盘驱动器1450或多于一个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者来促进外部数据储存设备的断开。盘驱动器控制器1300和内部盘驱动器1450可以通过使用几乎任意类型的通信协议(包括例如但不限于以上关于I/O总线1250所提及的所有通信协议)来彼此通信或与芯片组1150通信。
重要的是要注意以上关于图10而描述的系统10000仅为以上关于图1至图9所描述的刷新控制装置的一个示例。在可选实施例(诸如，例如但不限于蜂窝电话或数字相机)中，组件可以与图10中所示的实施例不同。
本领域技术人员将认识到，在不脱离本公开的精神和基本特性的情况下，可以以除本文中所阐述的方式之外的其他特定方式来施行实施例。因此，以上的实施例应当在所有的方面被解释为说明性的而非限制性的。范围应当由所附权利要求及其合理等价物来确定，而非由以上的描述来确定。此外，进入所附权利要求的意思和等价范围之内的所有改变都意在被包含于其中。此外，对于本领域技术人员明显的是，所附权利要求中未明确地相互引用的权利要求可以组合成一个实施例来呈现，或者可以在本申请提交之后通过后续补正作为新的权利要求来并入。
虽然已经描述了若干说明性实施例，但是应当理解的是，本领域技术人员能够设计出将落入本公开的原理的精神和范围之内的大量其他修改和实施例。具体地，大量的变化和修改可以在本公开的范围之内的组件部分和/或布置中、附图中和所附权利要求中。除了在组件部分和/或布置中的变化和修改之外，对于本领域技术人员而言，替代用途也将是明显的。
图中的每个元件的符号
100：熔丝阵列
200：刷新控制器
300：比较器
400：组合电路
500：刷新计数器

Claims (24)

1.一种刷新控制装置，包括：
熔丝阵列，被配置成储存与单元特性信息相对应的熔丝数据；
刷新控制器，包括单位单元，且被配置成在启动操作期间将从熔丝阵列接收到的熔丝数据储存在每个单位单元中，以及基于刷新地址来将单位单元中储存的弱单元信息输出作为两个或更多个数据；
比较器，被配置成将从刷新控制器接收到的至少两个数据彼此进行比较，并输出比较信号；
组合电路，被配置成基于比较信号和用于控制自刷新操作的刷新控制信号来输出计数信号；以及
刷新计数器，被配置成对计数信号计数，使得用于控制刷新操作的刷新地址被输出给刷新控制器。
2.如权利要求1所述的刷新控制装置，其中，熔丝阵列包括第一熔丝阵列组和第二熔丝阵列组，第一熔丝阵列组和第二熔丝阵列组中的每个储存弱单元信息作为熔丝切断信息。
3.如权利要求2所述的刷新控制装置，其中，第一熔丝阵列组和第二熔丝阵列组包括相同数量的单位熔丝单元。
4.如权利要求2所述的刷新控制装置，其中：
执行刷新的字线单位的数目与第一熔丝阵列组中包括的刷新单位的数目相同，且与第二熔丝阵列组中的刷新单位的数目相同。
5.如权利要求1所述的刷新控制装置，其中：
如果所述至少两个数据中的每个都被设置为数据“0”，则比较器确定为正常单元，并且输出逻辑低电平的比较信号；以及
如果所述至少两个数据中的每个都被设置为数据“1”，则比较器确定为弱单元，并且输出逻辑高电平的比较信号。
6.如权利要求1所述的刷新控制装置，其中，刷新控制器包括：
第一单元阵列，被配置成储存熔丝阵列的第一熔丝数据，并且输出第一数据；以及
第二单元阵列，被配置成储存熔丝阵列的第二熔丝数据，并且输出第二数据。
7.如权利要求6所述的刷新控制装置，其中，刷新控制器包括：
第一行解码器，被配置成通过将刷新地址和第一熔丝数据解码来选择第一单元阵列的行线；
第二行解码器，被配置成通过将刷新地址和第二熔丝数据解码来选择第二单元阵列的行线；
第一列解码器，被配置成通过将刷新地址和第一熔丝数据解码来选择第一单元阵列的列线；以及
第二列解码器，被配置成通过将刷新地址和第二熔丝数据解码来选择第二单元阵列的列线。
8.如权利要求6所述的刷新控制装置，其中，第一单元阵列和第二单元阵列包括沿行方向和列方向布置的多个单位单元以储存每个弱字线的位置信息。
9.如权利要求8所述的刷新控制装置，其中，第一单元阵列和第二单元阵列被配置成顺序地输出所述多个单位单元中储存的数据。
10.如权利要求8所述的刷新控制装置，其中，第一单元阵列和第二单元阵列中的每个将所述多个单位单元中储存的数据输出作为一比特数据。
11.如权利要求8所述的刷新控制装置，其中：
第一单元阵列，被配置成将表示弱字线信息的数据储存在布置于奇数线处的所述多个单位单元中；以及
第二单元阵列，被配置成将表示弱字线信息的数据储存在布置于偶数线处的所述多个单位单元中。
12.如权利要求6所述的刷新控制装置，其中：
当第一单元阵列的刷新操作完成时，弱单元的刷新操作被额外地执行；以及
当第二单元阵列的刷新操作完成时，弱单元的刷新操作被额外地执行，
其中，当第一单元阵列的刷新操作完成时，第二单元阵列的刷新操作被执行。
13.如权利要求1所述的刷新控制装置，其中：
如果比较信号为第一数据，则刷新计数器将计数值增加，使得与计数值相对应的刷新操作被执行；以及
如果比较信号为第二数据，则刷新计数器在与对应的计数值相对应的刷新操作完成时将计数值增加。
14.如权利要求1所述的刷新控制装置，其中，比较器选择第一信号和第二信号中的任意一个，并输出选中的信号作为比较信号，第一信号在第一数据与上升脉冲信号进行比较时得到，第二信号在第二数据与下降脉冲信号进行比较时得到。
15.如权利要求1所述的刷新控制装置，
其中，刷新控制装置还包括：
脉冲发生器，被配置成通过检测内部刷新命令信号的下降沿来产生刷新控制信号；
延迟电路，被配置成延迟刷新计数器的输出信号；
上升沿检测器，被配置成通过检测延迟电路的输出信号的上升沿来产生上升脉冲信号；
下降沿检测器，被配置成通过检测延迟电路的输出信号的下降沿来产生下降脉冲信号；以及
加法器，被配置成增加刷新计数器的输出地址，从而将增加后的结果输出给刷新控制器。
16.如权利要求1所述的刷新控制装置，其中：
如果组合电路接收到激活的比较信号或激活的刷新控制信号中的至少一个，则组合电路被配置成激活计数信号。
17.如权利要求1所述的刷新控制装置，其中，刷新控制器位于半导体器件的外围区中。
18.如权利要求1所述的刷新控制装置，还包括：
数据控制器，被配置成锁存从刷新控制器接收到的多个数据，以及基于输出信号来将锁存的数据顺序地输出给比较器。
19.如权利要求18所述的刷新控制装置，其中，数据控制器包括：
解码器，被配置成将刷新地址解码；
噪声消除器，被配置成去除解码器的输出信号的噪声；以及
锁存器电路，被配置成锁存从刷新控制器接收到的多个单元数据，以及基于输出信号来顺序地输出锁存的单元数据。
20.一种刷新控制装置，包括：
熔丝阵列，被配置成储存与单元特性信息相对应的熔丝数据；
刷新控制器，包括第一单元阵列和第二单元阵列，第一单元阵列和第二单元阵列包括单位单元，以及刷新控制器被配置成基于熔丝数据来储存具有弱单元特性的字线的位置信息；
比较器，被配置成从包括选中单元的弱字线信息的第一单元阵列接收第一数据，以及从包括选中单元的弱字线信息的第二单元阵列接收第二数据；
其中，比较器将第一数据与第二数据进行比较以确定弱字线存在，使得执行对对应的单元的刷新操作。
21.如权利要求20所述的刷新控制装置，其中，比较器将第一数据与第二数据进行比较以确定正常字线存在，使得跳过对对应的单元的刷新操作。
22.如权利要求20所述的刷新控制装置，其中，刷新控制器被配置成基于刷新地址来将包括选中单元的弱字线信息的第一数据和第二数据输出给比较器。
23.如权利要求20所述的刷新控制装置，其中，熔丝数据被传送给第一单元阵列和第二单元阵列，且被储存在位于熔丝阵列中的对应位置处的单位单元中。
24.如权利要求20所述的刷新控制装置，其中，第一数据对应于比特数据，且第二数据对应于比特数据。
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