CN111816230B - 半导体存储器件及其操作方法 - Google Patents

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Abstract

本申请提供一种半导体存储器件及其操作方法。一种半导体存储器件，包括：多个存储体；多个地址储存电路，其分别对应于所述多个存储体，并且适用于储存对应存储体的刷新地址；输出控制电路，其适用于基于刷新命令信号和测试模式信号来产生输出时钟，并选择性地输出从所述地址储存电路中的任意一个输出的刷新地址或从所述多个存储体提供的存储体数据作为输出数据；输出缓冲器，其适用于基于所述输出时钟来将所述输出数据输出至多个数据输入/输出焊盘；以及选通信号发生电路，其适用于基于所述输出时钟来产生数据选通信号，以及经由数据选通焊盘来输出所述数据选通信号。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求于2019年4月10日提交的申请号为10-2019-0042030的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各个实施例涉及半导体设计技术，并且更具体地，涉及一种执行刷新操作的半导体存储器件。
背景技术
半导体存储器件中的每个存储单元由用作开关的晶体管和用于储存(与数据相对应的)电荷的电容器组成。根据在存储单元中电容器是被充电还是放电，即，电容器的存储节点的电压是高还是低，将存储单元的数据确定为“高”(即，逻辑1)或“低”(即，逻辑0)。
原则上，由于数据储存是以电容器中累积电荷的形式，因此保持数据是不需要功耗的。然而，由于电容器中充电的电荷量可能因通过晶体管的PN结的泄漏电流而减少，因此数据可能丢失。为了基本上防止这种担心，需要在数据丢失之前读取存储单元中的数据，并且根据读取的信息而再充电到正常电荷量。由于仅在周期性地重复这种操作时基本上维持数据储存，因此单元电荷的补充过程(replenishing process)被称为刷新操作。
半导体存储器件响应于外部接收的刷新命令来执行刷新操作。为了验证每个预定定时是否正常执行了刷新操作，有必要识别关于由存储器件当前访问的行(即，字线)的信息。通常，判断是否正常执行刷新操作通过每当完成刷新操作时或在特定时间点进入测试模式时读取储存在存储单元中的数据而发生。因此，需要大量的时间来验证刷新操作。此外，难以实时识别已经发生错误的行。
发明内容
各个实施例针对能够在刷新操作期间准确地验证和分析刷新操作的半导体存储器件及其操作方法。
在一个实施例中，半导体存储器件可以包括：多个存储体；多个地址储存电路，其分别对应于所述多个存储体，并且适用于储存对应存储体的刷新地址；输出控制电路，其适用于基于刷新命令信号和测试模式信号来产生输出时钟，并选择性地输出从所述地址储存电路中的任意一个输出的刷新地址或从所述多个存储体提供的存储体数据作为输出数据；输出缓冲器，其适用于基于所述输出时钟来将所述输出数据输出至多个数据输入/输出焊盘；以及选通信号发生电路，其适用于基于所述输出时钟来产生数据选通信号，以及经由数据选通焊盘来输出所述数据选通信号。
在另一个实施例中，半导体存储器件可以包括：多个存储体；多个地址储存电路，其分别对应于所述多个存储体，并且适用于储存对应存储体的刷新地址；多个地址传送电路，其分别对应于所述多个地址储存电路，并且适用于响应于多个传送使能信号而将储存在对应地址储存电路中的刷新地址作为输出地址来传送；选择电路，其适用于基于刷新命令信号和测试模式信号来选择所述输出地址或存储体数据，以作为输出数据来输出；以及输出缓冲器，其适用于基于输出时钟而经由多个输入/输出焊盘来输出所述输出数据。
在另一个实施例中，半导体存储器件可以包括：多个存储体；多个地址储存电路，其分别对应于多个存储体，并且适用于储存对应存储体的刷新地址；多个地址传送电路，其分别对应于所述多个地址储存电路，并且适用于响应于多个传送使能信号来将储存在对应地址储存电路中的刷新地址作为输出地址来传送；周期发生电路，其适用于响应于刷新命令信号来产生振荡时钟，并且基于所述振荡时钟来产生被顺序地激活的所述多个传送使能信号；选择电路，其适用于基于刷新时段信号和测试模式信号来选择所述输出地址或所述存储体数据作为输出数据来输出，并且选择所述振荡时钟和时钟以作为输出时钟来输出；以及输出缓冲器，其适用于根据所述输出时钟而经由多个输入/输出焊盘来输出所述输出数据。
在另一个实施例中，半导体存储器件可以包括：多个存储体；以及多个地址储存电路，其适用于储存分别与所述多个存储体相对应的刷新地址，其中，当执行刷新操作时，通过数据输出路径来输出从所述多个地址储存电路中的任意一个输出的刷新地址。
根据实施例，半导体存储器件可以实时输出在执行刷新操作时被访问的用于每个存储体的行地址，使得对刷新操作进行准确的验证和分析是可能的。
附图说明
图1是根据本发明的实施例的半导体存储器件的框图。
图2是图1的第一地址储存电路至第四地址储存电路的详细配置图。
图3是根据本发明的第一实施例的输出控制电路的详细配置图。
图4是用于描述图3的输出控制电路的操作的时序图。
图5是根据本发明的第二实施例的输出控制电路的详细配置图。
图6是用于描述图5的输出控制电路的操作的时序图。
图7是根据本发明的第三实施例的输出控制电路的详细配置图。
图8是用于描述图7的输出控制电路的操作的时序图。
具体实施方式
下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开内容是全面和完整的，并且将本发明的范围完全传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
在整个说明书中，当一个元件被称为“连接至”或“耦接至”另一元件时，可以表示前一个元件直接连接或耦接至后一个元件，或者通过介于其间的另一元件电连接或电耦接至后一个元件。此外，当元件“包括”或“包含”组件时，意味着该元件不排除另一种组件，而是可以进一步包括或包含另一种组件，除非有相反的指示。如本文中所使用的，单数形式可以包括复数形式，除非上下文另有明确指示。除非另外指定或从上下文中清楚涉及单数形式，否则在本申请和所附权利要求中使用的词“一”通常应当被解释为表示“一个或更多个”。
在下文中，将主要描述与刷新操作相关的行控制方面。此外，将作为示例来描述在存储单元阵列中设置四个存储体的情况。然而，所提出的实施例不限于此，并且可以设置多个存储体。
图1是根据本发明的实施例的半导体存储器件100的框图。
参考图1，半导体存储器件100可以包括存储单元阵列110、命令解码器120、存储体控制电路130、地址发生电路140、输出控制电路170、数据输出缓冲器180和选通信号发生电路190。
存储单元阵列110可以包括第一存储体BK0至第四存储体BK3。第一存储体BK0至第四存储体BK3可以包括以阵列形式布置在多个字线(未示出)与多个位线(未示出)之间的多个存储单元(未示出)。尽管在附图中未示出，但是第一存储体BK0至第四存储体BK3可以各自包括其中布置了多个存储单元的多个单元矩阵(未示出)以及由相邻单元矩阵共享的多个感测放大器(未示出)。第一存储体BK0至第四存储体BK3可以根据第一存储体激活信号BACT0至第四存储体激活信号BACT3而分别被激活，从而访问/激活与用于每个存储体的行地址(即，第一行地址BK0_ADD至第四行地址BK3_ADD)相对应的字线。
命令解码器120可以对从外部(例如，存储器控制器)输入的命令CMD进行解码，并产生与数据访问操作相关的激活信号ACT和预充电信号PCG；与刷新操作相关的自刷新时段信号SREP、正常刷新命令信号NREF和目标刷新命令信号TREF；以及与数据输出操作相关的读取命令信号RD和测试读取信号TRD。命令CMD可以包括复位信号RST、芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写入使能信号/WE等(未示出)。读取命令信号RD是用于在正常操作(即，正常读取操作)期间读取储存在第一存储体BK0至第四存储体BK3中的数据(在下文中，被称为“存储体数据RD_DATA”)的信号，并且测试读取信号TRD是用于在刷新操作期间读取由地址发生电路140提供的第一行地址BK0_ADD至第四行地址BK3_ADD的信号。
刷新操作可以被分类为自动刷新操作和自刷新操作。在自动刷新操作中，当半导体存储器件访问数据时，可以根据从外部周期性输入的命令而在内部产生地址，并且对应的字线可以被顺序地激活。在自刷新操作中，当半导体存储器件在断电模式等下不执行数据访问操作时，通过使用内置计时器在内部产生地址，以在基于从外部输入的自刷新进入命令和自刷新退出命令所限定的时段期间顺序地激活对应的字线。自刷新时段信号SREP是用于限定执行自刷新操作的时段的信号，并且可以根据自刷新进入命令而被激活，并且根据自刷新退出命令而被去激活。
此外，刷新操作还可以被分类为正常刷新操作和目标刷新操作。正常刷新操作可以是顺序地激活字线的操作，并且目标刷新操作可以是除了正常刷新操作之外的另外激活与目标字线相邻的字线的操作。目标刷新操作可以被执行以便解决行锤击现象(rowhammering phenomenon)，在行锤击现象中，字线(即，目标字线)被重复访问(即，被有源-预充电(active-precharge))预定次数或更多次，并且耦接至与目标字线相邻的字线的存储单元的数据被劣化。正常刷新命令信号NREF可以是被激活以执行正常刷新操作的信号，并且目标刷新命令信号TREF可以是被激活以执行目标刷新操作的信号。正常刷新命令信号NREF和目标刷新命令信号TREF二者都可以被定义为刷新命令信号REF。即，当正常刷新命令信号NREF或目标刷新命令信号TREF被激活时，刷新命令信号REF可以被激活。
存储体控制电路130可以根据存储体地址BA、激活信号ACT、预充电信号PCG和刷新命令信号REF而产生用于激活第一存储体BK0至第四存储体BK3中的至少一个的第一存储体激活信号BACT0至第四存储体激活信号BACT3。存储体控制电路130可以产生分别与存储体BK0至BK3相对应的存储体激活信号BACT0至BACT3。当激活信号ACT被施加时，存储体控制电路130可以激活与存储体地址BA相对应的存储体的存储体激活信号，而在预充电信号PCG被施加时，存储体控制电路130可以将被激活的存储体激活信号去激活。当刷新命令信号REF被施加时，存储体控制电路130可以在预定时段期间激活与存储体地址BA相对应的存储体的存储体激活信号。所述预定时段可以被定义为通过tRFC(即，刷新周期)而在规范中固定的值。
地址发生电路140可以包括地址缓冲器142、刷新计数器144、地址选择电路146、目标检测电路148和第一地址储存电路150_0至第四地址储存电路150_3。
地址缓冲器142可以通过缓冲和/或解码外部地址ADD来产生存储体地址BA和正常地址RA1。刷新计数器144可以根据正常刷新命令信号NREF来产生顺序增加的计数地址RA2。正常地址RA1是在正常读取操作期间使用的地址，而计数地址RA2是在正常刷新操作期间使用的地址。地址选择电路146可以根据正常刷新命令信号NREF来选择正常地址RA1和计数地址RA2中的一个，并且输出选中的地址作为行地址RADD。当正常刷新命令信号NREF被去激活时，地址选择电路146可以选择正常地址RA1，而当正常刷新命令信号NREF被激活时，地址选择电路146可以选择计数地址RA2。基于第一存储体激活信号BACT0至第四存储体激活信号BACT3，目标检测电路148可以检测正常地址RA1是否被访问预定次数或更多次，并且可以产生第一目标地址TADD_BK0至第四目标地址TADD_BK3。目标检测电路148可以产生分别与第一存储体BK0至第四存储体BK3相对应的第一目标地址TADD_BK0至第四目标地址TADD_BK3。
第一地址储存电路150_0至第四地址储存电路150_3可以分别对应于第一存储体BK0至第四存储体BK3，并且分别向第一存储体BK0至第四存储体BK3提供用于每个存储体的行地址，即，第一行地址BK0_ADD至第四行地址BK3_ADD。
图2是图1的第一地址储存电路150_0至第四地址储存电路150_3的详细配置图。
参考图2，第一地址储存电路150_0至第四地址储存电路150_3可以包括多个第一地址储存电路LT0A至LT3A、多个第二地址储存电路LT0B至LT3B以及多个地址选择电路S0至S3。例如，第一地址储存电路150_0可以包括第一地址储存电路LT0A、第二地址储存电路LT0B和地址选择电路S0。第一地址储存电路LT0A可以响应于第一存储体激活信号BACT0来储存行地址RADD。第二地址储存电路LT0B可以储存从目标检测电路148提供的第一目标地址TADD_BK0。地址选择电路S0可以响应于第一存储体激活信号BACT0来选择储存在第一地址储存电路LT0A中的地址或者储存在第二地址储存电路LT0B中的地址，并且当目标刷新命令信号TREF被激活时，将第一行地址BK0_ADD提供给第一存储体BK0。以类似的方式，第二地址储存电路150_1至第四地址储存电路150_3可以分别响应于第二存储体激活信号BACT1至第四存储体激活信号BACT3和目标刷新命令信号TREF而将第二行地址BK1_ADD至第四行地址BK3_ADD提供给第二存储体BK1至第四存储体BK3。
返回参考图1，在正常读取操作期间，输出控制电路170可以根据读取命令信号RD和时钟CLK来产生输出时钟CK_RD，并且将从第一存储体BK0至第四存储体BK3提供的存储体数据RD_DATA作为输出数据DOUT输出。在刷新操作期间，输出控制电路170可以根据刷新命令信号REF和测试模式信号TM来产生输出时钟CK_RD，并且将从第一地址储存电路150_0至第四地址储存电路150_3中的一个输出的行地址BK0_ADD至BK3_ADD作为输出数据DOUT输出。即，在所提出的实施例中，输出控制电路170可以根据读取命令信号RD、时钟CLK、刷新命令信号REF以及测试模式信号TM来产生输出时钟CK_RD，选择行地址BK0_ADD至BK3_ADD和存储体数据RD_DATA中的一个，以及输出选中的一个作为输出数据DOUT。
数据输出缓冲器180可以根据输出时钟CK_RD而通过多个数据输入/输出焊盘DQ_P输出数据DOUT。虽然在图1中示出了一个焊盘DQ_P，但是实际上可以实现多个焊盘。
选通信号发生电路190可以根据输出时钟CK_RD来产生数据选通信号DQS，并通过数据选通焊盘DQS_P输出数据选通信号DQS。选通信号发生电路190可以基于输出时钟CK_RD来产生以预定相位差激活的多相位时钟(例如，4相位时钟)，并根据多相位时钟来产生以预定周期触发的数据选通信号DQS。
输出控制电路170、数据输出缓冲器180和多个数据输入/输出焊盘DQ_P可以形成数据输出路径，当执行刷新操作时，从第一地址储存电路150_0至第四地址储存电路150_3中的一个输出的行地址可以经由所述数据输出路径而输出。
下面将基于上述描述来描述实施例的操作。
首先，在正常读取操作期间，命令解码器120通过对命令CMD进行解码来产生激活信号ACT、预充电信号PCG和读取命令信号RD。地址缓冲器142通过缓冲和/或解码地址ADD来产生存储体地址BA和正常地址RA1。在预定时段期间，存储体控制电路130根据激活信号ACT和预充电信号PCG来激活与存储体地址BA相对应的存储体(例如，第一存储体BK0)的第一存储体激活信号BACT0。地址选择电路146选择正常地址RA1以输出行地址RADD。第一地址储存电路150_0可以根据第一存储体激活信号BACT0而将行地址RADD储存在第一地址储存电路LT0A中，并将所储存的地址提供给第一存储体BK0作为第一行地址BK0_ADD。然后，与第一行地址BK0_ADD相对应的第一存储体BK0的字线被选中，并且将电连接到选中字线的存储单元的存储体数据RD_DATA提供给输出控制电路170。输出控制电路170根据读取命令信号RD和时钟CLK来产生输出时钟CK_RD，并且将从第一存储体BK0至第四存储体BK3提供的存储体数据RD_DATA作为输出数据DOUT输出。数据输出缓冲器180可以根据输出时钟CK_RD而通过多个数据输入/输出焊盘DQ_P来输出数据DOUT，并且选通信号发生电路190可以根据输出时钟CK_RD来产生数据选通信号DQS，并通过数据选通焊盘DQS_P输出数据选通信号DQS。
接着，在刷新操作期间，命令解码器120通过对命令CMD进行解码来产生刷新命令信号REF和测试读取信号TRD。当刷新命令信号REF指示自刷新操作时，命令解码器120还可以产生自刷新时段信号SREP。在预定时段期间，存储体控制电路130根据刷新命令信号REF来激活与存储体地址BA相对应的存储体(例如，第一存储体BK0)的第一存储体激活信号BACT0。在这种情况下，在正常刷新操作期间，刷新计数器144根据正常刷新命令信号NREF而产生顺序增加的计数地址RA2。地址选择电路146选择计数地址RA2以输出行地址RADD。第一地址储存电路150_0可以根据第一存储体激活信号BACT0而将行地址RADD储存在第一地址储存电路LT0A中，并将所储存的地址提供给第一存储体BK0作为第一行地址BK0_ADD。另一方面，在目标刷新操作期间，第一地址储存电路150_0可以将储存在第二地址储存电路LT0B中的第一目标地址TADD_BK0提供给第一存储体BK0作为第一行地址BK0_ADD。然后，与第一行地址BK0_ADD相对应的第一存储体BK0的字线可以被选中，并且可以对选中字线执行刷新操作。
在实施例中，在执行刷新操作同时，输出控制电路170可以根据刷新命令信号REF和测试模式信号TM来产生输出时钟CK_RD，并且将从第一地址储存电路150_0至第四地址储存电路150_3输出的行地址BK0_ADD至BK3_ADD作为输出数据DOUT输出。数据输出缓冲器180可以根据输出时钟CK_RD而通过多个数据输入/输出焊盘DQ_P来输出所述输出数据DOUT，并且选通信号发生电路190可以根据输出时钟CK_RD来产生数据选通信号DQS，以及通过数据选通焊盘DQS_P输出数据选通信号DQS。
在传统的刷新操作期间，仅执行与行地址相对应的字线的有源预充电，并且不执行通过数据输入/输出焊盘DQ_P和数据选通焊盘DQS_P的数据输入/输出操作。然而，在根据本发明的实施例中，在刷新操作期间，在执行刷新操作时被访问的用于每个存储体的行地址BK0_ADD至BK3_ADD可以通过数据输入/输出焊盘DQ_P被实时地提供给外部。因此，可以对刷新操作进行准确的验证和分析。此外，图1示出了在正常刷新操作期间的计数地址RA2或在目标刷新操作期间的目标地址TADD_BK0至TADD_BK3被储存并输出作为用于每个存储体的行地址；然而，实施例不限于此。根据实施例，仅目标地址TADD_BK0至TADD_BK3可以被输出至外部。
此外，在一个实施例中，输出控制电路170针对自动刷新操作以同步方式工作，而在另一实施例中，输出控制电路170针对自刷新操作以异步方式工作。即，在自动刷新操作期间，由于使用从外部提供的时钟CLK，因此输出控制电路170可以产生与时钟CLK同步的输出时钟CK_RD。在这种情况下，第一实施例可以包括：随机地输出根据测试读取信号TRD和存储体地址BA而选中的存储体的行地址BK0_ADD至BK3_ADD，并且第二实施例可以包括：根据刷新命令信号REF而顺序地输出第一行地址BK0_ADD至第四行地址BK3_ADD。另一方面，在自刷新操作期间，由于不使用从外部提供的时钟CLK，因此输出控制电路170可以根据刷新命令信号REF而在内部产生振荡时钟OSC_CLK(未示出)，并且产生与振荡时钟OSC_CLK同步的输出时钟CK_RD。在这种情况下，第三实施例可以包括根据振荡时钟OSC_CLK而顺序地输出第一行地址BK0_ADD至第四行地址BK3_ADD。在第三实施例中，可以使用自刷新时段信号SREP。在图1中，由虚线表示的附图标记“BA”、“TRD”和“SREP”是指仅在第一实施例至第三实施例中的一个实施例中使用的信号。
在下文中，参考附图，将详细描述第一实施例至第三实施例。为了便于描述，在刷新操作期间从第一地址储存电路150_0至第四地址储存电路150_3输出的第一行地址BK0_ADD至第四行地址BK3_ADD将被称为“第一刷新地址BK0_ADD至第四刷新地址BK3_ADD”。
图3是根据本发明的第一实施例的输出控制电路170的详细配置图。
参考图3，输出控制电路170可以包括第一地址传送电路至第四地址传送电路212、214、216和218、选择控制电路220和选择电路230。
第一地址传送电路至第四地址传送电路212、214、216和218可以分别对应于第一地址储存电路150_0至第四地址储存电路150_3。第一地址传送电路至第四地址传送电路212、214、216和218可以分别根据第一传送使能信号RD_EN0至第四传送使能信号RD_EN3而被激活，并且可以将储存在对应地址储存电路中的刷新地址BK0_ADD至BK3_ADD作为输出地址RD_REFADD来传送。例如，第一地址传送电路212可以根据第一传送使能信号RD_EN0而被激活，并且可以将储存在第一地址储存电路150_0中的第一刷新地址BK0_ADD作为输出地址RD_REFADD来传送。
选择控制电路220可以根据刷新命令信号REF和测试模式信号TM来产生选择控制信号TM_RD。优选地，选择控制电路220可以由对刷新命令信号REF和测试模式信号TM执行逻辑与运算的门(例如，与门)组成。即，当刷新命令信号REF和测试模式信号TM的电平都变为逻辑高电平时，选择控制电路220可以产生具有逻辑高电平的选择控制信号TM_RD。
选择电路230可以根据选择控制信号TM_RD来选择输出地址RD_REFADD和存储体数据RD_DATA中的一个，并将选中的一个作为输出数据DOUT来输出。当选择控制信号TM_RD的电平变为逻辑高电平时，选择电路230可以选择输出地址RD_REFADD，而当选择控制信号TM_RD的电平变为逻辑低电平时，选择电路230可以选择存储体数据RD_DATA。
根据第一实施例的输出控制电路170还可以包括随机解码器240、读取信号发生器250和定时控制器260。
随机解码器240可以通过根据刷新命令信号REF和测试读取信号TRD而对存储体地址BA进行解码来产生第一传送使能信号RD_EN0至第四传送使能信号RD_EN3。随机解码器240可以根据刷新命令信号REF而被激活，并且可以通过根据测试读取信号TRD而对存储体地址BA进行解码来激活第一传送使能信号RD_EN0至第四传送使能信号RD_EN3中的一个。
读取信号发生器250可以根据测试读取信号TRD或读取命令信号RD来产生内部读取信号IRD。当测试读取信号TRD或读取命令信号RD被激活时，读取信号发生器250可以激活并输出内部读取信号IRD。
定时控制器260可以根据内部读取信号IRD而通过使用时钟CLK来产生输出时钟CK_RD。当内部读取信号IRD被激活时，定时控制器260可以输出与时钟CLK同步的输出时钟CK_RD。此外，定时控制器260可以通过根据时钟CLK而将内部读取信号IRD延迟预定时间来产生输出使能信号OUT_EN。选择电路230可以同步于输出使能信号OUT_EN来输出所述输出数据DOUT。在这种情况下，定时控制器260可以在读取潜伏时间(RL)之前的定时处(即，在从输入读取命令到实际输出输出数据的时间之前)产生输出使能信号OUT_EN。
在下文中，将描述根据第一实施例的输出控制电路170的正常读取操作。
读取信号发生器250根据读取命令信号RD来产生内部读取信号IRD。定时控制器260通过根据时钟CLK而将内部读取信号IRD延迟预定时间来产生输出使能信号OUT_EN。选择控制电路220可以输出逻辑低电平的选择控制信号TM_RD，并且选择电路230可以选择存储体数据RD_DATA以输出输出数据DOUT。最后，数据输出缓冲器180可以根据输出时钟CK_RD而通过多个数据输入/输出焊盘DQ_P来输出输出数据DOUT，并且选通信号发生电路190可以根据输出时钟CK_RD来产生数据选通信号DQS，以及通过数据选通焊盘DQS_P输出所述数据选通信号DQS。
图4是用于描述图3的输出控制电路170的操作的时序图。图4示出了当在测试模式信号TM以逻辑高电平输入的状态下(即，在刷新操作期间)输入刷新命令信号REF时输出控制电路170的操作。
参考图4，随机解码器240根据刷新命令信号REF来激活，并且通过根据测试读取信号TRD而对存储体地址BA进行解码来激活第一传送使能信号RD_EN0至第四传送使能信号RD_EN3中的一个。例如，当存储体地址BA指定第一存储体BK0时，随机解码器240可以激活第一传送使能信号RD_EN0，而当存储体地址BA指定第四存储体BK3时，随机解码器240可以激活第四传送使能信号RD_EN3。读取信号发生器250根据测试读取信号TRD来激活内部读取信号IRD并将其输出。当内部读取信号IRD被激活时，定时控制器260可以输出与时钟CLK同步的输出时钟CK_RD。此外，定时控制器260通过根据时钟CLK而将内部读取信号IRD延迟预定时间来产生输出使能信号OUT_EN。定时控制器260可以在读取潜伏时间(RL)之前的时间(即，从输入测试读取信号TRD到输出输出数据DOUT的时间)激活输出使能信号OUT_EN。
第一地址传送电路212根据第一传送使能信号RD_EN0来激活，并且将第一刷新地址BK0_ADD作为输出地址RD_REFADD来传送。选择控制电路220根据刷新命令信号REF和测试模式信号TM来产生其电平变为逻辑高电平的选择控制信号TM_RD。选择电路230可以根据选择控制信号TM_RD来输出所述输出地址RD_REFADD作为输出数据DOUT。在这种情况下，选择电路230可以同步于输出使能信号OUT_EN来输出所述输出数据DOUT。然后，第四地址传送电路218根据第四传送使能信号RD_EN3而被激活，并且将第四刷新地址BK3_ADD作为输出地址RD_READDD来传送。类似地，选择电路230根据选择控制信号TM_RD而输出所述输出地址RD_REFADD作为输出数据DOUT。最后，数据输出缓冲器180根据输出时钟CK_RD而经由多个数据输入/输出焊盘DQ_P来输出所述输出数据DOUT，并且选通信号发生电路190根据输出时钟CK_RD来产生数据选通信号DQS，以及经由数据选通焊盘DQS_P输出数据选通信号DQS。
如上所述，根据第一实施例的输出控制电路170可以在自动刷新操作期间产生与从外部提供的时钟CLK同步的输出时钟CK_RD，以及根据输出时钟CK_RD而通过数据输入/输出焊盘DQ_P随机地输出根据测试读取信号TRD和存储体地址BA而选中的存储体的刷新地址BK0_ADD至BK3_ADD。
图5是根据本发明第二实施例的输出控制电路170的详细配置图。
参考图5，输出控制电路170可以包括第一地址传送电路至第四地址传送电路312、314、316和318、选择控制电路320和选择电路330。
图5的第一地址传送电路至第四地址传送电路312、314、316和318、选择控制电路320和选择电路330可以具有与图3的第一地址传送电路至第四地址传送电路212、214、216和218、选择控制电路220和选择电路230的配置基本相同的配置。
根据第二实施例的输出控制电路170还可以包括顺序解码器340、读取信号发生器350和定时控制器360。
顺序解码器340可以根据刷新命令信号REF来顺序地激活第一传送使能信号RD_EN0至第四传送使能信号RD_EN3并将其输出。
读取信号发生器350可以根据刷新命令信号REF或读取命令信号RD来产生内部读取信号IRD。当刷新命令信号REF或读命令信号RD被激活时，读取信号发生器350可以激活并输出内部读取信号IRD。
定时控制器360可以根据内部读取信号IRD而通过使用时钟CLK来产生输出时钟CK_RD。当内部读取信号IRD被激活时，定时控制器360可以输出与时钟CLK同步的输出时钟CK_RD。此外，定时控制器360可以通过根据时钟CLK而将内部读取信号IRD延迟预定时间来产生输出使能信号OUT_EN。选择电路330可以同步于输出使能信号OUT_EN来输出所述输出数据DOUT。在这种情况下，定时控制器360可以在读取潜伏时间(RL)之前的定时处(即，从输入读取命令到实际输出所述输出数据的时间)，产生输出使能信号OUT_EN。
根据第二实施例的输出控制电路170的正常读取操作可以与根据本发明的第一实施例的输出控制电路170的正常读取操作基本相同。
图6是用于描述图5的输出控制电路170的操作的时序图。图6示出了在刷新操作期间的输出控制电路170的操作。
参考图6，顺序解码器340根据刷新命令信号REF而顺序地激活第一传送使能信号RD_EN0至第四传送使能信号RD_EN3。读取信号发生器350根据刷新命令信号REF而激活内部读取信号IRD并将其输出。当内部读取信号IRD被激活时，定时控制器360可以输出与时钟CLK同步的输出时钟CK_RD。此外，定时控制器360通过根据时钟CLK而将刷新命令信号REF延迟预定时间来产生输出使能信号OUT_EN。由于图6的输出使能信号OUT_EN根据刷新命令信号REF而被激活，因此输出使能信号OUT_EN可以具有连续的激活时段。
第一地址传送电路至第四地址传送电路312、314、316和318根据第一传送使能信号RD_EN0至第四传送使能信号RD_EN3而被顺序地激活，并且顺序地传送第一刷新地址BK0_ADD至第四刷新地址BK3_ADD作为输出地址RD_READDD。选择控制电路320可以根据刷新命令信号REF和测试模式信号TM来产生其电平变为逻辑高电平的选择控制信号TM_RD，并且选择电路330可以根据选择控制信号TM_RD来输出所述输出地址RD_REFADD作为输出数据DOUT。在这种情况下，选择电路330可以同步于输出使能信号OUT_EN来输出所述输出数据DOUT。最后，数据输出缓冲器180根据输出时钟CK_RD来将输出数据DOUT输出至多个数据输入/输出焊盘DQ_P。选通信号发生电路190根据输出时钟CK_RD而产生数据选通信号DQS，以及通过数据选通焊盘DQS_P输出数据选通信号DQS。
如上所述，根据第二实施例的输出控制电路170可以在自动刷新操作期间产生与从外部提供的时钟CLK同步的输出时钟CK_RD，并且根据输出时钟CK_RD而通过数据输入/输出焊盘DQ_P顺序地输出第一刷新地址BK0_ADD至第四刷新地址BK3_ADD。
图7是根据本发明的第三实施例的输出控制电路170的详细配置图。
参考图7，输出控制电路170可以包括第一地址传送电路至第四地址传送电路412、414、416和418、周期发生电路420、选择控制电路430、第一选择电路440和第二选择电路450。
第一地址传送电路至第四地址传送电路412、414、416和418可以分别对应于第一地址储存电路150_0至第四地址储存电路150_3。第一地址传送电路至第四地址传送电路412、414、416和418可以分别根据第一传送使能信号RD_EN0至第四传送使能信号RD_EN3而被激活，并且可以将储存在对应地址储存电路中的刷新地址BK0_ADD至BK3_ADD作为输出地址RD_READDD来传送。
周期发生电路420可以根据刷新命令信号REF来产生振荡时钟OSC_CLK，并且基于振荡时钟OSC_CLK来产生被顺序地激活的第一传送使能信号RD_EN0至第四传送使能信号RD_EN3。更具体地，周期发生电路420可以包括振荡器422和计数器424。振荡器422可以根据刷新命令信号REF来产生以预定周期触发的振荡时钟OSC_CLK。计数器424可以对振荡时钟OSC_CLK进行计数以产生被顺序地激活的第一传送使能信号RD_EN0至第四传送使能信号RD_EN3。计数器424可以根据刷新命令信号REF而被初始化。
选择控制电路430可以根据自刷新时段信号SREP和测试模式信号TM来产生选择控制信号TM_RD。优选地，选择控制电路430可以由对自刷新时段信号SREP和测试模式信号TM执行逻辑与运算的门(例如，与门)组成。即，当自刷新时段信号SREP和测试模式信号TM的电平都变为逻辑高电平时，选择控制电路430可以产生其电平变为逻辑高电平的选择控制信号TM_RD。
第一选择电路440可以根据选择控制信号TM_RD来选择输出地址RD_REFADD和同步存储体数据RD_SYNC中的一个，以及将选中的一个作为输出数据DOUT输出。当选择控制信号TM_RD的电平变为逻辑高电平时，第一选择电路440可以选择输出地址RD_REFADD，而当选择控制信号TM_RD的电平变为逻辑低电平时，第一选择电路440可以选择同步存储体数据RD_SYNC。
第二选择电路450可以根据选择控制信号TM_RD来选择振荡时钟OSC_CLK和正常时钟CLK_NRD中的一个，以及输出选中的时钟作为输出时钟CK_RD。当选择控制信号TM_RD的电平变为逻辑高电平时，第二选择电路450可以选择振荡时钟OSC_CLK，而当选择控制信号TM_RD的电平变为逻辑低电平时，第二选择电路450可以选择正常时钟CLK_NRD。同时，为了定时控制的目的，振荡时钟OSC_CLK可以通过延迟器D被延迟预定时间，然后被提供给第二选择电路450。即，第二选择电路450可以根据选择控制信号TM_RD来选择延迟振荡时钟OSC_CLKD和正常时钟CLK_NRD中的一个，以及输出选中的一个作为输出时钟CK_RD。
输出控制电路170还可以包括定时控制器460和数据同步器470。
定时控制器460可以根据读命令信号RD来产生与时钟CLK同步的正常时钟CLK_NRD。此外，定时控制器460可以通过根据时钟CLK而将读取命令信号RD延迟预定时间来产生输出使能信号OUT_EN。数据同步器470可以使存储体数据RD_DATA与输出使能信号OUT_EN同步，并且输出同步存储体数据RD_SYNC。提供定时控制器460和数据同步器470以用于输出控制电路170的正常读取操作。
在下文中，将描述根据第三实施例的输出控制电路170的正常读取操作。
定时控制器460根据读取命令信号RD来产生与时钟CLK同步的正常时钟CLK_NRD，并通过根据时钟CLK而将读取命令信号RD延迟预定时间来产生输出使能信号OUT_EN。数据同步器470使存储体数据RD_DATA与输出使能信号OUT_EN同步，并输出同步存储体数据RD_SYNC。选择控制电路430产生逻辑低电平的选择控制信号TM_RD。第一选择电路440可以选择同步存储体数据RD_SYNC以输出所述输出数据DOUT，而第二选择电路450可以选择正常时钟CLK_NRD以输出所述输出时钟CK_RD。最后，数据输出缓冲器180根据输出时钟CK_RD而将输出数据DOUT输出至多个数据输入/输出焊盘DQ_P，并且选通信号发生电路190根据输出时钟CK_RD来产生数据选通信号DQS，以及通过数据选通焊盘DQS_P输出数据选通信号DQS。
图8是用于描述图7的输出控制电路170的操作的时序图。图8示出了在刷新操作期间的输出控制电路170的操作。
参考图8，在自刷新操作期间，命令解码器(图1的120)可以根据自刷新进入命令来产生被激活的自刷新时段信号SREP，或者根据自刷新退出命令来产生被去激活的自刷新时段信号SREP。此外，命令解码器120可以在自刷新时段信号SREP的激活时段期间产生以预定周期(即，tSELF)触发的刷新命令信号REF。
周期发生电路420根据刷新命令信号REF来产生振荡时钟OSC_CLK，并且基于振荡时钟OSC_CLK来产生被顺序地激活的第一传送使能信号RD_EN0至第四传送使能信号RD_EN3。即，周期发生电路420可以在一个刷新命令信号REF的周期期间产生被顺序地激活的第一传送使能信号RD_EN0至第四传送使能信号RD_EN3。第一地址传送电路至第四地址传送电路412、414、416和418根据第一传送使能信号RD_EN0至第四传送使能信号RD_EN3而被激活，并且顺序地传送第一刷新地址BK0_ADD至第四刷新地址BK3_ADD作为输出地址RD_READD。
选择控制电路430根据自刷新时段信号SREP和测试模式信号TM来产生其电平变为逻辑高电平的选择控制信号TM_RD。第一选择电路440可以输出输出地址RD_REFADD作为输出数据DOUT，且第二选择电路450可以根据选择控制信号TM_RD来选择延迟振荡时钟OSC_CLKD以输出所述输出时钟CK_RD。因此，在一个刷新命令信号REF的周期期间，可以顺序地输出与第一存储体BK0至第四存储体BK3相对应的第一刷新地址BK0_ADD至第四刷新地址BK3_ADD。最后，数据输出缓冲器180根据输出时钟CK_RD而将输出数据DOUT输出至多个数据输入/输出焊盘DQ_P，并且选通信号发生电路190根据输出时钟CK_RD来产生数据选通信号DQS，以及通过数据选通焊盘DQS_P输出数据选通信号DQS。
如上所述，根据第三实施例的输出控制电路170可以根据刷新命令信号REF而在内部产生振荡时钟OSC_CLK，并且可以产生与振荡时钟OSC_CLK同步的输出时钟CK_RD。此外，输出控制电路170可以根据输出时钟CK_RD而通过数据输入/输出焊盘DQ_P顺序地输出第一刷新地址BK0_ADD至第四刷新地址BK3_ADD。
在上述第一实施例至第三实施例中，可以调整所使用的数据输入/输出焊盘DQ_P的数量。在使用(n+1)个数据输入/输出焊盘DQ_P的第一实施例和第二实施例中，可以每次以(n+1)*8个突发长度(即，BL)比特位输出相应存储体的刷新地址。另一方面，在使用(m+1)个数据输入/输出焊盘DQ_P的第三实施例中，可以以(m+1)比特位输出对应存储体的刷新地址。因此，在第三实施例中，通过控制由周期发生电路420产生的第一传送使能信号RD_EN0至第四传送使能信号RD_EN3的激活次数，可以输出更多比特位的刷新地址。
如上所述，根据实施例，半导体存储器件可以实时输出在执行刷新操作时访问的用于每个存储体的行地址，使得可以对刷新操作进行准确的验证和分析。
尽管为了说明的目的描述了各种实施例，但是对于本领域技术人员来说明显的是，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
例如，上述实施例中的逻辑门和晶体管的位置和类型可以根据输入信号的极性而不同地实现。

Claims (20)

1.一种半导体存储器件，包括：
多个存储体；
多个地址储存电路，其分别对应于所述多个存储体，并且适用于储存对应存储体的刷新地址；
输出控制电路，其适用于基于刷新命令信号和测试模式信号来产生输出时钟，并选择性地输出从所述地址储存电路中的任意一个输出的刷新地址或从所述多个存储体提供的存储体数据作为输出数据；
输出缓冲器，其适用于基于所述输出时钟来将所述输出数据输出至多个数据输入/输出焊盘；以及
选通信号发生电路，其适用于基于所述输出时钟来产生数据选通信号，以及经由数据选通焊盘来输出所述数据选通信号。
2.如权利要求1所述的半导体存储器件，其中，所述输出控制电路包括：
多个地址传送电路，其分别对应于所述多个地址储存电路，并且适用于响应于多个传送使能信号来将储存在对应地址储存电路中的所述刷新地址作为输出地址来传送；
选择控制电路，其适用于基于所述刷新命令信号和所述测试模式信号来产生选择控制信号；以及
选择电路，其适用于根据所述选择控制信号来选择所述输出地址或所述存储体数据，以作为所述输出数据来输出。
3.如权利要求2所述的半导体存储器件，其中，所述输出控制电路还包括：
随机解码器，其适用于基于所述刷新命令信号和测试读取信号来对存储体地址进行解码，以产生所述多个传送使能信号；以及
定时控制器，其适用于响应于所述测试读取信号而基于时钟来产生所述输出时钟。
4.如权利要求3所述的半导体存储器件，
其中，所述定时控制器通过基于所述时钟而将所述测试读取信号延迟预定时间来产生输出使能信号，以及
其中，所述选择电路同步于所述输出使能信号来输出所述输出数据。
5.如权利要求2所述的半导体存储器件，其中，所述输出控制电路还包括：
顺序解码器，其适用于输出根据所述刷新命令信号而被顺序地激活的所述多个传送使能信号；以及
定时控制器，其适用于响应于所述刷新命令信号而基于时钟来产生所述输出时钟。
6.如权利要求5所述的半导体存储器件，
其中，所述定时控制器通过根据所述时钟而将所述刷新命令信号延迟预定时间来产生输出使能信号，以及
其中，所述选择电路同步于所述输出使能信号来输出所述输出数据。
7.如权利要求2所述的半导体存储器件，其中，所述刷新命令信号是用于执行自动刷新操作的命令信号。
8.如权利要求1所述的半导体存储器件，其中，所述输出控制电路包括：
周期发生电路，其适用于响应于所述刷新命令信号来产生振荡时钟，并且基于所述振荡时钟来产生被顺序地激活的多个传送使能信号；
多个地址传送电路，其分别对应于所述多个地址储存电路，并且适用于响应于所述传送使能信号来将储存在对应地址储存电路中的所述刷新地址作为输出地址来传送；
选择控制电路，其适用于基于刷新时段信号和所述测试模式信号来产生选择控制信号；
第一选择电路，其适用于根据所述选择控制信号来选择所述输出地址或所述存储体数据，以作为输出数据来输出；以及
第二选择电路，其适用于根据所述选择控制信号来选择所述振荡时钟或时钟，以作为所述输出时钟来输出。
9.如权利要求8所述的半导体存储器件，其中，所述输出控制电路还包括：
定时控制器，其适用于通过基于所述时钟而将读取命令信号延迟预定时间来产生输出使能信号；以及
数据同步器，其适用于使所述存储体数据与所述输出使能信号同步，并且将同步存储体数据提供给所述第一选择电路。
10.如权利要求8所述的半导体存储器件，其中，所述周期发生电路包括：
振荡器，其适用于响应于所述刷新命令信号来产生以预定周期触发的所述振荡时钟；以及
计数器，其适用于对所述振荡时钟进行计数，以产生被顺序地激活的所述多个传送使能信号，其中，所述计数器响应于所述刷新命令信号而被初始化。
11.如权利要求8所述的半导体存储器件，
其中，所述刷新命令信号是用于执行自刷新操作的命令信号，以及
其中，所述刷新时段信号根据自刷新时段进入而被激活，并且根据自刷新时段退出而被去激活。
12.如权利要求1所述的半导体存储器件，还包括：
存储体控制电路，其适用于基于存储体地址自刷新时段进入和所述刷新命令信号来产生用于激活所述多个存储体的多个存储体激活信号；
刷新计数器，其适用于响应于与正常刷新命令信号相对应的所述刷新命令信号来产生顺序地增加的计数地址；以及
目标检测电路，其适用于响应于所述存储体激活信号来检测被访问预定次数或更多次的正常地址，并且输出所检测到的正常地址作为对应存储体的目标地址。
13.如权利要求12所述的半导体存储器件，其中，所述多个地址储存电路中的每个包括：
第一地址储存电路，其适用于响应于所述多个存储体激活信号之中的对应存储体激活信号来储存所述计数地址；
第二地址储存电路，其适用于储存从所述目标检测电路提供的所述目标地址；以及
地址选择电路，其适用于在与目标刷新命令信号相对应的所述刷新命令信号被激活时，根据所述对应存储体激活信号，输出储存在所述第一地址储存电路或所述第二地址储存电路中的地址作为所述刷新地址。
14.一种半导体存储器件，包括：
多个存储体；
多个地址储存电路，其分别对应于所述多个存储体，并且适用于储存对应存储体的刷新地址；
多个地址传送电路，其分别对应于所述多个地址储存电路，并且适用于响应于多个传送使能信号而将储存在对应地址储存电路中的所述刷新地址作为输出地址来传送；
选择电路，其适用于基于刷新命令信号和测试模式信号来选择所述输出地址或存储体数据，以作为输出数据来输出；以及
输出缓冲器，其适用于基于输出时钟而经由多个输入/输出焊盘来输出所述输出数据。
15.如权利要求14所述的半导体存储器件，还包括：
随机解码器，其适用于基于所述刷新命令信号和测试读取信号来对存储体地址进行解码，以产生所述多个传送使能信号；
定时控制器，其适用于响应于所述测试读取信号而基于时钟来产生所述输出时钟；以及
选通信号发生电路，其适用于基于所述输出时钟来产生数据选通信号，并且经由数据选通焊盘来输出所述数据选通信号。
16.如权利要求14所述的半导体存储器件，还包括：
顺序解码器，其适用于输出根据所述刷新命令信号而被顺序地激活的所述多个传送使能信号；
定时控制器，其适用于响应于所述刷新命令信号而基于时钟来产生所述输出时钟；以及
选通信号发生电路，其适用于基于所述输出时钟来产生数据选通信号，并且经由数据选通焊盘来输出所述数据选通信号。
17.如权利要求14所述的半导体存储器件，还包括：
存储体控制电路，其适用于基于存储体地址和所述刷新命令信号来产生用于激活所述多个存储体的多个存储体激活信号；以及
目标检测电路，其适用于响应于所述存储体激活信号来检测被访问预定次数或更多次的正常地址，并且输出所检测到的正常地址作为对应存储体的目标地址，
其中，所述多个地址储存电路将所述对应存储体的所述目标地址储存为所述刷新地址。
18.一种半导体存储器件，包括：
多个存储体；
多个地址储存电路，其分别对应于所述多个存储体，并且适用于储存对应存储体的刷新地址；
多个地址传送电路，其分别对应于所述多个地址储存电路，并且适用于响应于多个传送使能信号来将储存在对应地址储存电路中的所述刷新地址作为输出地址来传送；
周期发生电路，其适用于响应于刷新命令信号来产生振荡时钟，并且基于所述振荡时钟来产生被顺序地激活的所述多个传送使能信号；
选择电路，其适用于基于刷新时段信号和测试模式信号来选择所述输出地址或存储体数据以作为输出数据来输出，并且选择所述振荡时钟和时钟以作为输出时钟来输出；以及
输出缓冲器，其适用于基于所述输出时钟而经由多个输入/输出焊盘来输出所述输出数据。
19.如权利要求18所述的半导体存储器件，其中，所述周期发生电路包括：
振荡器，其适用于响应于所述刷新命令信号来产生以预定周期触发的所述振荡时钟；以及
计数器，其适用于对所述振荡时钟进行计数，以产生被顺序地激活的所述多个传送使能信号。
20.如权利要求18所述的半导体存储器件，还包括：
选通信号发生电路，其适用于基于所述输出时钟来产生数据选通信号，以及经由数据选通焊盘来输出所述数据选通信号；
存储体控制电路，其适用于基于存储体地址和所述刷新命令信号来产生用于激活所述多个存储体的多个存储体激活信号；以及
目标检测电路，其适用于响应于所述存储体激活信号来检测被访问预定次数或更多次的正常地址，并且输出所检测到的正常地址作为对应存储体的目标地址，
其中，所述多个地址储存电路将所述对应存储体的所述目标地址储存为所述刷新地址。
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