JP4428319B2 - 半導体記憶装置およびバンク・リフレッシュ方法 - Google Patents

半導体記憶装置およびバンク・リフレッシュ方法 Download PDF

Info

Publication number
JP4428319B2
JP4428319B2 JP2005249496A JP2005249496A JP4428319B2 JP 4428319 B2 JP4428319 B2 JP 4428319B2 JP 2005249496 A JP2005249496 A JP 2005249496A JP 2005249496 A JP2005249496 A JP 2005249496A JP 4428319 B2 JP4428319 B2 JP 4428319B2
Authority
JP
Japan
Prior art keywords
bank
refresh
switch
selection signal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005249496A
Other languages
English (en)
Other versions
JP2007066382A (ja
Inventor
員幸 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2005249496A priority Critical patent/JP4428319B2/ja
Priority to US11/496,578 priority patent/US7362643B2/en
Publication of JP2007066382A publication Critical patent/JP2007066382A/ja
Application granted granted Critical
Publication of JP4428319B2 publication Critical patent/JP4428319B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

本発明は、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に関し、特にＳＤＲＡＭ（SynchronousＤＲＡＭ）に代表される、複数のバンクを備える半導体記憶装置に関する。
ＤＲＡＭは、１つのキャパシタと１つのトランジスタからなるメモリ・セルを行列状に複数配置した構成で、各セルのキャパシタに電荷を蓄積することで情報の記憶が行われる。このＤＲＡＭにおいては、キャパシタに蓄積された電荷が時間の経過とともに減少するため、通常、一定時間毎に記憶保持のためのリフレッシュ（再書き込み）が行われる。
ＤＲＡＭの１つに、メモリ・チップを複数のバンクに分割し、各バンクで、メモリ・セルを独立して駆動することが可能なＳＤＲＡＭがある。このＳＤＲＡＭでは、外部コントローラより入力されるコマンドに従ってバンク毎にメモリ・セルの動作が実行される（特許文献１参照）。
特開２０００−２１５６６５号公報
ＳＤＲＡＭで使用されるコマンドには、いくつかのコマンドがあり、その一つに、オート・リフレッシュ・コマンドがある。ＳＤＲＡＭでは、オート・リフレッシュ・コマンドが実行されると、各バンクが順次リフレッシュされる。オート・リフレッシュ・コマンドの実行前に、各バンクは、オール・バンク・プリチャージ・コマンドなどによりプリチャージされる。
オート・リフレッシュ・コマンドによる各バンクのリフレッシュは、通常、オート・リフレッシュ・コマンド実行前に行われた各バンクのプリチャージの順番に関係なく、所定の順番で実行される。図６に、４つのバンクＡ、Ｂ、Ｃ、Ｄを有するＳＤＲＡＭに用いられている従来のリフレッシュ制御回路を示す。
図６に示すリフレッシュ制御回路は、遅延回路１００〜１０１を直列に接続したものであって、オート・リフレッシュ・コマンドの実行タイミングを示す「ＲＥＦ」を入力とする。このリフレッシュ制御回路では、タイミング信号「ＲＥＦ」がアクティブになるタイミングでリレフレッシュ・バンク選択信号である「ＲＥＦＡ」、「ＲＥＦＢ」、「ＲＥＦＣ」、「ＲＥＦＤ」が順に出力され、この順番は固定である。このため、最後にプリチャージが行われたバンクがバンクＡ〜Ｄのいずれであっても、リフレッシュ動作は、バンクＡ、Ｂ、Ｃ、Ｄの順番で行われる。したがって、例えば、バンクＡが最後にプリチャージされ、その後に、オート・リフレッシュ・コマンドが実行された場合は、図７示すように、バンクＡがプリチャージされた直後に、バンクＡがリフレッシュされることになる。この場合は、バンクＡの内部ｔＲＰ(RAS Precharge Time)が他のバンクに比べて短くなってしまい、安定した情報の記憶動作の提供が困難になる。
本発明の目的は、上記問題を解決し、十分な内部ｔＲＰを確保することのできる、半導体記憶装置およびバンク・リフレッシュ方法を提供することにある。
上記目的を達成するため、本発明は、複数のバンクを備え、外部コントローラより入力されるコマンドに従って前記複数のバンクに対する動作が実行される半導体記憶装置において、前記複数のバンクを順次リフレッシュするオート・リフレッシュ・コマンドの実行前に、前記複数のバンクのうち最後にプリチャージが行われたバンクの選択信号をラッチするラッチ回路と、前記オート・リフレッシュ・コマンドが実行されると、前記ラッチ回路でラッチした選択信号によって選択されるバンクが最後にリフレッシュされるように、前記オート・リフレッシュ・コマンドによりリフレッシュされるバンクの順序を制御するリフレッシュ制御回路と、を有することを特徴とする。この構成によれば、最後にプリチャージが行われたバンクが必ず最後にリフレッシュされるので、内部ｔＲＰを確保することが可能である。
本発明によれば、十分な内部ｔＲＰを確保することのできるので、情報の書き込みおよび読み出しの安定した動作を提供することができる。
次に、本発明の実施形態について図面を参照して説明する。
図２に、本発明の一実施形態であるＳＤＲＡＭの概略構成を示す。図２を参照すると、ＳＤＲＡＭは、クロック発生器１、カラム・デコーダ２、モード・レジスタ３、制御ロジック４、ロウ・アドレス・バッファ／リフレッシュ・カウンタ５、カラム・アドレス・バッファ／バースト・カウンタ６、メモリ部７、データ制御ロジック８、ラッチ回路９、ＤＬＬ（Delay Locked Loop）１０およびＩ／Ｏバッファ１１を有する。
クロック発生器１は、クロック信号ＣＫ、／ＣＫおよびクロック・イネーブル信号ＣＫＥを入力とし、これら入力信号に基づいて基準となるクロックを生成する。クロック発生器１からのクロックは、カラム・デコーダ２および制御ロジック４に供給されるとともに、メモリ部７、データ制御ロジック８およびラッチ回路９に供給される。ここで、クロック信号／ＣＫは、クロック信号ＣＫと同周期で、位相がクロック信号ＣＫと逆になっている。クロック・イネーブル信号ＣＫＥは、クロック信号ＣＫの有効・無効の決定を行うための信号である。
カラム・デコーダ２は、チップ・セレクト信号／ＣＳ、ロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・アドレス・ストローブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥ、バンク・アドレス信号ＢＡ０、ＢＡ１を入力としており、これら入力信号に基づいて、コマンドやアドレスの取りこみが行われる。コマンドは各信号（ＣＫ、／ＣＫ、ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）の論理レベルの組み合わせで指定されるものである。コマンドとしては、バンクを選択するためのアクティブ・コマンド、バンクからデータを読み出すリード・コマンド、バンクをプリチャージするためのプリチャージ・コマンド、バンクをリフレッシュするためのオート・リフレッシュ・コマンドなどがある。
モード・レジスタ３は、アドレス信号Ａ０〜Ａ１１を入力とし、この入力信号に基づいてレーテンシ、バースト長、バースト・シーケンスなどの動作モードを設定する。ロウ・アドレス・バッファ／リフレッシュ・カウンタ５は、アドレス信号Ａ０〜Ａ１１およびバンク・アドレス信号ＢＡ０、ＢＡ１を入力とし、これら入力信号に基づいてロウ・アドレスを生成する。カラム・アドレス・バッファ／バースト・カウンタ６は、アドレス信号Ａ０〜Ａ１１およびバンク・アドレス信号ＢＡ０、ＢＡ１を入力とし、これら入力信号に基づいてカラム・アドレスを生成する。この生成されたロウ・アドレスおよびカラム・アドレスはそれぞれ、メモリ部７の各バンクＡ〜Ｄのロウ・デコーダおよびカラム・デコーダに供給される。
制御ロジック４は、モード・レジスタ３で設定された動作モードとカラム・デコーダ２で取り込んだコマンドやアドレスに基づいて、ロウ・アドレス・バッファ／リフレッシュ・カウンタ５、カラム・アドレス・バッファ／バースト・カウンタ６、メモリ部７の各バンクＡ〜Ｄのロウ・デコーダおよびセンス・アンプ、データ制御ロジック８、ラッチ回路９のそれぞれの動作を制御するための制御信号を生成する。
データ制御ロジック８は、メモリ部７の各バンクＡ〜Ｄに対してデータの書き込みおよび読み出しの制御を行うための回路である。ラッチ回路９は、クロック発生器１からのクロック信号に基づいて制御ロジック４からの制御信号をラッチし、クロック信号に同期してデータ制御ロジック８を通じたデータの入出力を行う。
ＤＬＬ１０は、外部クロックと内部クロックとの間に生じる時間差を調整・制御するためのものである。このＤＬＬ１０では、クロック信号ＣＫ、／ＣＫに対するデータ入出力ＤＱ、データ・ストローブ信号ＤＱＳのスキューが最小となるように調整される。Ｉ／Ｏバッファ１１は、データ入出力用バッファである。
上述したＳＤＲＡＭでは、不図示のコントローラから各信号（ＣＫ、／ＣＫ、ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＢＡ０、ＢＡ１、Ａ０〜Ａ１１）が供給され、ロウ・アドレス・バッファ／リフレッシュ・カウンタ５により、バンクおよびロウ・アドレスが指定され、カラム・アドレス・バッファ／バースト・カウンタ６によりカラム・アドレスが指定される。そして、指定されたバンク、ロウ・アドレス、カラム・アドレスにしたがって、データの書き込みおよび読み出しや指定されたコマンドに対応する動作が実行される。オート・リフレッシュ・コマンドの実行により、各バンクのリフレッシュが行われる。オート・リフレッシュ・コマンドの実行前には、必ず各バンクに対してプリチャージ・コマンド（オール・バンク・プリチャージ・コマンド）が実行され、各バンクがプリチャージされる。
本実施形態のＳＤＲＡＭでは、リフレッシュが行われるバンクの順番を、その前に実行されたプリチャージの順番に基づいて制御するリフレッシュ制御部がロウ・アドレス・バッファ／リフレッシュ・カウンタ５内に組み込まれている。
図１に、リフレッシュ制御部の構成を示す。図１を参照すると、リフレッシュ制御部は、ラッチ回路２０およびリフレッシュ制御回路３０からなる。ラッチ回路２０は、プリチャージ・コマンドの実行タイミングを示すＰＲＥＣＭＤ信号、プリチャージが行われたバンクの選択信号（図１中の「ＢａｎｋＡ」、「ＢａｎｋＢ」、「ＢａｎｋＣ」、「ＢａｎｋＤ」）をそれぞれ入力としており、最後にプリチャージされたバンクの選択信号をラッチして出力する（図１中の「ＰＲＥＡ」、「ＰＲＥＢ」、「ＰＲＥＣ」、「ＰＲＥＤ」）。プリチャージ・バンク選択信号は、プリチャージ・コマンドの実行に際して制御ロジック４から供給される制御信号であって、例えば、バンクを指定するアクティブ・コマンドに対応する。
リフレッシュ制御回路３０は、オート・リフレッシュ・コマンドの実行タイミングを示すＲＥＦ信号およびラッチ回路２０からのラッチ信号をそれぞれ入力としており、これら入力信号に基づいて、リフレッシュするバンクの順番を制御するためのリフレッシュ・バンク選択信号（図１中の「１ｓｔＲＥＦ」、「２ｎｄＲＥＦ」、「３ｒｄＲＥＦ」、「４ｔｈＲＥＦ」）を出力する。
図３は、リフレッシュ制御部によるリフレッシュ・バンク選択信号の出力動作を示す。バンクＡが最後にプリチャージされた場合は、ラッチ信号「ＰＲＥＡ」がラッチ回路２０からリフレッシュ制御回路３０に供給される。オート・リフレッシュ・コマンドが実行され、ＲＥＦ信号がアクティブになると、ラッチ回路２０からラッチ信号「ＰＲＥＡ」が供給されたリフレッシュ制御回路３０が、「１ｓｔＲＥＦ」として「ＲＥＦＢ」を、「２ｎｄＲＥＦ」として「ＲＥＦＣ」を、「３ｒｄＲＥＦ」として「ＲＥＦＤ」を、「４ｔｈＲＥＦ」として「ＲＥＦＡ」を順次出力する。これにより、メモリ部７では、バンクＢ、バンクＣ、バンクＤ、バンクＡの順番でリフレッシュが実行される。
バンクＢが最後にプリチャージされた場合は、ラッチ信号「ＰＲＥＢ」がラッチ回路２０からリフレッシュ制御回路３０に供給される。オート・リフレッシュ・コマンドが実行され、ＲＥＦ信号がアクティブになると、ラッチ回路２０からラッチ信号「ＰＲＥＢ」が供給されたリフレッシュ制御回路３０は、「１ｓｔＲＥＦ」として「ＲＥＦＣ」を、「２ｎｄＲＥＦ」として「ＲＥＦＤ」を、「３ｒｄＲＥＦ」として「ＲＥＦＡ」を、「４ｔｈＲＥＦ」として「ＲＥＦＢ」を順次出力する。これにより、メモリ部７では、バンクＣ、バンクＤ、バンクＡ、バンクＢの順番でリフレッシュが実行される。
バンクＣが最後にプリチャージされた場合は、ラッチ信号「ＰＲＥＣ」がラッチ回路２０からリフレッシュ制御回路３０に供給される。オート・リフレッシュ・コマンドが実行され、ＲＥＦ信号がアクティブになると、ラッチ回路２０からラッチ信号「ＰＲＥＣ」が供給されたリフレッシュ制御回路３０は、「１ｓｔＲＥＦ」として「ＲＥＦＤ」を、「２ｎｄＲＥＦ」として「ＲＥＦＡ」を、「３ｒｄＲＥＦ」として「ＲＥＦＢ」を、「４ｔｈＲＥＦ」として「ＲＥＦＣ」を順次出力する。これにより、メモリ部７では、バンクＤ、バンクＡ、バンクＢ、バンクＣの順番でリフレッシュが実行される。
バンクＤが最後にプリチャージされた場合は、ラッチ信号「ＰＲＥＤ」がラッチ回路２０からリフレッシュ制御回路３０に供給される。オート・リフレッシュ・コマンドが実行され、ＲＥＦ信号がアクティブになると、ラッチ回路２０からラッチ信号「ＰＲＥＤ」が供給されたリフレッシュ制御回路３０は、「１ｓｔＲＥＦ」として「ＲＥＦＡ」を、「２ｎｄＲＥＦ」として「ＲＥＦＢ」を、「３ｒｄＲＥＦ」として「ＲＥＦＣ」を、「４ｔｈＲＥＦ」として「ＲＥＦＤ」を順次出力する。これにより、メモリ部７では、バンクＡ、バンクＢ、バンクＣ、バンクＤの順番でリフレッシュが実行される。
図４は、ラッチ回路２０およびリフレッシュ制御回路３０の具体的な構成を示す回路図である。図３を参照すると、ラッチ回路２０は、プリチャージ・バンク選択信号「ＢａｎｋＡ」がスイッチ２５を介して入力されたラッチ回路２１、プリチャージ・バンク選択信号「ＢａｎｋＢ」がスイッチ２６を介して入力されたラッチ回路２２、プリチャージ・バンク選択信号「ＢａｎｋＣ」がスイッチ２７を介して入力されたラッチ回路２３、およびプリチャージ・バンク選択信号「ＢａｎｋＤ」がスイッチ２８を介して入力されたラッチ回路２４を備える。スイッチ２５〜２８は、ＰＲＥＣＭＤ信号に基づいてそのオン・オフの動作が制御されるようになっている。
リフレッシュ制御回路３０は、ラッチ回路２１〜２４の出力（ラッチ信号）に基づいてリフレッシュ・バンク選択信号を出力する第１〜第４の選択回路と、ＲＥＦ信号を入力とする、遅延回路３５ａ〜３５ｃを直接に接続した遅延回路とからなる。
第１の選択回路は、ラッチ回路２１の出力（ラッチ信号「ＰＲＥＡ」）によってオン・オフ制御されるスイッチ３１ａと、ラッチ回路２２の出力（ラッチ信号「ＰＲＥＢ」）によってオン・オフ制御されるスイッチ３１ｂと、ラッチ回路２３の出力（ラッチ信号「ＰＲＥＣ」）によってオン・オフ制御されるスイッチ３１ｃと、ラッチ回路２４の出力（ラッチ信号「ＰＲＥＤ」）によってオン・オフ制御されるスイッチ３１ｄとからなる。各スイッチ３１ａ〜３１ｄは、一端にＲＥＦ信号が遅延回路３５ａ〜３５ｃを介して供給されている。スイッチ３１ａは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＡ」を出力する。スイッチ３１ｂは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＢ」を出力する。スイッチ３１ｃは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＣ」を出力する。スイッチ３１ｄは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＤ」を出力する。
第２の選択回路は、ラッチ回路２１の出力（ラッチ信号「ＰＲＥＡ」）によってオン・オフ制御されるスイッチ３２ａと、ラッチ回路２２の出力（ラッチ信号「ＰＲＥＢ」）によってオン・オフ制御されるスイッチ３２ｂと、ラッチ回路２３の出力（ラッチ信号「ＰＲＥＣ」）によってオン・オフ制御されるスイッチ３２ｃと、ラッチ回路２４の出力（ラッチ信号「ＰＲＥＤ」）によってオン・オフ制御されるスイッチ３２ｄとからなる。各スイッチ３２ａ〜３２ｄは、一端にＲＥＦ信号が直接供給されている。スイッチ３２ａは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＢ」を出力する。スイッチ３２ｂは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＣ」を出力する。スイッチ３２ｃは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＤ」を出力する。スイッチ３２ｄは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＡ」を出力する。
第３の選択回路は、ラッチ回路２１の出力（ラッチ信号「ＰＲＥＡ」）によってオン・オフ制御されるスイッチ３３ａと、ラッチ回路２２の出力（ラッチ信号「ＰＲＥＢ」）によってオン・オフ制御されるスイッチ３３ｂと、ラッチ回路２３の出力（ラッチ信号「ＰＲＥＣ」）によってオン・オフ制御されるスイッチ３３ｃと、ラッチ回路２４の出力（ラッチ信号「ＰＲＥＤ」）によってオン・オフ制御されるスイッチ３３ｄとからなる。各スイッチ３３ａ〜３３ｄは、一端にＲＥＦ信号が遅延回路３５ａを介して供給されている。スイッチ３３ａは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＣ」を出力する。スイッチ３３ｂは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＤ」を出力する。スイッチ３３ｃは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＡ」を出力する。スイッチ３３ｄは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＢ」を出力する。
第４の選択回路は、ラッチ回路２１の出力（ラッチ信号「ＰＲＥＡ」）によってオン・オフ制御されるスイッチ３４ａと、ラッチ回路２２の出力（ラッチ信号「ＰＲＥＢ」）によってオン・オフ制御されるスイッチ３４ｂと、ラッチ回路２３の出力（ラッチ信号「ＰＲＥＣ」）によってオン・オフ制御されるスイッチ３４ｃと、ラッチ回路２４の出力（ラッチ信号「ＰＲＥＤ」）によってオン・オフ制御されるスイッチ３４ｄとからなる。各スイッチ３４ａ〜３４ｄは、一端にＲＥＦ信号が遅延回路３５ａ、３５ｂを介して供給されている。スイッチ３４ａは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＤ」を出力する。スイッチ３４ｂは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＡ」を出力する。スイッチ３４ｃは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＢ」を出力する。スイッチ３４ｄは、オン状態時にＲＥＦ信号がアクティブになるとバンク選択信号「ＲＥＦＣ」を出力する。
上述したリフレッシュ制御部では、プリチャージ・コマンド（ここでは、オール・バンク・プリチャージ・コマンド）の実行タイミングであるＰＲＥＣＭＤ信号がアクティブになるタイミングでスイッチ２５〜２８が全てオン状態となる。
バンクＡのプリチャージが最後に行われた場合は、ラッチ回路２１にてバンク選択信号「ＢａｎｋＡ」がラッチされ、ラッチ回路２１の出力であるラッチ信号「ＰＲＥＡ」がハイ・レベルになる。ラッチ回路２１の出力がハイ・レベルになると、第１の選択回路のスイッチ３１ａ、第２の選択回路のスイッチ３２ａ、第３の選択回路のスイッチ３３ａ、第４の選択回路のスイッチ３４ａがそれぞれオン状態となる。各スイッチ３１ａ、３２ａ、３３ａ、３４ａは、オン状態になると、一端に供給されるＲＥＦ信号がアクティブになるタイミングでリフレッシュ・バンク選択信号である「ＲＥＦＡ」、「ＲＥＦＢ」、「ＲＥＦＣ」、「ＲＥＦＤ」をそれぞれ出力する。この場合は、ＲＥＦ信号はスイッチ３２ａ、スイッチ３３ａ、スイッチ３４ａ、スイッチ３１ａの順番でアクティブになるため、「１ｓｔＲＥＦ」として「ＲＥＦＢ」が、「２ｎｄＲＥＦ」として「ＲＥＦＣ」が、「３ｒｄＲＥＦ」として「ＲＥＦＤ」が、「４ｔｈＲＥＦ」として「ＲＥＦＡ」が順次出力されることになる。
バンクＢのプリチャージが最後に行われた場合は、ラッチ回路２２にてバンク選択信号「ＢａｎｋＢ」がラッチされ、ラッチ回路２２の出力であるラッチ信号「ＰＲＥＢ」がハイ・レベルになる。ラッチ回路２２の出力がハイ・レベルになると、第１の選択回路のスイッチ３１ｂ、第２の選択回路のスイッチ３２ｂ、第３の選択回路のスイッチ３３ｂ、第４の選択回路のスイッチ３４ｂがそれぞれオン状態となる。各スイッチ３１ｂ、３２ｂ、３３ｂ、３４ｂは、オン状態になると、一端に供給されるＲＥＦ信号がアクティブになるタイミングでリフレッシュ・バンク選択信号である「ＲＥＦＢ」、「ＲＥＦＣ」、「ＲＥＦＤ」、「ＲＥＦＡ」をそれぞれ出力する。この場合は、ＲＥＦ信号は、スイッチ３２ｂ、スイッチ３３ｂ、スイッチ３４ｂ、スイッチ３１ｂの順番でアクティブになるため、「１ｓｔＲＥＦ」として「ＲＥＦＣ」が、「２ｎｄＲＥＦ」として「ＲＥＦＤ」が、「３ｒｄＲＥＦ」として「ＲＥＦＡ」が、「４ｔｈＲＥＦ」として「ＲＥＦＢ」が順次出力されることになる。
バンクＣのプリチャージが最後に行われた場合は、ラッチ回路２３にてバンク選択信号「ＢａｎｋＣ」がラッチされ、ラッチ回路２３の出力であるラッチ信号「ＰＲＥＣ」がハイ・レベルになる。ラッチ回路２３の出力がハイ・レベルになると、第１の選択回路のスイッチ３１ｃ、第２の選択回路のスイッチ３２ｃ、第３の選択回路のスイッチ３３ｃ、第４の選択回路のスイッチ３４ｃがそれぞれオン状態となる。各スイッチ３１ｃ、３２ｃ、３３ｃ、３４ｃは、オン状態になると、一端に供給されるＲＥＦ信号がアクティブになるタイミングでリフレッシュ・バンク選択信号である「ＲＥＦＣ」、「ＲＥＦＤ」、「ＲＥＦＡ」、「ＲＥＦＢ」をそれぞれ出力する。この場合は、ＲＥＦ信号は、スイッチ３２ｃ、スイッチ３３ｃ、スイッチ３４ｃ、スイッチ３１ｃの順番でアクティブになるため、「１ｓｔＲＥＦ」として「ＲＥＦＤ」が、「２ｎｄＲＥＦ」として「ＲＥＦＡ」が、「３ｒｄＲＥＦ」として「ＲＥＦＢ」が、「４ｔｈＲＥＦ」として「ＲＥＦＣ」が順次出力されることになる。
バンクＤのプリチャージが最後に行われた場合は、ラッチ回路２４にてバンク選択信号「ＢａｎｋＤ」がラッチされ、ラッチ回路２４の出力であるラッチ信号「ＰＲＥＤ」がハイ・レベルになる。ラッチ回路２４の出力がハイ・レベルになると、第１の選択回路のスイッチ３１ｄ、第２の選択回路のスイッチ３２ｄ、第３の選択回路のスイッチ３３ｄ、第４の選択回路のスイッチ３４ｄがそれぞれオン状態となる。各スイッチ３１ｄ、３２ｄ、３３ｄ、３４ｄは、オン状態になると、一端に供給されるＲＥＦ信号がアクティブになるタイミングでリフレッシュ・バンク選択信号である「ＲＥＦＤ」、「ＲＥＦＡ」、「ＲＥＦＢ」、「ＲＥＦＣ」をそれぞれ出力する。この場合は、ＲＥＦ信号は、スイッチ３２ｄ、スイッチ３３ｄ、スイッチ３４ｄ、スイッチ３１ｄの順番でアクティブになるため、「１ｓｔＲＥＦ」として「ＲＥＦＡ」が、「２ｎｄＲＥＦ」として「ＲＥＦＢ」が、「３ｒｄＲＥＦ」として「ＲＥＦＣ」が、「４ｔｈＲＥＦ」として「ＲＥＦＤ」が順次出力されることになる。
図５は、図４に示したリフレッシュ制御部の動作を説明するためのタイミングチャート図である。アクティブ・コマンドＡでバンクＡが選択され、「ＰＲＥＡ」によりバンクＡが最後にプリチャージされた場合は、バンク選択信号「ＲＥＦＢ」、「ＲＥＦＣ」、「ＲＥＦＤ」、「ＲＥＦＡ」によりバンクＢ、バンクＣ、バンクＤ、バンクＡの順番でリフレッシュが行われる。このバンク選択信号「ＲＥＦＢ」、「ＲＥＦＣ」、「ＲＥＦＤ」、「ＲＥＦＡ」によるリフレッシュ動作が、オート・リフレッシュ・コマンドによるリフレッシュ動作である。この場合、最後にプリチャージされたバンクＡに対する内部ｔＲＰは、「ＰＲＥＡ」の立ち上がりタイミングから「ＲＥＦＡ」の立ち上がりタイミングまでの時間とされる。このようにバンクＡに対する内部ｔＲＰとして、安定した動作を実現することができる十分な時間を確保することが可能になっている。
「ＰＲＥＢ」によりバンクＢが最後にプリチャージされた場合は、バンク選択信号「ＲＥＦＣ」、「ＲＥＦＤ」、「ＲＥＦＡ」、「ＲＥＦＢ」によりバンクＣ、バンクＤ、バンクＡ、バンクＢの順番でリフレッシュが行われる。この場合、最後にプリチャージされたバンクＢに対する内部ｔＲＰは、「ＰＲＥＢ」の立ち上がりタイミングから「ＲＥＦＢ」の立ち上がりタイミングまでの時間とされる。このようにバンクＢについても、安定した動作を実現することができる十分な内部ｔＲＰを確保することが可能になっている。
「ＰＲＥＣ」によりバンクＣが最後にプリチャージされた場合は、バンク選択信号「ＲＥＦＤ」、「ＲＥＦＡ」、「ＲＥＦＢ」、「ＲＥＦＣ」によりバンクＤ、バンクＡ、バンクＢ、バンクＣの順番でリフレッシュが行われる。この場合、内部ｔＲＰは、「ＰＲＥＣ」の立ち上がりタイミングから「ＲＥＦＣ」の立ち上がりタイミングまでの時間とされる。このようにバンクＣについても、安定した動作を実現することができる十分な内部ｔＲＰを確保することが可能になっている。
「ＰＲＥＤ」によりバンクＤが最後にプリチャージされた場合は、バンク選択信号「ＲＥＦＡ」、「ＲＥＦＢ」、「ＲＥＦＣ」、「ＲＥＦＤ」によりバンクＡ、バンクＢ、バンクＣ、バンクＤの順番でリフレッシュが行われる。この場合、内部ｔＲＰは、「ＰＲＥＤ」の立ち上がりタイミングから「ＲＥＦＤ」の立ち上がりタイミングまでの時間とされる。このようにバンクＤについても、安定した動作を実現することができる十分な内部ｔＲＰを確保することが可能になっている。
ラッチ回路２０におけるラッチの状態は、オート・リフレッシュ終了後に解除される。
以上のように、本実施形態のＳＤＲＡＭにおいては、オート・リフレッシュの実行に際して、最後にプリチャージが行われたバンクに対するリフレッシュ動作は、かならず、最後に行われるようになっているので、十分な内部ｔＲＰを確保することができ、安定した記憶動作を提供することができる。
なお、以上説明した実施形態のＳＤＲＡＭは、本発明の一例であり、その構成および動作は適宜変更することができる。例えば、バンクの数は４つに限られるものではなく、バンクは複数であればよい。
また、本発明は、ＳＤＲＡＭに限定されるものではなく、複数のバンクで構成される他の半導体記憶装置にも適用可能である。
本発明の一実施形態であるＳＤＲＡＭのリフレッシュ制御部の構成を示すブロック図である。 図１に示すリフレッシュ制御部を備えるＳＤＲＡＭの概略構成を示すブロック図である。 図１に示すリフレッシュ制御部によるリフレッシュ・バンク選択信号の出力動作を説明するための図である。 図１に示すリフレッシュ制御部のラッチ回路およびリフレッシュ制御回路の具体的な構成を示す回路図である。 図４に示すリフレッシュ制御部の動作を説明するためのタイミングチャート図である。 ４つのバンクＡ、Ｂ、Ｃ、Ｄを有するＳＤＲＡＭに用いられている従来のリフレッシュ制御回路を示すブロック図である。 図６に示すリフレッシュ制御回路の動作を説明するためのタイミングチャート図である。
符号の説明
１ クロック発生器
２ カラムでコーダ
３ モードレジスタ
４ 制御ロジック
５ ロウ・アドレス・バッファ／リフレッシュ・カウンタ
６ カラム・アドレス・バッファ／バースト・カウンタ
７ メモリ部
８ データ制御ロジック
９ラッチ回路
１０ ＤＬＬ
１１ Ｉ／Ｏバッファ
２０ ラッチ回路
３０ リフレッシュ制御回路

Claims (3)

  1. 複数のバンクを備え、外部コントローラより入力されるコマンドに従って前記複数のバンクに対する動作が実行される半導体記憶装置において、
    前記複数のバンクを順次リフレッシュするオート・リフレッシュ・コマンドの実行前に、前記複数のバンクのうち最後にプリチャージが行われたバンクの選択信号をラッチするラッチ回路と、
    前記オート・リフレッシュ・コマンドが実行されると、前記ラッチ回路でラッチした選択信号によって選択されるバンクが最後にリフレッシュされるように、前記オート・リフレッシュ・コマンドによりリフレッシュされるバンクの順序を制御するリフレッシュ制御回路と、を有することを特徴とする半導体記憶装置。
  2. 前記複数のバンクは、第１乃至第４のバンクを含み、
    前記ラッチ回路は、
    前記第１のバンクが最後にプリチャージされた場合に該第１のバンクの選択信号をラッチする第１のラッチ回路と、
    前記第２のバンクが最後にプリチャージされた場合に該第２のバンクの選択信号をラッチする第２のラッチ回路と、
    前記第３のバンクが最後にプリチャージされた場合に該第３のバンクの選択信号をラッチする第３のラッチ回路と、
    前記第４のバンクが最後にプリチャージされた場合に該第４のバンクの選択信号をラッチする第４のラッチ回路と、を有し、
    前記リフレッシュ制御回路は、
    前記オート・リフレッシュ・コマンドの実行タイミングを示すタイミング信号を入力とする、直列に接続された第１乃至第３の遅延回路からなる遅延部と、
    それぞれが前記第１乃至第４のラッチ回路からのラッチ信号によってオン・オフ制御される第１乃至第４のスイッチを備え、前記第１乃至第４のバンクをそれぞれ選択するための第１乃至第４のリフレッシュ・バンク選択信号を生成する第１乃至第４の選択回路と、を有し、
    前記第１の選択回路は、前記タイミング信号が前記第１乃至第３の遅延回路を介して前記第１乃至第４のスイッチの一端に供給されており、前記第１のスイッチにより前記第１のリフレッシュ・バンク選択信号が出力され、前記第２のスイッチにより前記第２のリフレッシュ・バンク選択信号が出力され、前記第３のスイッチにより前記第３のリフレッシュ・バンク選択信号が出力され、前記第４のスイッチにより前記第４のリフレッシュ・バンク選択信号が出力され、
    前記第２の選択回路は、前記タイミング信号が前記第１乃至第４のスイッチの一端に直接供給されており、前記第１のスイッチにより前記第２のリフレッシュ・バンク選択信号が出力され、前記第２のスイッチにより前記第３のリフレッシュ・バンク選択信号が出力され、前記第３のスイッチにより前記第４のリフレッシュ・バンク選択信号が出力され、前記第４のスイッチにより前記第１のリフレッシュ・バンク選択信号が出力され、
    前記第３の選択回路は、前記タイミング信号が前記第１の遅延回路を介して前記第１乃至第４のスイッチの一端に供給されており、前記第１のスイッチにより前記第３のリフレッシュ・バンク選択信号が出力され、前記第２のスイッチにより前記第４のリフレッシュ・バンク選択信号が出力され、前記第３のスイッチにより前記第１のリフレッシュ・バンク選択信号が出力され、前記第４のスイッチにより前記第２のリフレッシュ・バンク選択信号が出力され、
    前記第４の選択回路は、前記タイミング信号が前記第１および第２の遅延回路を介して前記第１乃至第４のスイッチの一端に供給されており、前記第１のスイッチにより前記第４のリフレッシュ・バンク選択信号が出力され、前記第２のスイッチにより前記第１のリフレッシュ・バンク選択信号が出力され、前記第３のスイッチにより前記第２のリフレッシュ・バンク選択信号が出力され、前記第４のスイッチにより前記第３のリフレッシュ・バンク選択信号が出力される、請求項１に記載の半導体記憶装置。
  3. 複数のバンクを備え、外部コントローラより入力されるコマンドに従って前記複数のバンクに対する動作が実行される半導体記憶装置において行われるバンク・リフレッシュ方法であって、
    前記複数のバンクを順次リフレッシュするオート・リフレッシュ・コマンドの実行前に、前記複数のバンクのうち最後にプリチャージが行われたバンクの選択信号をラッチする第１のステップと、
    前記オート・リフレッシュ・コマンドが実行されると、前記第１のステップでラッチした選択信号によって選択されるバンクが最後にリフレッシュされるように、前記オート・リフレッシュ・コマンドによりリフレッシュされるバンクの順序を制御する第２のステップとを含むバンク・リフレッシュ方法。
JP2005249496A 2005-08-30 2005-08-30 半導体記憶装置およびバンク・リフレッシュ方法 Expired - Fee Related JP4428319B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005249496A JP4428319B2 (ja) 2005-08-30 2005-08-30 半導体記憶装置およびバンク・リフレッシュ方法
US11/496,578 US7362643B2 (en) 2005-08-30 2006-08-01 Semiconductor-memory device and bank refresh method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005249496A JP4428319B2 (ja) 2005-08-30 2005-08-30 半導体記憶装置およびバンク・リフレッシュ方法

Publications (2)

Publication Number Publication Date
JP2007066382A JP2007066382A (ja) 2007-03-15
JP4428319B2 true JP4428319B2 (ja) 2010-03-10

Family

ID=37803880

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005249496A Expired - Fee Related JP4428319B2 (ja) 2005-08-30 2005-08-30 半導体記憶装置およびバンク・リフレッシュ方法

Country Status (2)

Country Link
US (1) US7362643B2 (ja)
JP (1) JP4428319B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725992B1 (ko) * 2005-11-04 2007-06-08 삼성전자주식회사 리프레시 정보에 따라 반도체 메모리 장치의 리프레시를제어하는 장치 및 그 방법
KR100853479B1 (ko) * 2007-02-28 2008-08-21 주식회사 하이닉스반도체 반도체 메모리 장치
JP5228472B2 (ja) * 2007-12-19 2013-07-03 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US8949520B2 (en) 2009-01-22 2015-02-03 Rambus Inc. Maintenance operations in a DRAM
KR101633399B1 (ko) 2009-04-27 2016-06-27 삼성전자주식회사 뱅크 프리차지 동작 시에 각 뱅크별 프리차지 동작 시점을 조절할 수 있는 반도체 메모리 장치의 프리차지 방법 및 이 방법을 이용하는 반도체 메모리 장치
JP2011018427A (ja) * 2009-07-10 2011-01-27 Renesas Electronics Corp 半導体記憶装置
US8310893B2 (en) * 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US9411674B2 (en) * 2010-03-19 2016-08-09 Microsoft Technology Licensing, Llc Providing hardware resources having different reliabilities for use by an application
JP5653177B2 (ja) * 2010-11-04 2015-01-14 ルネサスエレクトロニクス株式会社 メモリインターフェース回路及び半導体装置
US10141042B1 (en) * 2017-05-23 2018-11-27 Micron Technology, Inc. Method and apparatus for precharge and refresh control
US10503670B2 (en) 2017-12-21 2019-12-10 Advanced Micro Devices, Inc. Dynamic per-bank and all-bank refresh
US10535393B1 (en) * 2018-07-21 2020-01-14 Advanced Micro Devices, Inc. Configuring dynamic random access memory refreshes for systems having multiple ranks of memory
US11681465B2 (en) 2020-06-12 2023-06-20 Advanced Micro Devices, Inc. Dynamic multi-bank memory command coalescing

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US4601018A (en) * 1985-01-29 1986-07-15 Allen Baum Banked memory circuit
US4967397A (en) * 1989-05-15 1990-10-30 Unisys Corporation Dynamic RAM controller
US6279116B1 (en) * 1992-10-02 2001-08-21 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation
US5873114A (en) * 1995-08-18 1999-02-16 Advanced Micro Devices, Inc. Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles
JPH09204774A (ja) 1995-12-22 1997-08-05 Hitachi Ltd 半導体メモリ
JPH10247384A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 同期型半導体記憶装置
US5907857A (en) * 1997-04-07 1999-05-25 Opti, Inc. Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system
KR100355226B1 (ko) 1999-01-12 2002-10-11 삼성전자 주식회사 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
JP2001101067A (ja) 1999-10-04 2001-04-13 Nec Corp セルフ・リフレッシュ制御装置及びプログラムを記憶した記憶媒体
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置
US6529433B2 (en) 2001-04-03 2003-03-04 Hynix Semiconductor, Inc. Refresh mechanism in dynamic memories
US6590822B2 (en) 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
JP2002358789A (ja) 2001-05-31 2002-12-13 Mitsubishi Chemicals Corp 光メモリ素子及びその再生方法
KR100653688B1 (ko) * 2004-04-29 2006-12-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이장치를 위한 메모리 시스템
KR100631165B1 (ko) * 2004-05-06 2006-10-02 주식회사 하이닉스반도체 칩 면적을 줄인 반도체메모리소자 및 그의 구동방법

Also Published As

Publication number Publication date
US20070047361A1 (en) 2007-03-01
US7362643B2 (en) 2008-04-22
JP2007066382A (ja) 2007-03-15

Similar Documents

Publication Publication Date Title
JP4428319B2 (ja) 半導体記憶装置およびバンク・リフレッシュ方法
KR100810040B1 (ko) 향상된 리프레시 메커니즘을 갖는 동기식 동적 메모리 회로 및 그 메모리 회로의 동작 방법
US7710809B2 (en) Self refresh operation of semiconductor memory device
US8284615B2 (en) Refresh control circuit and method for semiconductor memory device
US9361967B2 (en) Semiconductor memory device
JP2010170596A (ja) 半導体記憶装置
JP4362573B2 (ja) メモリ
US6219292B1 (en) Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method
KR100881650B1 (ko) 반도체 메모리
KR100847315B1 (ko) 셀프 리프레쉬 제어 회로, 이를 포함하는 반도체 메모리장치 및 셀프 리프레쉬 제어 방법
JP4837357B2 (ja) 半導体記憶装置
KR100412131B1 (ko) 반도체 메모리 장치의 셀 데이타 보호회로
US7154799B2 (en) Semiconductor memory with single cell and twin cell refreshing
KR20200119613A (ko) 반도체 메모리 장치 및 그의 동작 방법
US7145820B2 (en) Semiconductor memory device for reducing chip area
US7263021B2 (en) Refresh circuit for use in semiconductor memory device and operation method thereof
JP2022144926A (ja) 半導体メモリ装置
KR20080069298A (ko) 반도체 메모리 장치 및 그의 동작 제어방법
KR100405582B1 (ko) 동기형 반도체 기억 장치
JP2000030439A (ja) 半導体記憶装置
JP4137060B2 (ja) 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法
JPH1153882A (ja) 半導体記憶装置
KR100858881B1 (ko) 파일드 리프레쉬와 부분 리프레쉬 동작을 수행하는 반도체메모리장치.
KR20060020871A (ko) 리프레쉬 제어 장치
JP2009289305A (ja) 半導体メモリ、半導体メモリのデータ読み出し方法およびメモリ制御システム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091030

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091125

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091207

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131225

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees