JPH10247384A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JPH10247384A
JPH10247384A JP9047910A JP4791097A JPH10247384A JP H10247384 A JPH10247384 A JP H10247384A JP 9047910 A JP9047910 A JP 9047910A JP 4791097 A JP4791097 A JP 4791097A JP H10247384 A JPH10247384 A JP H10247384A
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JP
Japan
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refresh
bank
signal
address
activated
Prior art date
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Pending
Application number
JP9047910A
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Takeshi Araki
岳史 荒木
Hisashi Iwamoto
久 岩本
Yasuhiro Konishi
康弘 小西
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US08/900,123 priority patent/US5796669A/en
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Abstract

(57)【要約】 【課題】 リフレッシュ動作中にもデータのアクセスが
可能となるＳＤＲＡＭを提供する。 【解決手段】 スイッチ１１，１２は、バンクリフレッ
シュ信号φＢＡＮＫＲＥＦが活性化している場合には、
リフレッシュバンク設定信号φＲＥＦＡＤＤで指定され
るリフレッシュアドレスカウンタ６ａ，６ｂが選択され
る。内部バンクアドレスｉｎｔ．ＢＡがリフレッシュバ
ンク設定信号φＲＥＦＡＤＤとしてスイッチ１２を制御
し、内部バンクアドレスｉｎｔ．ＢＡによって指定され
るバンクのリフレッシュアドレスカウンタ６ａ（あるい
は６ｂ）がリフレッシュクロックφＲＥＦＣＬＫによっ
てカウント動作を行う。またリフレッシュアドレスＲｅ
ｆ．Ａｄｄ＿Ａ＜０：１０＞及びＲｅｆ．Ａｄｄ＿Ｂ＜
０：１０＞のうち、更新される方がスイッチ１１によっ
て出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に同期型ダイナミックＲＡＭ（以下「ＳＤＲＡ
Ｍ」）のリフレッシュ技術に関するものである。
【０００２】
【従来の技術】主記憶として用いられるダイナミックＲ
ＡＭ（以下「ＤＲＡＭ」）は高速化されてきているもの
の、その動作速度は依然としてマイクロプロセッサ（以
下「ＭＰＵ」）の動作速度に追随することができない。
このため、ＤＲＡＭのアクセスタイムおよびサイクルタ
イムがボトルネックとなり、システム全体の性能が低下
するということがよくいわれている。そこで近年、高速
のＭＰＵに用いる主記憶として、クロック信号に同期し
て動作するＳＤＲＡＭが提案されている。
【０００３】図１２はＳＤＲＡＭの標準的な動作を例示
するタイミングチャートである。８個のデータ入出力端
子ＤＱのそれぞれについて、連続して８ビット（１バイ
ト）のデータがシステムのクロック信号に同期して入出
力される。よってＳＤＲＡＭに対して８×８＝６４ビッ
トのデータの書き込み及び読み出しが高速に行われる。
【０００４】システムクロックである外部からのクロッ
ク信号ＣＬＫの立ち上がりエッジで外部からの制御信号
であるチップセレクト信号／ＣＳ、ロウアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥ、アドレス信号Ａｄ
ｄ、バンクアドレス信号ＢＡ等がＳＤＲＡＭへ取り込ま
れる。
【０００５】アドレス信号Ａｄｄは行アドレス信号Ｘと
列アドレス信号Ｙとが時分割で多重化されて構成され
る。クロック信号ＣＬＫの立ち上がりエッジにおいて、
チップセレクト信号／ＣＳ及びロウアドレスストローブ
信号／ＲＡＳが活性状態の“Ｌ”、コラムアドレススト
ローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥが
非活性状態の“Ｈ”であれば、そのときのアドレス信号
Ａｄｄが行アドレス信号Ｘとして把握される。
【０００６】その後のクロック信号ＣＬＫの立ち上がり
エッジにおいて、チップセレクト信号／ＣＳ及びコラム
アドレスストローブ信号／ＣＡＳが活性状態の“Ｌ”に
あり、ロウアドレスストローブ信号／ＲＡＳが非活性状
態の“Ｈ”であれば、そのときのアドレス信号Ａｄｄが
列アドレスＹとして把握される。そしてこの時ライトイ
ネーブル信号／ＷＥが“Ｌ”であれば書き込みが、
“Ｈ”であれば読み出しが行われる。
【０００７】図１２に即して言えば、時刻ｔ１１におい
てクロック信号ＣＬＫが立ち上がる際には行アドレス信
号Ｘａが、時刻ｔ１２においてクロック信号ＣＬＫが立
ち上がる際には列アドレス信号Ｙｂが、それぞれアドレ
ス信号ＡｄｄとしてＳＤＲＡＭへ取り込まれる。
【０００８】行アドレス信号Ｘａ及び列アドレス信号Ｙ
ｂに従ってＳＤＲＡＭ内において行および列の選択動作
が実施され、ＣＡＳレイテンシ（図１２においては３ク
ロックサイクル）が経過して時刻ｔ１３を迎える。時刻
ｔ１２におけるライトイネーブル信号／ＷＥが“Ｈ”で
あったので、いずれのデータ入出力端子ＤＱについて
も、時刻ｔ１３以降のクロック信号ＣＬＫの立ち上がり
に応答して８ビットデータ（例えばｂ０〜ｂ７）が順次
に読み出される。このとき連続して読み出されるビット
数をバースト長と呼び、図１２においてはバースト長＝
８である。
【０００９】時刻ｔ１４においてプリチャージが行わ
れ、時刻ｔ１５，ｔ１６においてそれぞれ行アドレス信
号Ｘｃ及び列アドレス信号Ｙｄが取り込まれる。時刻ｔ
１６においてはライトイネーブル信号／ＷＥが“Ｌ”で
あったので、時刻ｔ１６以降にデータ入出力端子ＤＱに
与えられるデータｄ０〜ｄ７が、クロック信号ＣＬＫの
立ち上がりに応答して順次に書き込みデータとして採用
される。
【００１０】ＳＤＲＡＭには、更に複数バンクという概
念が導入されている。これは、内部のメモリアレイを複
数個のバンクに分割して考え、それぞれのバンクの活性
化（ワード線を立ち上げ、センスアンプを動作させ
る）、プリチャージ等をほぼ独立に行うという概念であ
る。
【００１１】例えば図１２に示されたタイミングチャー
トは２つのバンクから構成されるＳＤＲＡＭのうちの一
方についての動作を示している。具体的には行アドレ
ス、列アドレスの指定、プリチャージが一方のバンクに
対して行われることが、時刻ｔ１１，ｔ１２，ｔ１４，
ｔ１５，ｔ１６のそれぞれにおいてバンクアドレス信号
ＢＡが“Ｌ”を採ることで示されている。
【００１２】一般にＳＤＲＡＭを含むＤＲＡＭに対して
は、アクセス（リード／ライト）を行う前に必ずプリチ
ャージを行わなければならない。これがサイクルタイム
をアクセスタイムのほぼ２倍にしている原因である。と
ころが、ＤＲＡＭ内部を複数個のバンクで構成すると、
一方のバンクＢａｎｋ０でアクセスしている間に他方の
バンクＢａｎｋ１をプリチャージすることができる。よ
って、バンクＢａｎｋ１の為のプリチャージ時間を別途
に設けることなく、バンクＢａｎｋ１へのアクセスを行
うことができる。
【００１３】このようにして、複数個のバンクに対して
交互にアクセス／プリチャージを行うことにより、プリ
チャージによるロスタイムを削除することが可能にな
る。これは、従来ＤＲＡＭの外部で行われていたインタ
リーブという方法を、ＤＲＡＭ内部に取り込んだと言う
ことができる。
【００１４】さて、ＳＤＲＡＭにおけるリフレッシュ方
式には、オートリフレッシュとセルフリフレッシュの２
つのモードがある。オートリフレッシュでは、内部リフ
レッシュカウンタでリフレッシュアドレスを発生し、ワ
ード線を立ち上げ、センスアンプを活性化させ、その後
自動的にプリチャージ状態にする。一方、セルフリフレ
ッシュとは、内部のタイマーにより、一定間隔ごとに前
述のオートリフレッシュと同様の動作を自動的に繰り返
して行うものである。
【００１５】図１３はＳＤＲＡＭのオートリフレッシュ
の様子を示すタイミングチャートである。クロック信号
ＣＬＫの立ち上がりの際に／ＣＳ＝“Ｌ”，／ＲＡＳ＝
“Ｌ”，／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｈ”、クロック
イネーブル信号ＣＫＥが“Ｈ”を採ればオートリフレッ
シュが行われる。かかるコマンド（以下「オートリフレ
ッシュコマンド」）を１回入れるだけで約１００ｎｓの
間に自動的に１行のメモリセルがリフレッシュされる。
４０９６行に配列されたメモリセルをリフレッシュする
ためには通常４０９６回オートリフレッシュを繰り返せ
ばよい。
【００１６】図１４はＳＤＲＡＭのセルフリフレッシュ
の様子を示すタイミングチャートである。クロック信号
ＣＬＫの立ち上がりの際に／ＣＳ＝“Ｌ”，／ＲＡＳ＝
“Ｌ”，／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｈ”，ＣＫＥ＝
“Ｌ”ならばセルフリフレッシュが起動される。セルフ
リフレッシュは起動されてからクロックイネーブル信号
ＣＫＥが“Ｌ”を採り続ける限り、内部リフレッシュ動
作を継続する。
【００１７】図１５はＳＤＲＡＭの制御部の構成の概略
を示すブロック図である。クロックバッファ２は外部か
ら供給されるクロック信号ｅｘｔ．ＣＬＫをバッファリ
ングして内部クロックｉｎｔ．ＣＬＫを得て、これを各
回路に供給する。
【００１８】制御信号バッファ及びコマンドデコーダを
備える回路１０１は、制御信号の組み合わせに応じて動
作信号φＮＯＲＭＡＬ、リフレッシュ信号φＲＥＦ、活
性化信号φＡＣＴ等を出力する。メモリアレイ制御回路
はリフレッシュ信号φＲＥＦ及び活性化信号φＡＣＴを
受け、図示されないメモリアレイを制御する。
【００１９】一方、外部から入力されたアドレス信号Ａ
ｄｄ＜０：１０＞及びバンクアドレス信号ＢＡは、それ
ぞれアドレスバッファ３及びバンクアドレスバッファ４
によりバッファリングされ、内部クロックｉｎｔ．ＣＬ
Ｋに同期した内部アドレス信号ｉｎｔ．Ａｄｄ＜０：１
０＞及び内部バンクアドレスｉｎｔ．ＢＡとして出力さ
れる。
【００２０】スイッチ１２１，１２２のいずれもが、通
常動作時に活性化する動作信号φＮＯＲＭＡＬによって
制御され、内部アドレス信号ｉｎｔ．Ａ＜０：１０＞及
び内部バンクアドレスｉｎｔ．ＢＡが図示されないメモ
リアレイへと出力される。
【００２１】リフレッシュ時にはリフレッシュ信号φＲ
ＥＦが活性化し、その度にリフレッシュアドレスカウン
タ６の出力は更新され、スイッチ１２３，１２４を介し
てリフレッシュアドレス信号Ｒｅｆ＿Ａｄｄ＜０：１１
＞として得られる。リフレッシュアドレス信号Ｒｅｆ＿
Ａｄｄ＜０：１１＞は行アドレスであるリフレッシュ行
信号Ｒｅｆ＿Ａｄｄ＜０：１０＞と、バンクを指定する
リフレッシュバンク信号Ｒｅｆ＿Ａｄｄ＜１１＞とから
構成される。
【００２２】図１６はリフレッシュアドレスカウンタ６
の構成を示すブロック図である。リフレッシュクロック
φＲＥＦＣＬＫの遷移に応じてリフレッシュバンク信号
Ｒｅｆ＿Ａｄｄ＜１１＞がバンクアドレスカウンタにお
いてカウントされ、その出力がアドレスカウンタによっ
て逐次１／２ずつ分周されてリフレッシュ行信号Ｒｅｆ
＿Ａｄｄ＜０＞，Ｒｅｆ＿Ａｄｄ＜１＞，…，Ｒｅｆ＿
Ａｄｄ＜１０＞が順次に得られて行く。
【００２３】セルフリフレッシュ時にはリフレッシュ信
号φＲＥＦのみならずセルフリフレッシュ信号φＳＲＥ
Ｆも活性化し、セルフリフレッシュタイマ７により継続
信号φＴＩＭＥＲが発生される。
【００２４】
【発明が解決しようとする課題】図１７は２つのバンク
Ｂａｎｋ０，Ｂａｎｋ１で構成されたＳＤＲＡＭにおけ
るセルフリフレッシュの様子を示す概念図である。リフ
レッシュバンク信号Ｒｅｆ＿Ａｄｄ＜１１＞によって指
定されたバンク内のリフレッシュ行信号Ｒｅｆ＿Ａｄｄ
＜０：１０＞によって指定された行がリフレッシュの対
象となる。
【００２５】図１６からわかるように、リフレッシュア
ドレス信号Ｒｅｆ＿Ａｄｄ＜０：１１＞はまずリフレッ
シュバンク信号Ｒｅｆ＿Ａｄｄ＜１１＞から更新される
ので、２つのバンクが交互に活性化され、リフレッシュ
される。
【００２６】このように、２個のバンクで構成されるＳ
ＤＲＡＭにおいても、リフレッシュアドレスカウンタ６
は両バンクを交互に活性化するようにリフレッシュアド
レス信号Ｒｅｆ＿Ａｄｄ＜０：１１＞を発生しているた
め、リフレッシュ動作の期間中はそれぞれのバンクを独
立に動作させることができない。つまりリフレッシュ動
作の期間中にデータのアクセスができないという問題は
解決されていない。よってＳＤＲＡＭを含むＤＲＡＭを
用いたシステムのパフォーマンスは、リフレッシュ動作
のいらないＳＲＡＭを用いた場合に比べると低くなると
いう問題点が残っていた。
【００２７】本発明は、上記のような問題を解決するた
めになされたものであり、リフレッシュ動作中にもデー
タのアクセスが可能となるＳＤＲＡＭを提供することを
目的とする。
【００２８】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは少なくとも一つのバンクを含む複数のバ
ンク群から構成されるメモリアレイを備える同期型半導
体記憶装置であって、(a)前記複数のバンク群の各々に
対応したリフレッシュアドレスカウンタと、（ｂ）リフ
レッシュ動作を指定する場合に活性化される第１の信号
と、前記リフレッシュ動作に含まれる特殊リフレッシュ
動作を指定する場合に活性化される第２の信号とを入力
し、（ｂ−１）前記第２の信号が活性化していない場合
には前記第１の信号が活性化する度に接続関係を異なら
せ、(b-2)前記第２の信号が活性化している場合には外
部から前記複数のバンク群の一つを指定するバンクアド
レスに応じて前記接続関係を決定することにより、前記
リフレッシュアドレスカウンタのいずれか一方にリフレ
ッシュクロックを与える第１のスイッチと、(c)前記リ
フレッシュクロックが与えられた方の前記リフレッシュ
アドレスカウンタの出力を、前記メモリアレイをリフレ
ッシュするリフレッシュアドレスとして採用する第２の
スイッチとを備える。
【００２９】この発明のうち請求項２にかかるものは、
請求項１記載の同期型半導体記憶装置であって、(d)前
記メモリアレイの入出力動作を規定するモードセット動
作の際に、前記バンクアドレスをラッチし、前記第２の
信号が活性化している場合にそのラッチする内容を出力
するラッチ回路を更に備える。
【００３０】この発明のうち請求項３にかかるものは、
請求項１記載の同期型半導体記憶装置であって、(d)前
記メモリアレイにプリチャージを施す際に指定される方
の前記バンクについての前記バンクアドレスをラッチ
し、前記第２の信号が活性化している場合にそのラッチ
する内容を出力するラッチ回路を更に備える。
【００３１】この発明のうち請求項４にかかるものは、
請求項１記載の同期型半導体記憶装置であって、前記複
数のバンク群の各々は複数の前記バンクから構成され、
前記バンクアドレスは前記バンクを示す複数ビットの最
上位ビットである。
【００３２】この発明のうち請求項５にかかるものは、
請求項１乃至４のいずれか一つに記載の同期型半導体記
憶装置であって、前記特殊リフレッシュ動作において、
リフレッシュ対象となっている前記バンク群に対してア
クセスが要求された場合に、これを無視させるビジー信
号を生成する論理回路を更に備える。
【００３３】
【発明の実施の形態】
実施の形態１．図１は本発明の実施の形態１にかかるＳ
ＤＲＡＭの制御部の構成を示すブロック図である。ここ
ではＳＤＲＡＭは２つのバンクで構成されるメモリアレ
イＭＥＭを備えている。そして前述のように、それぞれ
のバンクを独立に動作させることができる。バンクはそ
れぞれ例えば２11＝２０４８個の行から構成される。
【００３４】クロックバッファ２は外部から供給される
クロック信号ｅｘｔ．ＣＬＫをバッファリングして内部
クロックｉｎｔ．ＣＬＫを出力する。アドレスバッファ
３は外部から入力されたアドレス信号Ａｄｄ＜０：１０
＞を内部クロックｉｎｔ．ＣＬＫに基づいてバッファリ
ングし、内部アドレス信号ｉｎｔ．Ａｄｄ＜０：１０＞
として出力する。バンクアドレスバッファ４は外部から
入力されたバンクアドレス信号ＢＡを内部クロックｉｎ
ｔ．ＣＬＫに基づいてバッファリングし、内部バンクア
ドレスｉｎｔ．ＢＡとして出力する。
【００３５】回路１ａは制御信号バッファ及びコマンド
デコーダを含んでおり、内部クロックｉｎｔ．ＣＬＫに
基づいて動作する。回路１ａはチップセレクト信号／Ｃ
Ｓ、ロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥ、クロックイネーブル信号ＣＫＥを外部から、アド
レス信号Ａｄｄ＜７：１０＞をアドレスバッファ３か
ら、それぞれ入力する。回路１ａはこれらの信号に基づ
いてリフレッシュ信号φＲＥＦ、リフレッシュクロック
φＲＥＦＣＬＫ、セルフリフレッシュ信号φＳＲＥＦ、
活性化信号φＡＣＴ、読み出し信号φＲＥＡＤ、書き込
み信号φＷＲＩＴＥ、プリチャージ信号φＰＣＧ、動作
信号φＮＯＲＭＡＬ、バンクリフレッシュ信号φＢＡＮ
ＫＲＥＦを生成する。
【００３６】図２は回路１ａの内部構成を例示する回路
図である。チップセレクト信号／ＣＳ、ロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、ライトイネーブル信号／ＷＥ、クロックイネ
ーブル信号ＣＫＥは、それぞれラッチＬ１〜Ｌ５によっ
て内部クロックｉｎｔ．ＣＬＫに基づいてバッファリン
グされる。
【００３７】活性化信号φＡＣＴは／ＣＳ＝“Ｌ”，／
ＲＡＳ＝“Ｌ”，／ＣＡＳ＝“Ｈ”，／ＷＥ＝“Ｈ”の
ときに“Ｈ”を採って活性化する。書き込み信号φＷＲ
ＩＴＥは／ＣＳ＝“Ｌ”，／ＲＡＳ＝“Ｈ”，／ＣＡＳ
＝“Ｌ”，／ＷＥ＝“Ｌ”のときに“Ｈ”を採って活性
化する。読み出し信号φＲＥＡＤは／ＣＳ＝“Ｌ”，／
ＲＡＳ＝“Ｈ”，／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｈ”の
ときに“Ｈ”を採って活性化する。プリチャージ信号φ
ＰＣＧは／ＣＳ＝“Ｌ”，／ＲＡＳ＝“Ｌ”，／ＣＡＳ
＝“Ｈ”，／ＷＥ＝“Ｌ”のときに“Ｈ”を採って活性
化する。活性化信号φＡＣＴ、書き込み信号φＷＲＩＴ
Ｅ、読み出し信号φＲＥＡＤ、プリチャージ信号φＰＣ
Ｇの少なくともいずれか一つが活性化していれば、動作
信号φＮＯＲＭＡＬは“Ｈ”を採って活性化する。但
し、プリチャージバンク指定信号φＰＣＧＢＡＮＫが
“Ｌ”を採って非活性であることが前提である。
【００３８】このプリチャージバンク指定信号φＰＣＧ
ＢＡＮＫは、／ＣＳ＝“Ｌ”，／ＲＡＳ＝“Ｌ”，／Ｃ
ＡＳ＝“Ｈ”，／ＷＥ＝“Ｌ”、そしてアドレス信号Ａ
ｄｄ＜１０＞が“Ｌ”のときに“Ｈ”を採って活性化す
る。
【００３９】バンクリフレッシュ信号φＢＡＮＫＲＥＦ
は、アドレス信号Ａｄｄ＜７：１０＞が全て“Ｈ”であ
り、かつモード信号φＭＯＤＥが“Ｈ”の時に“Ｈ”を
採って活性化する。ここでモード信号φＭＯＤＥはチッ
プセレクト信号／ＣＳ、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥの全てが“Ｌ”を採って活性化
した場合にのみ“Ｈ”を採って活性化する。
【００４０】また、リフレッシュ信号φＲＥＦは、従来
の技術においては、／ＣＳ＝“Ｌ”，／ＲＡＳ＝
“Ｌ”，／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｈ”の場合に
“Ｈ”を採って活性化したが、本実施の形態においては
更にこれら制御信号の値に拘らず、バンクリフレッシュ
信号φＢＡＮＫＲＥＦが“Ｈ”を採れば活性化する。
【００４１】また、セルフリフレッシュ信号φＳＲＥＦ
は、従来の技術においては、／ＣＳ＝“Ｌ”，／ＲＡＳ
＝“Ｌ”，／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｈ”の場合で
あって、かつクロックイネーブル信号ＣＫＥが“Ｌ”を
採る場合にのみ“Ｈ”を採って活性化した。しかし、本
実施の形態においては、クロックイネーブル信号ＣＫＥ
が“Ｌ”を採り、バンクリフレッシュ信号φＢＡＮＫＲ
ＥＦも“Ｈ”を採った場合も活性化する。
【００４２】なお、リフレッシュクロックφＲＥＦＣＬ
Ｋはリフレッシュ信号φＲＥＦを遅延回路Ｄで遅延させ
て得られる。
【００４３】図１に戻り、メモリアレイ制御回路５は活
性化信号φＡＣＴ、書き込み信号φＷＲＩＴＥ、読み出
し信号φＲＥＡＤ、プリチャージ信号φＰＣＧを入力
し、これらに基づいてメモリアレイＭＥＭを制御する。
【００４４】動作信号φＮＯＲＭＡＬが活性化している
とき、即ちリフレッシュでない通常の動作が行われる場
合には、アドレスバッファ３から得られた内部アドレス
信号ｉｎｔ．Ａｄｄ＜０：１０＞がスイッチ１７を介し
てメモリアレイＭＥＭへと与えられる。また、バンクア
ドレスバッファ４からはノード１４へ内部バンクアドレ
スｉｎｔ．ＢＡが与えられるが、動作信号φＮＯＲＭＡ
Ｌが活性化しているときにはスイッチ１３ａがノード１
４，１５を接続するので、内部バンクアドレスｉｎｔ．
ＢＡはメモリアレイＭＥＭへと与えられる。
【００４５】一方、動作信号φＮＯＲＭＡＬが活性化せ
ず、バンクリフレッシュ信号φＢＡＮＫＲＥＦが活性し
た場合にはノード１４，１６がスイッチ１３ａによって
互いに接続され、内部バンクアドレスｉｎｔ．ＢＡはリ
フレッシュバンク設定信号φＲＥＦＡＤＤとしてスイッ
チ１３ａから出力される。
【００４６】スイッチ１２にはリフレッシュ信号φＲＥ
Ｆならびにバンクリフレッシュ信号φＢＡＮＫＲＥＦ及
びリフレッシュバンク設定信号φＲＥＦＡＤＤが与えら
れ、後述する制御によってリフレッシュクロックφＲＥ
ＦＣＬＫがリフレッシュアドレスカウンタ６ａ，６ｂの
いずれかに与えられる。またスイッチ１１にもリフレッ
シュ信号φＲＥＦならびにバンクリフレッシュ信号φＢ
ＡＮＫＲＥＦ及びリフレッシュバンク設定信号φＲＥＦ
ＡＤＤが与えられ、リフレッシュアドレスカウンタ６ａ
の出力たるリフレッシュアドレスＲｅｆ．Ａｄｄ＿Ａ＜
０：１０＞及びリフレッシュアドレスカウンタ６ｂの出
力たるリフレッシュアドレスＲｅｆ．Ａｄｄ＿Ｂ＜０：
１０＞のいずれかのうち、リフレッシュクロックφＲＥ
ＦＣＬＫが与えられた方のリフレッシュアドレスカウン
タに対応するものをメモリアレイＭＥＭへ出力する。
【００４７】本実施の形態ではこのようにリフレッシュ
アドレスカウンタを各バンクごとに設けて、一方のバン
クをリフレッシュしている間にもう一方のバンクのデー
タへのアクセスを可能にすることを意図している。
【００４８】セルフリフレッシュタイマ７にはセルフリ
フレッシュ信号φＳＲＥＦが与えられ、セルフリフレッ
シュ信号φＳＲＥＦの活性後、所定時間が経過して継続
信号φＴＩＭＥＲが活性化する。継続信号φＴＩＭＥＲ
は回路１ａに与えられ、継続信号φＴＩＭＥＲが活性化
することでリフレッシュ信号φＲＥＦ、セルフリフレッ
シュ信号φＳＲＥＦが活性化する。これはクロックイネ
ーブル信号ＣＫＥが“Ｌ”である限り継続する。
【００４９】まず、従来と同様のオートリフレッシュを
行う場合には、図１３に示された時刻ｔ１７における値
を呈する制御信号によってオートリフレッシュコマンド
を設定する。即ち／ＣＳ＝“Ｌ”，／ＲＡＳ＝“Ｌ”，
／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｈ”，ＣＫＥ＝“Ｈ”で
ある。図２から明らかにこの場合にはリフレッシュ信号
φＲＥＦが“Ｈ”になり、従って所定の時間が経過して
リフレッシュクロックφＲＥＦＣＬＫも“Ｈ”となる。
【００５０】また図２から明らかにモード信号φＭＯＤ
Ｅが“Ｌ”であるのでバンクリフレッシュ信号φＢＡＮ
ＫＲＥＦも“Ｌ”であり、また動作信号φＮＯＲＭＡＬ
も“Ｌ”であるので、スイッチ１７，１３のいずれも出
力は行われない。またセルフリフレッシュ信号φＳＲＥ
Ｆも非活性である。
【００５１】一方、リフレッシュ信号φＲＥＦはスイッ
チ１１，１２に入力される。バンクリフレッシュ信号φ
ＢＡＮＫＲＥＦが非活性の場合には、スイッチ１２はリ
フレッシュ信号φＲＥＦが活性化する毎にリフレッシュ
クロックφＲＥＦＣＬＫをリフレッシュアドレスカウン
タ６ａ，６ｂへと交互に入力させ、スイッチ１１はリフ
レッシュ信号φＲＥＦが活性化する毎にリフレッシュア
ドレスカウンタ６ａ，６ｂの出力を選択的に出力する。
そして、スイッチ１１，１２によって選択されるリフレ
ッシュアドレスカウンタ６ａ，６ｂは一致する。
【００５２】つまりリフレッシュ信号φＲＥＦが活性化
する毎にバンクＢａｎｋ０，Ｂａｎｋ１が交互に選択さ
れ、一方のリフレッシュアドレスカウンタにカウントを
行わせる。リフレッシュアドレスカウンタ６ａ，６ｂの
いずれにもバンクアドレスカウンタが含まれておらず、
アドレスカウンタに直接にリフレッシュクロックφＲＥ
ＦＣＬＫが入力されてカウントアップされる。
【００５３】このようにして更新されたリフレッシュア
ドレスＲｅｆ．Ａｄｄ＿Ａ＜０：１０＞あるいはＲｅ
ｆ．Ａｄｄ＿Ｂ＜０：１０＞は、内部アドレス信号ｉｎ
ｔ．Ａｄｄや内部バンクアドレスｉｎｔ．ＢＡの代わり
にメモリアレイＭＥＭへと与えられる。しかも、リフレ
ッシュバンク設定信号φＲＥＦＡＤＤもメモリアレイＭ
ＥＭへと与えられるので、バンクＢａｎｋ０，Ｂａｎｋ
１において、リフレッシュ時の行アドレスはそれぞれリ
フレッシュアドレスＲｅｆ．Ａｄｄ＿Ａ＜０：１０＞，
Ｒｅｆ．Ａｄｄ＿Ｂ＜０：１０＞によって設定される。
そしてリフレッシュアドレスで指定された１行のメモリ
セルがリフレッシュされる。
【００５４】リフレッシュクロックφＲＥＦＣＬＫは、
オートリフレッシュコマンドが入力されるごとにバンク
Ｂａｎｋ０，Ｂａｎｋ１に対応するリフレッシュアドレ
スカウンタ６ａ，６ｂへと交互に入力する。従って、バ
ンクＢａｎｋ０，Ｂａｎｋ１が交互にリフレッシュされ
ることとなり、図１７で示されるような従来のオートリ
フレッシュを実現することができる。
【００５５】更に、従来と同様のセルフリフレッシュを
行う場合には、図１４に示された時刻ｔ１９における値
を呈する制御信号によってセルフリフレッシュコマンド
を設定する。即ち／ＣＳ＝“Ｌ”，／ＲＡＳ＝“Ｌ”，
／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｈ”，ＣＫＥ＝“Ｌ”で
ある。この場合にはリフレッシュ信号φＲＥＦのみなら
ずセルフリフレッシュ信号φＳＲＥＦも活性化する。従
って、オートリフレッシュの場合と同様にして一方のバ
ンクの１行のメモリセルがリフレッシュされると共にセ
ルフリフレッシュタイマ７が一定時間経過後に継続信号
φＴＩＭＥＲを活性化する。
【００５６】この継続信号φＴＩＭＥＲによりリフレッ
シュ信号φＲＥＦ及びセルフリフレッシュ信号φＳＲＥ
Ｆの活性化が継続し、次の１行、すなわちもう一方のバ
ンクの１行のメモリセルのリフレッシュが行われる。こ
のような動作を繰り返して、セルフリフレッシュ終了の
コマンド（ＣＫＥを“Ｈ”にする）が入力されるまでバ
ンクＢａｎｋ０，Ｂａｎｋ１が交互にリフレッシュされ
る。
【００５７】次に本発明に特有の動作、即ち１バンクの
みをリフレッシュする動作について説明する。１バンク
のみをオートリフレッシュするコマンド（以下「１バン
クオートリフレッシュコマンド」）は、例えば以下のよ
うに制御信号を設定することで与えられる。即ち、／Ｃ
Ｓ＝“Ｌ”，／ＲＡＳ＝“Ｌ”，／ＣＡＳ＝“Ｌ”，／
ＷＥ＝“Ｌ”，ＣＫＥ＝“Ｈ”，Ａｄｄ＜７＞〜＜１０
＞＝“Ｈ”である。このときモード信号φＭＯＤＥが活
性化するので、バンクリフレッシュ信号φＢＡＮＫＲＥ
Ｆが活性化し、／ＷＥ＝“Ｌ”であるにも拘わらずリフ
レッシュ信号φＲＥＦが、従ってリフレッシュクロック
φＲＥＦＣＬＫも活性化する。
【００５８】スイッチ１３ａはバンクリフレッシュ信号
φＢＡＮＫＲＥＦが活性化された場合にはノード１４，
１６を接続する。オートリフレッシュコマンドにおける
制御信号の値の設定は、図１３の時刻ｔ１７で示される
状態と同様に１サイクルのみ行われるので、バンクリフ
レッシュ信号φＢＡＮＫＲＥＦはオートリフレッシュコ
マンド入力時の１サイクル期間のみ活性化される。
【００５９】スイッチ１１，１２にはバンクリフレッシ
ュ信号φＢＡＮＫＲＥＦも入力され、これが活性化して
いる場合にはリフレッシュバンク設定信号φＲＥＦＡＤ
Ｄで指定されるリフレッシュアドレスカウンタ６ａ，６
ｂが選択される。
【００６０】したがって、１バンクオートリフレッシュ
コマンドが入力された場合、内部バンクアドレスｉｎ
ｔ．ＢＡがリフレッシュバンク設定信号φＲＥＦＡＤＤ
としてスイッチ１２を制御し、内部バンクアドレスｉｎ
ｔ．ＢＡによって指定されるバンクのリフレッシュアド
レスカウンタ６ａ（あるいは６ｂ）がリフレッシュクロ
ックφＲＥＦＣＬＫによってカウント動作を行う。また
リフレッシュアドレスＲｅｆ．Ａｄｄ＿Ａ＜０：１０＞
及びＲｅｆ．Ａｄｄ＿Ｂ＜０：１０＞のうち、更新され
る方がスイッチ１１によって出力される。
【００６１】このようにしてリフレッシュアドレスで指
定された１行のメモリセルがリフレッシュされる。よっ
てオートリフレッシュコマンドが入力される毎に２つの
バンクＢａｎｋ０，Ｂａｎｋ１を交互にリフレッシュす
るのではなく、リフレッシュさせたいバンクをバンクリ
フレッシュ信号φＢＡＮＫＲＥＦで指定することができ
る。
【００６２】また、１バンクのみをセルフリフレッシュ
するコマンド（以下「１バンクセルフリフレッシュコマ
ンド」）は、例えば以下のように制御信号を設定するこ
とで与えられる。即ち、／ＣＳ＝“Ｌ”，／ＲＡＳ＝
“Ｌ”，／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｌ”，ＣＫＥ＝
“Ｌ”，Ａｄｄ＜７：１０＞＝“Ｈ”である。この場合
には１バンクのみのオートリフレッシュの場合に活性化
するリフレッシュ信号φＲＥＦ、リフレッシュクロック
φＲＥＦＣＬＫ、バンクリフレッシュ信号φＢＡＮＫＲ
ＥＦに加えて、ＣＫＥ＝“Ｌ”であるので／ＷＥ＝
“Ｌ”にも拘わらずセルフリフレッシュ信号φＳＲＥＦ
が活性化する。
【００６３】従って、１バンクのみをオートリフレッシ
ュする場合と同じようにして、指定したバンクの１行の
メモリセルがリフレッシュされると共に、セルフリフレ
ッシュ信号φＳＲＥＦがセルフリフレッシュタイマ７に
入力され、一定時間経過後に継続信号φＴＩＭＥＲが活
性化する。セルフリフレッシュ終了のコマンド（ＣＫＥ
を“Ｈ”にする）が入力されるまで、１バンクセルフリ
フレッシュコマンド入力時のリフレッシュバンク設定信
号φＲＥＦＡＤＤの値は有効である。従って、指定され
たバンクについて、従来のセルフリフレッシュと同様に
して、セルフリフレッシュ終了のコマンドが入力される
までリフレッシュすることができる。
【００６４】図３は、一方のバンクのオートリフレッシ
ュ動作中にもう一方のバンクのデータを読み出す場合を
示すタイミングチャートである。時刻ｔ１において、バ
ンクアドレスＢＡで指定されるバンクＢａｎｋ０のみに
関してのオートリフレッシュコマンドが入力され、バン
クＢａｎｋ０のみがリフレッシュ動作に入る。一方、時
刻ｔ２，ｔ３においてバンクＢａｎｋ１が指定され、そ
れぞれにおいて活性化信号φＡＣＴ、読み出し信号φＲ
ＥＡＤが活性化して、例えば３クロックサイクルのＣＡ
Ｓレイテンシが経過した後、時刻ｔ４にバーストデータ
（第２図においてはバースト長＝４）が出力される。そ
の後、時刻ｔ５に次のオートリフレッシュコマンドを入
力して、バンクＢａｎｋ０に対するリフレッシュ動作を
開始することができる。
【００６５】このように、バンクリフレッシュ信号φＢ
ＡＮＫＲＥＦという新たな信号を導入し、これに基づい
て選択される複数のリフレッシュアドレスカウンタを設
け、その各々が複数のバンクの各々に対応するので、あ
るバンクのリフレッシュ動作中に他のバンクのデータに
アクセスが可能となるため、リフレッシュ動作を必要と
しないＳＲＡＭのような使い方が可能となる。
【００６６】しかも、リフレッシュ信号φＲＥＦも併存
させておくことで、従来のリフレッシュ動作をも実現す
ることができる。
【００６７】勿論、１バンクのみのリフレッシュを指定
するためには他の信号の活性／非活性を利用することも
できる。
【００６８】実施の形態２．図４は本発明の実施の形態
２にかかるＳＤＲＡＭの制御部の構成を示すブロック図
である。図１に示された実施の形態１にかかるＳＤＲＡ
Ｍの制御部の構成との相違点は、回路１ａが回路１ｂ
に、スイッチ１３ａがスイッチ１３ｂに、それぞれ置換
されたことである。
【００６９】図５は、回路１ａに追加されて回路１ｂを
構成する回路を示す回路図であり、内部アドレス信号ｉ
ｎｔ．Ａｄｄ＜７：１０＞及びモード信号φＭＯＤＥを
入力してモード設定信号φＭＯＤＥＳＥＴを出力する。
勿論、実施の形態１に示された回路１ａとは別個、に図
５に示された回路をモードセット回路として設けても良
い。
【００７０】図２からわかるように、／ＣＳ＝Ｌ，／Ｒ
ＡＳ＝Ｌ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｌの時にモード信号
φＭＯＤＥが活性化する。図５に示された複数対のイン
バータの逆並列接続は内部アドレス信号ｉｎｔ．Ａｄｄ
＜７：１０＞を保持し、ＮＡＮＤゲートがこれらの全て
が“Ｌ”であることを受けてモード設定信号φＭＯＤＥ
ＳＥＴが“Ｈ”に活性化する。そして例えばモード設定
信号φＭＯＤＥＳＥＴを契機として内部アドレス信号ｉ
ｎｔ．Ａｄｄの第０乃至第２ビット、第３ビット、第４
乃至第６ビットが、それぞれバースト長、バーストシー
ケンス、ＣＡＳレイテンシを設定する。
【００７１】このようにしてバースト長、バーストシー
ケンス、ＣＡＳレイテンシを設定するモードセットの際
に、１バンクのみのオートリフレッシュあるいは１バン
クのみのセルフリフレッシュを行う際にどちらのバンク
をリフレッシュするかを設定しておけば、これらのコマ
ンドを入力する度にバンクアドレスＢＡを指定する必要
がなくなる。つまり本実施の形態において開示される技
術が指向するのは、実施の形態１の技術を更に改善する
ものであり、リフレッシュされるべきバンクを１バンク
のみのリフレッシュコマンド（以下「１バンクリフレッ
シュコマンド」）を入力する時に指定するのではなく、
あらかじめリフレッシュされるべきバンクを設定してお
いて、１バンクのみのリフレッシュ動作中に他のバンク
のデータへのアクセスを可能とするものである。
【００７２】図６は、スイッチ１３ｂの構成を示す回路
図であり、スイッチ４１及びラッチ回路４２から構成さ
れている。
【００７３】スイッチ４１は動作信号φＮＯＲＭＡＬが
活性化されている場合にはノード１４，１５を互いに接
続する。従って、この場合のスイッチ１３ｂの動作は実
施の形態１におけるスイッチ１３ａの動作と同じであ
る。一方、モード設定信号φＭＯＤＥＳＥＴが活性化し
ていればスイッチ４１によってノード１４，４４が互い
に接続される。ラッチ回路４２はノード４４に与えられ
た値をラッチして、バンクリフレッシュ信号φＢＡＮＫ
ＲＥＦの活性化を契機としてノード１６に与える。
【００７４】モードセットを指示するコマンド（以下
「モードセットコマンド」）は以下のように制御信号を
設定することで与えられる。即ち、／ＣＳ＝Ｌ，／ＲＡ
Ｓ＝Ｌ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｌである。これに従っ
て回路１ｂにおいてモード信号φＭＯＤＥが活性化す
る。この際に内部アドレス信号ｉｎｔ．Ａｄｄ＜７：１
０＞の全てを“Ｌ”に設定する事によりモード設定信号
φＭＯＤＥＳＥＴが活性化し、スイッチ４１はノード４
４へと内部バンクアドレスｉｎｔ．ＢＡを伝達する。
【００７５】一方、モード設定信号φＭＯＤＥＳＥＴは
モードセットコマンドが入力する１サイクル期間しか活
性化されない。従ってラッチ回路４２の機能により、一
旦あるモードセットコマンド入力時に内部バンクアドレ
スｉｎｔ．ＢＡを設定すれば、次にモードセットコマン
ドが与えられるまでその設定された値が保持される。
【００７６】その後、通常のオートリフレッシュコマン
ドやセルフリフレッシュコマンドが入力された場合は、
バンクリフレッシュ信号φＢＡＮＫＲＥＦも“Ｌ”であ
り、また動作信号φＮＯＲＭＡＬも“Ｌ”であるのでス
イッチ４１及びラッチ４２はいずれも機能せず、実施の
形態１に示されるように動作する。
【００７７】次に本発明に特有の動作、即ち１バンクの
みのリフレッシュ動作について説明する。１バンクリフ
レッシュコマンドは例えば以下のように制御信号を設定
することで与えられる。即ち、／ＣＳ＝“Ｌ”，／ＲＡ
Ｓ＝“Ｌ”，／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｌ”，Ａｄ
ｄ＜７＞〜Ａｄｄ＜１０＞＝“Ｈ”であり、オートリフ
レッシュの場合にはＣＫＥ＝“Ｈ”、セルフリフレッシ
ュの場合にはＣＫＥ＝“Ｌ”に設定される。
【００７８】実施の形態１の場合と同様に、回路１ｂが
リフレッシュ信号φＲＥＦ、リフレッシュクロックφＲ
ＥＦＣＬＫ、バンクリフレッシュ信号φＢＡＮＫＲＥＦ
を、特にセルフリフレッシュの場合には更にセルフリフ
レッシュ信号φＳＲＥＦをも活性化させる。そしてバン
クリフレッシュ信号φＢＡＮＫＲＥＦが活性化するので
ラッチ回路４２にラッチされていたデータ、すなわち、
モードセットコマンド入力時に設定されたバンクアドレ
スＢＡがリフレッシュバンク設定信号φＲＥＦＡＤＤと
して出力する。
【００７９】このようにして、実施の形態２では、実施
の形態１と同じ効果を得ることができる上、１バンクの
みのリフレッシュコマンドを入力する時に、毎回バンク
アドレスＢＡを指定する必要はない。
【００８０】実施の形態３．例えば、２つのバンクから
構成されるＳＤＲＡＭにおいては、どちらかのバンクの
データにアクセスし、もう一方のバンクはプリチャージ
されている状態にある場合がある。そこで一方のバンク
を活性化している時に１バンクのみのリフレッシュコマ
ンドを入力した場合、他方の活性化されていないバン
ク、つまりプリチャージされているバンクを選択してリ
フレッシュを行うようにすれば、バンクアドレスを指定
する必要がなく、効率的にリフレッシュを行うことがで
きる。
【００８１】図７は本発明の実施の形態３にかかるＳＤ
ＲＡＭの制御部の構成を示すブロック図である。図１に
示された実施の形態１にかかるＳＤＲＡＭの制御部の構
成との相違点は、スイッチ１３ａがスイッチ１３ｃに置
換されたことである。そして実施の形態３におけるＳＤ
ＲＡＭの制御方法は、実施の形態２のそれにおけるモー
ド設定信号φＭＯＤＥＳＥＴによるスイッチ４１の制御
を、プリチャージバンク信号φＰＣＧＢＡＮＫによるス
イッチの制御に変更したことにある。
【００８２】図８はスイッチ１３ｃの構成を示す回路図
であり、スイッチ４５及びラッチ回路４６から構成され
ている。スイッチ４５は動作信号φＮＯＲＭＡＬが活性
化されている場合にはノード１４，１５を互いに接続す
る。従って、この場合のスイッチ１３ｃの動作は実施の
形態１におけるスイッチ１３ａの動作と同じである。一
方、回路１ａから得られるプリチャージバンク信号φＰ
ＣＧＢＡＮＫが活性化していれば、スイッチ４５によっ
てノード１４，４３が互いに接続される。ラッチ回路４
６はノード４３に与えられた値をラッチして、バンクリ
フレッシュ信号φＢＡＮＫＲＥＦの活性化を契機として
ノード１６に与える。
【００８３】一方のバンクがプリチャージされる場合に
は、回路１ａから出力されるプリチャージ信号φＰＣＧ
が活性化する。プリチャージされるべきバンクを選択し
てリフレッシュを行うために、プリチャージコマンド入
力時のバンクアドレスＢＡがラッチされる。プリチャー
ジ信号φＰＣＧを受けてメモリアレイ制御回路５はメモ
リアレイＭＥＭを制御する。
【００８４】プリチャージバンク信号φＰＣＧＢＡＮＫ
はプリチャージが行われるべきバンクの設定を許可す
る。図２に例示される構成では、プリチャージ信号φＰ
ＣＧが活性化するような制御信号／ＣＳ，／ＲＡＳ，／
ＣＡＳ，／ＷＥの設定（それぞれ“Ｌ”，“Ｌ”，
“Ｈ”，“Ｌ”を採る）に加え、内部アドレス信号ｉｎ
ｔ．Ａｄｄ＜１０＞が“Ｌ”を採ることによって１バン
クプリチャージコマンドが指示され、プリチャージバン
ク信号φＰＣＧＢＡＮＫが活性化する。
【００８５】一方、プリチャージバンク信号φＰＣＧＢ
ＡＮＫは１バンクプリチャージコマンドが入力する１サ
イクル期間しか活性化されない。従ってラッチ回路４６
の機能により、一旦ある１バンクプリチャージコマンド
が入力された時に内部バンクアドレスｉｎｔ．ＢＡを設
定すれば、次に１バンクプリチャージコマンドが与えら
れるまでその設定された値が保持される。
【００８６】内部アドレス信号ｉｎｔ．Ａｄｄ＜１０＞
が“Ｈ”であれば上記の制御信号の設定によってプリチ
ャージ信号φＰＣＧが活性化しても動作信号φＮＯＲＭ
ＡＬは活性化しているが、内部アドレス信号ｉｎｔ．Ａ
ｄｄ＜１０＞が“Ｌ”であれば動作信号φＮＯＲＭＡＬ
は非活性となる。従って、プリチャージを行う際には、
内部アドレス信号ｉｎｔ．Ａｄｄ＜１０＞を“Ｈ”，
“Ｌ”にすることにより、それぞれバンクアドレスＢＡ
をスイッチ４５がノード１５，４３へ伝達する事にな
る。
【００８７】その後、通常のオートリフレッシュコマン
ドあるいはセルフリフレッシュコマンドが入力された場
合は、実施の形態１あるいは実施の形態２と同様にして
両バンクが交互にリフレッシュされる。
【００８８】次に本発明に特有の動作、即ち１バンクの
みのリフレッシュ動作について説明する。１バンクリフ
レッシュコマンドは例えば以下のように制御信号を設定
することで与えられる。即ち、／ＣＳ＝“Ｌ”，／ＲＡ
Ｓ＝“Ｌ”，／ＣＡＳ＝“Ｌ”，／ＷＥ＝“Ｌ”，Ａｄ
ｄ＜７＞〜Ａｄｄ＜１０＞＝“Ｈ”であり、オートリフ
レッシュの場合にはＣＫＥ＝“Ｈ”、セルフリフレッシ
ュの場合にはＣＫＥ＝“Ｌ”に設定される。実施の形態
１の場合と同様に、回路１ａがリフレッシュ信号φＲＥ
Ｆ、リフレッシュクロックφＲＥＦＣＬＫ、バンクリフ
レッシュ信号φＢＡＮＫＲＥＦを、特にセルフリフレッ
シュの場合には更にセルフリフレッシュ信号φＳＲＥＦ
をも活性化させる。そしてバンクリフレッシュ信号φＢ
ＡＮＫＲＥＦが活性化するのでラッチ回路４６にラッチ
されていたデータ、すなわち、１バンクプリチャージコ
マンド入力時に設定されたバンクアドレスＢＡがリフレ
ッシュバンク設定信号φＲＥＦＡＤＤとして出力する。
【００８９】このようにして実施の形態３では、１バン
クのみのリフレッシュコマンド入力時にリフレッシュの
対象となるバンクを指定するのではなく、活性化されて
いないバンクを選択してリフレッシュを行うので、実施
の形態１と同じ効果を得ることができる上、１バンクリ
フレッシュコマンド入力時にはプリチャージされている
バンクを選択してリフレッシュすることにより、毎回バ
ンクアドレスを指定する必要がなくなる。
【００９０】実施の形態４．実施の形態１乃至３におい
ては、ＳＤＲＡＭを構成するバンクの数に応じてリフレ
ッシュカウンタを設けていた。例えば、４個のバンクか
ら構成されるＳＤＲＡＭにおいて、これまでの実施例の
ように各バンクごとにリフレッシュアドレスカウンタを
設けるとレイアウト面積が増大すると同時に信号の制御
も複雑になる。
【００９１】そこで、２Ｎ（Ｎ≧２）バンクから構成さ
れるＳＤＲＡＭにおいては、各バンクに対して独立にリ
フレッシュアドレスカウンタを設けるのではなく、２つ
のリフレッシュアドレスカウンタのみを設け、バンクア
ドレスの最上位のビットに対応して分類され、それぞれ
Ｎ個のバンクからなる２つのバンク群のいずれかのみを
リフレッシュすることにより、一群のＮ個のバンクのリ
フレッシュ期間中に他群のＮ個のバンクのデータにアク
セスを可能とする。
【００９２】図９は４個のバンクＢａｎｋ０，Ｂａｎｋ
１，Ｂａｎｋ２，Ｂａｎｋ３から構成されるＳＤＲＡＭ
を２ビットのバンクアドレスＢＡ＜０：１＞で指定する
態様を示す概念図である。バンクアドレスＢＡの上位ビ
ットＢＡ＜１＞の値が“０”，“１”を採ることに対応
して、それぞれ第１のバンク群Ｂａｎｋ０，Ｂａｎｋ１
及び第２のバンク群Ｂａｎｋ２，Ｂａｎｋ３が指定され
る。
【００９３】第１及び第２のバンク群に対してそれぞれ
１つのリフレッシュアドレスカウンタを設ける。これに
より、レイアウト面積の増大を抑えることができると同
時に信号の制御も容易となり、一方のバンク群の２つの
バンクのリフレッシュ動作中に、他方のバンク群の２つ
のバンクへアクセスすることが可能となる。
【００９４】図１０は本発明の実施の形態４にかかるＳ
ＤＲＡＭの制御部の構成を示すブロック図である。図１
に示された実施の形態１にかかるＳＤＲＡＭの制御部の
構成との相違点は、バンクアドレスバッファ４が一対の
バンクアドレスバッファ４ａ，４ｂに置換され、更にス
イッチ１３ａがバンクアドレスバッファ４ａ，４ｂにそ
れぞれ対応するスイッチ１３ｄ，１３ｅに置換された点
と、リフレッシュアドレスカウンタ６ａ，６ｂをそれぞ
れリフレッシュアドレスカウンタ６ｃ，６ｄに置換した
点である。但し、メモリアレイは図９に示されるような
４つのバンクで構成されているものとする。
【００９５】リフレッシュアドレスカウンタ６ｃは第１
のバンク群に属する２つのバンクＢａｎｋ０，Ｂａｎｋ
１におけるリフレッシュアドレスを出力し、リフレッシ
ュアドレスカウンタ６ｄは第２のバンク群に属する２つ
のバンクＢａｎｋ２，Ｂａｎｋ３におけるリフレッシュ
アドレスを出力する。
【００９６】リフレッシュアドレスカウンタ６ｃ，６ｄ
はいずれも図１６に示されるように直列に接続されたバ
ンクアドレスカウンタ及びアドレスカウンタからなる。
バンクアドレスカウンタはリフレッシュクロックφＲＥ
ＦＣＬＫを入力し、その結果従来の技術と同様にしてリ
フレッシュアドレスが発生する。従って、第１のバンク
群においては２つのバンクＢａｎｋ０，Ｂａｎｋ１を交
互に、第２のバンク群においては２つのバンクＢａｎｋ
２，Ｂａｎｋ３を交互に、リフレッシュするようにカウ
ントアップがなされる。
【００９７】スイッチ１３ｄはスイッチ１７と同様に機
能する。バンクアドレスバッファ４ａに入力されたバン
クアドレスＢＡ＜０＞がノード１４ａへ内部バンクアド
レスｉｎｔ．ＢＡ＜０＞として伝達されており、動作信
号φＮＯＲＭＡＬが活性化している場合にはこれをノー
ド１５ａへ伝達する。
【００９８】スイッチ１３ｅは実施の形態１に示された
スイッチ１３ａと同様に機能する。バンクアドレスバッ
ファ４ｂに入力されたバンクアドレスＢＡ＜１＞がノー
ド１４ｂへ内部バンクアドレスｉｎｔ．ＢＡ＜１＞とし
て伝達されており、動作信号φＮＯＲＭＡＬが活性化し
ている場合にはこれをノード１５ｂへ伝達し、バンクリ
フレッシュ信号φＢＡＮＫＲＥＦが活性化している場合
にはこれをノード１６へリフレッシュバンク設定信号φ
ＲＥＦＡＤＤとして伝達する。
【００９９】動作信号φＮＯＲＭＡＬが活性化している
場合には、内部バンクアドレスｉｎｔ．ＢＡ＜０：１＞
は内部アドレスｉｎｔ．Ａｄｄ＜０：１０＞と共にメモ
リアレイＭＥＭへ与えられ、４つのバンクのいずれかの
１行が指定される。
【０１００】通常のオートリフレッシュコマンドが入力
された場合は、リフレッシュ信号φＲＥＦ及びリフレッ
シュクロックφＲＥＦＣＬＫが活性化される。実施の形
態１におけるリフレッシュ信号φＲＥＦの機能と同様に
してリフレッシュアドレスカウンタ６ｃ，６ｄのいずれ
か一方が選択され、その出力たるリフレッシュ行信号Ｒ
ｅｆ．Ａｄｄ＿Ｃ＜０：１０＞及びリフレッシュバンク
信号Ｒｅｆ．ＢＡ＿Ｃ、あるいはリフレッシュ行信号Ｒ
ｅｆ．Ａｄｄ＿Ｄ＜０：１０＞及びリフレッシュバンク
信号Ｒｅｆ．ＢＡ＿ＤがメモリアレイＭＥＭへと与えら
れる。リフレッシュバンク信号Ｒｅｆ．ＢＡ＿Ｃ，Ｒｅ
ｆ．ＢＡ＿Ｄはそれぞれ第１バンク群及び第２バンク群
においてリフレッシュの対象となるバンクを指定し、従
来の技術のリフレッシュバンク信号Ｒｅｆ＿Ａｄｄ＜１
１＞に対応する。従って、指定された１つのバンクにつ
いて１行分のメモリセルがリフレッシュされる。
【０１０１】リフレッシュ信号φＲＥＦが活性化する毎
に、スイッチ１１，１２はリフレッシュアドレスカウン
タ６ｃ，６ｄを交互に選択し、リフレッシュクロックφ
ＲＥＦＣＬＫは選択された方のリフレッシュアドレスカ
ウンタをカウントアップする。カウントアップされる毎
にリフレッシュバンク信号Ｒｅｆ．ＢＡ＿Ｃ，Ｒｅｆ．
ＢＡ＿Ｄの値が遷移するので、４つのバンクはＢａｎｋ
０，Ｂａｎｋ２，Ｂａｎｋ１，Ｂａｎｋ３に選択される
事になる。
【０１０２】また、通常のセルフリフレッシュコマンド
が入力された場合には、リフレッシュ信号φＲＥＦ、リ
フレッシュクロックφＲＥＦＣＬＫに加えてセルフリフ
レッシュ信号φＳＲＥＦも活性化する。通常のオートリ
フレッシュの場合と同様にして４つのバンクのうちの１
つのバンクが指定され、そのバンクの１行のメモリセル
のリフレッシュが開始する。セルフリフレッシュ信号φ
ＳＲＥＦの活性化に基づいてセルフリフレッシュタイマ
７によって継続信号φＴＩＭＥＲが活性化し、リフレッ
シュ信号φＲＥＦ、リフレッシュクロックφＲＥＦＣＬ
Ｋ及びセルフリフレッシュ信号φＳＲＥＦの活性化が継
続され、セルフリフレッシュ終了のコマンドが入力され
るまで４つのバンクが順次リフレッシュの対象となりつ
つ１行毎のリフレッシュが繰り返される。
【０１０３】次に本発明に特有の動作、即ち一方の２バ
ンクのみをリフレッシュする動作について説明する。一
方の２バンクのみのオートリフレッシュコマンド（以下
「２バンクオートリフレッシュコマンド」）は例えば以
下の様に制御信号を設定することで与えられる。即ち、
／ＣＳ＝“Ｌ”、／ＲＡＳ＝“Ｌ”、／ＣＡＳ＝
“Ｌ”、／ＷＥ＝“Ｌ”、ＣＫＥ＝“Ｈ”、Ａｄｄ７〜
Ａｄｄ１０＝“Ｈ”である。このときバンクアドレスＢ
Ａ＜１＞の値を設定する。
【０１０４】２バンクオートリフレッシュコマンドが入
力された場合は、回路１ａの出力するリフレッシュ信号
φＲＥＦ、リフレッシュクロックφＲＥＦＣＬＫのみな
らず、バンクリフレッシュ信号φＢＡＮＫＲＥＦが活性
化する。従って、スイッチ１１，１２を制御するリフレ
ッシュバンク設定信号φＲＥＦＡＤＤとしてバンクアド
レスＢＡ＜１＞の値が採用される。
【０１０５】スイッチ１１，１２はバンクリフレッシュ
信号φＢＡＮＫＲＥＦが活性化している場合にはリフレ
ッシュバンク設定信号φＲＥＦＡＤＤの値に従ってリフ
レッシュアドレスカウンタ６ｃ，６ｄのいずれか一方が
選択される。
【０１０６】ところがバンクリフレッシュ信号φＢＡＮ
ＫＲＥＦは２バンクオートリフレッシュコマンド入力時
の１サイクル期間のみ活性化され、またリフレッシュ信
号φＲＥＦ、リフレッシュクロックφＲＥＦＣＬＫもこ
の１サイクル期間のみ活性化し、リフレッシュアドレス
カウンタ６ｃ，６ｄの一方をカウントアップする。従っ
て２バンクリフレッシュコマンドが入力された場合に指
定されるバンクアドレスＢＡ＜１＞を固定することによ
り、リフレッシュの対象として４つのバンクが順次更新
されるのではなく、一方のバンク群に属する２つのバン
クを交互にリフレッシュし、他方のバンク群に属する２
つのバンクにアクセスすることができる。
【０１０７】また、一方の２バンクのみのセルフリフレ
ッシュ（以下「２バンクセルフリフレッシュコマン
ド」）は、例えば以下の様に制御信号を設定することで
与えられる。即ち、／ＣＳ＝“Ｌ”、／ＲＡＳ＝
“Ｌ”、／ＣＡＳ＝“Ｌ”、／ＷＥ＝“Ｌ”、ＣＫＥ＝
“Ｌ”、Ａｄｄ７〜Ａｄｄ１０＝“Ｈ”である。このと
きバンクアドレスＢＡ＜１＞の値を設定する。
【０１０８】２バンクセルフリフレッシュコマンドの入
力により、２バンクオートリフレッシュコマンドが入力
された場合に加えて更にセルフリフレッシュ信号φＳＲ
ＥＦも活性化する。そして、オートリフレッシュの場合
と同じようにして指定したバンクの１行のメモリセルが
リフレッシュされる。継続信号φＴＩＭＥＲによってリ
フレッシュが繰り返されるが、セルフリフレッシュ終了
のコマンドが入力されるまでの間、２バンクセルフリフ
レッシュコマンドの入力時におけるリフレッシュバンク
設定信号φＲＥＦＡＤＤの値は有効であるので、一方の
バンク群に属する２つのバンクにおいて交互にリフレッ
シュが行われる事になる。
【０１０９】以上の様に本実施の形態では、従来のリフ
レッシュ動作と類似する２つのバンクの間の交互のリフ
レッシュを、複数のバンク群の一つにおいて実行する一
方、複数のバンク群の他においてアクセスが可能とな
る。しかも実施の形態１のようにバンク毎にリフレッシ
ュアドレスカウンタを設ける場合と比較すると、チップ
面積を抑えることができる。
【０１１０】実施の形態５．実施の形態１乃至４では、
あるバンクのデータにアクセスしている期間中に他のバ
ンクをリフレッシュすることが可能となる例を示した。
しかし、リフレッシュ期間中のバンクがアクセスされる
と正常なリフレッシュ動作及び正常な書き込み・読み出
し動作を行うことができない。そこで、あるバンクがリ
フレッシュされているにも拘らず、そのリフレッシュ中
のバンクがアクセスされた場合にはこれを無効とするこ
とが望ましい。実施の形態５では上記の目的のために、
メモリアレイ制御回路５が活性化信号φＡＣＴを受けて
もこれを無視させるためのｂｕｓｙ信号をメモリアレイ
制御回路５へ与える。
【０１１１】図１１は本発明の実施の形態５にかかるＳ
ＤＲＡＭの制御部の構成を示すブロック図である。本実
施の形態は実施の形態１乃至４のいずれにも適用できる
が、図１１には実施の形態１に示されるＳＤＲＡＭに対
して適用した場合が例示されている。
【０１１２】記述のように、１バンクリフレッシュコマ
ンドが入力された場合には、リフレッシュバンク設定信
号φＲＥＦＡＤＤがリフレッシュされるバンクを決定す
る。その後、リフレッシュされているバンクがアクセス
された場合には、活性化信号φＡＣＴが活性化し、リフ
レッシュバンク設定信号φＲＥＦＡＤＤと同じ値の内部
バンクアドレスｉｎｔ．ＢＡに基づいてメモリアレイ制
御回路５がリフレッシュされているバンクを活性化しよ
うとする。
【０１１３】このような場合にはリフレッシュ動作を妨
げると同時に正常なデータの書き込み及び読み出し動作
を行うことができない。そこで、リフレッシュ期間中、
すなわちリフレッシュ信号φＲＥＦが活性化されている
期間中に、リフレッシュバンク設定信号φＲＥＦＡＤＤ
と内部バンクアドレスｉｎｔ．ＢＡ（本実施の形態を実
施の形態４に適用する場合にはｉｎｔ．ＢＡ＜１＞）が
同じバンクアドレスを示す時に活性化するｂｕｓｙ信号
φＢＵＳＹを出力するためにＥｘ−ＮＯＲゲート及びＡ
ＮＤゲートが設けられている。
【０１１４】メモリアレイ制御回路５はｂｕｓｙ信号φ
ＢＵＳＹを入力し、これが活性化している場合には活性
化信号φＡＣＴの活性化を無視する。これによって、一
方のバンクのみがリフレッシュされている時にリフレッ
シュ中のバンクがアクセスされた場合でも、正常なリフ
レッシュ動作が行われる。
【０１１５】勿論ｂｕｓｙ信号φＢＵＳＹを外部に出力
して活性化信号φＡＣＴの活性化にも拘らずアクセスで
きなかったということを外部から認識することができ
る。
【０１１６】
【発明の効果】以上のように、本発明によれば、複数バ
ンク構成のＳＤＲＡＭにおいて、あるバンクのデータに
アクセスしている期間中に他のバンクをリフレッシュす
ることが可能となるため、リフレッシュ動作を必要とし
ないＳＲＡＭのような使い方が可能となる効果がある。
【０１１７】この発明のうち請求項１にかかる同期型半
導体装置によれば、リフレッシュ動作は特殊リフレッシ
ュ動作と、そうでない通常リフレッシュ動作の２つにつ
いて行うことができる。通常リフレッシュ動作ではバン
ク群毎に対応するリフレッシュアドレスカウンタが交互
に選択され、その度にリフレッシュアドレスが更新され
るので、異なるバンク群の間を交互にリフレッシュする
ことができる。更に、特殊リフレッシュ動作では指定さ
れたバンク群に対応するリフレッシュアドレスカウンタ
のみが更新されるので、指定されたバンク群において異
なる行のリフレッシュを順次実行することができる。
【０１１８】この発明のうち請求項２にかかる同期型半
導体記憶装置によれば、モードセット時に一旦リフレッ
シュすべきバンクを指定しておけば、これがラッチ回路
において保持されているので、特殊リフレッシュ動作に
おいて毎回バンクアドレスを指定する必要がない。
【０１１９】この発明のうち請求項３にかかる同期型半
導体記憶装置によれば、プリチャージされるべきバンク
がリフレッシュすべきバンクとしてラッチ回路に保持さ
れるので、特殊リフレッシュ動作において毎回バンクア
ドレスを指定する必要がない。
【０１２０】この発明のうち請求項４にかかる同期型半
導体記憶装置によれば、リフレッシュアドレスカウンタ
をバンク毎に設ける必要はなく、２つで足りる。そして
各バンク群における複数の前記バンクは、従来のリフレ
ッシュ動作によってリフレッシュすることができる。
【０１２１】この発明のうち請求項５にかかる同期型半
導体記憶装置によれば、リフレッシュ期間中のバンクが
アクセスされて正常なリフレッシュ動作及び正常な書き
込み・読み出し動作を行うことができない、という事態
を回避することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかるＳＤＲＡＭの
制御部の構成を示すブロック図である。
【図２】 回路１ａの内部構成を例示する回路図であ
る。
【図３】 本発明の実施の形態１の動作を例示するタイ
ミングチャートである。
【図４】 本発明の実施の形態２にかかるＳＤＲＡＭの
制御部の構成を示すブロック図である。
【図５】 回路１ａに追加されて回路１ｂを構成する回
路を示す回路図である。
【図６】 スイッチ１３ｂの構成を示す回路図である。
【図７】 本発明の実施の形態３にかかるＳＤＲＡＭの
制御部の構成を示すブロック図である。
【図８】 スイッチ１３ｃの構成を示す回路図である。
【図９】 ４個のバンクから構成されるＳＤＲＡＭを２
ビットのバンクアドレスＢＡ＜０：１＞で指定する態様
を示す概念図である。
【図１０】 本発明の実施の形態４にかかるＳＤＲＡＭ
の制御部の構成を示すブロック図である。
【図１１】 本発明の実施の形態５にかかるＳＤＲＡＭ
の制御部の構成を示すブロック図である。
【図１２】 従来の技術を示すタイミングチャートであ
る。
【図１３】 従来の技術を示すタイミングチャートであ
る。
【図１４】 従来の技術を示すタイミングチャートであ
る。
【図１５】 従来の技術を示すブロック図である。
【図１６】 従来の技術を示すブロック図である。
【図１７】 従来のセルフリフレッシュの様子を示す概
念図である。
【符号の説明】
６ａ〜６ｄ リフレッシュアドレスカウンタ、１１，１
２ スイッチ、４２，４６ ラッチ回路、φＲＥＦ リ
フレッシュ信号、φＢＡＮＫＲＥＦ バンクリフレッシ
ュ信号、φＲＥＦＣＬＫ リフレッシュクロック。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つのバンクを含む複数のバ
    ンク群から構成されるメモリアレイを備える同期型半導
    体記憶装置であって、 (a)前記複数のバンク群の各々に対応したリフレッシュ
    アドレスカウンタと、 (b)リフレッシュ動作を指定する場合に活性化される第
    １の信号と、前記リフレッシュ動作に含まれる特殊リフ
    レッシュ動作を指定する場合に活性化される第２の信号
    とを入力し、 (b-1)前記第２の信号が活性化していない場合には前記
    第１の信号が活性化する度に接続関係を異ならせ、 (b-2)前記第２の信号が活性化している場合には外部か
    ら前記複数のバンク群の一つを指定するバンクアドレス
    に応じて前記接続関係を決定することにより、前記リフ
    レッシュアドレスカウンタのいずれか一方にリフレッシ
    ュクロックを与える第１のスイッチと、 (c)前記リフレッシュクロックが与えられた方の前記リ
    フレッシュアドレスカウンタの出力を、前記メモリアレ
    イをリフレッシュするリフレッシュアドレスとして採用
    する第２のスイッチとを備える同期型半導体記憶装置。
  2. 【請求項２】 (d)前記メモリアレイの入出力動作を規
    定するモードセット動作の際に、前記バンクアドレスを
    ラッチし、前記第２の信号が活性化している場合にその
    ラッチする内容を出力するラッチ回路を更に備える、請
    求項１記載の同期型半導体記憶装置。
  3. 【請求項３】 (d)前記メモリアレイにプリチャージを
    施す際に指定される方の前記バンクについての前記バン
    クアドレスをラッチし、前記第２の信号が活性化してい
    る場合にそのラッチする内容を出力するラッチ回路を更
    に備える、請求項１記載の同期型半導体記憶装置。
  4. 【請求項４】 前記複数のバンク群の各々は複数の前記
    バンクから構成され、 前記バンクアドレスは前記バンクを示す複数ビットの最
    上位ビットである、請求項１記載の同期型半導体記憶装
    置。
  5. 【請求項５】 前記特殊リフレッシュ動作において、リ
    フレッシュ対象となっている前記バンク群に対してアク
    セスが要求された場合に、これを無視させるビジー信号
    を生成する論理回路を更に備える、請求項１乃至４のい
    ずれか一つに記載の同期型半導体記憶装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002082455A1 (fr) * 2001-03-30 2002-10-17 International Business Machines Corporation Memoire vive dynamique et procede et rafraichissement de memoire vive dynamique
KR100394322B1 (ko) * 2001-05-19 2003-08-09 (주)이엠엘에스아이 리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램호환 메모리 장치
KR100429872B1 (ko) * 2001-06-27 2004-05-04 삼성전자주식회사 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법
KR100443909B1 (ko) * 2001-05-07 2004-08-09 삼성전자주식회사 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법
US7180809B2 (en) 2004-12-30 2007-02-20 Hynix Semiconductor Inc. Refresh control circuit of pseudo SRAM
JP2007140948A (ja) * 2005-11-18 2007-06-07 Elpida Memory Inc 積層メモリ
US7263021B2 (en) 2005-03-31 2007-08-28 Hynix Semiconductor Inc. Refresh circuit for use in semiconductor memory device and operation method thereof
JP2007272938A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd ダイナミック型半導体メモリおよびそのリフレッシュ制御方法
JP2008500679A (ja) * 2004-05-27 2008-01-10 クゥアルコム・インコーポレイテッド 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム
JP2008500644A (ja) * 2004-05-27 2008-01-10 クゥアルコム・インコーポレイテッド 揮発性メモリのために独立したバンクリフレッシュを提供する方法及びシステム

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249481B1 (en) 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US5999481A (en) * 1997-08-22 1999-12-07 Micron Technology, Inc. Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals
AU1075599A (en) * 1997-10-10 1999-05-03 Rambus Incorporated Dram core refresh with reduced spike current
US6587918B1 (en) * 1998-11-19 2003-07-01 Micron Technology, Inc. Method for controlling refresh of a multibank memory device
US6298413B1 (en) 1998-11-19 2001-10-02 Micron Technology, Inc. Apparatus for controlling refresh of a multibank memory device
JP3797810B2 (ja) 1998-11-30 2006-07-19 松下電器産業株式会社 半導体装置
JP4106811B2 (ja) 1999-06-10 2008-06-25 富士通株式会社 半導体記憶装置及び電子装置
JP4555416B2 (ja) * 1999-09-22 2010-09-29 富士通セミコンダクター株式会社 半導体集積回路およびその制御方法
DE19955601C2 (de) * 1999-11-18 2001-11-29 Infineon Technologies Ag Verfahren zur Durchführung von Auto-Refresh-Sequenzen an einem DRAM
TW522399B (en) * 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
US6396764B1 (en) * 2000-11-16 2002-05-28 Silicon Aquarius, Inc. Segmented memory architecture and systems and methods using the same
KR100437608B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 데이터를 패킷 단위로 제어하는 램버스 디램
US6941416B2 (en) 2001-10-04 2005-09-06 Zilog, Inc. Apparatus and methods for dedicated command port in memory controllers
US20060239098A1 (en) * 2002-03-06 2006-10-26 International Business Machines Corporation Dram architecture enabling refresh and access operations in the same bank
US6693837B2 (en) 2002-04-23 2004-02-17 Micron Technology, Inc. System and method for quick self-refresh exit with transitional refresh
US6862238B1 (en) * 2003-09-25 2005-03-01 Infineon Technologies Ag Memory system with reduced refresh current
US6914849B2 (en) * 2003-10-16 2005-07-05 International Business Machines Corporation Method and apparatus for reducing power consumption in a memory array with dynamic word line driver/decoders
US7221613B2 (en) * 2004-05-26 2007-05-22 Freescale Semiconductor, Inc. Memory with serial input/output terminals for address and data and method therefor
US7088632B2 (en) * 2004-05-26 2006-08-08 Freescale Semiconductor, Inc. Automatic hidden refresh in a dram and method therefor
JP2005353204A (ja) * 2004-06-11 2005-12-22 Elpida Memory Inc 半導体記憶装置
KR100618860B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더
US7953921B2 (en) * 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
US7158434B2 (en) * 2005-04-29 2007-01-02 Infineon Technologies, Ag Self-refresh circuit with optimized power consumption
JP4428319B2 (ja) * 2005-08-30 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびバンク・リフレッシュ方法
US7433261B2 (en) * 2005-10-17 2008-10-07 Infineon Technologies Ag Directed auto-refresh for a dynamic random access memory
US20070086261A1 (en) * 2005-10-17 2007-04-19 Freebern Margaret C Directed auto-refresh for a dynamic random access memory
US7330391B2 (en) * 2005-10-17 2008-02-12 Infineon Technologies Ag Memory having directed auto-refresh
KR100856069B1 (ko) * 2007-03-29 2008-09-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
KR100909630B1 (ko) * 2007-11-02 2009-07-27 주식회사 하이닉스반도체 어드레스 카운터 회로
JP2012165297A (ja) * 2011-02-09 2012-08-30 Tokai Rika Co Ltd 信号処理回路
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
KR102163983B1 (ko) * 2013-11-07 2020-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150128087A (ko) * 2014-05-08 2015-11-18 에스케이하이닉스 주식회사 리프레쉬 오류를 방지할 수 있는 반도체 장치 및 이를 이용한 메모리 시스템
KR20170045795A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10141041B1 (en) * 2017-11-01 2018-11-27 Micron Technology, Inc. Systems and methods for maintaining refresh operations of memory banks using a shared
KR102464305B1 (ko) * 2018-05-03 2022-11-08 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
KR950014089B1 (ko) * 1993-11-08 1995-11-21 현대전자산업주식회사 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치
JP3220586B2 (ja) * 1993-12-28 2001-10-22 富士通株式会社 半導体記憶装置
JPH0845269A (ja) * 1994-07-27 1996-02-16 Hitachi Ltd 半導体記憶装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002082455A1 (fr) * 2001-03-30 2002-10-17 International Business Machines Corporation Memoire vive dynamique et procede et rafraichissement de memoire vive dynamique
US7093067B2 (en) 2001-03-30 2006-08-15 International Business Machines Corporation DRAM architecture enabling refresh and access operations in the same bank
KR100443909B1 (ko) * 2001-05-07 2004-08-09 삼성전자주식회사 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법
KR100394322B1 (ko) * 2001-05-19 2003-08-09 (주)이엠엘에스아이 리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램호환 메모리 장치
KR100429872B1 (ko) * 2001-06-27 2004-05-04 삼성전자주식회사 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법
JP2008500679A (ja) * 2004-05-27 2008-01-10 クゥアルコム・インコーポレイテッド 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム
JP2008500644A (ja) * 2004-05-27 2008-01-10 クゥアルコム・インコーポレイテッド 揮発性メモリのために独立したバンクリフレッシュを提供する方法及びシステム
JP4699455B2 (ja) * 2004-05-27 2011-06-08 クゥアルコム・インコーポレイテッド 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム
JP2012009129A (ja) * 2004-05-27 2012-01-12 Qualcomm Inc 揮発性メモリのために独立したバンクリフレッシュを提供する方法及びシステム
US7180809B2 (en) 2004-12-30 2007-02-20 Hynix Semiconductor Inc. Refresh control circuit of pseudo SRAM
US7336555B2 (en) * 2004-12-30 2008-02-26 Hynix Semiconductor Inc. Refresh control circuit of pseudo SRAM
US7263021B2 (en) 2005-03-31 2007-08-28 Hynix Semiconductor Inc. Refresh circuit for use in semiconductor memory device and operation method thereof
JP2007140948A (ja) * 2005-11-18 2007-06-07 Elpida Memory Inc 積層メモリ
JP2007272938A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd ダイナミック型半導体メモリおよびそのリフレッシュ制御方法
KR100868713B1 (ko) 2006-03-30 2008-11-13 후지쯔 마이크로일렉트로닉스 가부시키가이샤 다이내믹형 반도체 메모리 및 그 리프레시 제어 방법

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