KR100443909B1 - 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법 - Google Patents

반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법 Download PDF

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Abstract

본 발명은 저장된 데이터를 재충전하기 위한 리플레쉬 동작이 반도체 메모리 장치의 셀 어레이를 포함하는 하나 이상의 선택된 메모리 뱅크의 일부분(예를 들면, 1/2, 1/4, 1/8 또는 1/16)에 수행되는 부분 어레이 셀프 리플레쉬 동작을 행하는 장치 및 방법에 관한 것이다. 일 형태로, 부분 어레이 셀프 리플레쉬 동작은 (1)셀프 리플레쉬 동작 동안 로우 어드레스 카운터에 의해 로우 어드레스의 발생을 제어하고, (2)이로부터 셀프 리플레쉬 사이클 출력을 조정하는 셀프 리플레쉬 사이클 발생회로를 제어함에 의하여 수행된다. 셀프 리플레쉬 사이클은 부분 어레이 셀프 리플레쉬 동작 동안 전류의 소모를 감소시키기 위한 방법으로 조정된다. 다른 형태로, 부분 어레이 셀프 리플레쉬 동작은 셀프 리플레쉬 동작 동안 부분 셀 어레이에 대응하는 하나 이상의 로우 어드레스를 제어함에 의해 수행되며 이때 셀프 리플레쉬 전류 소비의 감소는 메모리 뱅크의 사용되지 않는 부분에 대한 활성화를 차단함으로써 이루어진다.

Description

반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 장치 및 방법{SYSTEM AND METHOD FOR PERFORMING PARTIAL ARRAY SELF-REFRESH OPERATION IN A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 동적 랜덤 억세스 메모리(DRAM) 장치와 같은 반도체 메모리 장치에 관한 것으로, 특히 저장된 데이터를 재충전하기 위한 셀프 리플레쉬 동작이 반도체 메모리 장치에서 셀 어레이를 구비하는 하나 이상의 선택된 메모리 뱅크의 일부분에서 수행되는 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 장치 및 방법에 관한 것이다.
반도체 메모리 장치는 동적 랜덤 억세스 메모리(DRAM) 장치와 정적 랜덤 억세스 메모리(SRAM) 장치로 크게 분류된다. SRAM장치에 있어서, 단위 셀은 래치 구조(Latching Mechanism)를 구성하는 4개의 트랜지스터들에 의해서 구현된다. 만일 전원이 차단되지 않으면 저장된 데이터는 지워지지 않는다. 따라서, 리플레쉬 동작이 필요하지 않다. 반면에, DRAM에 있어서, 단위 셀에는 한 개의 트랜지스터와 한 개의 캐패시터에 의해서 구현된다. 그리고, 데이터는 캐패시터에 저장된다. 반도체 기판에 형성된 캐패시터는 주변 회로들로부터 필수적으로 완전하게 분리되지 않는다. 따라서, 메모리 셀에 저장된 데이터가 누설 전류에 의하여 변경될 수 있다. 그래서, 메모리 셀에 저장된 데이터를 주기적으로 재충전하기 위한 리플레쉬 동작이 요구된다. 반도체 메모리 장치의 셀프 리플레쉬 동작은 외부로부터 인가되는 명령 신호에 의해 연속적으로 내부 어드레스가 변화함에 의해서 수행된다.
고집적, 대용량의 반도체 메모리 장치에 있어서의 최근 경향에 따르면, 일반적으로 한 개의 메모리 칩 내에 복수개의 메모리 뱅크들이 구비된다. 각각의 메모리 뱅크는 소정량의 데이터를 출력할 수 있다. 무선 전화, 데이터 뱅크, 개인용 데이터 지원 시스템(PDA, Personal Data Assistance System)에 결합된 펜티엄급 컴퓨터 등을 포함하는 최근의 시스템에 설치된 DRAM은 스탠바이 모드에서 시스템에 필요한 데이터를 저장하기 위한 특별한 메모리 뱅크들만을 이용하는 반면, 데이터 통신 모드에서는 대부분의 메모리 뱅크들을 이용한다. 주로 배터리 전원으로 동작하는 개인용 데이터 지원 시스템을 구현하기 위하여 전력 소비를 감소시키는 것이 필요하다.
도1은 종래의 DRAM의 리플레쉬 동작시에 이용되는 회로들의 블록도이다. 이 명세서에서는 설명의 편의를 위하여 메모리 뱅크들(101_i, i=1 ~ 4)을 가지는 DRAM이 기술된다. 도1에서, 셀프 리플레쉬 동작에 관련되지 않은 회로부들은 도시되지 않은 반면에 셀프 리플레쉬 동작에 관련되는 회로부들은 개략적으로 도시된다.
각각의 메모리 뱅크들(101_i)은 컬럼들과 로우들에 배열된 복수개의 메모리 셀들을 가진다. 로우 디코더들(103_i)은 대응하는 메모리 뱅크의 로우 어드레스들을 정의한다. 컬럼 디코더들(105_1과 105_2)은 대응하는 메모리 뱅크의 컬럼 어드레스들을 정의한다. 리플레쉬 진입 검출기(107)는 셀프 리플레쉬 동작에 입력되는 신호를 검출하고, 이 신호에 대응하여 리플레쉬 지시 신호(PRFH)를 발생한다. 리플레쉬 지시 신호(PRFH)에 응답하여 내부 어드레스 발생기 및 카운터(109)가 셀프 리플레쉬 동작을 위하여 자발적으로 연속 어드레스들(FRA1 ~ FRAn)을 발생하며, 내부 어드레스들은 연속적으로 변환된다. 스위치(111)는 정상 동작 모드에서는 외부 어드레스(A1 ~ An)를 입력하고, 리플레쉬 모드에서는 카운팅 어드레스(FRA1 ~ FRAn)를 입력하고, 외부 어드레스 및 카운팅 어드레스는 내부 주소(RA1 ~ RAn)로서 로우 디코더(103_i)로 전송된다.
셀프 리플레쉬 동작은 아래의 방법으로 수행된다. 반도체 메모리 장치는 외부로부터 입력된 명령 신호에 응답하여 셀프 리플레쉬 모드로 진입한다. 이때, 로우 어드레스는 소정의 간격으로 연속적으로 증가하거나 감소한다. 메모리 셀의 워드 라인들은 로우 어드레스를 변화함에 의해서 연속적으로 선택된다. 선택된 워드 라인에 대응하는 캐패시터에 축적된 전하량은 센스 증폭기에 의하여 증폭되고 캐패시터에 다시 축적된다. 리플레쉬 동작을 통하여, 저장된 데이터는 손실 없이 유지된다. 이러한 셀프 리플레쉬 동작은 캐패시터에 저장된 데이터를 감지 증폭하는 동안 많은 전류량을 소모한다.
도1에 나타난 종래의 디램에 있어서, 셀프 리플레쉬 동작은 모든 메모리 뱅크에 대하여 이루어진다. 다시 말하면, 데이터가 특정한 메모리 뱅크에만 저장이 된다하더라도 셀프 리플레쉬 동작은 모든 메모리 뱅크들에 대하여 수행된다.
더욱이, 비록 분리된 내부 전압 발생기들(113_i, i=1 ~ 4), 예를 들면, 백 바이어스 전압 발생기 또는 내부 전원 공급 전압 발생기 등을 포함하는 내부 전압 발생기들(113_i, i=1 ~ 4)이 일반적으로 각각의 메모리 뱅크에 존재한다 하더라도 모든 전압 발생기들은 리플레쉬 동작 동안에 모두 작동된다.
상술한 바와 같이, 종래의 DRAM은 모든 메모리 뱅크들에 대하여 셀프 리플레쉬 동작을 수행하여 결과적으로 불필요한 전류의 소비를 초래한다. 또한 셀프 리플레쉬 모드로 진입되면, 각각의 메모리 뱅크들에 존재하는 모든 내부 전압 발생기들이 동작하고 따라서 전류의 소비가 더욱 증가하게 된다.
상기한 한계점들에 중점을 두어, 본 발명은 복수 개의 메모리 뱅크를 가지는 디램과 같은 반도체 메모리 장치에서, 각각의 메모리 뱅크 및 하나 이상의 선택된 메모리 뱅크의 일부분에 대하여 셀프 리플레쉬 동작을 선택적으로 수행할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
상기 본 발명은, 저장된 데이터를 재충전하기 위한 리플레쉬 동작이 반도체 메모리 장치에 있어서 셀 어레이를 포함하는 하나 이상의 선택된 메모리 뱅크의 일부분에 수행되어지는, 부분 어레이 셀프 리플레쉬 동작을 수행하는 다양한 메카니즘을 제공한다.
본 발명의 일 측면으로, 부분 어레이 셀프 리플레쉬 동작은 셀프 리플레쉬 동작 동안 (1)로우 어드레스 카운터에 의해 로우 어드레스의 발생을 제어하고 (2)이로부터 상기 셀프 리플레쉬 사이클 출력을 조정하는 셀프 리플레쉬 사이클 발생 회로를 조절함에 의해 수행된다. 상기 셀프 리플레쉬 사이클은 상기 부분 어레이 셀프 리플레쉬 동작 동안 전류의 소비를 감소하는 방향으로 조정된다.
본 발명의 다른 측면으로, 부분 어레이 셀프 리플레쉬 동작은 셀프 리플레쉬 동작 동안 부분 셀 어레이에 대응하는 하나 이상의 로우 어드레스를 조절함에 의해 수행되며, 이때 셀프 리플레쉬 전류 소비의 감소는 메모리 뱅크의 사용되지 않는 블록의 활성화를 저지함으로써 이루어진다.
도1은 종래의 DRAM의 리플레쉬 동작에 관련된 회로들을 나타내는 블록도이다.
도2는 본 발명의 바람직한 실시예에 따른 각각의 개별 메모리 뱅크에 대한 셀프 리플레쉬 동작을 선택적으로 수행할 수 있는 DRAM의 리플레쉬 동작에 관련된 회로들을 나타내는 블록도이다.
도3은 도2에 나타낸 리플레쉬 진입 검출기를 나타내는 상세 회로도이다.
도4는 도3에 나타낸 다양한 신호들의 타이밍도이다.
도5는 도2에 나타낸 스위치를 나타내는 회로도이다.
도6은 리플레쉬 제어신호가 외부 어드레스에 의해서 발생되는 도2에 나타낸 리플레쉬 제어기를 나타내는 회로도이다.
도7은 리플레쉬 제어신호가 제어 퓨즈에 의해서 제어되는 도2에 나타낸 리플레쉬 제어기의 다른 예의 회로도이다.
도8은 도2에 나타낸 리플레쉬 제어기의 또 다른 회로도이다.
도9는 도2에 나타낸 디코더의 상세 회로도이다.
도10은 뱅크가 리플레쉬 뱅크 설정 신호에 의해서 선택되는 도2에 나타낸 뱅크 선택 디코더의 회로도이다.
도11은 도10에 나타낸 프리디코더의 상세 회로도이다.
도12는 도10에 나타낸 프리디코더들 중의 하나에 대한 다른 상세 회로도이다.
도13은 리플레쉬 뱅크들의 수가 가변적으로 제어될 수 있는 도2에 나타낸 뱅크 선택 디코더의 다른 회로도이다.
도14는 도2에 나타낸 내부 전압 발생기의 회로도이다.
도15a 및 15b는 각각 본 발명에 따른 1/2 및 1/4 부분 어레이 셀프 리플레쉬를 위한 메모리 뱅크의 분할을 나타내는 도면이다.
도16은 본 발명의 일실시예에 따른 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로의 개략도이다.
도17은 본 발명의 일 형태에 따른 모든 어레이 셀프 리플레쉬 동작을 수행하기 위하여 사용되는 제어신호들을 나타내는 타이밍도이다.
도18a는 본 발명의 일실시예에 따른 사이클 카운터(Cycle Counter)의 회로도이다.
도 18b는 부분 어레이 셀프 리플레쉬 동작동안 도18a의 사이클 카운터의 동작을 나타내는 타이밍도이다.
도19는 본 발명의 일실시예에 따른 셀프 리플레쉬 사이클 발생기(Self-refresh Cycle Generator)의 개략도이다.
도20은 본 발명에 따른 모든 어레이 셀프 리플레쉬 동작, 1/2 부분 어레이 셀프 리플레쉬 동작, 및 1/4 부분 어레이 셀프 리플레쉬 동작 수행시의 워드 라인 활성화 간격을 나타내는 도면이다.
도21은 본 발명의 다른 실시예에 따른 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 회로의 개략도이다.
도22는 본 발명의 다른 실시예에 따른 셀프 리플레쉬 사이클 발생기의 회로도이다.
도23a, 23b 및 23c는 도22의 셀프 리플레쉬 사이클 발생기의 다양한 동작 모드를 나타내는 타이밍도이다.
도24a 및 24b는 부분 어레이 셀프 리플레쉬 동작을 수행하는 본 발명의 다른 실시예에 따른 사이클 카운터의 회로도이다.
도25는 부분 어레이 셀프 리플레쉬 동작을 수행하는 본 발명의 일실시예에 따른 로우 어드레스 버퍼의 개략도이다.
도26은 부분 어레이 셀프 리플레쉬 동작을 수행하는 본 발명의 일실시예에 따른 로우 어드레스 버퍼의 일부분에 대한 회로도이다.
도27은 부분 어레이 셀프 리플레쉬 동작을 수행하는 본 발명의 일실시예에 따른 로우 프리디코더의 일부분에 대한 회로도이다.
본 발명의 목적은 각각의 메모리 뱅크들에 대한 셀프 리플레쉬 동작 및 하나이상의 선택된 메모리 뱅크들에 대한 셀프 리플레쉬 동작을 선택적으로 수행할 수있는 복수개의 메모리 뱅크들을 가지는 DRAM과 같은 반도체 메모리 장치를 제공하는데 있다.
본 발명은 저장된 데이터를 재충전하기 위한 리플레쉬 동작이 반도체 메모리 장치내의 셀 어레이를 구비하는 하나 이상의 선택된 메모리 뱅크들의 일부분에 대하여 수행되는 것을 특징으로 하는 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 다양한 방법을 제공한다. 더 상세하게는, 본 발명은 선택된 메모리 뱅크의 1/2, 1/4, 1/8, 또는 1/16에 대한 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 방법을 제공한다.
본 발명의 일실시예의 형태에서, 부분 어레이 셀프 리플레쉬 동작은 (1) 셀프 리플레쉬 동작 동안 로우 어드레스 카운터에 의해서 로우 어드레스의 발생을 제어하고, (2) 셀프 리플레쉬 사이클 출력을 조절하기 위하여 셀프 리플레쉬 사이클 발생회로를 제어함에 의해서 수행된다. 셀프 리플레쉬 사이클은 부분 어레이 셀프 리플레쉬 동작 동안 전류 소모의 감소를 제공하는 방법으로 조절된다.
본 발명의 다른 형태에서, 부분 어레이 셀프 리플레쉬 동작은 셀프 리플레쉬 동작 동안 부분 셀 어레이에 대응하는 하나 이상의 로우 어드레스를 제어함에 의해서 수행되고, 셀프 리플레쉬 전류 소모의 감소는 메모리 뱅크의 사용되지 않는 블록의 활성화를 차단함에 의해서 달성된다.
본 발명의 또 다른 형태에서, 메모리 장치는 복수개의 메모리 블록들을 각각 구비하는 복수개의 메모리 뱅크들, 및 메모리 뱅크들의 하나를 선택하고, 선택된 메모리 뱅크의 메모리 블록들의 하나에 대한 셀프 리플레쉬 동작을 수행하기 위한셀프 리플레쉬 제어회로를 구비하는 것을 특징으로 한다.
본 발명의 또 다른 형태에서, 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 회로는 반도체 메모리 장치의 리플레쉬 동작 동안 소정 주기(T)를 가지는 셀프 리플레쉬 사이클 신호를 발생하기 위한 제1펄스 발생회로, 및 셀프 리플레쉬 사이클 신호에 응답하여 반도체 메모리 장치의 리플레쉬 동작 동안 메모리의 워드 라인들을 활성화하기 위하여 디코드되는 로우 어드레스 데이터를 발생하기 위한 복수개의 사이클 카운터들을 구비하는 카운터를 구비하고, 부분 어드레스 셀프 리플레쉬 동작 동안 카운터는 부분 어레이 셀프 리플레쉬 제어신호에 응답하여 카운터로부터 출력되는 어드레스 비트를 마스크하기 위하여 사이클 카운터의 동작을 디스에이블하고, 제1펄스 발생회로는 셀프 리플레쉬 사이클 신호의 소정 주기(T)를 증가시키기 위하여 부분 어레이 셀프 리플레쉬 제어신호에 응답하는 것을 특징으로 한다.
본 발명의 또 다른 형태에서, 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 회로는 반도체 메모리 장치의 리플레쉬 동작 동안 셀프 리플레쉬 사이클 신호를 발생하기 위한 제1펄스 발생회로, 셀프 리플레쉬 사이클 신호에 응답하여 반도체 메모리 장치의 리플레쉬 동작 동안 메모리 뱅크의 워드 라인들을 활성화하기 위하여 디코드되는 로우 어드레스 데이터를 발생하기 위한 복수개의 사이클 카운터들을 구비하는 카운터, 카운터로부터 출력되는 로우 어드레스 데이터를 입력하고, 로우 어드레스를 출력하기 위한 로우 어드레스 버퍼, 및 반도체 메모리 장치의 리플레쉬 동작 동안 메모리 뱅크의 워드 라인들을 활성화하기 위하여 처리되는 셀프 리플레쉬 어드레스 신호들을 발생하기 위하여 로우 어드레스 버퍼로부터 출력되는 로우 어드레스를 디코딩하기 위한 로우 프리디코더를 구비하고, 부분 어레이 셀프 리플레쉬 동작 동안 로우 어드레스 버퍼는 부분 어레이 셀프 리플레쉬 제어신호에 응답하여 메모리 뱅크의 사용되지 않는 부분에 대응하는 워드 라인들의 활성화를 차단하기 위하여 로우 어드레스 데이터의 하나 이상의 어드레스 비트들을 마스크하는 것을 특징으로 한다.
본 발명의 또 다른 형태에서, 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 회로는 반도체 메모리 장치의 리플레쉬 동작 동안 셀프 리플레쉬 사이클 신호를 발생하기 위한 제1펄스 발생회로, 셀프 리플레쉬 사이클 신호에 응답하여 반도체 메모리 장치의 리플레쉬 동작 동안 메모리 뱅크의 워드 라인들을 활성하기 위하여 디코드되는 로우 어드레스 데이터를 발생하기 위한 복수개의 사이클 카운터들을 구비하는 카운터, 카운터로부터 출력되는 로우 어드레스 데이터를 입력하고, 로우 어드레스를 출력하는 로우 어드레스 버퍼, 및 반도체 메모리 장치의 리플레쉬 동작 동안 메모리 뱅크의 워드 라인들을 활성화하기 위하여 처리되는 셀프 리플레쉬 어드레스 신호들을 발생하기 위하여 로우 어드레스 버퍼로부터 출력되는 로우 어드레스를 디코딩하기 위한 로우 프리디코더를 구비하고, 부분 어레이 셀프 리플레쉬 동작 동안, 로우 프리디코더는 부분 어레이 셀프 리플레쉬 제어신호에 응답하여 메모리 뱅크의 사용되는 않는 부분에 대응하는 워드 라인들의 활성화를 차단하기 위하여 로우 어드레스 데이터의 하나 이상의 어드레스 데이터를 마스크하는 것을 특징으로 한다.
본 발명 및 본 발명에 의해 성취되는 목적 및 동작의 장점 등을 좀 더 완전히 이해하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조로 하여 아래에 설명될 것이다. 각각의 도면의 같은 참조 번호는 같은 요소를 나타낸다.
도2는 본 발명의 바람직한 실시예에 따른 각각의 개별적인 메모리 뱅크에 대한 셀프 리플레쉬 동작을 선택적으로 수행할 수 있는 DRAM의 셀프 리플레쉬 동작에 관련된 회로들을 나타낸 블록도이다.
도2를 참조하면, 본 발명의 바람직한 실시예에 따른 각각의 개별적인 메모리 뱅크에 대한 셀프 리플레쉬 동작을 선택적으로 수행할 수 있는 DRAM은 복수개의 메모리 뱅크들(201_i)을 포함한다. 본 명세서에서는 설명의 편의를 위하여 4개의 메모리 뱅크들(201_i, i=1 ~ 4)을 가지는 DRAM이 예로서 설명된다. 본 발명은 4개가 아닌 복수개의 메모리 뱅크들을 가지는 DRAM에도 동등하게 적용될 수 있다.
각각의 메모리 뱅크들(201_i)는 컬럼과 로우로 배열된 복수개의 메모리 셀들을 갖는다. 로우 디코더들(203_i)은 해당되는 메모리 뱅크들의 로우 어드레스들을 지정한다. 예를 들면, 로우 디코더(203-1)는 메모리 뱅크(201_1)의 로우 어드레스를 선택한다.
컬럼 디코더들(205_1, 205_2)은 해당되는 메모리 뱅크들의 컬럼 어드레스들을 지정한다. 예를 들면, 컬럼 디코더(205_1)는 메모리 뱅크(201_1, 201_2)의 컬럼 어드레스들을 선택한다.
셀프 리플레쉬 모드로의 진입에 응답하여, 리플레쉬 진입 검출기(207)는 리플레쉬 지시 신호(PRFH)를 발생한다. 달리 말하면, 셀프 리플레쉬 모드에 들어가면리플레쉬 지시 신호(PRFH)는 "하이" 레벨로 활성화된다. 리플레쉬 진입 검출기(207)의 구성 및 동작은 도3을 참고로 하여 이후에 상세하게 설명된다.
내부 어드레스 발생기 및 카운터(209)는 셀프 리플레쉬 동작 동안 각각 소정의 주기를 가지는 펄스를 발생하고, 펄스에 응답하여 연속적으로 증가하는 카운팅 어드레스(FRA1 ~ FRAn)를 발생한다. 카운팅 어드레스(FRA1 ~ FRAn)의 조합은 지정되는 로우 어드레스를 연속적으로 변환한다. 리플레쉬 진입 검출기(207)에서 발생된 리플레쉬 지시 신호(PRFH)에 의해서 활성화된 스위치(211)는 동작이 정상 모드의 동작 동안 외부 어드레스(A1 ~ An)를 입력하고, 리플레쉬 모드의 동작 동안 카운팅 어드레스(FRA1 ~ FRAn)를 입력하고, 차례로 내부 어드레스(RA1 ~ RAn)를 발생한다. 스위치(211)의 동작은 도5를 참고로 하여 이후에 상세하게 설명된다.
도2를 참조하면, 종래의 DRAM에 포함된 회로 이외에 본 발명의 DRAM은 뱅크 선택 디코더(213), 디코더(215) 및 리플레쉬 제어기(217)를 더 포함한다. 디코더(215) 및 리플레쉬 제어기(217)는 아래에 기술된 바와 같이 본 발명의 리플레쉬 뱅크 지정 회로에 의해 바람직하게 구현된다. 또한, 뱅크 선택 디코더(213), 디코더(215) 및 리플레쉬 제어기(217)는 아래에 기술된 바와 같이 본 발명의 리플레쉬 제어회로에 의해 구현될 수 있다.
디코더(215)는 1개에서 4개까지의 리플레쉬 뱅크 지정 신호(PREF_i, i=1 ~ 4)를 발생한다. 리플레쉬되는 메모리 뱅크(201_1)들은 1개에서 4개까지의 리플레쉬 뱅크 지정 신호들(PREF_1 ~ PREF_4)에 의해 결정된다.
리플레쉬 제어기(217)는 리플레쉬 제어신호들(RCON1, RCON2)을 발생하고 리플레쉬 제어신호들은 디코더(215)에 공급된다. 리플레쉬 제어신호들(RCON1, RCON2)은 2개 이상일 수 있다. 리플레쉬 제어신호들(RCON1, RCON2)은 리플레쉬될 메모리 뱅크들의 선택을 제어한다. 리플레쉬 제어기(217)는 도6, 도7 및 도8을 참조하여 이후에 상세히 설명된다.
디코더(215)는 셀프 리플레쉬 모드에서 리플레쉬 제어신호들(RCON1, RCON2)을 디코드하여 제1에서 제4까지의 리플레쉬 뱅크 지정 신호들(PREF_1 ~ PREF_4)을 발생한다. 디코더(215)는 도9를 참고로 하여 이하에 상세하게 설명된다.
뱅크 선택 디코더(213)는 셀프 리플레쉬 모드에서 제1에서 제4까지의 리플레쉬 뱅크 지정 신호들(PREF_1 ~ PREF_4) 및 내부 어드레스(RA1 ~ RAn)를 입력한다. 뱅크 선택 디코더(213)는 리플레쉬 어드레스(DRAai, i=1 ~ 4)를 제1에서 제4까지의 리플레쉬 뱅크 지정 신호(PREF_1 ~ PREF_4) 및 이들의 조합에 의하여 선택된 메모리 뱅크들의 로우 디코더들에 공급한다.
예를 들면, 제1에서 제4까지의 리플레쉬 뱅크 지정 신호들(PREF_1 ~ PREF_4)에 의해 선택된 도2의 제1메모리 뱅크(201-1)가 리플레쉬되는 경우에, 상기 내부 어드레스(RA1 ~ RAn)의 데이터는 리플레쉬 어드레스(DRAa1 ~ DRAa4)로서 메모리 뱅크(201_1)의 메모리 셀의 로우 어드레스를 선택한 로우 디코더(203_1)에 공급된다. 뱅크 선택 디코더(213)는 도10에서 도13까지를 참고로 하여 이후에 상세하게 설명된다.
내부 전압 발생기들(219_i, i=1 ~ 4)은 각각의 메모리 뱅크들(201_i)에 관련된 회로들에 직류(DC) 전압들을 공급하고, 백 바이어스 전압 발생기, 내부 전원 공급 전압 발생기 및 다른 내부 전압 발생회로에 의해 선택된 하나 이상의 회로를 포함할 수 있다. 본 발명의 DRAM에서, 내부 전압 발생기(113_i)는 각각의 메모리 뱅크에 존재하고 셀프 리플레쉬 동작이 해당하는 메모리 뱅크에서 수행될 때에만 구동될 수 있다. 본 명세서에서 설명의 편의를 위하여, 셀프 리플레쉬 모드에 관련하여 각각의 메모리 뱅크에 대하여 인에이블되는 내부 전압 발생기들(209_i)이 대표적으로 설명되었다. 그러나, 당업자에게는 본 발명이 셀프 리플레쉬 모드 이외의 모든 동작 모드에 적용될 수 있음은 명백하다.
내부 전압 발생기(219_i, i=1 ~ 4)에 대한 전형적인 예가 도14를 참고로 하여 이후에 상세히 설명된다.
도3은 도2에 나타낸 리플레쉬 진입 검출기(207)를 나타낸 상세 회로도이고 도4는 도3에 나타낸 다양한 신호들에 대한 타이밍도이다. 이하, 도3 및 도4를 참고로 하여 리플레쉬 진입 검출기(207)의 구성 및 동작이 설명된다.
리플레쉬 진입 검출기(207)는 진입 검출부(301), 래치부(303), 및 종료 검출부(305)를 포함한다. 진입 검출부(301)는 내부 클럭 신호(PCLK), 제1내부 클럭 인에이블 신호(PCKE1), 칩 선택 신호(/CS), 컬럼 어드레스 스트로우브 신호(/RAS), 및 라이트 인에이블 신호(/WE)에 의하여 셀프 리플레쉬 모드로의 진입을 검출한다. 다시 말하면, 반도체 메모리 장치가 셀프 리플레쉬 모드로 진입하면, 진입 검출부(301)의 출력 신호(N302)가 "하이"상태로 천이된다.
래치부(303)는 진입 검출부(301)의 출력 신호(N302)를 래치하여 리플레쉬 지시 신호(PRFH)를 발생한다. 셀프 리플레쉬 동작이 끝나면, 종료 검출부(305)는 제2내부 클럭 인에이블 신호(PCKE2)에 응답하여 진입 검출부(301)의 출력 신호(N302)를 "로우"상태로 끌어내린다.
내부 클럭 인에이블 신호 발생기(307)는 클럭 인에이블 신호(CKE)에 응답하여 제1 및 제2 내부 클럭 인에이블 신호들(PCKE1, PCKE2)을 발생한다. 내부 클럭 발생기(309)는 클럭 신호(CLK)에 응답하여 내부 클럭 신호(PCLK)를 발생한다.
도4를 참조하면, 클럭 신호(CLK)는 반도체 메모리 장치의 마스터 클럭(Master Clock)이고, 내부 클럭 신호(PCLK)는 클럭 신호(CLK)의 상승 엣지에 관련되어 동시에 활성화되는 펄스이다. 클럭 인에이블 신호(CKE)는 다음 클럭의 유효성을 지시하는 신호이다. 본 발명의 클럭 인에이블 신호(CKE)는 셀프 리플레쉬 동작이 수행될 때 "로우"상태로 천이한다. 클럭 인에이블 신호(CKE)의 하강 엣지에 응답하여 제1 내부 클럭 인에이블 신호(PCKE1)는 "하이" 펄스로 발생된다. 클럭 인에이블 신호(CKE)의 상승 엣지에 응답하여 제2내부 클럭 인에이블 신호(PCKE2)는 "로우" 펄스로 발생된다.
따라서, 칩 선택 신호(/CS), 컬럼 어드레스 스트로우브 신호(/CAS) 및 로우 어드레스 스트로우브 신호(/RAS)가 모두 "로우" 레벨에 있고, 클럭 인에이블 신호(CKE)가 "로우" 레벨이 된다면, 리플레쉬 지시 신호(PRFH)는 "하이" 레벨로 래치되고 이는 셀프 리플레쉬 모드로 진입하는 것을 의미한다. 또한, 클럭 인에이블 신호(CKE)가 "하이" 레벨이 된다면, 리플레쉬 지시 신호(PRFH)는 "로우" 레벨로 래치되고, 이는 셀프 리플레쉬 모드의 종료를 나타낸다.
도5는 도2에 나타낸 스위치(211)의 회로도이다. 도2를 참조하면,스위치(211)는 외부 어드레스(A1 ~ An) 또는 카운팅 어드레스(FRA1 ~ FRAn)를 입력하여 내부 어드레스(RA1 ~ RAn)를 발생한다. 달리 말하면, 리플레쉬 지시 신호(PRFH)가 "하이" 레벨에 있는 셀프 리플레쉬 모드에서는 전송 게이트(501)가 온된다. 따라서, 내부 어드레스(RA1 ~ RAn)는 카운팅 어드레스(FRA1 ~ FRAn)의 데이터와 일치하는 데이터가 래치된다. 또한, 리플레쉬 지시 신호(PRFH)가 "로우" 레벨에 있는 정상 모드에서는 전송 게이트(503)가 온된다. 따라서, 내부 어드레스(RA1 ~ RAn)는 외부 어드레스(A1 ~ An)의 데이터와 일치하는 데이터가 래치된다. 각각의 전송 "게이트"는 복수개의 "n"개의 전송 게이트들, 즉 각각의 어드레스 버스(FRAn, An)의 각 비트들에 대한 하나의 전송 게이트를 나타내고 있음을 주목해야 한다.
도6은 리플레쉬 제어신호가 외부 어드레스에 의해서 발생되는 도2에 나타낸 리플레쉬 제어기(217)의 회로도로서, 설명의 편의를 위하여, 예를 들면, 리플레쉬 제어신호들(RCON1, RCON2)은 외부 어드레스 비트들(A10, A11)에 의해서 발생된다. 다른 실시예에서, 외부 어드레스는 반드시 A10 또는 A11일 필요는 없다. 각각의 리플레쉬 제어신호들(RCON1/RCON2)은 하나의 외부 어드레스(A10/A11)에 의해서 발생된다.
도6을 참조하면, 리플레쉬 제어기(217)는 전송 게이트(601), NMOS 트랜지스터(603), 및 래치(605)를 포함한다. 전송 게이트(601)는 모드 레지스터 설정 신호(PMRS)가 "하이" 레벨에 있는 기간 동안에 특정한 외부 어드레스(A10, A11)를 입력한다. 여기에서, 모드 레지스터 설정 신호(PMRS)는 DRAM 제어신호들, 예를 들면, /RAS, /CAS, /CS 및 /WE의 조합이 모두 활성화되는 시기에 "하이" 레벨로 활성화된다.
NMOS 트랜지스터(603)는 전원 공급 전압의 초기 파워 업 기간에 소정 시간동안 "하이" 레벨로 활성화되는 프리차지 신호(PRE)에 의해서 온된다. 래치(605)는 전송 게이트(601) 또는 프리차지 신호(PRE)에 의해 전송된 외부 어드레스(A10, A11)에 의해 발생된 신호(N602)를 래치한다.
따라서, 리플레쉬 제어신호들(RCON1, RCON2)은 프리차지 기간에 "로우" 레벨로 래치된다. 프리차지 신호가 "로우" 레벨로 래치된 후 모드 레지스터 설정 신호(PMRS)가 "하이" 레벨인 기간에 외부 어드레스(A10, A11)가 전송 게이트(601)를 통하여 전송된다.
이때, 리플레쉬 제어신호들(RCON1, RCON2)이 외부 어드레스(A10, A11)에 의해서 발생된다. 달리 말하면, 외부 어드레스(A10, A11)가 "하이" 레벨인 경우에 리플레쉬 제어신호들(RCON1, RCON2)은 "하이" 레벨로 래치된다. 또한, 외부 어드레스(A10, A11)가 "로우" 레벨인 경우에 리플레쉬 제어신호들(RCON1, RCON2)은 "로우" 레벨로 래치된다.
도6에 나타낸 리플레쉬 제어기(217)에서, 외부 어드레스(A10, A11)가 데이터를 저장하기 위하여 메모리 뱅크를 지정할 경우, 본 발명의 DRAM에서의 리플레쉬 동작은 데이터가 저장된 메모리 뱅크에 대하여만 수행된다.
도7은 리플레쉬 제어신호들(RCON1, RCON2)이 컨트롤 퓨즈에 의해서 제어되는 도2에 나타낸 리플레쉬 제어기(207)의 다른 회로도이다. 본 명세서에서는 설명의편의를 위하여 리플레쉬 제어신호들(RCON1, RCON2)이 컨트롤 퓨즈들(FUSE1, FUSE2)에 의해서 발생된다.
도7에 나타낸 리플레쉬 제어기(217)는 컨트롤 퓨즈들(FUSE1, FUSE2), NMOS 트랜지스터(701), 래치(703), 및 버퍼(705)를 포함한다. NMOS 트랜지스터(701)는 비교적 큰 저항 요소이다. 따라서, 컨트롤 퓨즈들(FUSE1, FUSE2)이 오프되면, NMOS 트랜지스터(701)의 드레인 포트(N702)가 "로우" 레벨로 된다. 여기에서, 리플레쉬 제어신호들(RCON1, RCON2)은 "하이" 레벨로 래치된다.
도7에 나타낸 이러한 리플레쉬 제어기에서, 데이터를 저장하기 위하여 메모리 뱅크를 지정하는 어드레스 정보에 의해 컨트롤 퓨즈들(FUSE1, FUSE2)을 차단하는 동작을 수행하는 장치가 더 제공되는 경우, 본 발명의 DRAM의 리플레쉬 동작은 데이터가 저장되는 메모리 뱅크에 대해서만 수행될 수 있다.
도8은 도2에 나타낸 리플레쉬 제어기(217)의 다른 회로도로서, 도6에 나타낸 것과 같이, 리플레쉬 제어신호들이 외부 어드레스에 의해서 발생된다. 도8을 참조하면, 리플레쉬 제어기(217)는 전송 게이트(801)와 래치(803)를 포함한다. 전송 게이트(801)는 제1 내부 클럭 인에이블 신호(PCKE1)와 내부 클럭 신호(PCLK)가 "하이" 레벨인 기간에 외부 어드레스(A10, A11)를 입력한다. 래치(803)는 전송 게이트(801)에 의해 전송된 외부 어드레스(A10, A11)를 래치하여 리플레쉬 제어신호들(RCON1, RCON2)을 발생한다. 달리 말하면, 외부 어드레스(A10, A11)가 "하이" 레벨인 경우에, 리플레쉬 제어신호들(RCON1, RCON2)은 "하이" 레벨로 래치된다. 또한, 외부 어드레스(A10, A11)가 "로우" 레벨인 경우에 리플레쉬 제어신호들(RCON1,RCON2)은 "로우" 레벨로 래치된다.
도9는 도2에 나타낸 디코더(215)의 상세 회로도이다. 도9를 참조하면, 디코더(215)는 리플레쉬 지시 신호(PRFH)가 "하이" 레벨인 리플레쉬 모드에서의 동작 동안 인에이블되는 4개의 NAND 게이트들(909, 911, 913, 915)과 리플레쉬 제어신호들(RCON1, RCON2)을 디코딩하기 위한 다른 4개의 NAND 게이트들(901, 903, 905 907)의 그룹을 포함한다.
리플레쉬 모드에서, 리플레쉬 제어신호들(RCON1, RCON2)이 모두 "로우" 레벨인 경우에 NAND 게이트(901)의 출력 신호(N902)는 "로우"레벨이 된다. 이에 응답하여, NAND 게이트(909)의 출력 신호인 제1 리플레쉬 뱅크 지정 신호(PREF_1)는 "하이"레벨이 된다.
리플레쉬 모드에서, 리플레쉬 제어신호(RCON1)가 "하이" 레벨이고 리플레쉬 제어신호(RCON2)가 "로우" 레벨이면, NAND 게이트(903)의 출력 신호(N904)는 "로우"레벨이 된다. 이에 응답하여, NAND 게이트(911)의 출력 신호인 제2 리플레쉬 뱅크 지정 신호(PREF_2)는 "하이"레벨이 된다.
리플레쉬 모드에서, 리플레쉬 제어신호(RCON1)가 "로우" 레벨이고 리플레쉬 제어신호(RCON2)가 "하이" 레벨이면, NAND 게이트(905)의 출력 신호(N906)가 "로우" 레벨이 된다. 이에 응답하여, NAND 게이트(913)의 출력 신호인 제3 리플레쉬 뱅크 지정 신호(PREF_3)는 "하이"레벨이 된다.
리플레쉬 모드에서, 리플레쉬 제어신호들(RCON1, RCON2)이 모두 "하이" 레벨이면, NAND 게이트(907)의 출력 신호(N908)는 "로우"레벨이 된다. NAND게이트(915)의 출력 신호인 제4 리플레쉬 뱅크 지정 신호(PREF_4)는 "하이"레벨이 된다.
도10은 한 뱅크가 리플레쉬 뱅크 지정 신호에 의해서 선택되는 도2에 나타낸 뱅크 선택 디코더(213)의 회로도이다. 도10을 참조하면, 뱅크 선택 디코더(213)는 4개의 버퍼들(1001, 1003, 1005, 1007)과 4개의 프리디코더들(1011, 1013, 1015, 1017)을 포함한다.
버퍼들(1001, 1003, 1005, 1007)은 제1에서 제4까지의 디코딩 신호들(PREF_j, j= a, b, c, d)을 발생하기 위하여 제1에서 제4까지의 리플레쉬 뱅크 지정 신호(PREF_1 ~ PREF_4)를 버퍼한다. 따라서, 제1에서 제4까지의 디코딩 신호들(PREF_a ~ PREF_d)은 제1에서 제4까지의 리플레쉬 뱅크 지정 신호(PREF_1 ~ PREF_4)와 유사한 정보를 나타낸다. 도2를 참조하면, 제1에서 제4까지의 디코딩 신호들(PREF_a ~ PREF_d)은 내부 전압 발생기(219_1 ~ 219_4)로 공급되어 내부 전압 발생기들을 제어한다.
도10을 참조하면, 프리디코더(1011, 1013, 1015, 1017)는 제1에서 제4까지의 디코딩 신호들(PREF_a ~ PREF_d)에 응답하여 인에이블된다. 또한, 인에이블된 프리디코더(1011, 1013, 1015, 1017)는 내부 어드레스(RA1 ~ RAn)를 입력하고 리플레쉬 어드레스(DRAji, j= a, b, c, d, I= 1 ~ n)를 발생한다. 프리디코더들(1011, 1013, 1015, 1017)은 도11 및 도12를 참고로 하여 이후에 좀 더 상세하게 설명된다.
도10에 나타낸 뱅크 선택 디코더(213)의 동작은 제1 리플레쉬 뱅크 지정 신호(PREF_1)가 활성화되는 경우에 대한 설명이다. 제1 리플레쉬 뱅크 지정신호(PREF_1)가 활성화되면 제1 디코딩 신호(PREF_a)가 활성화된다. 제1 디코딩 신호(PREF_a)가 활성화되면, 제1 프리디코더(1011)가 인에이블된다. 따라서, 제1 리플레쉬 어드레스(DRAai, I= 1 ~ n)는 내부 어드레스(RA1 ~ RAn)와 동일한 정보를 가진다. 제1 리플레쉬 어드레스(DRAai, I= 1 ~ n)는 제1메모리 뱅크(201_1)의 메모리 셀들을 리플레쉬하기 위하여 도2에 나타낸 제1메모리 뱅크(201_1)의 로우들을 디코딩하기 위한 제1로우 디코더(203_1)로 전송된다.
제1 리플레쉬 뱅크 지정 신호(PREF_1)가 뱅크 선택 디코더(213)에서 활성화되면 제2에서 제4까지의 리플레쉬 뱅크 지정 신호들(PREF_2 ~ PREF_4)이 비활성화되고 제2에서 제4까지의 프리디코더들(1013, 1015, 1017)은 디스에이블된다. 따라서, 제2에서 제4까지의 리플레쉬 어드레스(DRAji, j= b, c , d, I= 1 ~ n)가 프리차지 상태인 "로우" 레벨로 유지된다. 그러므로, 리플레쉬 동작은 제2에서 제4까지의 메모리 뱅크들(201_2 ~ 201_4)의 메모리 셀에서는 수행되지 않는다. 도10에 나타낸 뱅크 선택 디코더(213)를 이용하여 각각의 뱅크에 대한 리플레쉬 동작을 선택적으로 수행할 수 있는 DRAM을 구현하는 경우에, 단지 하나의 메모리 뱅크만이 선택되고 이때 리플레쉬 어드레스가 메모리 뱅크에 공급된다.
도9 및 도10을 참조하면, 뱅크들은 아래의 표1에 나타낸 바와 같이 리플레쉬 제어신호들(RCON1, RCON2)에 기초하여 선택된다.
RCON1 RCON2 뱅크 선택
0 0 제1 메모리 뱅크
0 1 제2 메모리 뱅크
1 0 제3 메모리 뱅크
1 1 제4 메모리 뱅크
도11은 도10에 나타낸 프리디코더의 상세 회로도이다. 제1에서 제4까지의 프리디코더들이 같은 구성으로 구현되므로 제1 프리디코더가 대표적으로 설명된다.
도11을 참조하면, 제1 프리디코더(1011)는 NAND 게이트(1101)와 인버터(1103)에 의해 구현된다. NAND 게이트(1101)는 제1디코딩 신호(PREF_a)의 활성화에 의하여 인에이블된다. 따라서, 제1 리플레쉬 어드레스(DRAai, I = 1 ~ n)는 내부 어드레스(RAi, i= 1 ~ n)와 동일한 정보를 전송한다.
도12는 도10에 나타낸 프리디코더의 다른 상세 회로도이다. 도12에 나타낸 프리디코더(1011)는 NAND 게이트(1201), 전송 게이트(1203), NMOS 트랜지스터(1205), 및 래치(1207)를 포함한다. NAND 게이트(1201)는 제1 디코딩 신호(PREF_a)와 제1 프리 차지 제어신호(PDRE)를 입력한다. 또한, NAND 게이트(1201)의 출력 신호(N1202)는 전송 게이트(1203)를 제어한다. 제1 프리차지 신호(PDRE)는 프리차지 기간에 "로우" 상태이고 프리차지 후에 "하이"상태로 된다.
전송 게이트(1203)는 NAND 게이트(1201)의 출력 신호(N1202)에 응답하여 내부 어드레스(RAi, i= 1 ~ n)를 전송한다. NMOS 트랜지스터(1205)는 프리차지 기간에 활성화되는 제2 프리차지 제어신호(PDRA)에 응답하여, 제1 프리디코더(1011)의 출력 신호인 제1 리플레쉬 어드레스(DRAai, i= 1 ~ n)를 "로우" 레벨로 프리차지한다. 래치(1207)는 전송 게이트(1203)에 의해 전송된 신호를 래치하고 NMOS 트랜지스터(1205)에 의해 프리차지된 신호를 래치한다.
따라서, 프리차지 기간이 종료되고 제1 디코딩 신호(PREF_a)가 활성화되면, 리플레쉬 어드레스(DRAai, I = 1 ~ n)는 내부 어드레스(RAi, I = 1 ~ n)와 동일한정보를 가지기 위하여 래치된다.
도13은 리플레쉬 뱅크들의 수가 다양하게 조절될 수 있는 도2에 나타낸 뱅크 선택 디코더의 다른 회로도이다. 도13을 참조하면, 뱅크 선택 디코더(213)는 4개의 논리 소자들(1301, 1303, 1305, 1307)과 4개의 프리디코더들(1311, 1313, 1315, 1317)을 포함한다.
제1 논리 소자(1301)는 제1에서 제4까지의 리플레쉬 뱅크 지정 신호들(PREF_i, i= 1 ~ 4)을 입력 신호로 받아들이고, 제1디코딩 신호(PREF_a')를 발생하기 위하여 논리합 동작을 수행한다. 제2 논리 소자(1303)는 제2에서 제4까지의 리플레쉬 뱅크 지정 신호들(PREF_i, I= 2 ~ 4)을 입력 신호로 받아들이고, 제2 디코딩 신호(PREF_b')를 발생하기 위하여 논리합 동작을 수행한다. 제3 논리 소자(1305)는 제3에서 제4까지의 리플레쉬 뱅크 지정 신호들(PREF_i, I= 3, 4)을 입력 신호로 받아들이고, 제3 디코딩 신호(PREF_c')를 발생하기 위하여 논리합 동작을 수행한다. 제4 논리 소자(1307)는 리플레쉬 뱅크 지정 신호(PREF_4)를 입력 신호로 받아들여 제4 디코딩 신호(PREF_d')를 발생한다.
디코딩 신호들은 다음과 같이 제1에서 제4까지의 리플레쉬 뱅크 지정 신호들(PREF_i, i= 1 ~ 4)의 활성화에 따라 조절된다.
제1 리플레쉬 뱅크 지정 신호(PREF_1)가 활성화되면, 제1 디코딩 신호(PREF_a')가 활성화되고 제2에서 제4까지의 디코딩 신호(PREF_b')가 비활성화된다. 따라서, 제1 리플레쉬 어드레스(DRAai, I= 1 ~ n)가 내부 어드레스(RA1 ~ RAn)와 동일한 정보를 갖는 동안 제2에서 제4까지의 리플레쉬 어드레스(DRAbi,DRAci, 및 DRAdi, i= 1 ~ n)는 프리차지 상태인 "로우"상태로 유지된다. 따라서, 도2에 나타낸 제1메모리 뱅크(201_1)는 리플레쉬 동작을 수행하고, 제2에서 제4까지의 메모리 뱅크들(201_i, i= 2 ~ 4)은 리플레쉬 동작을 수행하지 않는다.
제2 리플레쉬 뱅크 지정 신호(PREF_2)가 활성화되면, 제 1디코딩 신호(PREF_a') 및 제2 디코딩 신호(PREF_b')가 활성화되고 제3에서 제4까지의 디코딩 신호들(PREF_c', PREF_d')이 비활성화된다. 따라서, 제1 및 제2 리플레쉬 어드레스(DRAai, DRAbi, i= 1 ~ n)가 내부 어드레스(RA1에서 RAn)와 동일한 정보를 갖는 동안 제3에서 제4까지의 리플레쉬 어드레스(DRAci, DRAdi, i= 1 ~ n)는 프리차지 상태인 "로우"상태로 유지된다. 따라서, 제1 및 제2메모리 뱅크들(201_1, 201_2)은 리플레쉬 동작을 수행하고 제3 및 제4까지의 메모리 뱅크들(201_3, 201_4)은 리플레쉬 동작을 수행하지 않는다.
제3 리플레쉬 뱅크 지정 신호(PREF_3)가 활성화되면, 제1에서 제3까지의 디코딩 신호들(PREF_a', PREF_b', PREF_c')이 활성화되고 제4 디코딩 신호(PREF_d')가 비활성화된다. 따라서, 제1에서 제3까지의 리플레쉬 어드레스(DRAai, DRAbi, DRAci, i= 1 ~ n)가 내부 어드레스(RA1 ~ RAn)와 동일한 정보를 갖는 동안 제4 리플레쉬 어드레스(DRAdi, i= 1 ~ n)는 프리차지 상태인 "로우" 상태로 유지된다. 따라서, 제1에서 제3까지의 메모리 뱅크들(201_1, 201_2, 201_3)은 리플레쉬 동작을 수행하고 제4 메모리 뱅크(201_4)는 리플레쉬 동작을 수행하지 않는다.
제4 리플레쉬 뱅크 지정 신호(PREF_4)가 활성화되면, 상기 제1에서 제4까지의 디코딩 신호들(PREF_a', PREF_b', PREF_c', PREF_d')이 모두 활성화된다. 따라서, 제1에서 제4까지의 리플레쉬 어드레스(DRAai, DRAbi, DRAci, DRAdi, i= 1 ~ n)가 내부 어드레스(RA1 ~ RAn)와 동일한 정보를 갖는다. 따라서, 제1에서 제4까지의 메모리 뱅크들(201_1, 201_2, 201_3, 201_4)이 리플레쉬 동작을 수행한다.
도13에 나타낸 제1에서 제4까지의 프리디코더들(1311, 1313, 1315, 1317)은 도10에서 나타낸 프리디코더들(1011, 1013, 1015, 1017)과 동일한 구성으로 구현된다. 따라서, 상세한 설명은 여기에서는 생략하기로 한다.
도13에 나타낸 뱅크 선택 디코더(213)는 다양한 수의 프리디코더들을 가질 수 있다. 또한, 본 발명에 의하여 리플레쉬 동작을 선택적으로 수행할 수 있는 DRAM에서, 데이터가 저장된 메모리 셀들을 갖는 메모리 뱅크에서만 선택적으로 리플레쉬가 가능하다. 더불어, 리플레쉬되는 메모리 뱅크들의 수는 도13에 나타낸 뱅크 선택 디코더를 이용함에 의해서 다양하게 변화될 수 있다.
도14는 도2에 나타낸 내부 전압 발생기의 회로도로서, 내부 전원 공급 전압 발생기가 내부 전압 발생기의 일예로 도시되어 있다. 그러나, 본 발명이 백 바이어스 전압 발생기에도 적용될 수 있다는 것은 당업자에게는 명백하다. 또한, 제1 내부 전압 발생기(219_1)가 대표적으로 기술되지만, 본 발명은 제2에서 제4까지의 내부 전압 발생기들(219_i, i= 2 ~ 4)에도 적용될 수 있다.
먼저, 리플레쉬 동작이 도2에 나타낸 제1 메모리 뱅크(201_1)에 대하여 수행되는 경우 제1 디코딩 신호(PREF_a)는 "하이" 레벨로 된다. 이때, PMOS 트랜지스터(1401, 1405)는 오프되고 NMOS 트랜지스터(1407)는 온된다. 따라서, 종래 기술과 같이 도14에 나타낸 내부 전원 공급 전압 발생기는 내부 전원 공급전압(PIVG)을 발생하기 위하여 인에이블된다. 내부 전원 공급 전압(PIVG)을 발생하는 동작 원리는 당업자에게 잘 알려져 있으므로 여기에서 상세한 설명은 생략하기로 한다.
리플레쉬 동작이 제1 메모리 뱅크(201_1)에 대하여 수행되지 않을 경우, 제1 디코딩 신호(PREF_a)는 "로우" 레벨이 된다. 이때, PMOS 트랜지스터들(1401, 1405)은 온되고 NMOS 트랜지스터(1407)와 PMOS 트랜지스터(1403)는 오프된다. 더불어, 도14에 나타낸 내부 전원 공급 전압 발생기는 동작을 멈추기 위하여 디스에이블된다. 상술한 바와 같이, 도14에 나타낸 내부 전원 공급 전압 발생기는 리플레쉬 동작이 수행되는 메모리 뱅크에 대응하는 내부 전압 발생기만 동작하기 위하여 동작한다. 따라서, 리플레쉬 동작이 수행되지 않는 메모리 뱅크에 대응하는 내부 전압 발생기는 동작을 멈추고, 이에 따라 전원 소모를 크게 감소시킨다.
메모리 셀의 하나 이상의 선택된 메모리 뱅크들에 대하여 모든 어레이 셀프 리플레쉬를 수행하는 상술된 바람직한 실시예에 추가하여, 본 발명의 다른 실시예들은 하나 이상의 선택된 메모리 뱅크들의 일부분(하나 이상의 블록들)에 대하여 부분 어레이 셀프 리플레쉬(PASR;Partial Array Self-refresh) 동작을 수행하는 메커니즘을 제공한다. 특히, 본 발명은 선택된 메모리 뱅크의 부분 어레이 셀프 리플레쉬 동작, 예를 들면 1/2, 1/4, 1/8 또는 1/16 부분 어레이 셀프 리플레쉬 동작을 수행하는 메커니즘을 제공한다. 일반적으로, 본 발명의 일실시예에서, 부분 어레이 셀프 리플레쉬 동작은 (1) 셀프 리플레쉬 동작 동안 로우 어드레스 카운터에 의해 로우 어드레스의 발생을 제어하고, (2) 이로부터 셀프 리플레쉬 사이클 출력을 조절하기 위하여 셀프 리플레쉬 사이클 발생기를 제어함에 의해서 수행된다. 아래에 설명된 것처럼, 셀프 리플레쉬 사이클은 부분 어레이 셀프 리플레쉬 동작 동안 전류 소모의 감소를 제공하는 방법으로 조절된다. 다른 실시예에서, 부분 어레이 셀프 리플레쉬 동작은 셀프 리플레쉬 동안 부분 셀 어레이에 대응하는 하나 이상의 로우 어드레스를 제어함에 의해 수행되며, 셀프 리플레쉬 전류 소모의 감소는 메모리 뱅크의 사용되지 않는 블록의 활성화를 차단함에 의해서 이루어진다.
도15a 및 도15b는 반도체 메모리 장치의 복수개의 메모리 뱅크들의 하나의 메모리 뱅크(B)의 어레이 분할을 나타내는 것이다. 상술한 바와 같이, 반도체 장치의 메모리 셀 어레이는 뱅크 어드레스 코딩(예를 들면, 어드레스(A12, A13)는 4개의 메모리 뱅크들을 선택하기 위하여 사용될 수 있다)을 사용한 몇개의 메모리 뱅크들로 분할될 수 있다. 더욱이, 본 발명에 따르면, 도15에 나타낸 바와 같이, 메모리 뱅크(B)는 하나의 어드레스(예를 들면, A11)의 코딩을 사용하여, 논리적으로 2개의 블록들(BK1, BK2)로 분할되며, 바람직하게는 2개의 블록들의 크기는 동일하다. 부분 어레이 셀프 리플레쉬 동작 동안, 블록(BK1)은 "로우" 레벨의 어드레스(A11)에 응답하여 억세스되고 블록(BK2)은 "하이" 레벨의 어드레스(A11)에 응답하여 억세스된다. 달리 말하면, 부분 어레이 셀프 리플레쉬 동작 동안, 셀프 리플레쉬는 메모리 뱅크의 1/2에 대하여만 수행된다. 예를 들면, 셀프 리플레쉬는 블록(BK1)에 대하여만 수행되고 블록(BK2)에 대하여는 수행되지 않는다.
또한, 도15b에서는 메모리 뱅크(B)가 2개의 어드레스(예를 들면, A10, A11)의 코딩을 사용하여 논리적으로 4개의 블록들(BK1, BK2, BK3, BK4)로 분할되며, 4개의 블록들은 바람직하게 동일한 크기를 가진다. 부분 셀프 리플레쉬 동작 동안, 블록들(BK1, BK2, BK3, BK4) 중의 하나는 대응하는 어드레스에 의하여 억세스된다. 예를 들면, 블록(BK1)은 "로우" 레벨인 어드레스(A10, A11)에 응답하여 억세스되고 블록(BK2)은 "로우" 레벨인 어드레스(A11)와 "하이" 레벨인 어드레스(A10)에 응답하여 억세스된다. 달리 말하면, 부분 어레이 셀프 리플레쉬 동작 동안, 셀프 리플레쉬는 메모리 뱅크의 오직 1/4에 대하여만 수행된다. 예를 들면, 셀프 리프레쉬가 블록(BK1)에 대하여 수행되면, 나머지 블록들(BK2, BK3, BK4)에 대하여는 수행되지 않는다. 마찬가지로, 메모리 뱅크는 논리적으로 3개 및 4개의 어드레스를 이용하여 8개 및 16개의 블록들로 분리될 수 있고, 메모리 뱅크의 1/8 또는 1/16 블록이 셀프 리플레쉬된다. 부분 어레이 셀프 리플레쉬 동작을 수행하는 바람직한 실시예에 대한 좀 더 상세한 설명이 기술될 것이다.
도16은 본 발명의 실시예에 따른 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 회로의 개략도이다. 도16은 도2에 나타낸 내부 어드레스 발생기 및 카운터(209)의 실시예를 나타낸다. 도16은 셀프 리플레쉬 어드레스 카운터에 의해서 발생된 어드레스 비트들을 마스크하고, 셀프 리플레쉬 사이클을 조절하기 위한 본 발명의 일 형태에 따른 제어 방법을 나타낸다. 도16의 회로는 명령어 버퍼(1601), 발진기(1602), 셀프 리플레쉬 사이클 발생기(1603), 자동 펄스 발생기(1604), 카운터(1605), 로우 어드레스 버퍼(1606), 및 로우 어드레스 프리디코더(1607)를 포함한다.
카운터(1605)는 복수개의 사이클 카운터들(예를 들면, 카운터0 ~ 카운터11)을 포함한다. 반도체 메모리 장치에 적용되는 사이클 카운터들의 수는 바람직하게는 워드 라인들을 활성화하기 위한 내부 어드레스를 발생하는데 필요한 어드레스 비트들의 수와 동일하다. 예를 들면, 메모리 뱅크 당 워드 라인들의 수가 4096인 도15a 및 도15b의 실시예에서, 12개의 어드레스 비트들(CNT0 ~ CNT11)이 필요하다. 따라서, 도16의 실시예에서, 카운터(1605)는 12개의 사이클 카운터들을 포함한다.
명령어 버퍼(1601)는 반도체 메모리 칩에 인가되는 외부 셀프 리플레쉬 명령어 신호를 입력으로서 받아들이고, 여기에 응답하여 내부 리플레쉬 제어신호(IN2)를 출력한다. 제어신호(IN2)의 논리 레벨에 의존하여, 모든 어레이 셀프 리플레쉬 동작이 하나 이상의 선택된 메모리 뱅크들에 대하여 수행되거나, 부분 어레이 셀프 리플레쉬 동작이 하나 이상의 선택된 메모리 뱅크의 일부분에 대하여 수행된다.
특히, 하나의 실시예에서, 제어신호(IN2)가 셀프 리플레쉬 명령 신호에 응답하여 "하이" 레벨로 설정되면, 모든 어레이 셀프 리플레쉬 동작이 하나 이상의 메모리 뱅크들에 대하여 수행된다. 도17은 하나 이상의 선택된 메모리 뱅크들에 대한 모든 어레이 셀프 리플레쉬 동작을 수행하기 위한 제어신호들을 나타내는 타이밍도이다. "하이" 레벨인 제어신호(IN2)에 응답하여, 발진기(1602)는 신호(POSC)를 발생한다. 신호(POSC)는 셀프 리플레쉬 사이클 발생기(1603)에 입력되고, 셀프 리플레쉬 사이클 발생기(1603)는 펄스 신호(POSC)의 주기보다 몇 배 큰 소정의 주기(T)를 갖는 펄스 신호(PSELF)를 발생한다. 자동 펄스 발생기(1604)는 셀프 리플레쉬 사이클 제어신호를 포함한 각 펄스의 상승부에 응답하여 펄스 신호(CNTP)를 발생한다. 신호(CNTP)는 카운터(1605)에 입력되어 어드레스 신호(CNT0 ~ CNT11)를 발생하고 어드레스 신호(CNT0 ~ CNT11)는 셀프 리플레쉬 사이클 신호(PSELF)의 상승 엣지에서 변화된다. 카운터는 연속적으로 로우 어드레스 버퍼(1606)에 입력되는 내부 로우 어드레스를 발생한다. 이때부터, 버퍼된 로우 어드레스는 로우 어드레스 프리디코더(1607)에 의해 디코드되고 모든 어레이 셀프 리플레쉬 동작은 연속적으로 활성화된 워드 라인들에 의해서 상술한 바와 같이 선택된 메모리 뱅크에 대하여 수행된다. 각각의 워드 라인은 도17에 나타낸 바와 같이 활성화된다.
따라서, 주어진 선택된 메모리 뱅크에 대한 모든 어레이 셀프 리플레쉬 동작의 경우에, 부분 셀프 리플레쉬 신호(IN2)는 "하이" 레벨로 고정되고, 도17에 나타낸 바와 같이 리플레쉬 동작 동안 발생된 자동 펄스 신호(CNTP)의 토글링(Toggling)에 기초하여 신호(CNT11)가 발생된다.
반면에, 본 발명의 일 형태에 따른 부분 어레이 셀프 리플레쉬 동작의 경우, 제어신호(IN2)는 "로우" 레벨로 설정된다. "로우" 레벨인 제어신호(IN2)에 응답하여 카운터(11)는 신호(CNTP)에 응답하여 동작하지 않고 카운터(11)의 어드레스 비트(예를 들면, CNT11)는 마스크되고 "로우" 레벨로 고정된다.
도18은 본 발명의 일실시예에 따른 카운터의 개략도이다. 특히, 도18a는 도 16에 나타낸 카운터(1605)의 사이클 카운터(1605-11)를 나타내는 것이다. 사이클 카운터(1605-11)는 리플레쉬 신호(IN2)를 입력으로 받아들이는 복수개의 NAND 버퍼들(N1, N2), 복수개의 전송 게이트들(t0 ~ t3), 및 복수개의 인버터 버퍼들(I1 ~ I4)을 포함하며, 이들 모두는 도시된 바와 같이 동작하도록 연결된다.
상술하고 도18b의 타이밍도에 나타낸 바와 같이, "로우" 레벨의 신호(IN2)가카운터(1605)에 인가되어 카운터(1605)의 동작을 디스에이블하고 신호(CNT10)의 입력 레벨에 관계없이 카운터(1605)의 출력 비트(CNT11)를 "로우" 레벨로 유지한다. 요약하면, 사이클 카운터(1605-11)는 다음과 같이 동작한다. 내부 노드들(n0, n1, n2, n3, n4, n5, CNT11, IN2)의 초기 상태를 각각 "하이" 레벨, "로우" 레벨, "하이" 레벨, "로우" 레벨, "로우" 레벨, "하이" 레벨, "로우" 레벨, "하이" 레벨로 가정한다. 신호(CNT10)가 "로우" 레벨이 되면 전송 게이트(t3)가 온되고, 노드(n4)가 "하이" 레벨, 노드(n3)가 "하이" 레벨, 노드(n5)가 "로우" 레벨 및 최종 출력(CNT11)이 "하이" 레벨로 된다. 신호(CNT10)가 "하이" 레벨이 되면, 전송 게이트(t1)가 온되고, 노드(n0)가 "로우" 레벨, 노드(n1)가 "하이" 레벨, 노드(n2)가 "로우" 레벨로 된다. 신호(CNT11)의 레벨은 신호(CNT10)의 "로우" 레벨에 따라 계속적으로 변한다.
더욱이, 도15a에 나타낸 바와 같이 1/2 부분 어레이 셀프 리플레쉬 동작 동안 하나의 뱅크가 두 번 리플레쉬되는 것을 방지하기 위하여 리플레쉬 사이클의 주기(T)는 전류 소모를 감소시키기 위하여 두 배(2T)로 된다. 달리 말하면, 도15a의 구현예에서, 오직 2047개의 워드 라인(210)이 활성화될 필요가 있으므로, 리플레쉬 신호(PSELF)의 주기(T)는 두 배로 된다. 리플레쉬 신호(PSELF)의 주기(T)는 신호(IN2)에 응답하여 조절된다. 도19는 본 발명의 일실시예에 따른 셀프 리플레쉬 사이클 발생기의 개략도이다. 셀프 리플레쉬 사이클 발생기(1603)는 n비트 카운터(n-bit counter)를 포함하며, 리플레쉬 신호(PSELF)를 발생하기 위하여 사용되는 사이클 카운터들(1603-1 ~ 1603-3)의 양은 신호(IN2)에 기초하여 변화한다.
좀 더 상세하게는, 선택된 메모리 뱅크의 모든 어레이 셀프 리플레쉬 동작의 경우에 소정 개수의 사이클 카운터들(1603-1 ~ 1603-3)이 카운터(counterN, 1603-3)로부터 출력되는 신호(QN 또는 PSELF)를 발생하기 위하여 사용된다. "하이" 레벨의 신호(IN2)에 응답하여 신호(POSC)는 스위치(1603-5)를 통하여 카운터(counter0, 1603-1)에 직접적으로 스위치되고, 주기(T)를 가지는 신호(PSELF)는 PSELG 발생기(PSELF, 1603)로부터 출력된다.
더욱이, 신호(IN2)가 "로우" 레벨인 부분 어레이 셀프 리플레쉬 동작의 경우에 스위치(1603-5)는 신호(POSC)를 추가적인 카운터(1604-4)로 보내어 발생되는 신호(PSELF)의 주기가 모든 어레이 셀프 리플레쉬 동작을 위한 소정의 셀프 리플레쉬 사이클의 주기의 2배(2T)가 되도록 한다. 사용되는 각각의 추가 카운터에 대하여, 신호(PSELF)의 주기는 2배가 된다. 예를 들면, 도20은 모든 어레이 셀프 리플레쉬 동작, 1/2 부분 어레이 셀프 리플레쉬 동작, 및 1/4 부분 어레이 셀프 리플레쉬 동작에 대한 워드 라인 활성화 간격을 나타내는 도면이다. 따라서, 1/4 부분 어레이 셀프 리플레쉬 동작에 대하여, PSELF 발생기(1603)에서 두 개의 추가 카운터들의 사용은 신호(PSELF)의 주기가 모든 어레이 셀프 리플레쉬 동작의 소정 주기(T)의 4배(4T)가 되도록 한다.
도21은 본 발명의 다른 실시예에 따른 부분 어레이 셀프 리플레쉬 동작을 수행하기 위한 회로에 대한 개략도이다. 도21의 회로의 동작은 상술한 바와 같은 도16의 회로의 동작과 유사하나, 카운터(counter10, 1605-10)와 카운터(counter11,1605-11)는 셀프 리플레쉬 간격을 조절하기 위하여 PSELF 발생기에 입력되는 제어신호(IN3)에 의해 선택적으로 인에이블/디스에이블되는 것이 다르다. 제어신호(IN3)를 통하여 두개의 사이클 카운터들(counter10, counter11)의 동작을 선택적으로 디스에이블함으로써, 어드레스 비트들(CNT10, CNT11)이 1/4 부분 어레이 셀프 리플레쉬 동작을 수행하도록 하기 위하여 각각 마스크되고 원하는 레벨로 고정될 수 있다.
도22는 본 발명에 따른 셀프 리플레쉬 사이클 발생회로(1603)의 실시예를 나타내는 것으로, 리플레쉬 사이클은 제어신호들(IN2, IN3)에 의해 선택적으로 조절됨으로써 소정의 셀프 리플레쉬 사이클(T)의 2배 또는 4배로 조절된다. 회로는 복수개의 사이클 카운터들(1604, 1605, 1606, 1607), NOR 게이트(NORGate, 1608), 복수개의 전송 게이트들(1609, 1610, 1611), 및 복수개의 인버터 버퍼들(612, 1613, 1614)을 포함하며, 이들 모두는 도22에 나타낸 바와 같이 동작하게 연결된다. 제어신호(IN1)는 1/2 부분 어레이 셀프 리플레쉬 동작을 가능하게 하고 제어신호(IN3)는 1/4 부분 어레이 셀프 리플레쉬 동작을 가능하게 한다. 제어신호(IN2, IN3)의 논리 레벨들에 의존하여, 발진기 신호(POSC)의 경로는 사이클 카운터(Q1, 1604)로부터 출력되는 원하는 신호(PSELF)를 얻기 위하여 변화될 것이다.
좀 더 상세하게, 사이클 카운터(1604)의 출력은 현재의 사이클을 결정하는 출력이라고 가정한다. 일실시예로서, 모든 어레이 셀프 리플레쉬 동작의 경우에, 신호들(IN2, IN3)은 "로우" 레벨을 가지도록 고정된다. 전송 게이트(1609)는 활성화되고 전송 게이트들(1610, 1611)은 비활성화되어 사이클 카운터들(1605, 1604)을통하여 발생되는 신호(PSELF)가 도23a의 타이밍도에서 나타낸 바와 같이 주기(T)를 갖는 신호(PSELF)가 되도록 한다. 1/2 부분 어레이 셀프 리플레쉬 동작의 경우에 신호들(IN2, IN3)은 각각 "하이" 레벨과 "로우" 레벨을 가지도록 고정된다. 결과적으로, 전송 게이트들(1609, 1611)은 비활성화되고 신호(POSC)는 사이클 카운터들(1606, 1605, 1604)을 통과한다. 카운터(1604)의 출력(PSELF)은 도23b의 타이밍도에 나타낸 바와 같이 모든 어레이 셀프 리플레쉬를 위한 신호(PSELF) 주기의 2배의 주기를 가진다. 더욱이, 1/4 부분 어레이 셀프 리플레쉬 동작의 경우에 신호들(IN2, IN3)은 각각 "로우" 레벨과 "하이" 레벨을 가지도록 고정되며 이는 전송 게이트(1611)가 활성화되고 전송 게이트들(1609, 1610)이 비활성화되는 결과를 초래한다. 신호(POSC)는 따라서 모든 사이클 카운터들(1606, 1607, 1605, 1604)을 통과한다. 카운터(1604)의 출력 신호는 따라서 도23c의 타이밍도에 나타낸 바와 같이 모든 어레이 셀프 리플레쉬 동안 소정의 주기(T)의 4배인 주기를 가지게 될 것이다.
도24a 및 24b는 본 발명의 다른 실시예에 따른 사이클 카운터들을 나타내는 개략도이다. 특히, 도24a 및 도24b는 본 발명의 일실시예에 따른, 예를 들면, 1/4 부분 어레이 셀프 리플레쉬 동작을 제공하는 도21의 카운터(1605)에 구현될 수 있는 사이클 카운터들(1605-11, 1605-10)의 일실시예를 나타내는 것이다. 도24a 및 도24b에 나타낸 실시예의 사이클 카운터들은 도18a에 나타낸 사이클 카운터와 유사하나, 도시된 바와 같이 동작하게 연결된 버퍼 인버터(I6) 및 전송 게이트들(t5, t6)을 포함하는 것이 다르다. 또한, 제어신호들(IN2, IN3) 각각은 카운터비트들(CNT10, CNT11)의 다양한 출력들을 제공하기 위하여 2비트 신호들(IN2A, IN2B, IN3A, IN3B)을 각각 포함하며, 이는 계속해서 선택된 메모리 뱅크의 메모리 블록을 선택하기 위한 어드레스 비트들(10, 11)의 다양한 출력들을 제공한다. 예를 들면, 실시예로서, 선택된 메모리 뱅크의 블록들(BK1, BK2, BK3, BK4) 중 하나는 아래의 표2에 따라 1/4 부분 어레이 셀프 리플레쉬 동작에 기초하여 리플레쉬된다.
IN3 IN2 블록
IN3B / IN3A IN2B / IN2A
L / L L / L 1
H / L L / L 2
L / L H / L 3
H / L H / L 4
본 발명의 다른 실시예에 따르면, 부분 어레이 셀프 리플레쉬 동작을 수행하는 두 번째 제어방법은 대응하는 로우 어드레스 카운터를 조절하는 방법이 아닌 로우 어드레스의 부분 셀 어레이에 대응하는 로우 어드레스를 조절하는 방법으로서, 선택된 메모리 뱅크의 사용되지 않는 블록의 활성화를 차단하는 방법이다. 예를 들면, 도15a를 참조하면, 셀 데이터가 블록(BK1)에 있는 셀프 리플레쉬 카운터와 관련되어 증폭된다. 블록(BK2)에서, 셀프 리플레쉬 카운터가 인에이블되지만 활성화는 셀프 리플레쉬 어드레스 카운터가 아니라 어드레스를 제어하는 방법으로 차단된다. 활성화의 차단은 로우 어드레스 버퍼나 디코더로 인가되는 로우 어드레스를 차단함에 의해서 수행된다.
도25는 로우 어드레스 버퍼를 경유하여 로우 어드레스의 활성화를 차단하는 방법을 설명하기 위한 로우 어드레스 버퍼(1606)의 개략도이다. 도시한 바와 같이,카운터(1605, 도 16)로부터 출력되는 어드레스 비트(ADDR11)는 신호(IN2)에 의해 마스크되어 로우 어드레스(11)가 "로우" 레벨로 유지되도록 한다. 따라서, 도 15a의 블록(BK1)이 선택된다.
도26은 로우 어드레스 버퍼에서 어드레스의 활성화를 차단하기 위한 다른 방법을 나타내는 본 발명의 다른 실시예에 따른 로우 어드레스 버퍼의 일부분의 개략도이다.
회로는 복수개의 인버터들(2601 ~ 2605), 전송 게이트(2607) 및 NOR 게이트(2608)를 포함한다. 어드레스 비트(예를 들면, ADDR11)가 인버터(2601)에 인가된다. 신호(IN4)는 NOR 게이트(2608)의 하나의 입력에 인가되는 제어신호(PASR)를 포함하고, 신호(PRCNT)는 리플레쉬 동작 동안 인에이블되고, 전송 게이트(2607)와 인버터(2602)에 인가되는 신호이다. 신호(PRCNT)가 "하이" 레벨로 될 때 전송 게이트(2607)는 예를 들면 셀프 리플레쉬 카운터(1605)로부터 발생되는 로우 어드레스(ADDR)를 노드(A)로 전송한다. 이때, 신호(IN4)가 "로우" 레벨로 고정되어 있으면, 노드(A)의 신호가 내부 로우 어드레스 신호(RAIJ)로서 NOR 게이트를 통하여 출력된다. 따라서, 모든 어레이 셀프 리플레쉬 동작이 수행된다. 반면에, 신호(IN4)가 "하이"레벨을 가지도록 고정되면, 출력 신호(RAIJ)는 "로우" 레벨로 유지된다. 따라서, 부분 어레이 셀프 리플레쉬 동작이 수행된다.
본 발명의 다른 실시예로서, 선택된 메모리 뱅크의 사용되지 않는 로우 어드레스에 대한 활성화의 차단은 로우 어드레스 프리디코더(1607)로 인가되는 로우 어드레스를 차단함에 의해서 수행된다. 도27은 로우 어드레스의 활성화를 차단하기위한 로우 어드레스 디코더의 개략도이다. 회로는 NAND 게이트(2701), 복수개의 인버터들(2702 ~ 2704), 및 전송 게이트(2705)를 포함하며, 이들 모두는 도27에 나타낸 바와 같이 동작되게 연결된다. 신호(PDRAE)는 로우 디코더를 인에이블하는 신호이고 제어신호(IN5)는 부분 어레이 셀프 리플레쉬 제어신호(PASR)이다. 모든 어레이 셀프 리플레쉬 동작의 경우에 신호들(PDRAE, IN5)이 각각 "하이" 레벨로 고정되면, 로우 어드레스 신호(RA)는 전송 게이트(2705)를 통하여 전송되고 리플레쉬 어드레스(DRA)로서 출력된다. 반면에, 부분 어레이 셀프 리플레쉬 동작의 경우에, 신호(PDRAE)가 "하이" 레벨로 고정되고 제어신호(IN5)가 "로우" 레벨을 갖도록 고정되면, 신호(RA)는 차단된다. 따라서, 부분 어레이 셀프 리플레쉬 동작이 수행된다.
비록 본 발명이 바람직한 실시예를 참조하여 도시되고 설명되었지만, 첨부된 청구항들에 의해서 정의된 것처럼 본 발명의 사상 및 범위를 벗어나지 않으면서 형태 및 상세함에 있어서 다양한 변화가 이루어질 수 있음은 당업자에게 명백하다.
상기한 바와 같이 본 발명에 따르면, 부분 어레이 셀프 리플레쉬 동작은 (1)셀프 리플레쉬 동작 동안 로우 어드레스 카운터에 의해 로우 어드레스의 발생을 제어하고, (2)이로부터 셀프 리플레쉬 사이클 출력을 조정하는 셀프 리플레쉬 사이클 발생회로를 제어함에 의하여 수행된다. 셀프 리플레쉬 사이클은 부분 어레이 셀프 리플레쉬 동작 동안 전류의 소모를 감소시키기 위한 방법으로 조정된다. 다른 형태로, 부분 어레이 셀프 리플레쉬 동작은 셀프 리플레쉬 동작 동안 부분 셀 어레이에 대응하는 하나 이상의 로우 어드레스를 제어함에 의해 수행되며 이때 셀프 리플레쉬 전류 소비의 감소는 메모리 뱅크의 사용되지 않는 부분에 대한 활성화를 차단함으로써 이루어진다.
따라서, 본 발명은 상기와 같은 방법에 의하여 메모리의 리프레쉬 동작에서의 전력의 소모를 감소시킨다.

Claims (28)

  1. 복수개의 메모리 블록들을 각각 구비하는 복수개의 메모리 뱅크들; 및
    상기 메모리 뱅크들 중의 하나를 선택하고, 상기 선택된 메모리 뱅크의 모든 메모리 블록들보다 작은 수의 메모리 블록에 대한 셀프 리플레쉬 동작을 수행하기 위한 셀프 리플레쉬 제어회로를 구비하고,
    상기 셀프 리플레쉬 제어회로는
    로우 어드레스 데이터를 발생하기 위한 셀프 리플레쉬 어드레스 카운터; 및
    셀프 리플레쉬 사이클 신호를 발생하기 위한 셀프 리플레쉬 사이클 발생회로를 구비하고,
    상기 셀프 리플레쉬 어드레스 카운터는 셀프 리플레쉬 명령 신호에 응답하여 상기 어드레스 데이터의 하나 이상의 비트를 마스크하고, 상기 셀프 리플레쉬 사이클 발생회로는 상기 셀프 리플레쉬 명령 신호에 응답하여 상기 셀프 리플레쉬 사이클 신호의 주기를 변화시키는 것을 특징으로 하는 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 셀프 리플레쉬 사이클 신호의 주기는
    상기 어드레스 데이터의 마스크된 비트의 수가 증가함에 따라 증가하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 어드레스 데이터의 마스크된 비트의 레벨이 고정되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 셀프 리플레쉬 제어회로는
    상기 메모리 뱅크에서 메모리 셀들의 워드 라인들을 선택하기 위한 복수개의 로우 디코더들을 구비하고,
    선택된 메모리 뱅크에 관련되는 로우 디코더는 상기 선택된 메모리 뱅크의 선택되지 않은 부분과 관련되는 워드 라인들의 활성화를 차단하기 위하여 셀프 리플레쉬 명령 신호에 응답하는 것을 특징으로 메모리 장치.
  6. 제1항에 있어서, 상기 셀프 리플레쉬 제어회로는
    상기 선택된 메모리 뱅크의 선택되지 않은 부분과 관련되는 적어도 하나의 로우 어드레스 신호를 차단하기 위하여 셀프 리플레쉬 명령 신호에 응답하는 로우 어드레스 버퍼를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 복수개의 메모리 블록들을 각각 구비하는 복수개의 메모리 뱅크들 중의 하나를 선택하는 단계;
    리플레쉬 동작 동안 리플레쉬될 상기 선택된 메모리 뱅크의 메모리 블록을 선택하는 단계; 및
    상기 리플레쉬 동작 동안 상기 선택된 메모리 뱅크의 선택되지 않은 블록과 관련되는 워드 라인들의 활성화를 차단하는 단계를 구비하고,
    상기 선택된 메모리 뱅크의 메모리 셀들의 메모리 블록을 선택하는 단계는
    셀프 리플레쉬 명령 신호를 발생하는 단계;
    상기 셀프 리플레쉬 명령 신호에 응답하여 로우 어드레스 데이터의 하나 이상의 비트를 마스크하는 단계; 및
    메모리 셀들의 블록이 마스크된 비트들에 의해서 어드레스되는 리플레쉬 동작을 선택하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 비트를 마스크하는 단계는
    상기 비트들의 레벨을 고정하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법.
  10. 제9항에 있어서, 상기 메모리 셀들의 블록은 상기 마스크된 비트들의 고정된 값에 기초하여 선택되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법.
  11. 제7항에 있어서, 상기 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법은
    상기 리플레쉬 동작을 제어하기 위하여 셀프 리플레쉬 사이클 신호를 발생하는 단계; 및
    상기 셀프 리플레쉬 명령 신호에 기초하여 상기 셀프 리플레쉬 사이클 신호의 상기 주기를 증가하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법.
  12. 셀프 리플레쉬 동작 동안 제어신호를 발생하는 단계;
    상기 제어신호에 응답하여 적어도 하나의 로우 어드레스를 마스크하고, 셀프 리플레쉬 사이클 신호의 주기를 증가하는 단계; 및
    마스크되지 않은 로우 어드레스를 이용하여 상기 반도체 메모리 장치의 메모리 뱅크의 일부분에 대한 셀프 리플레쉬 동작을 수행하고, 상기 마스크된 어드레스를 이용하여 상기 메모리 뱅크의 부분을 선택하는 단계를 구비하고,
    상기 적어도 하나의 로우 어드레스를 마스크하고, 상기 셀프 리플레쉬 사이클 신호의 주기를 증가하는 단계는
    어드레스 비트의 레벨을 고정하기 위하여 사이클 카운터의 동작을 디스에이블하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제12항에 있어서, 상기 적어도 하나의 로우 어드레스를 마스크하고, 상기 셀프 리플레쉬 신호의 주기를 증가하는 단계는
    상기 메모리 뱅크의 사용되지 않는 부분에 대응하는 로우 어드레스의 활성화를 차단하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법.
  17. 제16항에 있어서, 상기 로우 어드레스의 활성화를 차단하는 단계는
    로우 어드레스 버퍼에서 수행되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법.
  18. 제16항에 있어서, 상기 로우 어드레스의 활성화를 차단하는 단계는
    로우 어드레스 프리디코더에서 수행되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리플레쉬 동작을 제어하는 방법.
  19. 반도체 메모리 장치의 리플레쉬 동작 동안, 소정의 주기(T)를 갖는 셀프 리플레쉬 사이클 신호를 발생하는 제1펄스 발생기; 및
    상기 셀프 리플레쉬 사이클 신호에 응답하여 상기 반도체 메모리 장치의 상기 리플레쉬 동작 동안 메모리 뱅크의 워드 라인들을 활성화하기 위하여 디코드되는 로우 어드레스 데이터를 발생하기 위한 복수개의 사이클 카운터들을 구비한 카운터를 구비하고,
    부분 어레이 셀프 리플레쉬 동작 동안 상기 카운터는 부분 어레이 셀프 리플레쉬 제어신호에 응답하여 상기 카운터로부터 출력되는 어드레스 비트를 마스크하기 위하여 상기 사이클 카운터의 동작을 디스에이블하고, 상기 제1펄스 발생기는 상기 부분 어레이 셀프 리플레쉬 제어신호에 응답하여 상기 셀프 리플레쉬 사이클 신호의 상기 소정의 주기(T)를 증가하는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  20. 제19항에 있어서, 상기 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로는
    외부 셀프 리플레쉬 명령 신호를 입력하고 상기 부분 어레이 셀프 리플레쉬 제어신호를 출력하기 위한 명령어 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  21. 제19항에 있어서, 상기 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로는
    상기 카운터의 동작을 제어하기 위하여 상기 셀프 리플레쉬 사이클 신호에 응답하여 카운터 제어신호를 출력하는 제2 펄스 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  22. 제19항에 있어서, 상기 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로는
    상기 카운터로부터 출력되는 상기 로우 어드레스 데이터를 입력하기 위한 로우 어드레스 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  23. 제19항에 있어서, 상기 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로는
    상기 제1 펄스 발생기의 동작을 제어하기 위한 발진기 신호를 발생하는 발진기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  24. 제23항에 있어서, 상기 제1펄스 발생기는
    복수개의 사이클 카운터들을 구비하고, 상기 발진기 신호는 상기 부분 어레이 셀프 리플레쉬 제어신호에 기초하여 선택된 사이클 카운터들의 집합에 의해 처리되어 상기 제1펄스 발생기로부터 출력되는 상기 셀프 리플레쉬 사이클 신호의 상기 주기를 조정하는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  25. 반도체 메모리 장치의 리플레쉬 동작 동안 셀프 리플레쉬 사이클 신호를 발생하는 제1 펄스 발생기; 및
    상기 셀프 리플레쉬 사이클 신호에 응답하여 상기 반도체 메모리 장치의 상기 리플레쉬 동작 동안 메모리 뱅크의 워드 라인들을 활성화하기 위하여 디코드되는 로우 어드레스 데이터를 발생하기 위한 복수개의 사이클 카운터들을 구비하는 카운터;
    상기 카운터로부터 출력되는 상기 로우 어드레스 데이터를 입력하고, 로우 어드레스를 출력하기 위한 로우 어드레스 버퍼; 및
    상기 반도체 메모리 장치의 상기 리플레쉬 동작 동인 메모리 뱅크의 워드 라인들을 활성화하기 위하여 처리되는 셀프 리플레쉬 어드레스 신호를 발생하기 위하여 상기 로우 어드레스 버퍼로부터 출력되는 상기 로우 어드레스를 디코드하기 위한 로우 프리디코더를 구비하여,
    부분 어레이 셀프 리플레쉬 동작 동안 상기 로우 어드레스 버퍼는 부분 어레이 셀프 리플레쉬 제어신호에 응답하여 메모리 뱅크의 사용되지 않는 부분에 대응하는 워드 라인들의 활성화를 차단하기 위하여 상기 로우 어드레스 데이터의 하나 이상의 어드레스 비트들을 마스크하는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  26. 제25항에 있어서, 상기 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로는
    마스크된 어드레스 비트가 상기 부분 어레이 셀프 리플레쉬 동작 동안 레벨이 고정되는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  27. 반도체 메모리 장치의 리플레쉬 동작 동안 셀프 리플레쉬 사이클 신호를 발생하는 제1펄스 발생기;
    상기 셀프 리플레쉬 사이클 신호에 응답하여, 상기 반도체 메모리 장치의 상기 리플레쉬 동작 동안 메모리 뱅크의 워드 라인들을 활성화하기 위하여 디코드되는 로우 어드레스 데이터를 발생하는 복수개의 사이클 카운터들을 구비하는 카운터;
    상기 카운터로부터 출력되는 상기 로우 어드레스 데이터를 입력하고 로우 어드레스를 출력하는 로우 어드레스 버퍼; 및
    상기 반도체 메모리 장치의 상기 리플레쉬 동작 동안 메모리 뱅크의 워드 라인들을 활성화하기 위하여 처리되는 셀프 리플레쉬 어드레스 신호들을 발생하기 위하여 상기 로우 어드레스 버퍼로부터 출력되는 상기 로우 어드레스를 디코드하는 로우 프리디코더를 구비하고,
    부분 어레이 셀프 리플레쉬 동작 동안 상기 로우 프리디코더는 부분 어레이 셀프 리플레쉬 제어신호에 응답하여 메모리 뱅크의 사용되지 않는 부분에 대응하는 워드 라인의 활성화를 차단하기 위하여 상기 로우 어드레스 데이터의 하나 이상의 어드레스 비트들을 마스크하는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
  28. 제27항에 있어서, 상기 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로는
    마스크된 어드레스 비트의 레벨이 상기 부분 어레이 셀프 리플레쉬 동작 동안 고정되는 것을 특징으로 하는 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을 수행하는 회로.
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