KR100548540B1 - 리던던시 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 리던던시 회로에 관한 것으로, 적어도, 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 구비한 다수개의 뱅크를 포함하는 반도체 메모리 장치에 있어서, 워드라인 프리차지 모드시 상기 뱅크를 선택하는 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과, 셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단으로 구성함으로서, 리던던시의 로오 퓨즈와 컬럼 퓨즈에 뱅크 어드레스에 해당하는 퓨즈를 삽입하여 특정 뱅크의 결함 워드라인 또는 컬럼을 어떤 뱅크에서나 리페어할 수 있는 효과가 있다.
로오 어드레스 신호, 뱅크 선택 어드레스 신호, 로오 리페어, 컬럼 리페어, 퓨즈 박스

Description

리던던시 회로{Redundancy circuit}
도 1은 종래 기술에 의한 리던던시 회로의 구성도
도 2는 본 발명에 의한 리던던시 회로의 구성도
도 3은 본 발명에 의한 어드레스 경로를 도시한 블럭도
도 4는 본 발명에서 사용한 로오 퓨즈 박스의 회로도
도 5는 본 발명에서 사용한 컬럼 퓨즈 박스의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
10, 110 : 셀 어레이 블럭 20,120 : RWL 제어부
30, 130 : RWL 디코더부 32, 132 : RWL 구동부
40 : 퓨즈 박스부 42 : 단위 퓨즈 박스
200∼500 : 뱅크 210_0∼15 : 셀 어레이 블럭
220 : 리던던트 로오 블럭 230 : 컬럼 디코더부
240 : 리던던트 컬럼 블럭 250 : 로오 디코더부
260_0∼260_3 : 세크먼트부 600 : 어드레스 버퍼부
610 : 워드라인 선택 회로부 620 : 블럭 선택 회로부
630 : 뱅크 선택 어드레스 발생부 640 : 컬럼 블럭 선택 회로부
650 : 로오 리페어부 660 : 로오 프리디코더부
670 : 컬럼 리페어부 680 : 컬럼 프리디코더부
본 발명은 리던던시 회로(Redundancy circuit)에 관한 것으로, 보다 상세하게는 리던던시의 로오(ROW) 퓨즈 및 컬럼(Column) 퓨즈에 뱅크 어드레스에 해당하는 퓨즈를 삽입하여 특정 뱅크의 결함 워드라인 또는 컬럼을 어떤 뱅크에서나 리페어할 수 있도록 한 리던던시 회로에 관한 것이다.
일반적으로, 로오(컬럼) 리던던시 회로는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 워드 라인(비트 라인)을 여분의 스페어(spare) 워드 라인(비트 라인)으로 대체하여 결함을 보상해 주는 장치로, 결함이 발생한 셀을 선택하는 어드레스가 소자의 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고, 대신 리던던시 회로가 동작하여 리페어된 셀이 접속된 워드 라인을 인에이블시킴으로써 상기 로오(컬럼) 리던던시 동작이 이루어 지게 된다.
도 1은 종래의 일반적인 로오 리던던시 회로의 블럭 구성도로서, 왼쪽(left) 및 오른쪽(right) 8M 셀 어레이(10,110)와, 리던던시 워드라인(Redundant Word Line ; 이하 'RWL'이라 함) 제어부(20,120)와, 왼쪽 및 오른쪽 리던던시 워드라인 디코더부(30,130)와, 퓨즈 박스부(40)로 구성된다.
상기 8M 셀 어레이(10,110)는 각각 8개의 셀 어레이 블럭을 가지고 있고, 각 각의 셀 어레이 블럭에는 4개씩의 RWL을 가지고 있으며, 상기 RWL 디코더부(30,130)는 각각 32개의 RWL 구동회로부(32,132)를 가지고 있다. 그리고, 상기 퓨즈 박스부(40)는 16개의 퓨즈 박스(42)를 가지고 있다.
도 1에 도시한 바와 같이, 로오 리던던시 회로의 구성은 퓨즈 박스부(40)를 기준으로 오른쪽과 왼쪽으로 대칭적으로 배치되어 있고, 그 회로의 동작도 마찬가지로 대칭적이다. 따라서, 본 발명에서는 왼쪽에 있는 회로를 중심으로 설명하기로 한다.
상기 퓨즈 박스부(40)의 퓨즈 박스(42) 출력 신호는 출력의 초기 상태에서 '로우' 레벨을 유지하고, 정상 동작시 '하이' 레벨을 갖으며 리페어 동작시에는 '로우' 레벨을 가진다. 상기 왼쪽 RWL 제어부(20)는 상기 퓨즈 박스(42)의 출력 신호를 입력으로 받아 내부 디코딩에 의해 정상 PX(워드라인 구동신호) 발생부(도시하지 않음)의 동작을 제어하고 리페어 PX 발생부(도시하지 않음)를 동작시켜 여기서 발생된 PX 신호의 출력을 왼쪽 RWL 제어부(20)의 출력 노드(Nd2)로 보내어 RWL 구동부(32)를 동작시키게 된다. 그러면, RWL 구동부(32)는 RWL 어드레스에 의해 RWL 워드라인으로 고전압(PX)을 전달하여 리페어 동작을 하게 된다.
그런데, 이와 같이 구성된 종래의 로오 리던던시 회로에 있어서는, 셀 어레이(8M)에 내장된 리던던시 워드라인(RWL)의 갯수(32개) 중 퓨즈 박스(42)의 갯수(16개)에 해당하는 RWL(16개)만이 리페어에 사용되지 못하므로 리페어 효율(50%)이 저하되는 문제점이 있었다. 또한, 종래의 로오 리던던시 회로는, 왼 쪽에 있는 퓨즈 박스는 왼쪽에 위치한 셀 어레이 블럭의 RWL만 리페어가 가능하고, 오른쪽에 있는 퓨즈 박스는 오른쪽에 위치한 셀 어레이 블럭의 RWL만 리페어가 가능하였다. 따라서, 종래의 8M 셀 어레이 블럭에서는 32개의 퓨즈 박스를 가지고도 16개의 워드라인만 리페어가 가능하기 때문에 리페어 효율이 떨어지는 문제점이 있었다.
이에, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리던던시의 로오 퓨즈 및 컬럼 퓨즈에 뱅크 어드레스에 해당하는 퓨즈를 삽입하여 특정 뱅크의 결함 워드라인 또는 컬럼을 어떤 뱅크에서나 리페어할 수 있도록 한 리던던시 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 로오 리던던시 회로는,
각 뱅크별로 또는 각 할프 뱅크별로 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 하나씩 구성한 반도체 메모리 장치에 있어서,
워드라인 프리차지 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과,
셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단을 구비한 것을 특징으로 한다.
상기 구성에서, 상기 뱅크를 선택하는 어드레스 신호는 퓨즈와 일대일 대응되게 구성한 것이 바람직하다.
그리고, 상기 뱅크를 선택하는 어드레스 신호는 로오 프리디코더와 컬럼 프리디코더에서 디코딩되지 않은 어드레스를 사용한 것이 바람직하다.
그리고, 상기 컬럼 리페어 수단의 퓨즈에 컬럼에 대한 메인 셀 어레이 블럭을 선택하는 어드레스를 사용한 것이 바람직하다.
그리고, 상기 컬럼에 대한 블럭을 선택하는 어드레스와 퓨즈를 일대일 대응되게 구성한 것이 바람직하다.
그리고, 상기 로오 리페어 수단은 하나의 로오 퓨즈 박스의 출력을 리던던트 워드라인과 일대일 대응되게 구성한 것이 바람직하다.
또한, 상기 컬럼 리페어 수단은 하나의 컬럼 퓨즈 박스의 출력을 리던던트 컬럼 선택 라인과 일대일 대응되게 구성한 것이 바람직하다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 256M 에스디램(SDRAM)을 기준으로 한 리던던시 회로의 구성도로서, 전체를 4개의 뱅크(Bank)(200∼500)로 나누고, 각 뱅크를 다시 왼쪽과 오른쪽으로 나누어 2개의 할프(half) 뱅크로 구성하였다. 각 뱅크는 64메 가비트(Mb)이며, 할프 뱅크는 8k 로오(ROW) × 4k 컬럼(Column)으로 구성되어 32Mb이다. 할프 뱅크는 로오 쪽으로 16개 블럭(210_0∼15)으로 구성되며 별도로 하나의 리던던트 로오 블럭(220)이 존재한다. 또한 컬럼 쪽으로 4개의 세그먼트(segment)부(260_0∼3)로 구성되며 별도로 하나의 리던던트 컬럼 블럭(242)이 존재한다. 하나의 블럭은 512 로오(ROW)로 되어 있고, 512 로오는 128 메인 워드라인(mwl)에 의해 선택된다. 리던던트 로오 블럭은 64 로오(ROW)로 되어 있고, 64 로오는 16 리던던트 메인 워드라인(Rmwl)에 의해 선택된다. 하나의 세그먼트는 4개의 256 컬럼으로 구성되며, 1k 컬럼은 256 컬럼 선택 라인(column select line ; csl)에 의해 선택된다. 리던던트 컬럼 블럭은 64 컬럼으로 구성되며 64 컬럼은 16 리던던트 컬럼 선택 라인(Rcls)에 의해 선택된다.
본 발명에서는 리던던트 메인 워드라인(Rmwl)을 출력하는 로오 퓨즈 박스와 리던던트 컬럼 선택 라인(Rcsl)을 출력하는 컬럼 퓨즈 박스의 수를 각각 16개로 하여 각 리던던트 메인 워드라인(Rmwl), 리던던트 컬럼 선택 라인(Rcsl)과 1:1 대응되게 함을 원칙으로 하며 필요에 따라 퓨즈 박스와 리던던트 라인을 OR 로직(logic)을 이용하여 2:1, 3:1, 4:1로 퓨즈 박스수를 증가시킬 수 있다.
도 3는 본 발명에 의한 어드레스들의 경로를 간략히 나타낸 것이다.
도시한 바와 같이, 뱅크 선택 어드레스를 로오(bkax<0:3>), 컬럼(bkay<0:3>)으로 구분하였고, 이 뱅크 선택 어드레스를 컬럼 리페어 회로부(670)와 로오 리페어 회로부(650)에 각각 삽입하였다. 그리고, 상기 컬럼 리페어 회로부(670)에는 컬럼에 대한 16개 서브 블럭(4개의 세그먼트×4개의 서브 블럭)을 선택하는 어드레스를 삽입하였다.
먼저, 패드(pad)와 연결된 어드레스 an<0:14>는 어드레스 버퍼 회로부(600)를 통해 a<0:14>로 변환된다. 이 변환된 a<0:14>는 먼저 로오쪽 어드레스를 형성하기 위해 메인 로오 어드레스 회로들 중 a<0:8>은 워드라인 선택하기 위해 워드라인 선택 회로부(610)에서 ax<0:8>, axb<0:8>로 변환된다. a<9:12>는 블럭 선택하기 위해 블럭 선택 회로부(620)에서 ax<9:12>, axb<9:12>, xf_ax<9:12>, xf_axb<9:12>로 변환되며, xf_ax<9:12>와 xf_axb<9:12>는 로오 퓨즈 박스에서 사용된다. 그리고, a<13:14>는 뱅크를 선택하기 위해 뱅크 선택 어드레스 발생부(630)에서 bkax<0:3>, bkay<0:3>로 변환된다.
로오 퓨즈 박스들을 포함하고 있는 로오 리페어 회로부(650)의 입력으로 bkax<0:3>, xf_ax<9:12>, xf_axb<9:12>, ax<0:8>, axb<0:8>가 사용되며, bkax<0:3>은 뱅크 0, 1, 2, 3을 나타내며, xf_ax<9:12>와 xf_axb<9:12>는 블럭 0∼15를 나타내고, ax<0:8>와 axb<0:8>는 512 로오(ROW)를 나타낸다.
로오 프리디코더 회로부(660)의 입력은 ax<0:8>, axb<0:8>, ax<9:12>, axb<9:12>가 사용되며, 출력으로 lxa01<0:3>, lxa23<0:3>, lxa45<0:3>, lxa678<0:7>, bsa_9a<0:3>, bsa_bc<0:3>이 출력된다. 여기서, lxa23<0:3>, lxa45<0:3>, lxa678<0:7>은 128 메인 워드라인(mwl)을 나타내며, bsa_9a<0:3>와 bsa_bc<0:3>은 16 블럭을 나타낸다.
컬럼 프리디코더 회로부(680)의 입력은 a<0:12>가 사용되며, bay01<0:3>, bay234<0:7>, bay567<0:7>, bay8, bay8b, bay9a<0:3>, baybc<0:3>이 출력된다. 여 기서, bay01<0:3>, bay234<0:7>, bay567<0:7>은 256 컬럼 선택 라인(csl)을 나타내며, bay9a<0:3>은 세그먼트 0∼3을 나타낸다. baybc<0:3>은 한 세그먼트에서 4개의 서브 블럭(256 컬럼)을 나타낸다.
컬럼 퓨즈 박스들을 포함하고 있는 컬럼 리페어 회로부(670)의 입력으로는 bkay<0:3>, yf_ax<9:12>, yf_axb<9:12>, bay01<0:3>, bay234<0:7>, bay567<0:7>, bay9a<0:3>, baybc<0:3>이 사용되며, bkay<0:3>은 뱅크 0∼3을 나타내고, yf_ax<9:12>와 yf_axb<9:12>은 로오(ROW)쪽의 16 블럭을 나타낸다. bay01<0:3>, bay234<0:7>, bay567<0:7>은 한 세그먼트 중 256 컬럼을 나타내고 bay9a<0:3>과 baybc<0:3>은 16개의 컬럼 서브 블럭을 각각 나타낸다.
도 4는 본 발명에 의한 로오 리페어 회로부(650)의 회로도로서, 워드라인 프리차지 신호(wlcb)가 '로우'일때 노드(Nd3)로 전원전압(Vdd)을 전달하는 PMOS 트랜지스터(P1)로 구성된다. 그리고, 퓨즈(R1)와 뱅크 선택 신호(bkax<0:3>)에 의해 스위칭되는 NMOS 트랜지스터(N1)가 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 직렬접속되어 있다. 그리고, 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 퓨즈(R2)와 블럭 선택 신호(xf_ax<9:12>)에 의해 스위칭되는 NMOS 트랜지스터(N2)가 직렬접속되어 있다. 그리고, 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 퓨즈(R3)와 블럭 선택 신호(xf_axb<9:12>)에 의해 스위칭되는 NMOS 트랜지스터(N3)가 직렬접속되어 있다. 그리고, 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 퓨즈(R4)와 워드라인 선택신호(ax<0:8>)에 의해 스위칭되는 NMOS 트랜지스터(N4)가 직렬접속되어 있다. 또한, 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 퓨즈(R5)와 워드라인 선택 신호(axb<0:8>)에 의해 스위칭되는 NMOS 트랜지스터(N5)가 직렬접속되어 있다.
상기 구성에 더하여, 상기 노드(Nd3)와 리던던트 메인 워드라인(rmwl)을 구동시키는 신호를 출력하는 출력 단자 사이에 2개의 인버터(INV1,INV2)가 직렬접속되어 있고, 상기 인버터(INV1)의 출력 신호가 '로우'일때 상기 노드(Nd3)로 전원전압(Vdd)을 인가하는 PMOS 트랜지스터(P2)로 구성된다.
상기 구성에 의한 기본적인 동작을 살펴보면, 먼저 워드라인 프리차지 신호인 wlcb가 '로우'가 되면 노드(Nd3)에 전원전압(Vdd)이 인가된다. wlcb가 '하이'가 되고 각 어드레스가 인가되어 절단된 퓨즈와 매칭이 되면 노드(Nd3)는 계속 '하이'를 유지하여 출력단(rmwl)은 '하이'를 출력한다.
도 5는 본 발명에서 사용한 컬럼 리페어 회로부(670)의 회로도로서, 셀프 리프레시 감지 신호(yf_refb)가 '하이(셀프 리프레시 동작이 끝났을 경우)'일때 전원전압(vdd)을 노드(Nd5)로 전달하는 PMOS 트랜지스터(P3)와, 프리차지 신호(yfpcpgb)가 '로우'일때 상기 PMOS 트랜지스터(P3)를 통해 전달된 전원전압(Vdd)을 상기 노드(Nd5)로 전달하는 PMOS 트랜지스터(P4)와, 상기 셀프 리프레시 감지 신호(yf_refb)가 '로우'일때 상기 노드(Nd5)의 전위를 접지전위(Vss)로 보내는 NMOS 트랜지스터(N6)로 구성된다. 그리고, 상기 노드(Nd5)와 접지전압(Vss) 파워라인 사이에 퓨즈(R6)와 뱅크 선택 신호(bkay<0:3>)에 의해 스위칭되는 NMOS 트랜지스터(N7)가 직렬접속된다. 그리고, 상기 노드(Nd5)와 접지전압(Vss) 파워라인 사이에 퓨즈(R7)와 블럭 선택 신호(yf_ax<9:12>)에 의해 스위칭되는 NMOS 트랜지스터(N8)가 직렬접속된다. 그리고, 상기 노드(Nd5)와 접지전압(Vss) 파워라인 사이에 퓨즈(R8)와 블럭 선택 신호(yf_axb<9:12>)에 의해 스위칭되는 NMOS 트랜지스터(N9)가 직렬접속된다. 그리고, 상기 노드(Nd5)와 로오 블럭 인에이블 신호(xblkeb)를 출력하는 출력 단자 사이에 접속된 인버터(INV4)와, 상기 출력 단자(xblkeb)의 전위 신호에 의해 전원전압(Vdd)을 상기 노드(Nd5)로 전달하는 PMOS 트랜지스터(P5)로 구성된다.
또한, 상기 구성에 더하여, 본 발명에 의한 컬럼 리페어 회로부(670)는, 상기 로오 블럭 인에이블 신호(xblkeb)가 '로우'일때 전원전압(Vdd)을 노드(Nd6)로 전달하는 PMOS 트랜지스터(P6)와, 상기 로오 블럭 인에이블 신호(xblkeb)가 '하이'일때 접지전압(Vss)을 노드(Nd6)로 전달하는 NMOS 트랜지스터(N10)로 구성되고, 상기 노드(Nd6)와 접지전압(Vss) 파워라인 사이에 퓨즈(R9)와 컬럼 선택 신호(bay01<0:3>)에 의해 스위칭되는 NMOS 트랜지스터(N11)가 직렬접속된다. 그리고, 상기 노드(Nd6)와 노드(Nd7) 사이에 퓨즈(R10)와 컬럼 선택 신호(bay234<0:7>)에 의해 스위칭되는 NMOS 트랜지스터(N12)가 직렬접속된다.
그리고, 상기 노드(Nd6)와 노드(Nd7) 사이에 퓨즈(R11)와 컬럼 선택 신호(bay567<0:7>)에 의해 스위칭되는 NMOS 트랜지스터(N13)가 직렬접속되고, 상기 노드(Nd6)와 노드(Nd7) 사이에 퓨즈(R12)와 컬럼 선택 신호(bay9a<0:3>)에 의해 스위칭되는 NMOS 트랜지스터(N14)가 직렬접속된다. 그리고, 상기 노드(Nd6)와 노드(Nd7) 사이에 퓨즈(R13)와 컬럼 선택 신호(baybc<0:3>)에 의해 스위칭되는 NMOS 트랜지스터(N15)가 직렬접속된다. 또한, 상기 노드(Nd7)와 접지전압(Vss) 파워라인 사이에 프리차지 신호(byprepb)에 의해 스위칭 되는 NMOS 트랜지스터(N16)와, 상기 노드(Nd6)와 리던던트 컬럼 선택 라인(rcsl)을 인에이블 하는 신호를 출력하는 출력 단자 사이에 직렬접속된 2개의 인버터(INV5,INV6)와, 상기 인버터(INV5)의 출력 신호가 '로우'일때 상기 노드(Nd6)로 전원전위(Vdd)를 공급하는 PMOS 트랜지스터(P7)로 구성된다.
상기 구성에 의한 기본적인 동작을 살펴보면, 셀 리프레시 동작이 끝나면 상기 yf_refb 신호가 '하이'가 되어 노드(Nd5)에 전원전압(Vdd)을 인가한다. 컬럼 퓨즈 프리차지를 끝내기 위해 yfpcgb가 '하이'가 된다. 뱅크 어드레스와 로오 블럭 어드레스가 절단된 퓨즈와 매칭되면 로오 블럭 인에이블 신호 xblkeb가 '로우'가 되어 노드(Nd6)에 전원전압(Vdd)을 인가한다. 각 세그먼트, 서브 블럭, 컬럼 어드레스가 절단된 퓨즈와 매칭되면 리던던트 컬럼 선택 라인(rcsl)은 '하이'가 출력된다.
리던던트 메인 워드라인(rmwl)과 리던던트 컬럼 선택 라인(rcsl)이 각각 '하이'가 되어 결함 워드라인 또는 결함 컬럼을 대체하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 리던던시 회로에 의하면, 로오 퓨즈 박스와 컬럼 퓨즈 박스에 뱅크 선택 어드레스를 추가하여 특정 뱅크에 많은 결함 셀이 발생할 경우 다른 뱅크의 리던던시 회로도 이용하여 리페어할 수 있으며, 로오 리던던트 셀 어레이와 컬럼 리던던트 셀 어레이를 각각 한 블럭으로 구성하고 각 퓨즈 박스에 블럭 어드레스와 서브 블럭 어드레스를 첨가하여 특정 블 럭에서 많은 결함 셀이 발생하더라도 모두 리페어 할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 삭제
  2. 각 뱅크별로 또는 각 할프 뱅크별로 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 하나씩 구성한 반도체 메모리 장치에 있어서,
    워드라인 프리차지 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과,
    셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단을 구비하고,
    상기 뱅크를 선택하는 어드레스 신호는 퓨즈와 일대일 대응되게 구성한 것을 특징으로 하는 리던던시 회로.
  3. 각 뱅크별로 또는 각 할프 뱅크별로 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 하나씩 구성한 반도체 메모리 장치에 있어서,
    워드라인 프리차지 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과,
    셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단을 구비하고,
    상기 뱅크를 선택하는 어드레스 신호는 로오 프리디코더와 컬럼 프리디코더에서 디코딩되지 않은 어드레스를 사용한 것을 특징으로 하는 리던던시 회로.
  4. 각 뱅크별로 또는 각 할프 뱅크별로 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 하나씩 구성한 반도체 메모리 장치에 있어서,
    워드라인 프리차지 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과,
    셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단을 구비하고,
    상기 컬럼 리페어 수단의 퓨즈에 컬럼에 대한 메인 셀 어레이 블럭을 선택하는 어드레스를 사용한 것을 특징으로 하는 리던던시 회로.
  5. 제 4 항에 있어서,
    상기 컬럼에 대한 블럭을 선택하는 어드레스와 퓨즈를 일대일 대응되게 구성한 것을 특징으로 하는 리던던시 회로.
  6. 각 뱅크별로 또는 각 할프 뱅크별로 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 하나씩 구성한 반도체 메모리 장치에 있어서,
    워드라인 프리차지 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과,
    셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단을 구비하고,
    상기 로오 리페어 수단은 하나의 로오 퓨즈 박스의 출력을 리던던트 워드라인과 일대일 대응되게 구성한 것을 특징으로 하는 리던던시 회로.
  7. 각 뱅크별로 또는 각 할프 뱅크별로 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 하나씩 구성한 반도체 메모리 장치에 있어서,
    워드라인 프리차지 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과,
    셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단을 구비하고,
    상기 컬럼 리페어 수단은 하나의 컬럼 퓨즈 박스의 출력을 리던던트 컬럼 선택 라인과 일대일 대응되게 구성한 것을 특징으로 하는 리던던시 회로.
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