KR100456380B1 - 반도체기억장치 - Google Patents

Abstract

주로 내부에서 발생한 어드레스신호에 의해 데이타를 시리얼로 입출력시키는 일괄소거형 EEPROM의 결함구제기술에 이용해서 유효한 기술에 관한 것으로서, 워드단위로의 시리얼 데이타의 입출력을 실행함과 동시에 간단한 구성으로 이루어지는 결함구제회로를 구비한 반도체 기억장치를 제공하기 위해, 워드선과 직교하도록 배치된 용장용 데이타선을 마련하고, Y계의 어드레스신호를 수신하는 컬럼선택회로에 의해 데이타선 또는 용장용의 데이타선의 선택동작을 실행하고, 용장용 기억회로에 데이타선 중의 결함데이타선의 불량어드레스신호와 용장데이타선에 대응한 구제지 어드레스신호를 그 선택순서에 따라서 기억시켜 두고, 이러한 용장용 기억회로에서 리드된 1개의 불량어드레스신호와 어드레스 카운터에 의해 형성된 어드레스신호를 어드레스 비교회로에 의해 비교하고, 그 일치신호에 의해 계수동작을 실행하여 용장용 기억회로의 선택동작을 실행하는 어드레스신호를 생성함과 동시에 일치신호에 의해 용장용 기억회로에서 리드된 구제지 어드레스신호를 어드레스 카운터에 의해 형성된 어드레스신호로 치환해서 Y계의 어드레스신호로 하는 구성으로 하였다.

이러한 구성에 의해, 워드단위로의 시리일 데이타의 입출력을 실행함과 동시에 간단한 구성에 의해 용장회로를 얻을 수 있다는 효과가 얻어진다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억장치에 관한 것으로서, 주로 내부에서 발생한 어드레스신호에 의해 데이터를 시리얼로 입출력시키는 일괄소거형 EEPROM (electrically erasable and programmable resd only memory)의 결함구제기술에 이용해서 유효한 기술에 관한 것이다.

일괄소거형 EEPROM은 칩에 형성된 메모리셀의 전체 또는 칩에 형성된 메모리셀 중 임의의 하나로 통합된 메모리셀군을 일괄해서 전기적으로 소거하는 기능을 갖는 반도체 기억장치이다. 이와 같은 일괄소거형 EEPROM(이하, 간단히 플래시 메모리라 한다)에 관해서는 예를 들면 1980년의 IEEE INTERNATIONAL SOLID-STATE CIRCUIT CONFERENCE의 pp.152∼153, 1987년의 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE의 pp.76∼77, IEEE,J. Solid-State Circuits, vol.23(1988) pp.1157∼1163에 기재되어 있다.

본원 발명자들에 있어서는 본 발명에 앞서서 플래시메모리를 워드선 단위로 소거함과 동시에 이러한 워드선 단위로의 시리얼 데이타의 리드/라이트를 실행하도록 하는 것을 고려하였다. 이 경우, 1개의 워드선을 1개의 셀렉터로서 취급하는 것에 의해 자기디스크 메모리와의 호환성을 갖는 반도체 기억장치를 얻을 수 있다. 이와 같은 반도체 기억장치를 사용하여 상기 자기디스크 메모리에도 필적하는 기억용량을 실현하기 위해서는 1개의 반도체칩으로 어떻게 많은 기억용량을 실현하는지가 중요하게 된다. 그리고, 제조코스트를 저감시키기 위해서는 제품양품율을 높게 할 필요가 있어 결함구제회로를 마련하는 것이 필수로 된다. 그러나, 이와 같은 결함구제회로를 마련하면 반도체칩에서 차지하는 구제회로의 면적이 증대하고 그만큼 기억용량이 회생되어 버린다. 그래서, 워드선단위로의 시리얼 데이타의 리드/라이트동작의 특징을 살려서 간단한 구성에 의해 결함구제를 실현할 수 있는 반도체 기억장치의 개발이 실행되었다.

본 발명의 목적은 워드단위로의 시리얼 데이타의 입출력을 실행함과 동시에, 간단한 구성으로 이루어지는 결함구제회로를 구비한 반도체 기억장치를 제공하는 것이다. 본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다. 즉, 워드선의 선택동작에 의해 선택되는 여러개의 메모리셀에 대해서 어드레스 카운터에 의해 형성된 어드레스신호에 의해 상기 메모리셀이 접속되는 데이타선을 순차로 선택하고, 적어도 이러한 워드선 단위로의 시리얼 데이타의 리드를 실행하는 반도체 기억장치에 있어서, 상기 워드선과 직교하도록 배치된 용장용 데이타선을 마련하고, Y계의 어드레스신호를 수신하는 컬럼선택회로에 의해 상기 데이타선 또는 용장용의 데이타선의 선택동작을 실행하고, 용장용 기억회로에 상기 데이타선 중의 결함데이타선의 불량어드레스신호와 상기 용장데이타선에 대응한 구제지 어드레스신호를 그 선택순서에 따라서 기억시켜 두고, 이러한 용장용 기억회로에서 리드된 1개의 불량어드레스신호와 상기 어드레스 카운터에 의해 형성된 어드레스신호를 어드레스 비교회로에 의해 비교하고, 그 일치신호에 의해 계수동작을 실행하여 상기 용장용 기억회로의 선택동작을 실행하는 어드레스신호를 생성함과 동시에, 상기 일치신호에 의해 상기 용장용 기억회로에서 리드된 구제지 어드레스신호를 상기 어드레스 카운터에 의해 형성된 어드레스신호로 치환해서 상기 Y계의 어드레스신호로 한다.

본원에 있어서 개시되는 발명 중 다른 대표적인 것의 개요를 간단하게 설명하면 다음과 같다. 즉, 워드선의 선택동작에 의해 선택되는 여러개의 메모리셀에 대해서 어드레스 카운터에 의해 형성된 어드레스신호에 의해 상기 메모리셀이 접속되는 데이타선을 순차 선택하고, 적어도 이러한 워드선 단위로의 시리얼 데이타의 리드를 실행하는 반도체 기억장치에 있어서, 상기 메모리어레이 중의 결함데이타선의 불량어드레스신호를 그 선택순서에 따라서 기억시키고, 이러한 상기 용장용 기억회로에서 리드된 1개의 불량어드레스신호와 상기 어드레스 카운터에 의해 형성된 어드레스신호를 어드레스 비교회로에 의해 비교하고, 그 일치신호에 의해 상기 어드레스 카운터의 계수동작을 제어시키고, 결함부분의 어드레스를 실질적으로 스킵시켜서 불량데이타선의 구제를 실행한다.

[실시예]

도 1에는 본 발명에 따른 플래시메모리(1)의 1실시예의 개략적인 블럭도가 도시되어 있다. 동일 도면의 각 회로블럭은 공지된 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.

특히 제한되지 않지만, 이 실시예에서는 외부단자수를 삭감하기 위해서, 데이타단자I/O0-7을 거쳐 동작모드를 지정하는 커맨드 및 X(행)어드레스신호도 폐치되게 된다. 즉, 입출력버퍼(I/O 버퍼)(35)를 거쳐서 입력된 입력신호는 멀티플렉서(37)을 거쳐서 X어드레스 래치(38), 커맨드 래치(39) 및 컬럼스위치(Y 게이트)(34)에 할당된다. 컬럼스위치(34)의 메모리어레이측에는 후술하는 바와 같은 래치기능을 갖는 센스회로(센스 & 래치회로)가 포함된다. 상기와 같은 입력신호의 할당은 제어신호 입력회로(36)으로 공급되는 제어신호/CDE, 클럭신호SC1 및 SC2의 조합에 의해 지정된다. 신호/CE는 칩인에이블신호로서, 이 신호/CE가 로우레벨로 되는 것에 의해 플래시메모리의 동작이 유효로 된다.

상기 X어드레스 래치(38)로 폐치된 X어드레스(셀렉터 어드레스)신호는 X디코더(32), (33)으로 공급되고, 여기에서 해독되어 메모리어레이(30) 또는 (31)의 1개의 워드선이 선택된다. 특히, 제한되지 않지만, 이 실시예에서는 메모리어레이(30)과 (31)을 사이에 두도록 상기 Y게이트(34)가 중앙부에 공통으로 마련된다. X디코더(32)와 (33)은 라이트동작, 소거동작 및 리드동작의 각각에 있어서, 후술하는 바와 같은 선택MOSFET의 게이트에 접속되는 메인워드선(SiD)와 기억트랜지스터의 컨트롤게이트에 접속되는 워드선의 전위가 각각의 모드에 따라 각각 다르므로, 각각의 동작모드에 대응한 전압의 선택/비선택 레벨을 출력하는 출력회로를 갖는 것이다. 이들 동작모드에 필요한 전압은 내부전압 발생회로(40)에 의해 형성된다.

메모리어레이(30)과 (31)은 워드선과 데이타선(글로벌 비트선)의 교점에 기억트랜지스터가 마련된다. 특히 제한되지 않지만, 상기 데이타선을 선택MOSFET를 거쳐서 여러개의 기억트랜지스터의 드레인에 접속된다. 마찬가지로, 이들 1개의 블럭을 구성하는 기억트랜지스터의 소오스는 선택MOSFET를 거쳐서 공통소오스선에 접속된다.

메모리어레이(30)과 (31)은 각각이 X방향으로 약 8Kb(키로비트)의 기억용량을 갖게 된다. 그 때문에, 워드선의 수는 정확하게는 8192개로 된다. 특히 제한되지 않지만, 워드선의 결함구제를 실행하도록 하기 위해서는 용장워드선이 더 부가된다. 따라서, 워드선의 선택을 실행하는 X어드레스신호는 X0∼X8의 9비트로 구성된다. 상기와 같이 데이타단자I/O0-7에서 X어드레스신호를 입력하는 방식에서는 이러한 어드레스신호X0∼X8을 폐치하기 위해서 2사이클이 소비된다.

Y방향으로는 512B(바이트)+32B의 기억용량을 갖게 된다. 그 때문에, 데이타선(또는 비트선)의 수는 정규어레이로 512×8=4096개가 마련되고, 관리어레이로 16×8=128개가 마련되며, 용장어레이로 16×8=128개가 마련된다. 메모리어레이(30)과 (31)은 상기 관리어레이와 용장어레이가 데이타기억에 사용되지 않으므로, 실효적으로는 정규어레이에 대응해서 각각이 약 4M바이트(32M비트)의 기억용량을 갖게 되므로, 기억장치 전체에서는 약 64M비트와 같은 큰 기억용량을 갖게 된다. 관리어레이중의 메모리셀에는 각 섹터의 데이타의 라이트/소거 회수의 정보나 불량어드레스에 대응하는 섹터인지 아닌지를 나타내는 불량섹터정보가 저장된다.

상기 데이타선은 센스앰프에 접속된다. 이 센스앰프는 앞에서도 기술한 바와 같이, 데이타선의 하이레벨과 로우레벨을 리드해서 센스함과 동시에 그것을 래치하는 기능을 겸비하게 된다. 이 센스앰프는 레지스터로서의 기능을 갖게 된다. 특히 제한되지 않지만, 센스앰프는 공지된 다이나믹형 RAM에 사용되는 CMOS 센스앰프와 유사한 회로가 이용된다. 즉, 센스앰프는 입력과 출력이 교차접속된 1쌍의 CMOS인버터회로와 여러개로 이루어지는 CMOS인버터회로에 동작전압 및 회로의 접지전압을 인가하는 파워스위치로 구성된다.

센스앰프는 라이트데이타를 유지하는 레지스터로서도 이용된다. 즉, 컬럼스위치(34)를 거쳐서 데이타입출력선에 접속되고, 리드동작일 때에는 컬럼스위치(34)에 의해 선택된 것이 입출력선과 멀티플렉서(37)을 거쳐서 시리얼로 입출력버퍼(35)로 전달되고, 상기 데이타단자I/O0-7에서 출력된다. 라이트동작시에는 데이타단자 I/O0-7에서 시리얼로 입력된 라이트데이타가 입출력버퍼(35)와 멀티플렉서(37)을 통해서 입출력선으로 전달되고, 컬럼스위치(34)를 통해서 상기 데이타선에 대응한 래치회로로서의 센스앰프에 페치된다는 제1 단계의 라이트동작이 외부에서 실행된다. 그리고, 라이트할 모든 데이타의 페치가 종료하면, 제2 단계의 라이트동작으로서 일제히 대응하는 데이타선으로 전달되어 메모리셀로의 실제의 라이트가 실행된다.

컬럼스위치(34)는 어드레스 카운터(41)에 의해 형성된 어드레스신호를 디코드해서 형성된 선택신호에 의해 센스앰프의 입출력노드를 입출력선에 접속시킨다. 상기 선택신호를 형성하는 Y디코더는 상기 컬럼스위치(34)에 포함되는 것으로 이해하기 바란다. 용장회로(42)는 후술하는 바와 같은 기능을 갖고, 메모리어레이의 정규어레이의 불량데이타선을 용장어레이에 마련된 예비데이타선으로 전환하도록 한다. 상기 어드레스 카운터(41)은 외부단자에서 공급된 시리얼 클럭SC2를 계수해서 상기 Y어드레스신호를 발생시킨다. 상기 시리얼로 입력되는 라이트데이타는 상기 시리얼 클럭SC2와 동기해서 입력되고, 시리얼로 출력되는 리드데이타는 상기 시리얼 클럭SC2에 동기해서 출력된다.

데이타단자 I/O0-7은 데이타의 입력이나 출력 이외에, 상술한 바와 같이 동작모드를 지정하는 커맨드 및 X어드레스신호의 입력단자로서도 이용된다. I/O단자에서 입력된 커맨드나 X어드레스신호는 제어신호 입력회로(36)에 포함되는 제어논리회로에 의해 해독되고, 이러한 제어논리회로에 의해 동작에 필요한 타이밍신호나 전위설정이 실행된다.

이 실시예에서는 워드선을 1섹터로 한 단위로의 소거, 라이트 및 리드를 실행하도록 한 경우, HDC(하드 디스크 컨트롤러)와 같은 통상의 매스 스토리지 컨트롤러(mass storage controller)에서의 제어가 용이하게 되고, 메모리시스템의 구축이 간단하게 된다. 그리고, 하드디스크 메모리 등과 같은 파일메모리와의 호환성을 취할 수 있어 그것과의 치환도 용이하게 되는 것이다.

도 2에는 본 발명에 따른 용장회로의 1실시예의 블럭도가 도시되어 있다. 이 실시예의 용장회로(100)은 상기 도 1의 용장회로(42)와 어드레스 카운터(41)에 대응하고 있다. 즉, 동일 도면의 어드레스 카운터(103)은 상기 도 1의 어드레스 카운터(41)에 대응하고 있고, 제어신호 입력회로(36)에 의해 생성된 시리얼 클럭신호 SCLK의 계수동작을 실행하여 시리얼 액세스를 위한 Y어드레스신호를 형성한다. 상기와 같은 관리어레이나 용장어레이가 마련되는 것에 대응해서, 어드레스 카운터(103)은 제어신호 입력회로(36)에 의해 형성된 초기값 신호LOAD가 공급되었을 때 초기값이 세트된다. 세트되는 초기값은 제어회로(36)에 의해 공급되는 모드전환 신호RM2에 의해 제어하고 있다. 10비트의 2진 카운터회로로 구성되는 어드레스 카운터의 최상위 비트의 데이타 입력단자만 모드전환신호 RM2로 공급하고, 나머지 9비트의 데이타 입력단자를 회로의 접지전위에 고정적으로 접속한다. 즉, 모드전환신호RM2의 상태가 L이면, 어드레스 카운터는 0000000000이 세트되고, 0번지째의 정규어레이부터 차례로 액세스를 실행하며, H상태이면 어드레스 카운터는 1000000000이 세트되고, 512번지째의 관리어레이부터 차례로 액세스하는 것이 가능하다.

퓨즈어레이(105)는 불량어드레스의 기억과 구제할 곳의 Y어드레스(이하, 구제지의 Y어드레스(redundancy Y address)라고 함)를 기억하는 기억회로이다. 이 퓨즈어레이(105)는 상기 용장어레이의 데이타선의 수에 대응한 16조의 불량어드레스와 구제지의 Y어드레스신호가 기억된다. 이 때문에, 최대 16개의 불량데이타선은 0∼511까지의 정규어레이의 선택순서에 따라서 순차 기억된다. 단, 이것에 대해서 구제지의 용장데이타선의 어드레스는 이와 같은 규칙성은 요구되지 않고, 상기 16개의 용장데이타선 중 어느 하나가 지정되면 좋다.

퓨즈어레이 카운터(109)는 상기와 같이 퓨즈어레이(105)가 0∼15의 합계16조의 기억데이타를 갖는 것이므로, 4비트의 2진 카운터회로로 구성된다. 전원투입이나 메모리액세스시에 카운터출력(118)은 0000으로 초기화된다. 따라서, 이와 같은 시리얼액세스 개시전의 클리어상태에서는 상기 카운터출력(118)의 0000에 의해 디코더(107)은 16개로 이루어지는 선택신호(117) 중 제1번째의 선택선을 선택상태로 하기 때문에, 퓨즈어레이(105)에서는 0∼511(정규어레이), 512∼527(관리어레이)의 Y어드레스 중 가장 작은 어드레스번호의 데이타선에 대한 불량어드레스가 리드되고, 퓨즈데이타 레지스터(106)에 세트된다.

따라서, 어드레스 카운터(103)이 시리얼클럭SCLK의 입력마다 계수동작을 실행하여 형성된 Y어드레스신호(113)과 상기 퓨즈데이타 레지스터(106)에 리드된 불량어드레스신호(115)는 어드레스 비교기(110)에 의해 비교된다. 상기 Y어드레스신호(113)과 불량어드레스신호(115)가 일치하면, 비교기(110)은 일치를 나타내는 출력신호(121)을 발생한다. 이 일치를 나타내는 출력신호(121)은 퓨즈어레이 카운터 제어회로(111)로 공급되어, 퓨즈어레이 카운터(109)로 하여금 +1의 계수동작을 실행하게 하는 계수펄스(120)을 발생시킨다. 이것에 의해, 퓨즈어레이 카운터(109)는 계수출력(118)이 0001로 되고 퓨즈어레이(105)의 제2번째의 선택신호가 선택상태로 되고, 다음에 가장 작은 어드레스번호의 데이타선에 대한 불량어드레스의 리드가 실행된다. 이하, 상기 일치를 나타내는 출력신호가 발생할 때마다 퓨즈어레이(105)에서 작은 번호순으로 불량어드레스가 퓨즈데이타 레지스터(106)으로 출력된다.

셀렉터(104)로도 비교기(110)의 출력신호(121)이 공급된다. 상기 어드레스 카운터(103)에 의해 형성된 어드레스신호(113)과 퓨즈어레이(105)에서 출력되는 구제할 곳의 어드레스(이하, 구제지 어드레스(redundancy address)라고 함) 신호(119)는 셀렉터(104)를 거쳐서 선택적으로 마스터 슬레이브 래치(108)에 입력된다. 셀렉터(104)는 상기 비교기(110)의 출력신호(121)이 불일치를 나타내는 신호이면, 어드레스 카운터(103)에 의해 생성된 어드레스신호(113)을 마스터 슬레이브 래치(108)로 전달한다. 이것에 대해서, 상기 비교기(110)의 출력신호(121)이 일치를 나타내는 신호이면, 퓨즈어레이(105)에서 리드된 구제지 어드레스신호(119)를 마스터 슬레이브 래치(108)로 전달한다. 상기와 같이 용장어레이가 16조(바이트분)의 예비데이타선밖에 갖고 있지 않으므로, 그것을 지정하기 위해 하위 4비트의 어드레스만이 퓨즈어레이(105)에 기억된다. 이것에 의해, 용장어레이를 지정하기 위해 필요한 비트가 10비트임에도 불구하고, 스킵할(건너뛸) 곳의 어드레스(이하, 스킵지 어드레스(skip destination address)라고 함)의 기억어드레스신호가 4비트로 좋으므로, 퓨즈의 수를 삭감할 수 있다.

즉, 용장어레이는 상기와 같이 528부터 543까지의 Y어드레스가 할당되어 있으므로, 그 중의 16어드레스를 지정하는 하위 4비트만이 상기 퓨즈어레이(105)의 구제지 어드레스로서 기억되고, 나머지 6비트의 상위어드레스신호는 퓨즈어레이(105)의 외부에 마련된 고정신호 생성부에 있어서 셀렉터(104)의 구제지 어드레스(119)에 대응한 입력단자가 회로의 접지전위 또는 전원전압으로 되도록 고정적으로 배선접속된다.

상기 마스터 슬레이브 래치(108)은 상기 도 1의 컬럼 스위치(34)로 공급되는 Y어드레스신호A0∼Ai를 형성한다. 마스터 슬레이브 래치(108)은 상기 어드레스 카운터(103)의 계수동작에 대해서 1클럭 지연되어 상기 어드레스신호A0∼Ai를 도 18에 도시된 Y디코더로 출력하는 것으로서, 그의 1클럭기간에 상기와 같은 어드레스 비교동작결과에 의한 어드레스신호의 전환이 실행되게 된다. 그 때문에, 정규 어레이의 데이타선의 리드와 그 결함데이타선을 용장데이타선으로 전환한 경우의 리드가 클럭신호SCLK와 동기해서 시리얼로 순차 실행된다.

이 실시예의 결함구제방식은 상기의 설명에서 이해할 수 있는 바와 같이, Y어드레스에 대해서 바이트단위로 구제를 실행하는 것이다. 따라서, 상기와 같이 약 16K의 워드선 중 어느 하나의 워드선에 있어서 불량비트가 있으면 구제의 대상으로 되고, 1개의 워드선에 있어서 결함셀이 있어도 구제하게 된다. 용장어레이에 여유가 있으면 문제없지만, 용장어레이에 여유가 없으면 이와 같은 불량은 워드선을 예비 워드선으로 전환하는 것이 바람직하다. 즉, 이 실시예의 결함구제방식은 특정의 데이타선에 많은 결함셀이 존재하는 경우나 데이타선 그자체가 단선이나 단락을 하고 있는 불량을 구제하는 것에 적합하므로, 현실적인 결함구제방식이라고 할 수 있다.

이 실시예에서는 어드레스 비교를 실행하는 비교기(110)은 상기와 같이 16조나 되는 용장데이타선이 존재함에도 불구하고, 1개로 최대 16조의 불량어드레스와의 비교에 공통으로 사용할 수 있다. 이 때문에, 배타적 논리회로등으로 이루어지는 어드레스 비교회로가 간소화되고, 용장회로(100)이 차지하는 면적을 대폭으로 삭감할 수 있어 칩의 소형화가 가능하게 된다. 이 실시예의 구제방식은 구제효율을 높게 하기 위해 용장어레이부를 크게 해도, 상기 비교기(100)은 1개로 좋으므로 점유면적의 증대를 회피할 수 있다.

도 19a에 용장회로, 도 19b에 그의 동작 개념도를 도시한다. 정규메모리 어레이 및 용장메모리 어레이에 비트선의 양부(良否)의 정보로서 「O」 「×」가 표시되어 있지만,「O」는 그 데이타선이 정상인 데이타선인 것을 의미하고, 「×」는 불량데이타선인 것을 의미하고 있다. 또, 정규메모리 어레이중의 데이타선은 어드레스 카운터(103)의 카운트동작에 의해 어드레스000H→001H→002H→…와 같이 순번대로 선택된다.

퓨즈어레이(105)내의 리드 온리 메모리 ROM에 정규메모리 어레이내의 결함어드레스Dn과 그 결함어드레스에 대응해서 용장어드레스Rn이 저장된다. 예를 들면, 정규메모리 어레이중의 어드레스 D0(D1, …, D15)의 데이타선이 결함데이타선인 경우, 그 데이타선의 구제지로서 용장메모리 어레이중의 어드레스R0(R1, …, R15)의 데이타선이 리드 온리 메모리ROM에 저장되어 있다.

플래시메모리의 동작개시시에 리드 온리 메모리ROM으로부터 결함어드레스 D0과 용장어드레스R0이 퓨즈데이타 레지스터(106)에 리드되고, 그리고 저장된다. 비교기(110)은 어드레스 카운터(103)으로부터의 카운터값(어드레스)과 퓨즈데이타 레지스터(106)의 결함어드레스D0을 비교한다.

비교의 결과, 불일치인 정우 비교기(110)은 불일치신호를 출력하고, 어드레스 카운터(103)의 카운터값이 선택되도록 셀렉터(104)를 제어한다. 따라서, 도 18에 도시된 Y디코더에 그 카운터값이 공급된다. 비교기(110)이 불일치신호를 출력할때, 퓨즈어레이 카운터(109)의 카운터값은 이전 상태 그대로 유지되고, 퓨즈데이타 레지스터(106)에는 최초로 저장된 결함어드레스D0과 용장어드레스R0이 유지된 채로 되어 있다.

비교의 결과, 일치한 경우 비교기(110)은 일치신호를 출력하고, 퓨즈데이타 레지스터(106)의 용장어드레스R0이 선택되도록 셀렉터(104)를 제어한다. 따라서, 도 18에 도시된 Y디코더에 용장어드레스R0이 구제지 어드레스로서 공급되어, 정규 메모리 어레이내의 불량데이타선에 대한 구제가 된다. 비교기(110)이 일치신호를 출력할 때 퓨즈어레이 카운터(109)의 값이 1개 카운트업되고, ROM디코더가 그 카운트값을 디코드하는 것에 의해, 퓨즈데이타 레지스터(106)에는 다음의 결함어드레스D1과 용장어드레스R1이 저장되게 된다.

도 3에는 본 발명에 따른 용장회로의 1실시예의 블럭도가 도시되어 있다. 동일 도면에서는 발명을 더욱 구체적으로 설명하기 위해서 각부의 구체적 회로도가 예시적으로 도시되어 있다. 퓨즈어레이(105)는 퓨즈F와 N채널형으로 이루어지는 선택스위치MOSFET Q1이 직렬 접속되어 구성된다. 즉, 퓨즈F의 한쪽끝은 회로의 접지전위에 접속되고, 다른쪽 끝이 N채널형으로 이루어지는 선택스위치MOSFET Q1의 소오스에 접속된다. 이 MOSFET Q1의 드레인은 동일한 불량어드레스의 비트가 할당된 다른 마찬가지의 MOSFET의 드레인과 공통화되고, 퓨즈데이타 레지스터(106)을 구성하는 래치의 입력선으로 된다.

상기한 바와 같은 퓨즈와 선택MOSFET와 래치의 조 FA0∼FA9는 상기 관리어레이도 구제의 대상으로 포함시키도록, 어드레스 카운터에 의해 형성된 어드레스신호YA0∼YA9에 대응해서 10개 마련되고, 각각의 선택MOSFET의 게이트는 디코더(107)의 0∼15의 선택선에 공통으로 접속된다. 구제지 어드레스(Redundancy Address)를 라이트하기 위해 상기와 마찬가지의 퓨즈와 선택MOSFET와 래치의 조로 이루어지는 기억회로FA10∼FA13이 용장어레이의 하위 4비트분 마련된다. 상기와 같은 선택MOSFET의 드레인이 접속된 입력선과 선택MOSFET의 게이트가 접속된 선택선이 매트릭스상태으로 되어 상기 퓨즈어레이가 구성된다. 또한, FA0∼FA13은 동일 구성이다.

상기 입력선에는 P채널형 프리차지MOSFET Q2가 마련된다. 이 프리챠지MOSFET의 게이트에는 도 2중의 퓨즈어레이 카운터 제어회로(111)로부터 프리챠지 신호(120)이 공급된다. 이 입력선의 신호는 인버터회로N1의 입력단자에 접속된다. 이 인버터회로N1의 출력신호는 그의 입력단자와 전원단자 사이에 마련된 귀환용의 P채널형MOSFET Q3와 게이트로 전달된다. 상기한 바와 같은 선택신호선0의 하이레벨에 의해 선택MOSFET Q1이 온상태로 된다.

이 때, 퓨즈F가 절단되어 있지 않으면, 입력선은 상기 프리챠지에 의해 하이레벨에서 로우레벨로 프리챠지된다. 인버터회로N1은 상기 입력선의 로우레벨에 의해 하이레벨의 출력신호를 형성한다. 만약, 퓨즈F가 절단되어 있으면 입력선이 하이레벨상태로 되고, 인버터회로N1의 출력신호는 로우레벨로 된다. 이 때문에, 상기 귀환용MOSFET Q3을 온상태로 해서 상기 프리챠지레벨을 유지하여 래치상태로 된다. 즉, 상기 귀환용MOSFET Q3은 입력선이 퓨즈F의 절단에 의해 플로팅 상태로 되는 것을 방지하고, 상기 하이레벨의 입력신호를 래치시키는 것이다.

이와 같은 불량어드레스신호와 상기 어드레스 카운터에 의해 형성된 어드레스신호YA0은 비교회로(110)내의 배타적 논리합 회로EX에 입력되고, 그의 출력에서 비교출력이 형성된다. 어드레스신호YA0∼YA9의 전체비트에 대해서 배타적 논리합 회로EX가 하이레벨의 일치신호를 형성했으면, 앤드게이트회로G1이 하이레벨의 일치신호HIT를 형성한다. 이 일치신호HIT의 하이레벨에 의해 셀렉터(104)를 구성하는 N채널형의 MOSFET Q5가 온상태로 되고, 상기 퓨즈어레이의 구제지 어드레스에 기억된 하위 4비트의 어드레스신호가 Y디코더로 공급된다. 상위비트의 어드레스신호는 하위의 접지전위에 접속되는 것에 의해, 셀렉터(104)에 의해 527로 된다. 즉, 적절하게 인버터회로를 마련하는 것에 의해, 527에 대응한 어드레스신호가 생성된다.

어드레스신호YA0∼YA9 중의 어느 1비트라도 배타적 논리합 회로EX가 로우레벨의 불일치신호를 형성했으면, 앤드게이트회로G1이 출력신호HIT를 로우레벨로 한다. 이 일치신호HIT의 로우레벨에 의해 셀렉터(104)를 구성하는 N채널형의 MOSFET Q4가 온상태로 되고, 상기 어드레스 카운터에 의해 형성된 어드레스신호 YA0∼YA9가 Y디코더(도 18에 도시)로 공급되고, 정규어레이의 데이타선의 선택동작이 실행된다. 셀렉터(104)를 구성하는 MOSFET Q4와 Q5의 조 SE0∼SE9는 어드레스신호YA0∼YA9에 대응해서 마련되고, 각각 동일 구성이다.

도 4에는 본 발명에 따른 용장회로의 다른 1실시예의 블럭도가 도시되어 있다. 이 실시예의 용장회로(200)에서는 메모리어레이가 상기와 같이 정규어레이와 용장어레이와 같은 명확한 구별이 되어 있지 않다. 이 실시예의 결함구제방식은 정규어레이와 용장어레이가 구별없이 1개의 메모리어레이로서 구성된다. 즉, 메모리어레이의 전체로서는 정규어레이분에 대응한 데이타선과 용장어레이분에 대응한 데이타선이 마련된다. 시리얼 액세스일 때 불량데이타선에 해당되면, 이러한 불량데이타선을 스킵해서 다음의 데이타선을 선택한다. 다음의 데이타선에도 불량이 존재하면 그것도 스킵시키도록 하고, 불량이 존재하지 않는 데이타선까지 스킵하여 데이타선 선택을 실행하도록 하는 것이다.

이 실시예에서는 상기와 같은 불량데이타선을 스킵시키는 방식으로서 퓨즈어레이(205)에 스킵지 어드레스가 기억된다. 퓨즈어레이(205), 디코더(207) 및 퓨즈어레이 카운터(208)과 퓨즈데이타 레지스터(206) 및 비교기(210)은 상기 도 3의 실시예에 대응하는 각 회로와 마찬가지이다. 어드레스 카운터(202)에는 스킵지 어드레스를 프리세트시키기 위한 입력기능이 마련된다. 이 구성에서는 클럭제어회로(204)와 카운터 카운트업 제어회로(203)은 시리얼클럭SCLK와 동기해서 순차 카운트 동작을 실행한다.

특별히 제한되지 않지만, 퓨즈어레이(205)에 기억되는 불량어드레스는 실제로 불량이 존재하는 1개전의 어드레스가 기억된다. 따라서, 퓨즈어레이(205)의 선두 어드레스에 기억된 불량어드레스(218)과 어드레스 카운터(202)에 의해 형성된 어드레스신호A0∼Ai+n이 일치했으면, 그 때의 어드레스신호A0∼Ai+n에 의해 그대로 데이타선의 선택이 실행된다. 이것과 병행하여, 비교기(210)이 상기 불량어드레스와의 일치를 검출하고, 퓨즈어레이(205)에 기억된 스킵지 어드레스를 어드레스 카운터에 세트한다. 이것에 의해, 다음에 선택될 불량데이타선을 스킵해서 불량이 존재하지 않는 데이타선에 대응한 어드레스신호A0∼Ai를 생성할 수 있다. 이하, 마찬가지로 해서 최대 16조의 불량데이타선의 구제가 가능하게 된다.

상기한 바와 같이, 어드레스 카운터(202)에 의해 형성된 어드레스신호A0∼Ai+n을 상기와 같은 마스터 슬레이브 래치회로를 거쳐서 도 18에 도시된 Y디코더로 공급하도록 하여, 1클럭분 지연해서 카운터스위치의 선택동작을 실행하도록 하면, 메모리어레(205)에는 실제로 불량어드레스와 그 구제지의 어드레스를 기억하도록 한다. 상기한 바와 같이 불량어드레스가 일치할 때마다 불량데이타선이 여러개 연속 존재해도, 그것을 스킵해서 불량이 존재하지 않는 데이타선의 선택을 실행하도록 할 수 있다. 이 구성에서는 상기한 바와 같이 연속한 어드레스에서 불량이 존재한 경우에도 1개의 불량어드레스에 의해 구제할 수 있으므로, 퓨즈어레이의 사용효율을 높게 할 수가 있다.

이 실시예에 있어서는 퓨즈어레이에 기억되는 불량어드레스의 수에 대해서 메모리어레이에 예비로서 마련되는 데이타선의 수는 일치시킬 필요는 없고, 예비데이타선의 수를 불량어드레스수에 비해 많이 마련하는 것이 바람직하다. 왜냐하면, 1개의 불량어드레스에 의해 2바이트분의 데이타선을 스킵시키면, 그것에 대응해서 메모리어레이에서는 2바이트분의 데이타선이 여분으로 필요하게 되기 때문이다. 또, 정규데이터선과 용장데이타선의 구별이 없기 때문에, 실질적으로 용장데이타선으로 간주되는 최종어드레스 부근에 불량데이타선이 있어도 그 이후에 1개라도 치환가능한 데이타선이 있으면 구제할 수 있다.

상기 퓨즈어레이(205)에는 반드시 스킵지 어드레스를 기억시킬 필요는 없다. 클럭제어회로(204)와 카운트 업 제어회로(203)에 의해, 일치신호에 의해 어드레스 카운터(202)의 계수동작을 +1로 하여 불량데이타선에 대한 어드레스 선택동작을 스킵시킬 수 있다.

도 5에는 상기 도 4의 실시예에 도시한 용장회로에 사용되는 어드레스 카운터(202) 및 카운터 카운트업 제어회로(203)의 1실시예의 개략적인 블럭도가 도시되어 있다. 동일 도면에는 대표로서 하위 2비트분의 카운터회로가 예시적으로 도시되어 있다. 이 실시예는 소위 스킵지 어드레스 치환방식으로 어드레스 카운터의 로드신호를 어드레스 카운터 카운트업 제어회로에서의 일치신호HIT와 로드신호의 논리(HIT+LOAD)에 의한 ACC신호로 제어하고, 퓨즈어레이에서 리드된 스킵지 어드레스신호(221)을 어드레스 카운터로 치환하는 것에 의해 불량데이타선 선택시의 어드레스 카운트 업을 실행시킨다.

도 6에는 본 발명에 따른 용장회로에 사용되는 어드레스 카운터(202) 및 카운터 카운트업 제어회로(203)의 다른 1실시예의 개략적인 블럭도가 도시되어 있다. 동일 도면에 있어서도 대표로서 하위 2비트분의 카운터회로가 예시적으로 도시되어 있다. 이 실시예는 소위 어드레스 카운터 클럭신호 제어방식으로 어드레스 카운터의 클럭신호SCLK를 어드레스 카운터 카운트업 제어회로에서의 일치신호HIT와 클럭신호SCLK의 논리(HIT+LOAD)에 의한 ACC신호로 제어하고, 어드레스 카운트업을 실행시킨다. 이 구성에서는 특히 제한되지 않지만, 퓨즈어레이에는 연속 불량데이타선 수에 대응한 스킵수를 리드하고, 그것에 대응해서 N회의 HIT신호를 형성하여 불량데이타선 선택시의 어드레스 카운트업을 실행시킨다.

도 7에는 본 발명에 따른 용장회로에 사용되는 어드레스 카운터(202) 및 카운터 카운트 업 제어회로(203)의 또 다른 1실시예의 개략적인 블럭도가 도시되어 있다. 동일 도면에 있어서도 대표로서 하위 2비트분의 카운터회로가 예시적으로 도시되어 있다. 이 실시예는 소위 어드레스 카운터 캐리신호 제어방식으로 어드레스 카운터의 캐리신호를 어드레스 카운터 카운트업 제어회로에서의 일치신호HIT와의 논리게이트에 의한 ACC신호로 제어하고, 어드레스 카운트업을 실행시킨다. 이 구성에서는 특히 제한되지 않지만, 퓨즈어레이에는 상기와 같이 스킵지 어드레스에 관한 데이타가 필요없고, HIT신호에 의해 무조건 +1의 카운트 업 동작이 실행되어 다음 어드레스의 데이타선의 선택으로 전환된다.

도 8에는 상기 도 5∼도 7의 용장회로에 사용되는 어드레스 카운터의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 8a에는 상기 도 5에 대응한 스킵지 어드레스 치환방식이 도시되고, 어드레스 카운터의 어드레스 데이타는 SA1에 불량어드레스가 있으면, 퓨즈어레이에서 리드된 스킵지 어드레스(221)에 대응한 어드레스SA+RD0으로 치환된다.

도 8b에는 상기 도 6에 대응한 어드레스 카운터 클럭신호 제어방식이 도시되고, n개의 HIT신호에 의해 어드레스 카운터의 어드레스 데이타가 SA0에서 SA0+n으로 스킵된다. 도 8c에는 상기 도 7에 대응한 어드레스 카운터 캐리신호 제어 방식이 도시되고, HIT신호에 의해 +1의 카운트업 동작이 실행되고 어드레스 카운터의 어드레스 데이타가 SA0에서 SA2로 불량어드레스SA1이 스킵된다.

도 9에는 본 발명에 따른 용장회로의 다른 1실시예의 블럭도가 도시되어 있다. 동일 도면에서는 발명을 더 구체적으로 설명하기 위해 각부의 구체적 회로도가 예시적으로 도시되어 있다. 퓨즈어레이는 상기와 같은 퓨즈와 N채널형 선택 스위치MOSFET가 직렬접속되어 이루어지는 셀F가 매트릭스배치되어 구성되어 있다. 이 실시예는 기본적으로는 상기 도 3의 실시예와 동일하다. 단, 상기 도 3의 셀렉터로서 CMOS스위치로 이루어지는 3입력의 멀티플렉서를 사용하여 퓨즈어레이에서 스킵지 어드레스 이외에 불량어드레스의 리드도 가능하게 된다.

이와 같은 기능을 부가하는 것에 따라서 도 1에 있어서 용장회로(42)에서 리드되면, 어드레스신호를 그대로 멀티플렉서(37)을 거쳐서 입출력 버퍼(35)로 전달하고, 상기 불량어드레스를 데이타단자에서 리드할 수 있도록 하는 기능이 부가된다. 상기 실시예와 같이 불량어드레스가 10비트로 이루어지고, 데이타단자가 8비트밖에 없을 때는 2사이클로 나누어 출력시키면 좋다. 이와 같은 동작모드를 실행하도록 하기 위해 불량어드레스 리드 커맨드가 마련된다.

도 10에는 상기 도 9의 용장회로의 동작의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 메모리액세스의 개시시에 로드신호LOAD가 발생되고 어드레스 카운터가 클리어되어 선두어드레스SA0이 세트된다. 마찬가지로 퓨즈어레이측에서는 최초의 불량어드레스FD0과 스킵지 어드레스RD0이 리드되고 있다. 이 실시예에서는 상기 불량어드레스FD0은 실제로 불량이 존재하는 데이타선의 어드레스의 1개전의 어드레스가 기억된다.

시리얼클럭SCLK에 의해 상기 어드레스 데이타SA0에 의한 컬럼스위치의 선택동작이 실행되고 최초의 1바이트의 데이타가 리드된다. 이 때, 이러한 어드레스 데이타SA0과 상기 불량어드레스FD0의 일치에 의해 신호HIT0이 하이레벨로 되고 다음 어드레스SA1에 불량데이타선이 존재하는 것을 알 수 있다. 이것에 의해, 클럭SCLK가 로우레벨의 기간에 일치신호HIT1이 출력되고, 스킵지 어드레스 RD0의 리드가 실행됨과 동시에 퓨즈어레이 카운터회로가 +1의 계수동작을 실행하고, 이것과 동기해서 프리챠지신호PC의 로우레벨로 되어 퓨즈어레이가 일단 리세트된다.

클럭신호CLK가 하이레벨로 되면, 셀렉터는 어드레스 카운터의 계수값SA1대신에 상기 스킵지 어드레스RD0을 어드레스 데이타로서 출력시킨다. 이것에 의해, 제2번째의 클럭SCLK와 동기해서 정규어레이의 어드레스SA1의 데이타선 대신에 용장어레이의 어드레스RD0의 데이타선이 선택되어, 제2번째의 1바이트의 데이타가 출력된다. 이것과 동기해서, 상기 퓨즈어레이에서는 제2번째로 불량어드레스FD1과 그것에 대응한 스킵지 어드레스RD1이 출력된다.

제3번째의 어드레스SA2 이후에 불량데이타선이 존재하지 않으면 상기 일치신호가 형성되지 않으므로, 어드레스 카운터에 의해 형성된 어드레스SA2, SA3이 어드레스 데이타로서 출력되고, 정규어레이의 데이타선이 순차 선택되어 바이트단위로의 시리얼출력이 실행된다.

도 11에는 본 발명에 따른 상기 스킵지 어드레스 치환방식에 의한 용장회로의 동작을 설명하기 위한 흐름도가 도시되어 있다. 동일도면은 정규어레이에 대한 액세스에 대응하고 있다. 리드/라이트 동작에 대응해서 Y어드레스 카운터(103)과 ROM(퓨즈어레이) 어드레스 카운터(109)의 초기화가 실행된다. 상기 ROM의 불량비트선(데이타선)의 데이타(어드레스)와 Y어드레스 카운터의 데이타(어드레스)가 불일치(No)이면, 멀티플렉서에 의해 Y어드레스 카운터를 선택하고 외부클럭신호가 로우레벨(L)의 상태에서 마스터 래치로 래치시키고, 외부클럭신호의 하이레벨(H)에서 슬레이브래치로 래치시켜서 어드레스 데이타를 출력시킨다. 상기 외부클럭신호에 의해 Y어드레스 카운터의 가산(카운트업)이 실행되고, 상기 ROM의 불량비트선의 데이타와 Y어드레스 카운터의 데이타가 불일치(No)이면, 상기와 마찬가지의 동작을 반복해서 실행한다.

상기 ROM의 불량비트선의 데이타와 Y어드레스 카운터의 데이타가 일치(Yes)했으면, 멀티플렉서에 의해 ROM의 스킵지 어드레스를 출력하고, 그것을 상기와 마찬가지로 외부클럭신호가 로우레벨(L)의 상태에서 마스터 래치로 래치시키고, 외부클럭신호의 하이레벨(H)에서 슬레이브 래치로 래치시켜서 어드레스 데이타를 출력시킨다. 이와 같은 불량데이타선의 치환동작과 병행해서, 상기 외부클럭신호에 의해 Y어드레스 카운터의 가산(카운트 업)이 실행되고 불량어드레스가 스킵된다. 상기 ROM은 상기 일치신호와 외부클럭신호의 논리곱(AND)에 의해 ROM(퓨즈 어레이)카운터회로의 계수동작이 실행되고, 다음의 불량어드레스와 스킵지 어드레스의 리드가 실행된다.

도 12에는 본 발명에 따른 상기 스킵지 어드레스 치환방식에 의한 용장회로의 다른 동작을 설명하기 위한 흐름도가 도시되어 있다. 동일 도면은 관리어레이에 대한 액세스에 대응하고 있다. 관리어레이에 대한 액세스에 대응해서 Y어드레스 카운터는 최상위 비트가 1로 세트된다. 이와 같은 최상위 비트를 1로 세트하는 동작은 관리어레이에 대한 액세스모드를 지정하는 커맨드의 입력에 의해 실행된다. 즉, 512번째의 어드레스를 외부에서 입력하는 것이 아니라, 상기의 커맨드의 디코드에 의해 내부에서 형성된 1의 신호가 선두어드레스 비트로 세트된다. ROM(퓨즈어레이) 어드레스 카운터는 관리어레이에 대응한 가장 작은 어드레스가 어느 것인지 불명하므로 우선 상기와 마찬가지의 초기화가 실행된다.

상기 ROM의 불량비트선(데이타선)의 데이타(어드레스)를 상기 관리어레이에 대응한 것으로 하기 위해서, 용장회로에 있어서 더미사이클이 실시된다. 즉, 강제적으로 일치신호HIT를 발생시켜서 ROM에서 리드된 불량어드레스의 최상위비트가 0인지 1인지를 판정한다. 즉, 최상위 비트가 0으로 판정되었으면(No), 정규어레이에 대응한 불량어드레스이므로 ROM어드레스 카운터의 카운트 업을 실행시킨다. 만약, 16회의 카운트 업동작을 실행해도 상기 최상위 비트가 0이면 관리어레이에는 불량데이타선이 존재하지 않는 것으로 식별되어, 그것에 대응한 불량어드레스와 스킵지 어드레스가 리드된 상태로 되지만, 관리어레이의 어드레스와는 일치하지 않기 때문에 실제상으로는 사용되지 않는다.

ROM에서 리드된 불량어드레스 신호의 최상위 비트가 1로 판정(Yes)되었으면 ROM의 더미사이클이 종료된다. Y어드레스 카운터의 상기와 같은 관리어레이에 대응한 초기화에 대응한 최초의 어드레스와 상기 ROM에서 리드된 불량어드레스가 비교되고, 상기 ROM의 불량비트선(데이타선)의 데이타(어드레스)와 Y어드레스 카운터의 데이타(어드레스)가 불일치(No)이면, 멀티플렉서에 의해 Y어드레스 카운터를 선택하고 외부클럭신호가 로우레벨(L)의 상태에서 마스터래치로 래치시키고, 외부 클럭신호의 하이레벨(H)에서 슬레이브 래치로 래치시켜서 어드레스 데이타를 출력시킨다. 상기 외부클럭신호에 의해 Y어드레스 카운터의 가산(카운트 업)이 실행되고, 상기ROM의 불량비트선의 데이타와 Y어드레스 카운터의 데이타가 불일치(No)이면 상기와 마찬가지의 동작을 반복해서 실행한다.

상기 ROM의 불량비트선의 데이타와 Y어드레스 카운터의 데이타가 일치(Yes)했으면, 멀티플렉서에 의해 ROM의 스킵지 어드레스를 출력하고, 그것을 상기와 마찬가지로 외부클럭신호가 로우레벨(L)의 상태에서 마스터래치로 래치시키고, 외부클럭신호의 하이레벨(H)에서 슬레이브 래치로 래치시켜서 어드레스 데이타를 출력시킨다. 이와 같은 관리어레이에 있어서의 불량데이타선의 치환동작과 병행해서 상기 외부클럭신호에 의해 Y어드레스 카운터의 가산(카운트 업)이 실행되고, 불량어드레스가 스킵된다. 상기 ROM은 상기 일치신호와 외부클럭신호의 논리곱(AND)에 의해 ROM(퓨즈어레이) 카운터회로의 계수동작이 실행되고, 관리어레이에 있어서의 다음의 불량어드레스와 스킵지 어드레스의 리드가 실행된다.

도 13에는 도 9의 용장회로에 있어서의 불량어드레스의 리드동작을 설명하기 위한 흐름도가 도시되어 있다. 상기와 마찬가지로 ROM어드레스 카운터가 선두 어드레스로 초기화된다. 멀티플렉서에 의해 ROM에 기억된 불량어드레스률 출력하고, 내부클럭의 로우레벨(L)의 상태에서 마스터래치로 래치시키고, 내부클럭의 하이레벨(H)에서 슬레이브 래치로 래치시켜서 어드레스 데이타를 출력시킨다. 이와 같은 동작을 내부클럭에 의해 ROM어드레스의 가산과 상기 마스터 슬레이브 래치의 동작을 16회 실행시키도록 하는 것이다.

도 14에는 본 발명에 따른 용장회로에 사용되는 기억회로의 다른 1실시예의 개략적인 구성도가 도시되어 있다. 이 실시예에서는 불량어드레스나 스킵지 어드레스의 기억에 플래시메모리의 메모리셀이 사용된다. 단, 이 상태에서 상기 시리얼액세스와 동기한 불량어드레스의 리드동작이 지연되므로, 전원투입 직후에 플래시메모리의 데이타가 순차 리드되고, 스테이틱형 RAM(SRAM)으로 전송된다. 스테이틱형 메모리셀은 2개의 CMOS인버터회로의 입력과 출력을 서로 교차접속해서 래치형태로 하고, 그 1쌍의 입출력노드에 입출력동작을 실행시키는 전송게이트 MOSFET가 마련되어 구성된다. 상기와 같은 시리얼액세스시에는 상기 SRAM에서 리드가 실행되므로, 불량어드레스의 전환을 고속으로 실행할 수 있고 시리얼액세스와 동기한 불량데이타선의 구제를 실행할 수 있다.

상기 플래시메모리나 SRAM은 전체 소자수는 많아지지만, 반도체칩상의 점유면적은 그 정도로 커지지 않는다. 즉, 퓨즈어레이를 사용한 경우에는 1개의 퓨즈가 차지하는 점유면적이 상기 MOSFET에 비해 훨씬 크기 때문에, 상기 퓨즈어레이에 비해 상기와 같은 16조 정도의 불량어드레스나 스킵지 어드레스를 기억시키는 소규모의 플래시메모리 및 SRAM의 점유면적을 작게 할 수 있다.

도 15a∼도 15c에는 본 발명에 따른 플래시메모리에 있어서의 소거동작을 설명하기 위한 1실시예의 개념도가 도시되어 있다. 도 15a에는 메모리셀 바이어스가, 도 15b에는 메모리어레이회로가, 도 15c에는 어드레스 공간이 각각 도시되어 있다.

도 15a에 있어서, 기억MOSFET는 플로팅게이트가 소오스영역 및 드레인영역의 각각의 일부를 덮는 스택드 게이트구조(stacked gate structure)로 된다. 플로팅게이트와 반도체기판 사이의 게이트절연막은 터널전류를 흐르게 하는 얇은 산화막으로 구성된다. 소거동작에 있어서는 컨트롤게이트에 +Vg가 인가되고, 기판에는 -Vw가 인가된다. 이것에 의해, 기판과 플로팅게이트 사이에 터널전류가 흐르는 고전계가 발생하고, 기판측에서 플로팅게이트를 향해 전자가 주입된다. 이 결과, 기억MOSFET는 소거상태시에는 워드선의 선택레벨에 대해서 오프상태로 된다. 소거시에는 소오스 및 드레인에는 특히 제한되지 않지만 전압-Vw가 인가되지만, 소거동작 그 자체는 게이트-기판간의 바이어스로 실행된다.

도 15b의 메모리어레이회로에 있어서, 기억MOSFET는 여러개가 1블럭으로 되어 드레인과 소오스가 공통화된다. 기억MOSFET의 공통화된 드레인과 데이타선 사이에는 각각 선택MOSFET가 마련된다. 소거시 소오스선과 데이타선은 기판전위 -Vw와 공통화된다. 이 때, 선택MOSFET의 게이트전압은 0V이므로 온상태로 되고, 블럭내의 공통드레인, 소오스 모두 상기 전압 -VW로 된다. 기억MOSFET의 컨트롤게이트는 워드선에 접속된다. 상기의 선택MOSFET는 상기 워드선과 평행하게 연장되는 선택선에 의해 선택되고, 이 선택선은 메인워드선이라 할 수 있다.

소거동작에 있어서는 상기와 같이 기판Well에 -Vw(-4V)와 같은 부전압을 인가하고, 워드선에 +12V와 같은 선택전압 +Vg를 공급한다. 이것에 의해, 워드선 단위로의 일괄소거동작이 실행된다. 이 실시예에서는 1개의 워드선이 1섹터와 같은 기억단위로 된다. 1섹터는 특히 제한되지 않지만 512바이트로 구성된다. 즉, 1개의 워드선(물리적으로 1개라는 의미는 아니다)에는 512×8=약 4K의 메모리셀이 접속된다. 이 경우, 메모리어레이를 8개 마련하도록 하면 1개의 워드선에는 512개의 기억트랜지스터가 할당되므로, 비교적 작은 전류 구동능력밖에 갖지 않는 워드 드라이버를 사용해도 워드선의 선택동작을 고속으로 할 수 있다.

도 15c에 있어서 메모리공간에서는 워드선의 선택신호가 섹터어드레스로서 취급된다. 즉, 메모리공간적으로는 워드선의 어드레스에 대응해서 0부터 n까지의 섹터가 할당되고, 이러한 섹터단위로의 소거동작이 실행된다. 즉, 이 실시예에서는 워드선에 대응된 X어드레스가 섹터어드레스로서 입력된다.

도 16a∼도 16c에는 본 발명에 따른 플래시메모리에 있어서의 라이트동작을 설명하기 위한 1실시예의 개념도가 도시되어 있다. 도 16a에는 메모리셀 바이어스가, 도 16b에는 메모리어레이회로가, 도 16c에는 어드레스공간이 각각 도시되어 있다.

도 16a에 있어서, 라이트동작시에는 컨트롤게이트에 -Vg(-9. 5V)가 인가되고, 드레인에 +Vd(4. 5V)가 인가된다. 이것에 의해 플로팅게이트와 드레인 사이에 터널전류가 흐르는 고전계가 발생하고, 플로팅게이트에서 드레인을 향해 전자가 방출된다. 비선택의 워드선은 VCC(+3V)로 되어 있고, 상기와 같은 드레인전압 +Vd가 인가되는 기억MOSFET에 있어서는 실질적인 터널전류가 발생하지 않으므로, 라이트동작은 실행되지 않는다. 이것에 의해, 라이트가 실행된 기억MOSFET는 그 임계값 전압이 내려가고 워드선의 선택레벨에 대해서 온상태로 된다. 이 라이트동작일 때 소오스는 오픈상태로 된다.

도 16b의 메모리어레이회로에 있어서 기억MOSFET의 공통화된 드레인측의 선택MOSFET는 라이트동작시에는 게이트에 하이레벨("H")가 인가되는 것에 의해 온상태로 된다. 이것에 의해, 기억트랜지스터의 드레인은 데이타선에 접속된다. 소오스측의 선택MOSTET는 라이트동작시에는 게이트에 로우레벨("L")이 인가되는 것에 의해 오프상태로 된다. 그 때문에, 기억MOSFET의 공통화된 소오스는 오픈상태로 된다. 그리고, 대표로서 예시적으로 도시되어 있는 바와 같이 데이타선이 라이트신호의 "1"과 "0"에 대응해서 +Vd/0V로 되고, 기억MOSFST의 임계값 전압이 선택적으로 변화된다.

동일 도면에는 1개의 기억MOSFET에 대해서 +V3/0V가 인가되도록 되어 있지만, 실제로는 모든 데이타선에 대해서 라이트신호가 전달되고 있고, 선택상태로 된 워드선에 접속되는 모든 기억트랜지스터에 대해서 일제히 라이트동작이 실행된다. 이 실시예에서는 라이트동작에 터널전류를 사용하는 것이다. 이것에 의해, 기억트랜지스터에 흐르는 터널전류는 미소하기 때문에 상기와 같이 약 4K비트의 일제라이트가 가능하게 된다. 즉, 종래의 기억트랜지스터와 같이 드레인근방에서 열전자를 발생시켜서 플로팅게이트에 전하를 주입한다는 라이트방법을 채용하는 것에서는, 예를 들면 워드선 단위로의 터널전류에 의한 소거동작을 실행하도록 해도, 라이트동작시에 기억트랜지스터에 흐르는 전류가 팽대하게 되어 버리는 것이므로, 본원 발명과 같은 대량의 데이타를 일제히 라이트하는 것은 불가능하다는 점에 주목해야 한다.

도 16c에 있어서, 메모리공간에서는 워드선의 선택신호가 섹터어드레스로서 취급되는 것이므로, 메모리공간적으로는 워드선의 어드레스에 대응해서 0부터 n까지의 섹터가 할당되어 있고, 이러한 섹터단위로의 라이트동작이 실행된다. 이와 같은 1섹터분의 기억트랜지스터로의 라이트동작의 준비로서 라이트 데이타가 시리얼로 레지스터에 입력된다. 1섹터분의 데이타의 입력이 실행되면, 레지스터에 유지된 라이트데이타가 상기 각 데이타선으로 전달되어, 선택상태로 된 워드선에 접속된 기억트랜지스터에 일제히 라이트가 실행된다.

상기와 같이, 메모리셀을 블럭으로 나누고 각각에 선택MOSFET를 거쳐서 데이타선이나 회로의 접지전위를 인가하는 구성에 의해, 비선택의 메모리셀에 대한 응력을 경감시킬 수 있다. 즉, 워드선이 비선택상태로 되고 데이타선이 선택상태로 되는 것에 의해, 라이트동작에 있어서 데이타를 유지할 메모리셀에 상기 라이트용의 전압이 인가되는 것을 방지하는 것이다. 이 구성에서는 단지 상기 블럭내의 소수의 메모리셀에 있어서 상기와 같은 응력이 가해지게 된다.

도 17a, 도 17b에는 본 발명에 따른 플래시메모리에 있어서의 리드동작을 설명하기 위한 1실시예의 개념도가 도시되어 있다. 도 17a에는 메모리어레이회로가, 도 17b에는 어드레스 공간이 각각 도시되어 있다. 메모리셀의 바이어스는 17a로 부터 용이하게 이해할 수 있는 것이므로 생략되어 있다.

선택워드선에는 VCC(+3V)와 같은 하이레벨이 인가된다. 비선택의 워드선에는 0V와 같은 로우레벨이 인가된다. 그리고, 데이타선에는 대표로서 예시적으로 도시되어 있는 바와 같이, +Vrd(+1V)와 같은 바이어스 전압으로 프리챠지된다. 기억트랜지스터가 소거상태이면, 워드선의 선택레벨VCC에 대해서 임계값 전압이 높게 되기 때문에 오프상태로 되고, 데이타선의 전위는 +Vrd인 상태로 된다. 이것에 대해서 상기와 같은 라이트동작이 실행되고, 워드선의 선택레벨VCC에 대해서 임계값전압이 낮게 되어 있으면 온상태로 되고, 데이타선의 프리챠지전압Vrd를 디스챠지시킨다. 이와 같이, 기억트랜지스터의 기억정보에 대응해서, 데이타선의 전위는 하이레벨과 로우레벨로 되어 리드된다.

동일 도면에는 1개의 기억MOSFET에 대해서 +Vrd가 인가되게 되어 있지만, 실제로는 모든 데이타선에 대해서 프리챠지전압 +Vrd가 인가되고 있고, 선택상태로 된 워드선에 접속되는 모든 기억트랜지스터에서 일제히 리드동작이 실행된다. 이 일제의 리드는 상기 도 1의 센스앰프에 의해 증폭과 래치가 실행된다.

도 17b에 있어서, 메모리공간에서는 워드선의 선택신호가 섹터어드레스로서 취급되는 것이므로, 메모리공간적으로 워드선의 어드레스에 대응해서 0부터 n까지의 섹터가 할당되어 있고, 이러한 섹터단위로의 리드동작이 실행된다. 이와 같은 1 섹터분의 기억트랜지스터로의 리드동작은 상기 기억트랜지스터로 부터의 리드데이타는 제1단계로서 레지스터에 의해 병행해서 센스와 래치가 실행된다. 제2 단계로서 상기 레지스터는 도 1의 센스앰프에 대응한 것이고, 여기에 유지된 리드데이타가 상기와 같은 Y어드레스 카운터의 카운터동작과 동기해서 시리얼로 출력된다.

도 18에는 본 발명에 따른 플래시메모리의 1실시예의 개략적인 레이아웃도가 도시되어 있다. 동일 도면에 있어서의 가로로 긴 반도체칩의 좌측에 입출력단자, 제어단자나 전원단자에 접속되는 패드(PAD)열이 배치된다. 이것에 인접해서 반도체칩의 좌측상부에는 입력계, 제어계회로가 배치되고, 좌측하부에는 전원계의 각 회로가 배치된다. 전원계는 상기와 같은 소거, 라이트, 리드동작을 위해 필요로 되는 각종 내부전압을 형성하는 것이다.

반도체칩의 중앙부분에 횡방향으로 센스래치가 마련된다. 이 센스래치는 상기 도 1의 컬럼스위치(34)에 대응되고 있고 센스래치 이외에 컬럼스위치도 포함되며 1바이트분의 데이타입출력선이 횡방향으로 연장된다. 이와 같은 센스래치를 사이에 두고 메모리어레이가 상하로 배분되어 배치된다. 이와 같이 상하로 배분된 메모리어레이는 도 1의 (30)과 (31)에 대응하고 있다. 메모리어레이는 또 좌우로 나누어지고, 종방향으로 메인워드 디코더 및 서브워드 디코더가 마련된다. 즉, 워드선은 횡방향으로 연장되어 있고, 메인워드 디코더에 의해 도 1에 도시된 바와 같은 선택MOSFET의 선택/비선택이 실행되고, 서브디코더에 의해 메모리셀이 결합되는 워드선의 선택/비선택이 실행된다. 서브워드 디코더에는 워드드라이버가 포함되어 있고, 중간부분에 서브워드 디코더를 배치하는 것에 의해, 워드 드라이버의 부하를 경감하면서 그 구동동작의 고속화를 도모하고 있다.

반도체칩의 우측상부에는 누승비 펄스 발생회로가 마련된다. 즉, 소거동작과 라이트 동작에 사용되는 펄스는 공지의 고속 알고리듬에 의한 소거(라이트)가 실행된다. 즉, 1펄스에 대응해서 단위의 소거(라이트)를 실행하는 검증을 실행해서 기억MOSFET의 임계값 전압을 조사하고, 부족하면 재차 소거(라이트)를 실행하도록 한다. 이 때, 다음의 소거(라이트)시간을 제어하는 펄스의 펄스폭이 1개전의 1/2의 시간 즉 누승비의 역수로 형성되어, 과잉소거나 과잉라이트를 방지하면서 효율좋은 소거나 라이트를 실시할 수 있도록 하는 것이다.

반도체칩의 우측하부에는 구제계 회로가 마련된다. 즉, 상기와 같은 퓨즈 등의 ROM어레이나 그것을 제어하는 ROM어드레스 카운터회로나 비교회로가 마련된다. 또, 상기 Y어드레스 카운터도 이러한 구제계 내에 배치되어 상기 스킵지 어드레스 등의 치환을 용이하게 하고, 그것에 의해 형성된 Y어드레스신호를 우단중앙부의 Y디코더로 공급한다. Y디코더는 센스래치에 포함되는 컬럼스위치의 선택신호를 형성하고, 상기 시리얼로 입출력시키기 위한 센스래치(데이타선과 일대일로 대응)의 선택신호를 형성한다.

이 실시예에서는 구제계나 누승비 펄스발생회로 및 Y디코더가 입출력계가 배치되는 좌측과는 반대인 우측에 배치되는 것이므로, Y디코더의 입력부나 칩좌측의 배선의 혼잡을 회피할 수 있고, 배선간격에 여유가 생겨서 배선폭을 균일하게 할 수 있다. 이 결과, 기생소자의 영향도 저감할 수 있어, 전기적 특성이 양호하게 된다. 또, 배선이 용이하게 되는 것에 의해, 레이아웃 공정 수도 저감된다.

상기의 실시예에서 얻어지는 작용효과는 다음과 같다.

[1] 워드선의 선택동작에 의해 선택되는 여러개의 메모리셀에 대해서 어드레스 카운터에 의해 형성된 어드레스신호에 의해 상기 메모리셀이 접속되는 데이타선을 순차 선택하고, 적어도 이러한 워드선 단위로의 시리얼 데이타의 리드를 실행하는 반도체기억장치에 있어서, 상기 워드선과 직교하도록 배치된 용장용 데이타선을 마련하고 Y계의 어드레스신호를 수신하는 컬럼선택회로에 의해 상기 데이타선 또는 용장용의 데이타선의 선택동작을 실행하고, 용장용 기억회로에 상기 데이타선 중의 결함데이타선의 불량어드레스신호와 상기 용장데이타선에 대응한 구제지 어드레스신호를 그 선택순서에 따라서 기억시켜 두고, 이러한 용장용 기억회로에서 리드된 1개의 불량어드레스신호와 상기 어드레스 카운터에 의해 형성된 어드레스신호를 어드레스 비교회로로 비교하고, 그 일치신호에 의해 계수동작을 실행해서 상기 용장용 기억회로의 선택동작을 실행하는 어드레스신호를 생성함과 동시에, 상기 일치신호에 의해 상기 용장용 기억회로에서 리드된 구제지 어드레스신호를 상기 어드레스 카운터에 의해 형성된 어드레스신호로 치환해서 상기 Y계의 어드레스신호로 하는 것에 의해 어드레스 비교회로를 1개로 구성할 수 있으므로, 간단한 구성에 의한 용장회로를 얻을 수 있다는 효과가 얻어진다.

[2] 상기 용장용 기억회로에 기억되는 구제지 어드레스신호로서 상기 용장용 어레이에 마련된 용장데이타선의 수에 대응된 하위비트만의 어드레스신호만을 기억시키는 것에 의해, 퓨즈어레이등의 ROM의 기억용량을 저감할 수 있다는 효과가 얻어진다.

[3] 여러개로 이루어지는 워드선에 대해서 교차하도록 여러개로 이루어지는 관리비트용의 데이타선을 갖는 관리용 어레이를 더 구비하고, 상기 용장용 어레이의 용장용 데이타선은 이러한 관리비트용에 있어서의 불량데이타선의 구제에도 사용되도록 하는 것에 의해, 사용하기 편리한 플래시메모리를 얻음과 동시에, 용장회로에 의한 구제효율을 높게 할 수 있다는 효과가 얻어진다.

[4] 워드선의 선택동작에 의해 선택되는 여러개의 메모리셀에 대해서 어드레스 카운터에 의해 형성된 어드레스신호에 의해 상기 메모리셀이 접속되는 데이타선을 순차 선택하고, 적어도 이러한 워드선 단위로의 시리얼 데이타의 리드를 실행하는 반도체 기억장치에 있어서, 상기 메모리어레이 중의 결함데이타선의 불량어드레스신호를 그 선택순서에 따라서 기억시키고, 이러한 상기 용장용 기억회로에서 리드된 1개의 불량어드레스신호와 상기 어드레스 카운터에 의해 형성된 어드레스신호를 어드레스 비교회로에 의해 비교하고, 그 일치신호에 의해 상기 어드레스 카운터의 계수동작을 제어시키고 결함부분의 어드레스를 실질적으로 스킵시켜서 불량데이타선의 구제를 실행하는 것에 의해, 어드레스 비교회로를 1개로 구성할 수 있기 때문에, 간단한 구성에 의한 용장회로를 얻을 수 있다는 효과가 얻어진다.

[5] 상기 여러개의 데이타선은 어드레스 카운터에 의해 형성되는 어드레스신호에 의해 지정가능한 수의 데이타선, 상기 용장용 기억회로에 의해 구제가능한 수의 데이타선으로 하고, 정규데이타선과 용장데이타선의 구별을 없애는 것에 의해, 결과로서 용장데이타선의 불량도 구제할 수 있다는 효과가 얻어진다.

[6] 상기 메모리셀은 워드선 단위로의 일괄소거가 가능하게 되는 전기적 라이트와 소거가 가능하게 되는 불휘발성의 메모리셀로 하는 것에 의해, 하드디스크 컨트롤러와 같은 통상의 매스 스토리지 컨트롤러에서의 제어가 용이하게 되고, 메모리 시스템의 구축이 간단하게 됨과 동시에, 하드디스크 메모리등과 같은 파일메모리와의 호환성을 취할 수 있어 그것과의 치환도 용이하게 된다는 효과가 얻어진다.

[7] 제어신호와 클럭신호의 조합에 의해 데이타단자에서 각종 동작모드를 지정하기 위한 커맨드와 여러개로 이루어지는 워드선 중의 1개의 워드선을 선택하기 위한 X계의 어드레스신호를 시분할식으로 입력하는 것에 의해, 외부단자수를 저감하면서 사용하기 편리한 플래시메모리를 얻을 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 메모리셀은 상기와 같은 불휘발성 메모리인 것 이외에 마스크형 ROM등의 리드 온리 메모리나 스테이틱형 메모리셀이나 다이나믹형 메모리셀을 사용한 휘발성 메모리이어도 좋다. 다이나믹형 메모리셀을 사용한 경우에는 리프레시 기능이 부가된다. 또, 용장회로를 구성하는 각 회로의 구체적 구성은 여러가지 실시형태를 취할 수 있는 것이다. 또, 워드선의 불량에 대해서 예비의 워드선을 마련하여 전환하는 용장회로를 마련하는 것이라도 좋다. 본 발명은 상기와 같은 시리얼 입출력이 실행되는 반도체기억장치에 널리 이용할 수 있는 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다. 즉, 워드선의 선택동작에 의해 선택되는 여러개의 메모리셀에 대해서 어드레스 카운터에 의해 형성된 어드레스 신호에 의해 상기 메모리셀이 접속되는 데이타선을 순차 선택하고, 적어도 이러한 워드선 단위로의 시리얼 데이타의 리드를 실행하는 반도체 기억장치에 있어서, 상기 워드선과 직교하도록 배치된 용장용 데이타선을 마련하고, Y계의 어드레스 신호를 수신하는 컬럼선택회로에 의해 상기 데이타선 또는 용장용의 데이타선의 선택동작을 실행하고, 용장용 기억회로에 상기 데이타선 중의 결함데이타선의 불량어드레스신호와 상기 용장데이타선에 대응한 구제지 어드레스신호를 그 선택순서에 따라서 기억시켜 두고, 이러한 용장용 기억회로에서 리드된 1개의 불량어드레스 신호와 상기 어드레스 카운터에 의해 형성된 어드레스신호를 어드레스 비교회로에 의해 비교하고, 그 일치신호에 의해 계수동작을 실행하여 상기 용장용 기억회로의 선택동작을 실행시키는 어드레스신호를 생성함과 동시에, 상기 일치신호에 의해 상기 용장용 기억회로에서 리드된 구제지 어드레스신호를 상기 어드레스 카운터에 의해 형성된 어드레스신호로 치환해서 상기 Y계의 어드레스신호로 하는 것에 의해, 어드레스 비교회로를 1개로 구성할 수 있으므로, 간단한 구성에 의해 용장회로를 얻을 수 있다.

워드선의 선택동작에 의해 선택되는 여러개의 메모리셀에 대해서 어드레스카운터에 의해 형성된 어드레스신호에 의해 상기 메모리셀이 접속되는 데이타선을 순차로 선택하고, 적어도 이러한 워드선 단위로의 시리얼 데이타의 리드를 실행하는 반도체 기억장치에 있어서, 상기 메모리어레이 중의 결함데이타선의 불량어드레스신호를 그 선택순서에 따라서 기억시키고, 이러한 상기 용장용 기억회로에서 리드된 1개의 불량어드레스 신호와 상기 어드레스 카운터에 의해 형성된 어드레스신호를 어드레스 비교회로에 의해 비교하고, 그 일치신호에 의해 상기 어드레스 카운터의 계수동작을 제어시키고, 결함부분의 어드레스를 실질적으로 스킵시켜서 불량데이타선의 구제를 실행하는 것에 의해, 어드레스 비교회로를 1개로 구성할 수 있으므로, 간단한 구성에 의한 용장회로를 얻을 수 있다.

도 1은 본 발명에 따른 플래시메모리의 1실시예를 도시한 개략적인 블럭도,

도 2는 본 발명에 따른 용장회로의 1실시예를 도시한 블럭도,

도 3은 본 발명에 따른 용장회로의 1실시예를 도시한 블럭도,

도 4는 본 발명에 따른 용장회로의 다른 1실시예를 도시한 블럭도,

도 5는 도 4의 용장회로에 사용되는 어드레스 카운터의 1실시예를 도시한 개략적인 블럭도,

도 6은 본 발명에 따른 용장회로에 사용되는 어드레스 카운터의 다른 1실시예를 도시한 개략적인 블럭도,

도 7은 본 발명에 따른 용장회로에 사용되는 어드레스 카운터의 또 다른 1실시예를 도시한 개략적인 블럭도,

도 8a, 도 8b, 도 8c는 도 5∼도 7의 용장회로의 동작을 설명하기 위한 타이밍도,

도 9는 본 발명에 따른 용장회로의 다른 1실시예를 도시한 블럭도,

도 10은 도 9의 용장회로의 동작의 1예를 설명하기 위한 타이밍도,

도 11은 본 발명에 따른 상기 스킵지 어드레스 치환방식에 의한 용장회로의 동작을 설명하기 위한 흐름도,

도 12는 본 발명에 따른 스킵지 어드레스 치환방식에 의한 용장회로의 다른 동작을 설명하기 위한 흐름도,

도 13은 도 9의 용장회로에 있어서의 불량어드레스의 리드동작을 설명하기 위한 흐름도,

도 14는 본 발명에 따른 용장회로에 사용되는 기억회로의 다른 1실시예를 도시한 개략적인 구성도,

도 15a, 도 15b, 도 15c는 본 발명에 따른 플래시메모리에 있어서의 소거동작을 설명하기 위한 1실시예의 개념도,

도 16a, 도 16b, 도 16c는 본 발명에 따른 플래시메모리에 있어서의 라이트동작을 설명하기 위한 1실시예의 개념도,

도 17a, 17b는 본 발명에 따른 플래시메모리에 있어서의 리드동작을 설명하기 위한 1실시예의 개념도,

도 18은 본 발명에 따른 플래시메모리의 1실시예를 도시한 개략적인 레이아웃도,

도 19a는 용장회로의 구성도, 도 19b는 그의 동작개념을 도시한 도면.

Claims (14)

1. 여러개로 이루어지는 워드선과 여러개로 이루어지는 데이타선의 교점에 여러개로 이루어지는 메모리셀이 매트릭스배치되어 이루어지는 정규 메모리어레이,

   상기 여러개로 이루어지는 워드선과 여러개로 이루어지는 용장데이타선의 교점에 여러개로 이루어지는 용장메모리셀이 매트릭스배치되어 이루어지는 용장용 어레이,

   상기 정규메모리어레이의 데이타선을 선택하는 어드레스신호를 형성하는 어드레스 카운터,

   Y계의 어드레스신호에 따라서 상기 메모리어레이 또는 용장용 어레이의 데이타선의 선택동작을 실행하는 컬럼 선택회로,

   상기 정규메모리어레이 중의 결함데이타선의 불량 어드레스신호와 상기 용장용 어레이에 할당된 구제지 어드레스신호가 그 선택순서에 따라서 라이트된 용장용 기억회로,

   상기 용장용 기억회로에서 리드된 1개의 불량어드레스신호와 상기 어드레스카운터에 의해 형성된 어드레스신호를 비교하는 어드레스 비교회로,

   상기 어드레스 비교회로의 일치신호에 의해 계수동작을 실행하여 상기 용장용 기억회로에서 다음의 불량어드레스신호를 리드하기 위한 어드레스신호를 생성하는 용장어드레스 카운터 및

   상기 용장어드레스 카운터에 의해 형성된 어드레스신호를 수신하고 상기 용장용 기억회로에서 1개의 불량어드레스신호와 그 구제지 어드레스신호를 선택하는 용장 어드레스 선택회로를 구비하고,

   상기 어드레스 비교회로의 일치신호에 의해 상기 용장용 기억회로에서 리드된 구제지 어드레스신호를 상기 어드레스 카운터에 의해 형성된 어드레스신호로 치환하여 상기 Y계의 어드레스신호를 형성해서 이루어지는 것을 특징으로 하는 반도체 기억장치.
2. 제1항에 있어서,

   상기 용장용 기억회로에 기억되는 구제지 어드레스신호는 상기 용장용 어레이에 마련된 용장데이타선의 수에 대응된 하위비트만의 어드레스신호만이 기억되고, 상기 용장용 어레이에 할당된 상위비트의 어드레스신호는 상기 용장용 기억회로의 외부에서 고정적으로 형성되어 상기 하위비트의 어드레스신호에 부가되어 상기 Y계의 어드레스신호로 되는 것인 것을 특징으로 하는 반도체 기억장치.
3. 제1항에 있어서,

   상기 여러개로 이루어지는 워드선에 대해서 교차하도록 여러개로 이루어지는 관리비트용의 데이타선을 갖는 관리용 어레이를 더 구비하고, 상기 용장용 어레이의 용장용 데이타선은 상기 관리비트용에 있어서의 불량데이타선의 구제에도 사용되는 것인 것을 특징으로 하는 반도체 기억장치.
4. 여러개의 워드선과 여러개의 데이타선의 교점에 메모리셀이 매트릭스 배치되어 이루어지는 메모리어레이,

   상기 메모리어레이의 데이타선을 선택하는 어드레스신호를 형성하는 어드레스 카운터,

   상기 어드레스 카운터에 의해 형성된 어드레스신호에 따라서 상기 메모리어레이의 데이타선의 선택동작을 실행하는 컬럼선택회로,

   상기 메모리어레이 중의 결함데이타선의 불량 어드레스신호가 그의 선택순서에 따라서 라이트된 용장용 기억회로,

   상기 용장용 기억회로에서 리드된 1개의 불량 어드레스신호와 상기 어드레스카운터에 의해 형성된 어드레스신호를 비교하는 어드레스 비교회로 및

   상기 어드레스 비교회로의 일치신호에 의해 상기 어드레스 카운터의 계수값을 실질적으로 스킵시키는 카운터 제어회로를 구비해서 이루어지는 것을 특징으로 하는 반도체 기억장치.
5. 제4항에 있어서,

   상기 카운터 제어회로는 용장용 기억회로에 기억된 구제지 어드레스신호를 상기 어드레스 카운터에 세트하는 것인 것을 특징으로 하는 반도체 기억장치.
6. 제4항에 있어서,

   상기 카운터 제어회로는 상기 일치신호에 의해 스킵지 어드레스에 대응한 수의 카운터 클럭을 발생시키는 것인 것을 특징으로 하는 반도체 기억장치.
7. 제4항에 있어서,

   상기 카운터 제어회로는 상기 일치신호에 의해 어드레스 카운터의 최하위 비트로 부터의 캐리신호를 발생시키는 것인 것을 특징으로 하는 반도체 기억장치.
8. 제4항에 있어서,

   상기 여러개의 데이타선은 어드레스 카운터에 의해 형성되는 어드레스신호에 의해 지정가능한 수의 데이타선과 상기 용장용 기억회로에 의해 구제가능한 수의 데이타선으로 이루어지는 것인 것을 특징으로 하는 반도체 기억장치.
9. 제1항에 있어서,

   상기 용장용 기억회로는 레이저광선의 조사에 의해 선택적으로 절단되는 퓨즈수단을 기억소자로서 사용하는 것인 것을 특징으로 하는 반도체 기억장치.
10. 제1항에 있어서,

    상기 메모리셀은 워드선 단위로의 일괄소거가 가능하게 되는 전기적 라이트와 소거가 가능하게 되는 불휘발성의 메모리셀인 것을 특징으로 하는 반도체 기억장치.
11. 제1항에 있어서,

    상기 반도체 기억장치는 제어신호와 클럭신호의 조합에 의해 데이타단자에서 동작모드를 지정하기 위한 커맨드와 여러개로 이루어지는 워드선 중의 1개의 워드선을 선택하기 위한 X계의 어드레스신호가 시분할식으로 입력되는 것인 것을 특징으로 하는 반도체 기억장치.
12. 제4항에 있어서,

    상기 용장용 기억회로는 레이저광선의 조사에 의해 선택적으로 절단되는 퓨즈수단을 기억소자로서 사용하는 것인 것을 특징으로 하는 반도체 기억장치.
13. 제4항에 있어서,

    상기 메모리셀은 워드선 단위로의 일괄소거가 가능하게 되는 전기적 라이트와 소거가 가능하게 되는 불휘발성의 메모리셀인 것을 특징으로 하는 반도체 기억장치.
14. 제4항에 있어서,

    상기 반도체 기억장치는 제어신호와 클럭신호의 조합에 의해 데이타단자에서 동작모드를 지정하기 위한 커맨드와 여러개로 이루어지는 워드선 중의 1개의 워드선을 선택하기 위한 X계의 어드레스신호가 시분할식으로 입력되는 것인 것을 특징으로 하는 반도체 기억장치.

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