JP2777083B2 - 半導体メモリ装置の冗長プログラム方法及び回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、不良メモリセルを冗長セルに置き換えて欠陥
を救済する冗長回路を備えた半導体メモリ装置における
冗長プログラム方法とその冗長プログラム回路に関す
る。

【０００２】

【従来の技術】半導体素子が小型化及び高集積化されて
いくにつれて製造工程が難しくなるため、最近の超高集
積半導体回路では歩留りの低下が目立つようになってき
ている。特に半導体メモリ装置においては、メモリセル
の不良による歩留り低下が大きな問題になっている。

【０００３】これを解決するための方法として最も広く
採用されているのが冗長セルの採用、即ち不良となった
メモリセルを余分に製造した冗長セル（redundant cel
l）に置き換えることにより不良を救済して歩留りを向
上させる方法である。この場合、不良の発生したメモリ
セルを冗長セルに置き換えるためには、不良メモリセル
の位置、即ちアドレスを記憶する冗長プログラムが必要
となる。

【０００４】一般的に広く使用されている冗長プログラ
ム方法としては、不良発生したアドレスを記憶するため
に備えたヒューズをレーザビームの照射や過電流で切断
（blowing ）することによる方法、或いは、電気的消去
可能でプログラム可能な不揮発性メモリセルを不良アド
レスの記憶手段として利用する方法等がある。

【０００５】このうち、レーザ照射でヒューズ切断を行
う方法は、パッケージ工程前のウェーハ状態等のヒュー
ズが露出している状態でのみ可能な方法で、パッケージ
後には適用できないという短所を有している。一方、不
揮発性メモリセルを不良アドレスの記憶手段として利用
する方法は、パッケージ状態でも適用可能であるという
長所を有しているが、記憶手段自体がメモリセルである
ため、高温・高電圧等の特定な条件が加わると不良アド
レスの記憶データを維持できなくなり、誤動作の要因に
なる等の短所を有している。このため、半導体メモリ装
置の信頼性の点からすると、ヒューズ切断方法に比べて
あまり好ましくない。

【０００６】そこで現在では、パッケージ後でも可能な
電気的にヒューズを切断する方法が広く使用されてい
る。この電気的ヒューズ切断により不良メモリセルのア
ドレスを記憶する技術としては、１９８９年発行の「IE
EE INTERNATIONAL SOLID STATECIRCUITS CONFERENCE DI
GEST OF TECHNICAL PAPERS 」の１２８〜１２９ページ
に開示されているようなものが一般的である。

【０００７】しかしながら、電気的ヒューズ切断方法を
用いた従来技術では、不良アドレスを記憶するために一
度に多数の対応ヒューズを切断することになるので、そ
の多数のヒューズを切断できる十分な量の電流を供給し
なければならない。従って、ヒューズ切断に十分な電流
を供給するために専用のパッドや入力ピンを用意してか
なりの高電圧を印加することが必要とされ、これにより
多様な制約条件が伴う。即ち、ヒューズ切断用電流を流
すためには電圧印加パッドを専用に形成しなければなら
なくなるので、これが集積性に不利となる。また、パッ
ケージ状態でヒューズ切断用電流を流すためには専用の
入力ピンを通じてメモリ装置内部に高電圧を印加しなけ
ればならないため、余分の入力ピンを必須とする。現在
ではこのような不具合の改善が望まれている。

【０００８】

【発明が解決しようとする課題】従って本発明では、上
記改善点に鑑み、パッケージ前後で冗長プログラムが可
能であり、加えて、ヒューズ切断用電流のための高電圧
を印加する専用パッドや入力ピンを設けなくとも、メモ
リ用の電源電圧でヒューズ切断を行えるような冗長プロ
グラム方法とそのための冗長プログラム回路を提供する
ものである。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明では、不良メモリセルを指定する不良アドレス
に該当したヒューズの選択切断に際して、不良アドレス
に対応して切断対象となる多数のヒューズを一度に切断
するのではなく、１つずつ（又は可能であれば複数ず
つ）順次に切断していくようにすることで、メモリ装置
に供給される電源電圧でもヒューズ切断を可能とする。
即ち、アドレス入力ピンを介して入力されるアドレス信
号によりヒューズ選択を行うヒューズ選択手段をメモリ
装置内部に構成し、アドレス信号を適宜変更することで
順次にヒューズ切断を行っていくようにする。つまり、
不良アドレス記憶のためにＮ個のヒューズを切断する場
合、最大Ｎ回のヒューズ選択及び切断動作を行うもので
ある。

【００１０】このようにすれば、アドレス信号の提供で
冗長プログラムを行えるため、ウェーハ状態、パッケー
ジ状態のいずれでも冗長プログラムが可能であり、ま
た、アドレス信号を変化させて順次にヒューズを切断し
ていくのでヒューズ切断に必要な電流は少なくてすみ、
従ってヒューズ切断用高電圧は必要なく、そのための専
用パッドや専用入力ピンを設ける必要もない。

【００１１】具体的には本発明による冗長プログラム方
法は、第１電圧で充電可能な多数の充電ノードを有し、
その各充電ノードは、不良メモリセルを指定するＮビッ
トのアドレス信号と同数としたＮ個の並列接続ヒューズ
を通じて第２電圧に接続される不良アドレス記憶素子を
有するようになった半導体メモリ装置の冗長プログラム
方法について、メモリ装置外部から提供される第１アド
レス情報をデコーディングすることにより、前記充電ノ
ードのいずれか１つに前記第１電圧を供給する第１過程
と、メモリ装置外部から提供される第２アドレス情報を
デコーディングすることにより、第１過程で選択された
充電ノードに接続されたＮ個のヒューズ中のいずれか１
つの両端に前記第１電圧と第２電圧を供給して該ヒュー
ズを切断する第２過程と、を含むようにし、前記第２ア
ドレス情報を順次に変化させてＮ個のヒューズに対し順
次に第２過程を実行して不良アドレスの記憶を行うこと
を特徴としている。

【００１２】このような冗長プログラム方法に使用する
冗長プログラム回路については、電気的に切断可能なヒ
ューズを多数並列接続した充電ノードと、外部制御信号
に応答して不良アドレス記憶信号を出力する手段と、前
記不良アドレス記憶信号に応答して前記充電ノードへ電
流を供給する手段と、前記充電ノードの論理レベルに応
じて不良アドレスを置き換える冗長駆動信号を出力する
冗長センスアンプと、前記不良アドレス記憶信号により
活性化し、メモリ装置外部から提供されるアドレス信号
をデコーディングして選択ヒューズに対し電流通路を形
成することで前記充電ノードに供給される電流を選択ヒ
ューズに流して切断を行う手段と、を備えたものとす
る。

【００１３】また特に、行単位の冗長を行うようになっ
た半導体メモリ装置における電気的切断可能なヒューズ
を用いて不良メモリセル該当のアドレスを記憶するよう
にした冗長プログラム方法について、行指定用以外のア
ドレス信号の論理組合せと行指定用アドレス信号とをヒ
ューズ選択に用いるようにし、前記行指定用以外のアド
レス信号を変化させることで切断対象のヒューズを順次
に切断していくことを特徴とする。

【００１４】この冗長プログラム方法に使用する冗長プ
ログラム回路としては、冗長用に備えられた冗長行と同
数のデータ線と、これらデータ線の１つにつき行指定用
アドレス信号に対応する個数ずつ並列接続されたヒュー
ズと、行指定用以外のアドレス信号のうちの第１組を論
理組合せする第１の論理演算回路と、行指定用以外のア
ドレス信号のうちの第２組を論理組合せする第２の論理
演算回路と、第１の論理演算回路の出力により制御され
て前記データ線へ電源供給する第１のスイッチ手段と、
第２の論理演算回路の出力と行指定用アドレス信号との
論理組合せで制御されて前記ヒューズから接地へ電流経
路を形成する第２のスイッチ手段と、を備えてなり、前
記行指定用以外のアドレス信号を変化させていくと、こ
れに応じて対応する第１、第２のスイッチ手段が順次に
ＯＮするような冗長プログラム回路とする。

【００１５】

【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。

【００１６】図１は、本発明による冗長プログラム方法
を採用した電気的消去可能でプログラム可能な不揮発性
メモリ装置（ＥＥＰＲＯＭ）の概略的なブロック図であ
る。この図１に示すＥＥＰＲＯＭは、メモリセルアレイ
１０と冗長用の冗長セルアレイ１２とを有している。メ
モリセルアレイ１０は５１２個の行ブロックＢＫ０〜Ｂ
Ｋ５１１に分けられており、冗長セルアレイ１２は８個
の冗長行ブロックＲＢＫ０〜ＲＢＫ７に分けられてい
る。これら各行ブロックＢＫｉ、ＲＢＫｉは、同一行に
配列されて相互にワード線ＷＬを共有する２０４８個の
ＮＡＮＤセルストリングＮＵ（図２参照）で構成され、
各ＮＡＮＤセルストリングＮＵは、対応するビット線Ｂ
Ｌ１〜ＢＬ２０４８に１つずつ接続される。ＮＡＮＤセ
ルストリングＮＵを構成する各メモリセルＭは、半導体
基板上に形成した制御ゲート／層間絶縁膜／フローティ
ングゲート／トンネル酸化膜の構造を有する一般的な不
揮発性メモリセルで、各メモリセルＭの制御ゲートが対
応するワード線ＷＬに接続されている。

【００１７】また、メモリセルアレイ１０及び冗長セル
アレイ１２は、８本のデータ入出力線Ｉ／Ｏ１〜Ｉ／Ｏ
８にそれぞれ対応する８個の列ブロックにも分けられて
おり、各列ブロックは、相互に共有するワード線ＷＬと
交差して配列される各２５６個のビット線ＢＬ１〜ＢＬ
２５６、ＢＬ２５７〜ＢＬ５１２、……、ＢＬ１７９３
〜ＢＬ２０４８をそれぞれ有している。これら８個の列
ブロックは、列アドレスにより各列ブロックのそれぞれ
で１本のビット線ＢＬが選択されるように相互に並列関
係にあり、従ってデータ入出力線Ｉ／Ｏ１〜Ｉ／Ｏ８
は、８ビットのデータが並列に入力されたり出力される
経路である。

【００１８】図２は、図１に示した行ブロックＢＫ０〜
ＢＫ５１１（或いは冗長行ブロックＲＢＫ０〜ＲＢＫ
７）のうちのｉ番目の行ブロックＢＫｉ（ＲＢＫｉ）の
具体例を示している。行ブロックＢＫｉは、ビット線Ｂ
Ｌ１〜ＢＬ２０４８にそれぞれ接続された２０４８個の
ＮＡＮＤセルストリングＮＵを有する。そして、１本の
ＮＡＮＤセルストリングＮＵは、第１選択トランジスタ
ＳＴ１のソースと第２選択トランジスタＳＴ２のドレイ
ンとの間にドレイン・ソース通路を直列接続した１６個
のメモリセルＭ０〜Ｍ１５から構成される。

【００１９】各ＮＡＮＤセルストリングＮＵにおける第
１選択トランジスタＳＴ１のドレイン端子は対応するビ
ット線ＢＬに接続され、ゲート端子は伝達トランジスタ
ＢＴ０を通じて第１ストリング選択信号ＳＧＬ１を受け
る第１ストリング選択線ＳＬ１に共通接続されている。
また、第２選択トランジスタＳＴ２のソース端子は共通
ソース線ＣＳＬに接続され、ゲート端子は伝達トランジ
スタＢＴ１７を通じて第２ストリング選択信号ＳＧＬ２
を受ける第２ストリング選択線ＳＬ２に共通接続されて
いる。各ＮＡＮＤセルストリングＮＵのメモリセルＭ０
〜Ｍ１５の制御ゲート端子に共通に対応接続されるワー
ド線ＷＬ０〜ＷＬ１５は、伝達トランジスタＢＴ１〜Ｂ
Ｔ１６を通じて制御ゲート駆動信号ＣＧ０〜ＣＧ１５を
受ける。そして、伝達トランジスタＢＴ０〜ＢＴ１７の
各ゲート端子はブロック選択信号ＢＳＣにより共通制御
される。

【００２０】図１、図２に示すように、この例のメモリ
セルアレイ１０は、５１２×２０４８×１６（＝１６，
７７７，２１６）個のメモリセルＭを有しており、一
方、冗長セルアレイ１２は、８×２０４８×１６（＝２
６２，１４４）個の冗長セル（Ｍ）を有している。

【００２１】メモリセルアレイ１０は行デコーダ１４に
より選択制御され、冗長セルアレイ１２は冗長行デコー
ダ１６により選択制御される。行デコーダ１４は、ブロ
ック選択デコーダ１８から入力されるブロック選択信号
ＢＳＣｉに従って行ブロックＢＫ０〜ＢＫ５１１のいず
れか１つを活性化させ、そして、選択された行ブロック
ＢＫｉのワード線ＷＬ０〜ＷＬ１５にワード線プリデコ
ーダ２０から入力される制御ゲート駆動信号ＣＧ０〜Ｃ
Ｇ１５をそれぞれ供給する。

【００２２】冗長行デコーダ１６は、冗長ブロックデコ
ーダ２２から入力される冗長ブロック選択信号ＲＲ０〜
ＲＲ７に従って冗長セルアレイ１２の冗長行ブロックＲ
ＢＫ０〜ＲＢＫ７のいずれか１つを活性化させ、そし
て、選択された冗長行ブロックＲＢＫｉのワード線ＷＬ
０〜ＷＬ１５にワード線プリデコーダ２０から入力され
る制御ゲート駆動信号ＣＧ０〜ＣＧ１５をそれぞれ供給
する。

【００２３】この例のＥＥＰＲＯＭでは、入出力バッフ
ァ２４を介して各種データの入出力及びアドレス信号の
入力が行われる。また制御信号入力バッファ２６から、
制御信号バーＣＥ、バーＷＥ、バーＷＰ、バーＲＥ、Ａ
ＬＥ、ＣＬＥが入力される。アドレスラッチエネーブル
信号ＡＬＥがハイレベルに活性化された場合、入出力バ
ッファ２４はアドレスを入力するための手段として動作
し、このときデータ入出力線Ｉ／Ｏ１〜Ｉ／Ｏ８を通じ
てパッケージ状態であればアドレス入力ピン（図示略）
から一度に８ビットのアドレス信号がグローバルバッフ
ァ３０へ入力される。勿論、パッケージ前であればパッ
ドを介してアドレス入力される。

【００２４】グローバルバッファ３０は、アドレスラッ
チエネーブル信号ＡＬＥの制御でアドレス信号を入力
し、これらを一時貯蔵して分配する手段で、アドレス信
号Ａ０〜Ａ７を列アドレスバッファ３２へ、そしてアド
レス信号Ａ８〜Ａ２０を行アドレスバッファ３４へ伝達
する。また、コマンドラッチエネーブル信号ＣＬＥがハ
イレベルに活性化するとき、入出力バッファ２４は外部
からの制御信号であるコマンド（command word）を入力
するための手段として動作し、この場合、データ入出力
線Ｉ／Ｏ１〜Ｉ／Ｏ８を通じてコマンドがグローバルバ
ッファ３０に入力される。コマンドラッチエネーブル信
号ＣＬＥの制御でコマンドを入力したグローバルバッフ
ァ３０は、それをコマンドレジスタ３６へ伝達する。こ
のコマンドレジスタ３６は、入力されるコマンドを一時
貯蔵して出力する手段である。

【００２５】列アドレスバッファ３２は、入力されるア
ドレス信号Ａ０〜Ａ７を整形して列アドレス信号Ａ０〜
Ａ７及び反転列アドレス信号バーＡ０〜バーＡ７とし、
列デコーダ３８へ伝達する。列デコーダ３８が、入力さ
れる列アドレス信号Ａ０〜Ａ７、バーＡ０〜バーＡ７を
デコーディングして列デコーダ及び選択回路４０へ提供
し制御することにより、選択対象のビット線ＢＬにおい
てデータ入出力バッファ２４及びデータ入出力線Ｉ／Ｏ
１〜Ｉ／Ｏ８を介してデータの受け渡しが行われる。

【００２６】行アドレスバッファ３４は、入力されるア
ドレス信号Ａ８〜Ａ２０を整形し、行アドレス信号Ａ８
〜Ａ１１及び反転行アドレス信号バーＡ８〜バーＡ１１
としてワード線プリデコーダ２０へ、そして行アドレス
信号Ａ１２〜Ａ２０及び反転行アドレス信号バーＡ１２
〜バーＡ２０としてブロック選択デコーダ１８へそれぞ
れ伝達する。ブロック選択デコーダ１８は、入力される
行アドレス信号Ａ１２〜Ａ２０、バーＡ１２〜バーＡ２
０をデコーディングして行ブロックＢＫ０〜ＢＫ５１１
のうちの選択対象の行ブロックＢＫｉを活性化させるブ
ロック選択信号ＢＳＣｉを出力する。また、ワード線プ
リデコーダ２０は、入力される行アドレス信号Ａ８〜Ａ
１１、バーＡ８〜バーＡ１１をデコーディングして制御
ゲート駆動信号ＣＧ０〜ＣＧ１５を出力する。

【００２７】コマンドレジスタ３６から出力されるコマ
ンド中の読出、消去、及びプログラムに関連したコマン
ドは動作制御信号発生部４２に入力され、一方、不良メ
モリセルを含む行ブロックＢＫｉのアドレス記憶動作を
制御する冗長プログラム制御信号（不良アドレス記憶信
号）バーＲＥＤは、冗長ブロックデコーダ２２に入力さ
れる。

【００２８】冗長ブロックデコーダ２２は、不良メモリ
セルを含む行ブロックＢＫｉのアドレス記憶を行う冗長
プログラム回路で、冗長プログラム制御信号バーＲＥＤ
がロウレベルで印加されるときに、行指定用以外のアド
レス信号としてアドレス信号Ａ０〜Ａ６、バーＡ０〜バ
ーＡ６、そして行指定用アドレス信号であるアドレス信
号Ａ１２〜Ａ２０、バーＡ１２〜バーＡ２０が入力さ
れ、これらに従って記憶素子のヒューズ選択切断を行う
ことで不良メモリセルを含む行ブロックＢＫｉのアドレ
ス記憶が行われる。この冗長プログラムが行われると、
ブロック選択信号ＢＳＣｉの基になるアドレス信号Ａ１
２〜Ａ２０、バーＡ１２〜バーＡ２０が、記憶した不良
アドレスと一致するか否かが判断され、一致していれば
冗長ブロックデコーダ２２が動作する。このとき、行デ
コーダ動作抑止回路４４が、冗長ブロックデコーダ２２
から出力される冗長ブロック選択信号ＲＲ０〜ＲＲ７の
うちの少なくとも１つが活性化すれば、行デコーダ１４
の動作を抑止するための制御信号バーＸｄを出力する。

【００２９】図３に、冗長ブロックデコーダ２２の具体
的回路例を示す。尚、以下の説明では、図中行方向に配
列した信号線ＣＮ０〜ＣＮ７をデータ線とし、図中列方
向に配列した信号線Ｗ０〜Ｗ８、バーＷ０〜バーＷ８を
ヒューズ選択線とする。

【００３０】この例の場合、充電ノードであるデータ線
ＣＮ０〜ＣＮ７のそれぞれには、ヒューズ選択線Ｗ０〜
Ｗ８により制御される９個の記憶素子Ｆ１２〜Ｆ２０
と、ヒューズ選択線バーＷ０〜バーＷ８により制御され
る９個の記憶素子バーＦ１２〜バーＦ２０と、がすべて
並列接続されている。各記憶素子Ｆ１２〜Ｆ２０、バー
Ｆ１２〜バーＦ２０は、データ線ＣＮ０〜ＣＮ７に一端
が接続された電気的切断可能なヒューズ（例えばポリシ
リコン）と、このヒューズの他端と接地電圧Ｖｓｓ端と
の間にチャネルが設けられ、ゲート端子が対応するヒュ
ーズ選択線Ｗ０〜Ｗ８、バーＷ０〜バーＷ８に接続され
たスイッチ手段としてのＮチャネルトランジスタと、か
ら構成される。

【００３１】各データ線ＣＮ０〜ＣＮ７の一端側から、
スイッチ手段としてのＰチャネルトランジスタＰＴ１〜
ＰＴ７のチャネルを介して電源電圧Ｖｃｃが供給され、
そして各データ線ＣＮ０〜ＣＮ７の他端側は、それぞれ
冗長センスアンプ１０２に接続されている。Ｐチャネル
トランジスタＰＴ０〜ＰＴ７の各ゲート端子は、ゲート
線選択信号バーＲＲｂ０〜バーＲＲｂ７によりそれぞれ
制御される。

【００３２】ヒューズ選択線Ｗ０〜Ｗ８は、９個のヒュ
ーズ選択信号バーＲＲＷ０〜バーＲＲＷ８及びアドレス
信号Ａ１２〜Ａ２０を順次に対応入力としてＮＯＲ演算
する９個のＮＯＲゲート１０４の出力をそれぞれ受け、
ヒューズ選択線バーＷ０〜バーＷ８は、９個のヒューズ
選択信号バーＲＲＷ０〜バーＲＲＷ８及び反転ブロック
選択アドレス信号バーＡ１２〜バーＡ２０を順次に対応
入力としてＮＯＲ演算する９個のＮＯＲゲート１０６の
出力をそれぞれ受ける。

【００３３】各データ線ＣＮ０〜ＣＮ７に接続された冗
長センスアンプ１０２は、冗長駆動信号である冗長ブロ
ック選択信号ＲＲｉ（ｉ＝０〜７）を出力する出力ノー
ドと電源電圧Ｖｃｃ端との間にチャネルが設けられ、ゲ
ート端子にインバータ１０８を通じて冗長プログラム制
御信号バーＲＥＤを受けるプルアップ用Ｐチャネルトラ
ンジスタ１１０と、前記出力ノードと接地電圧Ｖｓｓ端
との間にチャネルが設けられ、ゲート端子にインバータ
１０８を通じて冗長プログラム制御信号バーＲＥＤを受
けるプルダウン用Ｎチャネルトランジスタ１１２と、前
記出力ノードとデータ線ＣＮｉ（ｉ＝０〜７）との間に
チャネルが設けられ、ゲート端子にインバータ１０８、
１１４を通じて冗長プログラム制御信号バーＲＥＤを受
けるプルダウン用Ｎチャネルトランジスタ１１６と、か
ら構成されている。尚、図示のように、前記出力ノード
には、冗長ブロック選択信号ＲＲｉを出力する２つの直
列接続インバータも設けられている。

【００３４】図４に、データ線選択信号バーＲＲｂ０〜
バーＲＲｂ７を発生する論理演算回路の具体例を示して
いる。４入力ＮＡＮＤゲート１１７は、第１アドレス情
報としてグローバルバッファ３０から入力される第１組
のアドレス信号Ａ０／バーＡ０〜Ａ２／バーＡ２と、イ
ンバータ１１８を通じて入力される冗長プログラム制御
信号バーＲＥＤと、を入力とし、それらをＮＡＮＤ演算
してデータ線選択信号バーＲＲｂｉ（ｉ＝０〜７）を出
力する。この例に示すメモリ装置では図４に示す論理演
算回路が８個設けられ、その各回路は、下記の表１に示
すように、アドレス信号Ａ０、Ａ１、Ａ２をデコーディ
ングして得た８個の３ビット信号、即ち、〔バーＡ０，
バーＡ１，バーＡ２〕〔Ａ０，バーＡ１，バーＡ２〕…
…〔Ａ０，Ａ１，Ａ２〕のいずれか１つの組合せをそれ
ぞれ入力とし、冗長プログラム制御信号バーＲＥＤの活
性化で、いずれかの回路出力端からデータ線選択信号バ
ーＲＲｂ０、バーＲＲｂ１、……、バーＲＲｂ７のうち
の１つが出力される。つまり、入力される第１組のアド
レス信号Ａ０／バーＡ０〜Ａ２／バーＡ２の論理レベル
を変化させることにより、いずれか１つのデータ線選択
信号バーＲＲｂｉをロウレベルで出力できる。但し、ア
ドレス信号を組み換えればヒューズ切断可能な許容範囲
で複数のデータ線選択信号バーＲＲｂｉを活性化するこ
とも可能である。

【００３５】冗長プログラム制御信号バーＲＥＤがハイ
レベルの非活性状態の場合（即ち冗長プログラムモード
ではない場合）には、データ線選択信号バーＲＲｂｉは
すべてハイレベルで出力され、一方、冗長プログラム制
御信号バーＲＥＤがロウレベルの活性状態の場合（即ち
冗長プログラムモードである場合）には、表１に示すよ
うに、アドレス信号Ａ０／バーＡ０〜Ａ２／バーＡ２の
論理レベルに応じて特定のデータ線選択信号バーＲＲｂ
ｉがロウレベルに活性化される。

【００３６】

【表１】

【００３７】図５に、ヒューズ選択信号バーＲＲＷ０〜
バーＲＲＷ８を発生する論理演算回路の具体例を示して
いる。４入力ＮＡＮＤゲート１２０は、第２アドレス情
報としてグローバルバッファ３０から入力される第２組
のアドレス信号Ａ３／バーＡ３〜Ａ６／バーＡ６をＮＡ
ＮＤ演算する。このＮＡＮＤゲート１２０の出力はイン
バータ１２２を介してＮＯＲゲート１２４へ入力され、
ここで冗長プログラム制御信号バーＲＥＤとＮＯＲ演算
されてヒューズ選択信号バーＲＲＷｊ（ｊ＝０〜８）と
して出力される。この例に示すメモリ装置では図５に示
す論理演算回路が９個設けられ、下記の表２に示すよう
に、その各回路は、アドレス信号Ａ３、Ａ４、Ａ５、Ａ
６をデコーディングして得た９個の４ビット信号、即
ち、〔バーＡ６，バーＡ５，バーＡ４，バーＡ３〕〔バ
ーＡ６，バーＡ５，バーＡ４，Ａ３〕〔バーＡ６，バー
Ａ５，Ａ４，バーＡ３〕……〔Ａ６，バーＡ５，バーＡ
４，バーＡ３〕のいずれか１つの組合せをそれぞれ入力
とし、冗長プログラム制御信号バーＲＥＤの活性化で、
いずれかの回路出力端からヒューズ選択信号バーＲＲＷ
０、バーＲＲＷ１、……、バーＲＲＷ８のうちの１つが
出力される。つまり、入力される第２組のアドレス信号
Ａ３／バーＡ３〜Ａ６／バーＡ６の論理レベルを変化さ
せることにより、いずれか１つのヒューズ選択信号バー
ＲＲＷｊをロウレベルで出力できる。但し、アドレス信
号を組み換えればヒューズ切断可能な許容範囲で複数の
ヒューズ選択信号バーＲＲＷｊを活性化することもでき
る。

【００３８】冗長プログラム制御信号バーＲＥＤがハイ
レベルの非活性状態の場合（即ち冗長プログラムモード
ではない場合）には、ヒューズ選択信号バーＲＲＷｊは
すべてロウレベルで出力され、一方、冗長プログラム制
御信号バーＲＥＤがロウレベルの活性状態の場合（即ち
冗長プログラムモードである場合）には、表２に示すよ
うに、アドレス信号Ａ３／バーＡ３〜Ａ６／バーＡ６の
論理レベルに応じて特定のヒューズ選択信号バーＲＲＷ
ｊがロウレベルに活性化される。

【００３９】

【表２】

【００４０】図６に、この実施例のメモリ装置における
冗長プログラム時の信号タイミングを示す。以下、図４
〜図６を参照して、冗長ブロックデコーダ２２での冗長
プログラム方法について説明する。簡単にいうと、この
例の冗長ブロックデコーダ２２では、不良行ブロックの
アドレスを記憶するためのヒューズ切断を一気に一度に
行うのではなく順次に行うようになっている。尚、次の
説明では、不良の発生した行ブロックＢＫｉは１つであ
り、従って冗長に必要な冗長行ブロックＲＢＫｉも１つ
である場合を例にあげて説明する。更に、不良の発生し
た行ブロックＢＫｉを指定するアドレスが、アドレス信
号Ａ１２の論理レベル“１”（ハイレベル）、アドレス
信号Ａ１３〜Ａ２０の論理レベル“０”（ロウレベル）
に該当し、この行ブロックＢＫｉが、冗長ブロック選択
信号ＲＲ０に対応する１番目の冗長行ブロックＲＢＫ０
に置き換えられる場合を代表的に説明する。

【００４１】冗長プログラム動作へ進行する際には、冗
長ブロックデコーダ２２の記録素子Ｆ１２〜バーＦ２０
を選択するためのアドレス信号入力過程が先行実施され
る。この過程は次のようになる。

【００４２】まず、アドレスラッチエネーブル信号ＡＬ
Ｅをハイレベルとして入出力バッファ２４をアドレス入
力モードに転換させた後、アドレス信号Ａ０〜Ａ７、Ａ
８〜Ａ１５、Ａ１６〜Ａ２０をデータ入出力線Ｉ／Ｏ１
〜Ｉ／Ｏ８を通して順に入力すると共に、書込エネーブ
ル信号バーＷＥをハイレベル、ロウレベルに遷移させる
動作を３回実施して入力されるアドレス信号Ａ０〜Ａ２
０をグローバルバッファ３０へ送る。

【００４３】第１組のアドレス信号Ａ０〜Ａ２は、デー
タ線選択信号バーＲＲｂ０を作るための信号となるの
で、冗長ブロックデコーダ２２でヒューズ切断対象とな
るデータ線ＣＮ０に対応させて、表１から分かるように
アドレス信号Ａ０、Ａ１、Ａ２を“０００”で入力す
る。また、ヒューズ選択信号バーＲＲＷ０を作るための
第２組のアドレス信号Ａ３、Ａ４、Ａ５、Ａ６は、表２
から分かるように、“００００”で入力する。アドレス
信号Ａ７〜Ａ１１は冗長プログラムモードでは使用され
ない信号となる。一方、行ブロックアドレスを指定する
アドレス信号Ａ１２〜Ａ２０は、不良発生した行ブロッ
クＢＫｉのアドレスに従い、アドレス信号Ａ１２の論理
レベルを“１”、残りのアドレス信号Ａ１３〜Ａ２０の
論理レベルをすべて“０”で入力する。

【００４４】このアドレス信号入力過程の次に、冗長プ
ログラムのコマンド入力過程が開始される。まず、コマ
ンドラッチエネーブル信号ＣＬＥをハイレベルとして入
出力バッファ２４をコマンド入力モードに転換させた
後、データ入出力線Ｉ／Ｏ１〜Ｉ／Ｏ８を通じてコマン
ドＣＭＤを入力すると共に、書込エネーブル信号バーＷ
Ｅをハイレベル、ロウレベルに遷移させて入力されるコ
マンドＣＭＤをグローバルバッファ３０へ送る。入力さ
れたコマンドＣＭＤはコマンドレジスタ３６に貯蔵さ
れ、コマンドレジスタ３６からロウレベルに活性化した
冗長プログラム制御信号バーＲＥＤが出力される。

【００４５】冗長プログラム制御信号バーＲＥＤがロウ
レベルになると、ヒューズ切断過程（即ち不良アドレス
記憶過程）が開始される。図４を参照すると、冗長プロ
グラム制御信号バーＲＥＤが活性化することによって、
データ線選択信号バーＲＲｂ０がロウレベルへ活性化す
ることが分かる。これに従って図３のＰチャネルトラン
ジスタＰＴ０が導通し、データ線ＣＮ０は第１電圧とし
て電源電圧Ｖｃｃレベルに充電される。このとき、デー
タ線選択信号バーＲＲｂ１〜バーＲＲｂ７はハイレベル
の非活性状態にあるので、データ線ＣＮ１〜ＣＮ７はフ
ローティング状態におかれる。

【００４６】また、図５を参照すると、冗長プログラム
制御信号バーＲＥＤの活性化によって、ヒューズ選択信
号バーＲＲＷ０がロウレベルへ活性化することが分か
る。このとき、ワード線選択信号バーＲＲＷ１〜バーＲ
ＲＷ８はハイレベルの非活性状態とされるので、これら
に対応するヒューズ選択線Ｗ１〜Ｗ８、バーＷ１〜バー
Ｗ８はすべてロウレベルを維持することになる。一方、
ワード線選択信号バーＲＲＷ０と論理レベル“１”のア
ドレス信号Ａ１２とを入力とするＮＯＲゲート１０４は
ロウレベルを出力し、そして、ワード線選択信号バーＲ
ＲＷ０と論理レベル“０”のアドレス信号バーＡ１２と
を入力とするＮＯＲゲート１０６はハイレベルを出力す
る。その結果、ヒューズ選択線バーＷ０にゲート端子が
接続された記憶素子バーＦ１２のＮチャネルトランジス
タのみが導通し、これに従って、記憶素子バーＦ１２の
ヒューズ及びＮチャネルトランジスタのチャネルを通じ
てデータ線ＣＮ０から第２電圧である接地電圧Ｖｓｓ端
へ電流が流れる。

【００４７】この場合、データ線ＣＮ０に供給される電
圧は選択された１つのヒューズのみにすべて印加される
ので、電源電圧Ｖｃｃのレベルでも十分にヒューズを切
断できる電流を流すことができる。このとき、メモリ装
置の電源電圧Ｖｃｃの正常供給値より少し高めに供給を
行えば（例えばＶｃｃが通常５Ｖであれば、プログラム
時に９Ｖ程度で供給）、ヒューズ切断に更に有利ではあ
る。但し、この高めの電圧でも、従来に比べれば十分に
低いレベルにある。

【００４８】この記録素子バー１２のヒューズ切断によ
り、不良発生した行ブロックＢＫｉを指定する行選択ア
ドレス信号の最下位ビットであるアドレス信号Ａ１２の
記憶過程が達成される。その他残りのアドレス信号Ａ１
３〜Ａ２０の記憶過程については、上記のアドレス信号
Ａ１２の記憶過程と同様の過程を各アドレス信号に対し
て反復することで行える。このときには、アドレス信号
Ａ０〜Ａ２、Ａ７〜Ａ２０を固定しておいてアドレス信
号Ａ３〜Ａ６を変化させ、表２に従ってヒューズ選択信
号バーＲＲＷｊを順次にロウレベルへ活性化させるよう
にする。このようにしてヒューズ選択信号バーＲＲＷ１
→バーＲＲＷ２→ …… →バーＲＲＷ８の順に活性化
させれば、アドレス信号Ａ１３〜Ａ２０の論理レベルに
対応するヒューズを順次に切断できる。その結果、図３
に示したデータ線ＣＮ０に接続された記憶素子バーＦ１
２、Ｆ１３〜Ｆ２０のヒューズは切断、記憶素子Ｆ１
２、バー１３〜バーＦ２０のヒューズは切断しない、と
いう冗長プログラムを実行できる。尚、アドレス信号Ａ
０〜Ａ２を変化させればデータ線ＣＮ０〜ＣＮ７の選択
変更を行うことが可能であることは特に説明するまでも
ないであろう。

【００４９】上記のようにして総計９回のヒューズ切断
過程が終了した後には、最終的にデータ線ＣＮ０に接続
されたヒューズ中、ヒューズ選択線バーＷ０、Ｗ１〜Ｗ
８に対応する９個のヒューズが切断されて不良行ブロッ
クＢＫｉのアドレスが冗長ブロックデコーダ２２に記憶
される。

【００５０】以上の冗長プログラムで不良アドレスを記
憶した後の通常のアクセス動作を行う際における冗長過
程を説明する。通常動作モードでは冗長プログラム制御
信号バーＲＥＤがハイレベルに非活性化するので、ヒュ
ーズ選択信号バーＲＲＷｊはすべてロウレベルを維持す
るようになり、またデータ線選択信号バーＲＲｂｉはす
べてハイレベルを維持するようになる。従って、図３を
参照すると分かるように、ヒューズ選択信号バーＲＲＷ
０〜バーＲＲＷ８を入力とするＮＯＲゲート１０４、１
０６の各出力は、対応するアドレス信号Ａ１２〜Ａ２
０、バーＡ１２〜バーＡ２０の論理レベルに従って決定
される。

【００５１】そして、上記の冗長プログラムで冗長ブロ
ックデコーダ２２に記憶されたアドレス信号と同じ、ア
ドレス信号Ａ１３〜Ａ２０が論理レベル“０”、アドレ
ス信号Ａ１２が論理レベル“１”で入力される場合、不
良発生行ブロックＢＫｉのアドレスを記憶したデータ線
ＣＮ０はフローティングとなる。それにより、データ線
ＣＮ０に対応する冗長センスアンプ１０２の出力ノード
がプルアップ用Ｐチャネルトランジスタ１１０を通じて
電源電圧Ｖｃｃレベルに充電され、冗長ブロック選択信
号ＲＲ０がハイレベルで出力される。

【００５２】一方、不良アドレス記憶を行わなかったデ
ータ線ＣＮ１〜ＣＮ７は、アドレス信号Ａ１２〜Ａ２
０、バーＡ１２〜バーＡ２０に従ってハイレベルに活性
化するヒューズ選択線Ｗ０〜Ｗ８、バーＷ０〜バーＷ８
により、すべて接地電圧Ｖｓｓ側へ電流経路が形成され
るので、データ線ＣＮ１〜ＣＮ７に対応する冗長センス
アンプ１０２の各出力ノードは、プルダウン用Ｎチャネ
ルトランジスタ１１６を通じて接地電圧Ｖｓｓまで放電
され、従って、冗長ブロック選択信号ＲＲ１〜ＲＲ７は
すべてロウレベルで出力される。

【００５３】この通常動作で電流が流れる場合には、多
数の記憶素子Ｆ１２〜Ｆ２０、バーＦ１２〜バーＦ２０
により電流経路が形成されて電源電圧Ｖｃｃによる電流
が分散されるので、ヒューズが切れることはない。

【００５４】行デコーダ動作抑止回路４４は、冗長ブロ
ック選択信号ＲＲ０のハイレベルに応じて制御信号バー
Ｘｄをロウレベルで出力し、行デコーダ１４の動作を抑
止する。従って、冗長セルアレイ１２内の冗長行ブロッ
クＲＢＫｉが選択されて不良行ブロックの置き換え、即
ち冗長が行われる。図７に、不良行ブロックＢＫｉの選
択時にメモリセルアレイ１０用の行デコーダ１４の動作
抑止を行う制御信号バーＸｄを出力する行デコーダ動作
抑止回路４４の具体例を示す。行デコーダ動作抑止回路
４４は、冗長ブロック選択信号ＲＲ０〜ＲＲ７をＮＯＲ
演算して制御信号バーＸｄを出力するＮＯＲゲート１２
６で構成されている。即ち、冗長ブロック選択信号中の
少なくともいずれか１つがハイレベルで発生すると、制
御信号バーＸｄがロウレベルで出力される。

【００５５】図８及び図９は、冗長ブロックデコーダ２
２についての他の実施例を示す回路図で、図８と図９で
１つの回路図である。その関係は、図中右上に示す。

【００５６】行方向に配列したデータ線ＣＮ０〜ＣＮ７
のそれぞれには、列方向に配列したヒューズ選択線Ｗ０
〜Ｗ８及び読出用ヒューズ選択線Ｒ０〜Ｒ８により制御
される９個の記憶素子Ｆ１２′〜Ｆ２０′と、ヒューズ
選択線バーＷ０〜バーＷ８及び読出用ヒューズ選択線バ
ーＲ０〜バーＲ８により制御される９個の記憶素子バー
Ｆ１２′〜バーＦ２０′と、がすべて並列接続されてい
る。

【００５７】各記憶素子Ｆ１２′〜Ｆ２０′、バーＦ１
２′〜バーＦ２０′は、対応するデータ線ＣＮｉ（ｉ＝
０〜７）に一端が接続されたヒューズ２００と、このヒ
ューズ２００の他端と接地電圧Ｖｓｓ端との間にチャネ
ルが設けられ、ゲート端子が対応するヒューズ選択線Ｗ
ｊ／バーＷｊ（ｊ＝０〜８）に接続されたＮチャネルト
ランジスタ２０１と、ヒューズ２００の他端にトランジ
スタ２０１と並列接続され、ゲート端子が対応する読出
用ヒューズ選択線Ｒｊ／バーＲｊ（ｊ＝０〜８）に接続
されたＮチャネルトランジスタ２０２と、Ｎチャネルト
ランジスタ２０２と接地電圧Ｖｓｓ端との間にチャネル
が設けられ、ゲート端子に冗長プログラム制御信号バー
ＲＥＤを受けて制御されるＮチャネルトランジスタ２０
３と、から構成されている。

【００５８】各データ線ＣＮ０〜ＣＮ７の一端から、Ｐ
チャネルトランジスタＰＴ１〜ＰＴ７のチャネルを通じ
てそれぞれ電源電圧Ｖｃｃが印加され、そして、各デー
タ線ＣＮ０〜ＣＮ７の他端は冗長センスアンプ１０２に
接続されている。各ＰチャネルトランジスタＰＴ１〜Ｐ
Ｔ７のゲート端子は、対応するデータ線選択信号バーＲ
Ｒｂ０〜バーＲＲｂ７により制御される。このデータ線
選択信号バーＲＲｂ０〜バーＲＲｂ７は、図４に示した
論理演算回路から発生される先の実施例と同様のもので
あり、表１に示したように、冗長プログラムモードにお
いてアドレス信号Ａ０〜Ａ２のデコーディングに従って
いずれか１つがロウレベルに活性化する。また、冗長セ
ンスアンプ１０２も先の実施例と同様なので説明は省略
する。

【００５９】ヒューズ選択線Ｗ０〜Ｗ８は、９個のヒュ
ーズ選択信号バーＲＲＷ０〜バーＲＲＷ８及びアドレス
信号Ａ１２〜Ａ２０を順次に対応入力としてＮＯＲ演算
する９個のＮＯＲゲート１０４の各出力をそれぞれ受
け、ヒューズ選択線バーＷ０〜バーＷ８は、９個のヒュ
ーズ選択信号バーＲＲＷ０〜バーＲＲＷ８及びアドレス
信号バーＡ１２〜バーＡ２０を順次に対応入力としてＮ
ＯＲ演算する９個のＮＯＲゲート１０６の各出力をそれ
ぞれ受ける。また、読出用ヒューズ選択線Ｒ０〜Ｒ８の
それぞれには、対応するアドレス信号Ａ１２〜Ａ２０が
反転されて印加され、読出用ヒューズ選択線バーＲ０〜
バーＲ８のそれぞれには、対応するアドレス信号バーＡ
１２〜バーＡ２０が反転されて印加される。

【００６０】図１０に、図８及び図９に示したヒューズ
選択信号バーＲＲＷ０〜バーＲＲＷ８を発生する論理演
算回路の一例を示している。４入力ＮＡＮＤゲート１２
８は、グローバルバッファ３０から入力されるアドレス
信号Ａ３／バーＡ３〜Ａ６／バーＡ６をＮＡＮＤ演算
し、その結果をＮＯＲゲート１３０に出力する。ＮＯＲ
ゲート１３０は、ＮＡＮＤゲート１２８の出力と冗長プ
ログラム制御信号バーＲＥＤとをＮＯＲ演算してインバ
ータ１３２へ出力し、そしてインバータ１３２からヒュ
ーズ選択信号バーＲＲＷｊ（ｊ＝０〜８）が出力され
る。尚、この図１０に示す回路は先の実施例同様、９個
設けられる。

【００６１】冗長プログラム制御信号バーＲＥＤがハイ
レベルの非活性状態では、ヒューズ選択信号バーＲＲＷ
ｊはすべてハイレベルで出力される。一方、冗長プログ
ラム制御信号バーＲＥＤがロウレベルへ活性化した状
態、即ち冗長プログラムモードでは、表２に示したよう
に、アドレス信号Ａ３／バーＡ３〜Ａ６／バーＡ６の論
理レベルに従って特定のヒューズ選択信号バーＲＲＷｊ
のみがロウレベルで出力される。従って、入力されるア
ドレス信号Ａ３／バーＡ３〜Ａ６／バーＡ６の論理レベ
ルを変化させることにより、ヒューズ選択信号バーＲＲ
Ｗｊのいずれかをロウレベルで出力できる。これによ
り、先の実施例同様の方法でヒューズ選択線対を順に選
択して駆動することが可能である。

【００６２】この例の場合の不良アドレス記憶過程を説
明する。冗長プログラムにおけるアドレス信号及びコマ
ンドの入力過程は先の実施例同様で、従って、先の実施
例で説明したのと同じく、データ線ＣＮ０に接続された
記憶素子Ｆ１２′〜Ｆ２０′、バーＦ１２′〜バーＦ２
０′に不良アドレスを記憶する場合を一例として説明す
る。

【００６３】アドレス信号入力が完了し、その結果、表
１に従ってデータ線選択信号バーＲＲｂ０がロウレベル
とされ、その他のデータ線選択信号バーＲＲｂ１〜バー
ＲＲｂ７がすべてハイレベルにされると、データ線ＣＮ
０はＰチャネルトランジスタＰＴ０を通じて電源電圧Ｖ
ｃｃレベルに充電され、一方、残りのデータ線ＣＮ１〜
ＣＮ７はすべてフローティングとなる。また、表２に従
ってヒューズ選択信号バーＲＲＷ０がロウレベルとさ
れ、その他のヒューズ選択信号バーＲＲＷ１〜バーＲＲ
Ｗ８がすべてハイレベルにされると、ヒューズ選択線Ｗ
０、バーＷ０及び読出用ヒューズ選択線Ｒ０、バーＲ０
はアドレス信号Ａ１２の論理レベルに従って制御され、
その他のヒューズ選択線Ｗ１〜Ｗ８、バーＷ１〜バーＷ
８及び読出用ヒューズ選択線Ｒ１〜Ｒ８、バーＲ１〜バ
ーＲ８はすべてフローティングとなる。

【００６４】コマンド入力に応じて冗長プログラム制御
信号バーＲＥＤはロウレベルに活性化しているので、各
記憶素子のＮチャネルトランジスタ２０３はすべてＯＦ
Ｆされており、そのため、Ｎチャネルトランジスタ２０
２のソース端子はフローティングとなる。従って、読出
用ヒューズ選択線Ｒ０〜Ｒ８、バーＲ０〜バーＲ８は冗
長プログラム動作に関係しない。そして、先の実施例と
同様の過程を経て、ハイレベルとされるヒューズ選択線
バーＷ０によりＮチャネルトランジスタ２０１がＯＮし
てヒューズ切断が行われ、残りのヒューズに対しても同
様に選択切断が行われる。

【００６５】この実施例で冗長プログラム後に通常のア
クセス動作を行う際には、ヒューズ選択信号バーＲＲＷ
０〜バーＲＲＷ８がすべてハイレベルで出力されるた
め、ヒューズ選択線Ｗ０〜Ｗ８、バーＷ０〜バーＷ８は
すべて接地電圧Ｖｓｓレベルとなり、従ってＮチャネル
トランジスタ２０１はすべてＯＦＦで読出動作に関係し
なくなる。一方、アドレス信号Ａ１２〜Ａ２０、バーＡ
１２〜バーＡ２０に従って選択される読出用ヒューズ選
択線Ｒ０〜Ｒ８、バーＲ０〜バーＲ８によりＮチャネル
トランジスタ２０２が導通するので、ヒューズの切断状
態に応じてデータ線ＣＮ０〜ＣＮ７の状態が決定され
る。このとき、冗長プログラム制御信号バーＲＥＤは非
活性状態のハイレベルにある。

【００６６】即ち、この例の冗長ブロックデコーダ２２
では、冗長プログラムにおいては、ハイレベル選択され
るヒューズ選択線Ｗ０〜Ｗ８、バーＷ０〜バーＷ８によ
り導通するＮチャネルトランジスタ２０１でヒューズ切
断を行い、通常のアクセス動作においては、ハイレベル
選択される読出用ヒューズ選択線Ｒ０〜Ｒ８、バーＲ０
〜バーＲ８により導通するＮチャネルトランジスタ２０
２を介して、ヒューズ切断状態に従ってデータ線ＣＮ０
〜ＣＮ７の状態が決定され、冗長行ブロックＲＢＫｉへ
の冗長が行われる。つまり、先の実施例と同様にヒュー
ズ切断動作を９回繰り返して不良アドレスの記憶を行
い、その冗長プログラム後、通常のアクセス動作におけ
る不良アドレスの検出過程では、ヒューズ切断状態を読
出用ヒューズ選択線Ｒ０〜Ｒ８、バーＲ０〜バーＲ８に
より行うようになっている。

【００６７】

【発明の効果】以上述べてきたように本発明によれば、
データ入出力線を介して入力されるアドレス信号により
ヒューズ選択を行うヒューズ選択手段をメモリ装置内部
に構成し、アドレス信号を適宜変更することで順次にヒ
ューズ切断を行っていくようにしたので、ヒューズ切断
のために高電圧を加えずともメモリ装置の電源電圧を用
いて切断を行え、ヒューズ切断用に専用の入力パッドを
設ける必要がなく高集積化に有利であり、また、パッケ
ージ前後のウェーハ状態やパッケージ状態等、どの状態
でも電気的にヒューズ切断が可能となる。

【図面の簡単な説明】

【図１】本発明による冗長プログラム方法を採用したメ
モリ装置の一例を示す概略ブロック図。

【図２】図１に示したメモリ装置における行ブロックの
具体例を示す回路図。

【図３】図１に示したメモリ装置における冗長プログラ
ム回路である冗長ブロックデコーダの具体例を示す回路
図。

【図４】図３中に示したデータ線選択信号バーＲＲｂ０
〜バーＲＲｂ７を発生する論理演算回路の具体例を示す
回路図。

【図５】図３中に示したヒューズ選択信号バーＲＲＷ０
〜バーＲＲＷ８を発生する論理演算回路の具体例を示す
回路図。

【図６】図１に示したメモリ装置で冗長プログラムを行
う際の動作タイミングを示す信号波形図。

【図７】図１に示したメモリ装置における行デコーダ動
作抑止回路の具体例を示す回路図。

【図８】図３に示した冗長ブロックデコーダの他の具体
例を示す回路図。

【図９】図８に示す冗長ブロックデコーダの続きを示す
回路図。

【図１０】図８及び図９中にに示したヒューズ選択信号
バーＲＲＷ０〜バーＲＲＷ８を発生する論理演算回路の
具体例を示す回路図。

【符号の説明】 ２２ 冗長ブロックデコーダ（冗長プログラム回路） １０２ 冗長センスアンプ １１７、１１８ 第１の論理演算回路 １２０〜１２４、１２８〜１３２ 第２の論理演算回路 ＣＮ０〜ＣＮ７ データ線（充電ノード） ＰＴ０〜ＰＴ７ ＰＭＯＳトランジスタ（第１のスイッ
チ手段） Ｆ１２〜Ｆ２０、バーＦ１２〜バーＦ２０ 記憶素子
（ヒューズ及び第２のスイッチ手段） Ｆ１２′〜Ｆ２０′、バーＦ１２′〜バーＦ２０′ 記
憶素子 ２０１ ＮＭＯＳトランジスタ（第２のスイッチ手段）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１電圧で充電可能な多数の充電ノード
   を有し、その各充電ノードは、不良メモリセルを指定す
   るＮビットのアドレス信号と同数としたＮ個の並列接続
   ヒューズを通じて第２電圧に接続される不良アドレス記
   憶素子を有するようになった半導体メモリ装置の冗長プ
   ログラム方法において、 メモリ装置外部から提供される第１アドレス情報をデコ
   ーディングすることにより、前記充電ノードのいずれか
   １つに前記第１電圧を供給する第１過程と、メモリ装置
   外部から提供される第２アドレス情報をデコーディング
   することにより、第１過程で選択された充電ノードに接
   続されたＮ個のヒューズ中のいずれか１つの両端に前記
   第１電圧と第２電圧を供給して該ヒューズを切断する第
   ２過程と、を含み、前記第２アドレス情報を順次に変化
   させてＮ個のヒューズに対し順次に第２過程を実行して
   不良アドレスの記憶を行うようにしたことを特徴とする
   冗長プログラム方法。
2. 【請求項２】 行単位の冗長を行うようになった半導体
   メモリ装置で電気的切断可能なヒューズを用いて不良メ
   モリセル該当のアドレスを記憶するようにした冗長プロ
   グラム方法において、行指定用以外のアドレス信号の論
   理組合せと行指定用アドレス信号とをヒューズ選択に用
   いるようにし、前記行指定用以外のアドレス信号を変化
   させることで切断対象のヒューズを順次に切断していく
   ようにしたことを特徴とする冗長プログラム方法を可能
   とする冗長プログラム回路であって、 冗長用に備えられた冗長行と同数のデータ線と、これら
   データ線の１つにつき行指定用アドレス信号に対応する
   個数ずつ並列接続されたヒューズと、行指定用以外のア
   ドレス信号のうちの第１組を論理組合せする第１の論理
   演算回路と、行指定用以外のアドレス信号のうちの第２
   組を論理組合せする第２の論理演算回路と、第１の論理
   演算回路の出力により制御されて前記データ線へ電源供
   給する第１のスイッチ手段と、第２の論理演算回路の出
   力と行指定用アドレス信号との論理組合せで制御されて
   前記ヒューズから接地へ電流経路を形成する第２のスイ
   ッチ手段と、を備えてなり、前記行指定用以外のアドレ
   ス信号を変化させていくと、これに応じて対応する第
   １、第２のスイッチ手段が順次にＯＮするようになって
   いる冗長プログラム回路。