KR100385950B1 - 자동 퓨징 회로 - Google Patents

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Abstract

한번의 퓨즈 인에이블 신호의 인가에 의해 퓨징 동작이 자동적으로 이루어지는 자동 퓨징 회로가 개시된다. 본 발명에 따른 자동 퓨징 회로는 퓨즈 인에이블 신호를 구동 신호로서 수신하여 퓨징 동작을 수행하는 제 1 퓨즈 블락 및 제 1 퓨즈 블락의 출력단에 직렬 연결되고, 각각은 전단의 출력 신호를 구동 신호로서 수신하여 순차적으로 퓨징 동작을 수행하는 복수개의 제 2 퓨즈 블락들을 구비하는 것을 특징으로 한다. 제 1 퓨즈 블락 및 제 2 퓨즈 블락들은 각각의 선택신호의 인에이블 또는 디스에이블에 의해 활성 또는 비활성 된다. 본 발명에 따른 자동 퓨징 회로는 한 번의 퓨즈 인에이블 신호의 인가에 의해 퓨징 동작이 순차적으로 수행되어 테스트 시간을 줄일 수 있는 장점이 있다.

Description

자동 퓨징 회로{Auto fusing circuit}
본 발명은 반도체 장치에 관한 것으로, 특히 한 번의 퓨즈 인에이블 신호에 의해서 자동으로 퓨징 동작이 수행되는 자동 퓨징 회로에 관한 것이다.
직렬 인터페이스를 이용하여 퓨징 동작을 수행하고자 하는 경우, 종래에는최초로 특정된 논리 값과 다른 논리 값을 가지는 비트를 선택하여 퓨징 동작을 수행하고, 퓨징 동작이 완료되는 일정한 시간을 기다린 후 다음 비트의 퓨징 동작을 수행한다. 이때 퓨징 동작이 수행되어야 할 비트가 N 개이면 퓨징 동작의 수행 시간은 각각의 퓨징 동작의 수행 시간의 N 배가 소요된다.
도 1a는 종래의 퓨징 셀을 나타내는 회로도이다.
도 1a의 종래의 퓨징 셀(100)은 직렬 연결된 인버터들(I1, I2), 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결된 바이폴라 트랜지스터(N1) 및 퓨즈(FU)를 구비한다.
도 1a의 종래의 퓨징 셀의 동작을 좀 더 살펴보면, 인버터들(I1, I2)은 퓨즈 인에이블 신호(FEN)를 수신하여 바이폴라 트랜지스터(N1)의 베이스로 인가한다. 퓨즈 인에이블 신호(FEN)가 논리 하이 레벨일 경우, 바이폴라 트랜지스터(N1)는 턴 온 되어 컬렉터 전류(IC)가 퓨즈(FU)쪽으로 인가되고 퓨징 동작이 수행된다.
도 1b는 도 1a의 퓨징 셀의 퓨징 동작을 나타내는 타이밍도이다.
퓨즈 인에이블 신호(FEN)가 논리 하이 레벨일 경우 바이폴라 트랜지스터(N1)가 턴 온 되어 컬렉터 전류(IC)도 논리 하이 레벨로 활성화된 후, to의 시간이 지난 후 퓨징 동작이 완료되면 컬렉터 전류(IC)가 논리 로우 레벨로 되는 것을 나타낸다.
그런데 N 개의 퓨징 셀이 있을 경우 각각을 퓨징 하고자 할 때, 퓨즈 인에이블 신호(FEN)가 논리 하이 레벨로 인가된 후 to의 시간을 기다린 후에 다음 퓨징 셀의 퓨즈 인에이블 신호(FEN)를 논리 하이 레벨로 활성화해야 한다. 따라서 N 개의 퓨징 셀 모두에 대해 퓨징 동작을 수행하려면 to 의 N 배에 해당하는 시간이 걸리는 문제가 있으며, 또한 직렬 인터페이스로 매번 퓨징 동작을 수행하려는 퓨징 셀을 제어해야 하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 한 번의 퓨즈 인에이블 신호의 인가에 의해 퓨징 동작이 순차적으로 수행되어 테스트 시간을 줄일 수 있는 자동 퓨징 회로를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 종래의 퓨징 셀을 나타내는 회로도이다.
도 1b는 도 1a의 퓨징 셀의 퓨징 동작을 나타내는 타이밍도이다.
도 2a는 본 발명에 따른 자동 퓨즈 회로를 나타내는 블락도이다.
도 2b는 도 2a의 자동 퓨즈 회로의 퓨징 동작이 완료되는 경우를 나타내는 타이밍도이다.
도 3은 도 2a의 퓨즈 블락의 내부 회로를 나타내는 회로도이다.
도 4a는 도 3의 퓨징 셀 블락을 나타내는 회로도이다.
도 4b는 도 3의 퓨징 셀 블락의 동작을 나타내는 타이밍도이다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 자동 퓨징 회로는 퓨즈 인에이블 신호를 구동 신호로서 수신하고, 선택 신호에 응답하여 퓨징 동작을 수행하는 제 1 퓨즈 블락 및 전단의 퓨즈 블록의 출력 신호를 상기 구동 신호로서 수신하고 대응되는 선택 신호에 응답하여 순차적으로 퓨징 동작을 수행하는 복수개의 제 2 퓨즈 블락들로서, 상기 제 2 퓨즈 블록들은 직렬 연결되며, 상기 제 1 퓨즈 블록및 상기 제 2 퓨즈 블록들은 상기 선택 신호가 인에이블 되면 활성화되어 상기 구동 신호에 응답하여 퓨징 동작을 수행하고, 상기 선택 신호가 디스에이블 되면 비활성화되어 상기 구동 신호를 다음 단의 퓨즈 블록으로 전달하는 것을 특징으로 한다.
상기 제 1 퓨즈 블락 및 제 2 퓨즈 블락들은 논리곱 수단, 퓨징 셀 블락 및 멀티플렉스를 구비한다. 논리곱 수단은 상기 구동신호 및 대응하는 상기 선택신호를 논리곱한다. 퓨징 셀 블락은 상기 논리곱 수단의 출력 신호에 응답하여 퓨징 동작을 수행한다. 멀티플렉스는 상기 선택신호에 응답하여 상기 퓨징 셀 블락의 출력신호 및 상기 구동 신호중의 하나를 상기 출력 신호로서 선택한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a는 본 발명에 따른 자동 퓨즈 회로를 나타내는 블락도이다.
도 2b는 도 2a의 자동 퓨즈 회로의 퓨징 동작이 완료되는 경우를 나타내는 타이밍도이다.
도 2a를 참조하면, 본 발명에 따른 자동 퓨즈 회로(200)는, 제 1 퓨즈 블락(210) 및 복수개의 제 2 퓨즈 블락들(220, 230)을 구비한다.
제 1 퓨즈 블락(210)은 퓨즈 인에이블 신호(FEN)를 구동 신호(EN)로서 수신하여 퓨징 동작을 수행한다. 복수개의 제 2 퓨즈 블락들(220, 230)은 제 1 퓨즈 블락(210)의 출력단에 직렬 연결되고, 각각은 전단의 출력 신호(OS1, OS2)를 구동 신호(EN)로서 수신하여 순차적으로 퓨징 동작을 수행한다. 제 1 퓨즈 블락(210) 및 복수개의 제 2 퓨즈 블락들(220, 230)은 각각의 선택신호의 인에이블 또는 디스에이블에 의해 활성 또는 비활성 된다.
도 2a 및 도 2b를 참조하여 본 발명에 따른 자동 퓨즈 회로(200)의 동작을 좀더 설명하면, 선택 신호(DF1, DF2, DFn)는 퓨징 동작을 수행할 것 인지의 여부를 선택하는 신호로서, 퓨징 동작이 수행되어야 할 퓨즈 블락은 선택 신호(DF1, DF2,DFn)가 논리 하이 레벨로 입력되고, 퓨징 동작이 수행될 필요가 없는 퓨즈 블락은 선택 신호(DF1, DF2, DFn)가 논리 로우 레벨로 입력된다. 즉, 선택 신호(DF1, DF2, DFn)가 논리 하이 레벨일 경우에는 퓨즈 인에이블 신호(FEN)에 의해 퓨징 동작이 수행되고, 선택 신호(DF1, DF2, DFn)가 논리 로우 레벨일 경우에는 퓨즈 인에이블 신호(FEN)는 다음 퓨즈 블락으로 바이 패스(by-pass) 된다.
퓨즈 인에이블 신호(FEN)가 논리 하이 레벨로 인가되고 제 1 퓨즈 블락(210)의 퓨징 동작이 완료되면 출력 신호(OS1)가 논리 하이 레벨로 출력된다. 이 출력 신호(OS1)는 다음 단의 제 2 퓨즈 블락(220)의 구동 신호(EN)로서 입력된다. 퓨징 동작이 수행되지 않아도 출력 신호(OS1)는 논리 하이 레벨로 출력되며, 따라서 출력 신호(OS1, OS2, OSn)는 다음 퓨즈 블락의 구동 신호(EN)로서 인가된다. 이와 같이 순차적으로 퓨징 동작이 수행된 후 가장 마지막 퓨즈 블락(230)의 출력 신호(OSn)가 논리 하이 레벨로 출력되어 전체 자동 퓨즈 회로(200)의 동작이 완료된다.
도 3은 도 2a의 퓨즈 블락의 내부 회로를 나타내는 회로도이다. 도 2a의 퓨즈 블락들(210, 220, 230)은 동일한 회로로 구비되므로 제 1 퓨즈 블락(210)에 대해서만 설명된다.
도 3을 참조하면, 도 2a의 퓨즈 블락(210)은 논리곱 수단(310), 퓨징 셀 블락(320) 및 멀티플렉스(330)를 구비한다. 논리곱 수단(310)은 구동신호(EN) 및 대응하는 선택신호(DF)를 논리곱한다. 퓨징 셀 블락(320)은 논리곱 수단(310)의 출력 신호(IFEN)에 응답하여 퓨징 동작을 수행한다. 멀티플렉스(330)는 선택신호(DF)에응답하여 퓨징 셀 블락(320)의 출력신호(IOUT) 및 구동 신호(EN)중의 하나를 출력 신호(OS1)로서 선택하여 출력한다. 멀티플렉스(330)의 스위치(S)로 선택 신호(DF)가 인가되며, 선택 신호(DF)가 논리 하이 레벨이면 퓨징 셀 블락(320)의 출력 신호(IOUT)가 선택되고 선택 신호(DF)가 논리 로우 레벨이면 구동 신호(EN)가 선택되어 출력된다.
좀더 설명하면, 구동 신호(EN)로서 퓨즈 인에이블 신호(FEN)가 논리 하이 레벨로 인가되고, 선택 신호(DF)도 논리 하이 레벨로 인가되면, 논리곱 수단(310)의 출력 신호(IFEN)는 논리 하이 레벨로 발생되어 퓨징 셀 블락(320)의 퓨징 동작이 수행된다. 퓨징 동작이 완료되면 퓨징 셀 블락(320)은 출력 신호(IOUT)를 논리 하이 레벨로 발생한다. 선택 신호(DF)가 논리 하이 레벨이므로 멀티플렉스(330)는 퓨징 셀 블락(320)의 출력 신호(IOUT)를 선택하여 퓨즈 블락(210)의 출력 신호(OS1)로서 출력한다.
구동 신호(EN)로서 퓨즈 인에이블 신호(FEN)가 논리 하이 레벨로 인가되고, 선택 신호(DF)는 논리 로우 레벨로 인가되면, 논리곱 수단(310)의 출력 신호(IFEN)는 논리 로우 레벨로 발생되어 퓨징 셀 블락(320)의 퓨징 동작이 수행되지 않는다. 따라서 퓨징 셀 블락(320)은 출력 신호(IOUT)를 논리 로우 레벨로 발생한다. 선택 신호(DF)가 논리 로우 레벨이므로 멀티플렉스(330)는 구동 신호(EN)를 선택하여 퓨즈 블락(210)의 출력 신호(OS1)로서 출력한다. 이때에도 구동 신호(EN)는 논리 하이 레벨이므로 멀티플렉스(330)의 출력 신호(OS1)는 논리 하이 레벨이 되고, 따라서 다음 퓨즈 블락(220)의 구동 신호(EN)로서 사용된다.
도 4a는 도 3의 퓨징 셀 블락을 나타내는 회로도이다.
도 4b는 도 3의 퓨징 셀 블락의 동작을 나타내는 타이밍도이다.
도 4a를 참조하면, 퓨징 셀 블락(320)은, 제 1 인버터(I1), 제 2 인버터(I2), 제 1 바이폴라 트랜지스터(N1), 제 1 피모스 트랜지스터(MP1), 제 2 바이폴라 트랜지스터(N2), 퓨즈(FU), 제 2 피모스 트랜지스터(MP2), 전류 전원(CS), 지연 소자(TD) 및 반전 논리합 수단(410)을 구비한다.
제 1 인버터(I1)는 논리곱 수단(310)의 출력 신호(IFEN)를 수신하여 반전한다. 제 2 인버터(I2)는 제 1 인버터(I1)의 출력 신호를 반전한다. 제 1 바이폴라 트랜지스터(N1)는 전원 전압(VDD)에 한 단이 연결되고 제 2 인버터(I2)의 출력이 베이스로 인가된다. 제 1 피모스 트랜지스터(MP1)는 전원 전압(VDD)에 소스가 연결되고 게이트와 드레인이 자가 연결된다. 제 2 바이폴라 트랜지스터(N2)는 제 1 피모스 트랜지스터(MP1)의 드레인에 한 단이 연결되고 제 2 인버터(I2)의 출력이 베이스로 인가되며 나머지 한 단이 제 1 바이폴라 트랜지스터(N1)의 다른 한 단에 연결된다. 퓨즈(FU)는 접지 전압(VSS)과 제 1 및 제 2 바이폴라 트랜지스터(N1, N2)의 다른 한단 사이에 연결된다. 제 2 피모스 트랜지스터(MP2)는 전원 전압(VDD)에 소스가 연결되고 게이트가 제 1 피모스 트랜지스터(MP1)의 게이트로 연결된다. 전류 전원(CS)은 접지 전압(VSS)에 한 단이 연결되고 제 2 피모스 트랜지스터(MP2)의 드레인에 다른 한 단이 연결된다. 지연 소자(TD)는 제 1 인버터(I1)의 출력을 일정 시간동안 지연시킨다. 반전 논리합 수단(410)은 지연 소자(TD)의 출력 신호(DFEN)와 제 2 피모스 트랜지스터(MP2)의 드레인 단의 전압 신호(VA)를 논리합하여 반전하고 출력한다.
이하 도 4a 및 도 4b를 참조하여 퓨징 셀 블락(320)의 동작이 상세히 설명된다.
논리곱 수단(310)의 출력 신호(IFEN)가 논리 하이 레벨로 인가되면 제 1 및 제 2 인버터(I1, I2)들은 논리곱 수단(310)의 출력 신호(IFEN)를 제 1 바이폴라 트랜지스터(N1) 및 제 2 바이폴라 트랜지스터들(N2)의 게이트로 인가한다. 제 1 피모스 트랜지스터(MP1)는 게이트와 드레인이 자가 연결되어 있으므로 항상 턴 온 되어 있으며 따라서 제 1 및 제 2 바이폴라 트랜지스터들(N1, N2)이 턴 온 되면 전원 전압(VDD)으로부터 전류가 퓨즈(FU)로 흐른다. 제 1 및 제 2 피모스 트랜지스터들(MP1, MP2)은 커런트 미러의 관계에 있으므로 제 2 피모스 트랜지스터(MP2)에도 전류가 흐른다. 이때 제 2 피모스 트랜지스터(N2)를 흐르는 전류(IC2)가 전류 전원(CS)에 의한 전류 보다 크게 설정하면 제 2 피모스 트랜지스터(MP2)의 드레인 단의 전압을 나타내는 신호(VA)는 논리 하이가 된다. 따라서 반전 논리합 수단(410)의 출력(IOUT)은 논리 로우 상태가 된다. 퓨즈(FU)를 흐르는 전류에 의해 퓨징 동작이 수행되어 퓨즈(FU)가 끊어지면 제 2 바이폴라 트랜지스터(N2)를 흐르는 전류(IC2)는 감소되고, 따라서 제 2 피모스 트랜지스터 (MP2)를 흐르는 전류도 감소하게 된다. 제2 피모스 트랜지스터(MP2)를 흐르는 전류가 전류 전원(CS)에 의한 전류보다 작아지면, 제 2 피모스 트랜지스터(MP2)의 드레인 단의 전압을 나타내는 신호(VA)는 논리 로우가 되어 반전 논리합 수단의 출력(410)은 논리 하이가 되고 퓨징 동작이 완료되었음을 나타낸다. 제 1인버터(I1)의 출력은 지연 소자(TD)를 통하여 소정의 지연 시간동안 지연된 후, 지연 신호(DFEN)가 반전 논리합 수단(410)으로 인가된다. 지연 소자(TD)에 의해 지연되는 시간은 제 2 피모스 트랜지스터(MP2)의 드레인 단의 전압 신호(VA)가 논리 하이가 되는데 소요되는 정도의 시간이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 자동 퓨징 회로는, 한 번의 퓨즈 인에이블 신호의 인가에 의해 퓨징 동작이 순차적으로 수행되어 테스트 시간을 줄일 수 있는 장점이 있다.

Claims (5)

  1. 퓨즈 인에이블 신호를 구동 신호로서 수신하고, 선택 신호에 응답하여 퓨징 동작을 수행하는 제 1 퓨즈 블락 ; 및
    전단의 퓨즈 블록의 출력 신호를 상기 구동 신호로서 수신하고 대응되는 선택 신호에 응답하여 순차적으로 퓨징 동작을 수행하는 복수개의 제 2 퓨즈 블락들로서, 상기 제 2 퓨즈 블록들은 직렬 연결되며,
    상기 제 1 퓨즈 블록및 상기 제 2 퓨즈 블록들은,
    상기 선택 신호가 인에이블 되면 활성화되어 상기 구동 신호에 응답하여 퓨징 동작을 수행하고, 상기 선택 신호가 디스에이블 되면 비활성화되어 상기 구동 신호를 다음 단의 퓨즈 블록으로 전달하는 것을 특징으로 하는 자동 퓨즈 회로.
  2. 삭제
  3. 제 2항에 있어서, 상기 제 1 퓨즈 블락 및 제 2 퓨즈 블락들은,
    상기 구동신호 및 대응하는 상기 선택신호를 논리곱하는 논리곱 수단 ;
    상기 논리곱 수단의 출력 신호에 응답하여 퓨징 동작을 수행하는 퓨징 셀 블락 ; 및
    상기 선택신호에 응답하여 상기 퓨징 셀 블락의 출력신호 및 상기 구동 신호중의 하나를 상기 출력 신호로서 선택하는 멀티플렉스를 구비하는 것을 특징으로 하는 자동 퓨즈 회로.
  4. 제 3항에 있어서, 상기 퓨징 셀 블락은,
    상기 논리곱 수단의 출력 신호를 수신하여 반전하는 제 1 인버터 ;
    상기 제 1 인버터의 출력 신호를 반전하는 제 2 인버터 ;
    전원 전압에 한 단이 연결되고 상기 제 2 인버터의 출력이 베이스로 인가되는 제 1 바이폴라 트랜지스터 ;
    전원 전압에 소스가 연결되고 게이트와 드레인이 자가 연결된 제 1 피모스 트랜지스터 ;
    상기 제 1 피모스 트랜지스터의 드레인에 한 단이 연결되고 상기 제 2 인버터의 출력이 베이스로 인가되며 나머지 한 단이 상기 제 1 바이폴라 트랜지스터의 다른 한 단에 연결되는 제 2 바이폴라 트랜지스터 ;
    접지 전압과 상기 제 1 및 제 2 바이폴라 트랜지스터의 다른 한 단 사이에 연결되는 퓨즈 ;
    전원 전압에 소스가 연결되고 게이트가 상기 제 1 피모스 트랜지스터의 게이트로 연결되는 제 2 피모스 트랜지스터 ;
    접지 전압에 한 단이 연결되고 상기 제 2 피모스 트랜지스터의 드레인에 다른 한 단이 연결되는 전류 전원 ;
    상기 제 1 인버터의 출력을 일정 시간동안 지연시키는 지연소자 ; 및
    상기 지연 소자의 출력 신호와 상기 제 2 피모스 트랜지스터의 드레인 단의 전압 신호를 논리합하여 반전하고 출력하는 반전 논리합 수단을 구비하는 것을 특징으로 하는 자동 퓨즈 회로.
  5. 제 4항에 있어서, 상기 지연 소자는,
    상기 제 2 피모스 트랜지스터의 드레인 단의 전압 신호가 논리 하이가 될 때까지 상기 제 1 인버터의 출력을 지연시키는 것을 특징으로 하는 자동 퓨즈 회로.
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