KR960002011B1 - 반도체 메모리 장치용 용장 회로 - Google Patents

반도체 메모리 장치용 용장 회로 Download PDF

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야스시 가또
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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내용 없음.

Description

반도체 메모리 장치용 용장 회로
제1도는 전형적인 종래의 용장 회로의 회로도.
제2도는 본 발명에 따른 제1 실시예의 용장 회로의 회로도.
제3도는 본 발명에 따른 제2 실시예의 용장 회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
TU : 제1 스위칭 소자 TE : 제2 스위칭 소자
TM : MOS 전계 효과 트랜지스터 1 : 검사 모드 설정 회로
2 : 스위칭 소자 제어 회로 3 : 래치 회로
15 : 출력 회로
본 발명은 용장 특성을 갖고 있는 반도체 메모리 장치에서 결손 메모리 셀을 용장 메모리 셀로 대체하기 위한 용장 회로에 관한 것이다.
최근에, 반도체 메모리 장치의 캐패시티는 구성 소자들의 소형화에 의해 증가되었고, 이에 따라 결손이 메모리 셀 내에서 많이 발생되었다. 결손이 이의 메모리 셀내에서 발생되는 반도체 메모리 장치를 구제하기 위한 구제 방법 중의 하나는 결손 메모리 셀을 용장 메모리 셀로 대체하기 위해 용장 메모리 셀을 제공하는 것이다.
용장 메모리 셀이 제공되는 반도체 메모리 장치에서, 복수의 메모리 셀 중에서 어떤 메모리 셀이 용장 메모리 셀로 대체된다는 것을 지정하는 정보를 저장하는 데 스위칭 소자가 사용된다. 다결정 실리콘 퓨즈는 일반적으로 이 스위칭 소자로서 사용되고, 그들은 퓨즈가 레이저 빔에 의해 절단되도록 배열되어, 결손 메모리 셀은 용장 메모리 셀로 대체된다. 그러나, 최근에 불휘발성 메모리 셀은 다결정 실리콘 퓨즈 대신에 사용되어 왔었다.
이 형태의 스위칭 소자에서, 스위칭 데이타는 불휘발성 메모리(UPROM) 내에 전하를 충전시킴으로써 저장될 수 있다. 이 형태의 스위칭 소자를 사용하는 반도체 메모리 장치에서, 웨이퍼 상태에서 스위칭이 수행된 후 전하가 그대로 저장된 대로 조립이 수행된다면, 상술한 불휘발성 특성이 조립 과정에서 열적 히스테리시스에 의해 저하된다는 우려가 있다. 이것을 피하기 위해서, 조립이 완료된 후에 스위칭을 수행하는데 사용되는 제1 스위칭 소자(불휘발성 메모리 셀)와 웨이퍼 상태에서 검사중에 일시적으로 스위칭을 수행하는데 사용되는 제2 스위칭 소자가 설치된 용장 회로가 사용된다.
제1도는 종래의 용장 회로의 전형적인 예를 도시한 회로도이다.
검사 모드 설정 회로(1)은 검사 단자(10)에 인가된 신호(ST)에 기초하여, 정상 모드 또는 검사 모드를 표시하는 동작 모드 설정 신호(A)를 출력시킨다. 스위칭 소자 제어 회로(2)는 신호(A)에 기초하여 복수의 게이트 제어 신호(C1, C2, C3 및 C5)를 출력시킨다.
게이트 제어 신호(C1)은 N-채널 제어 트랜지스터(M1)의 게이트에 인가된다. 전원 전압 VDD는 트랜지스터(M1)의 게이트에 인가되고, 이 트랜지스터(M1)의 소오스는 부하 트랜지스터(ML)에 접속된다. 부하 트랜지스터(ML)의 게이트 및 드레인은 인버터(16)의 입력 단자에 접속된다.
게이트 제어 신호(C2 및 C3)은 N-채널 제어 트랜지스터(M2)의 게이트와 불휘발성 메모리 셀로 이루어진 제1 스위칭 소자(TU)의 게이트에 각각 인가된다. 제어 트랜지스터(M2)와 제1 스위칭 소자(TU)는 기입 전압 Vp가 인가되는 전압 단자(12)와 접지 단자(13) 사이에 직렬로 접속된다. 제어 트랜지스터(M2) 및 제1 스위칭 소자(TU)에 의해 형성된 접합 노드는 인버터(16)의 입력 단자에 접속된다.
게이트 제어 신호(C5)는 제2 스위칭 소자(TE)의 게이트에 인가된다. 제2 스위칭 소자(TE)는 데이타 기입 및 데이타 소거를 둘다 자유롭게 수행할 수 있는 프로그래머블 판독 전용 메모리(PROM)에 의해 형성된다.
다음의 표 1은 상기 설명된 종래의 용장 회로의 각 모드시의 각각의 신호들의 상태 값들을 나타낸다.
[표 1]
종래의 용장 회로에서, 웨이퍼 검사 기간 중에, 특정한 신호가 검사 단자(10)에 인가되고 검사 모드 설정 회로(1)의 출력(A)가 활성으로 되는 경우에, 표 1의 검사 모드시 퓨즈-소자 스위칭의 행에 표시된 바와같이, 신호 "L", "Vp", "L" 및 "Vp"는 스위칭 소자 제어 회로(2)로부터, 각각 게이트 제어 신호(C1,C2,C3 및 C5)로서 출력된다. 상기 신호들에 응답하여, 제2 스위칭 소자(TE)가 선택되고 스위칭 데이타는 이 제2 스위칭 소자(TE)내에 기입된다. 그 다음에, 표의 검사 모드시 정상 사용의 행에 표시된 바와 같이, 검사가 웨이퍼 상태에서 수행될 경우에, 신호들 "H", "L", "L" 및 "H"는 스위칭 소자 제어 회로(2)로부터 제어 신호(C1, C2, C3 및 C5)로 출력된다. 이 경우에 이 제어 신호들에 응답하여, 제2 스위칭 소자(TE) 및 제1 스위칭 소자(TU)는 각각 선택 상태 및 비선택 상태로 되므로, 제2 스위칭 소자(TE)로부터 스위칭 데이타는 인버터(16)에 인가된다. 인버터는 출력 단자(11)에서 출력 신호(SOUT)를 출력시킨다. 웨이퍼 상태 중에 검사가 완료될 때, 제2 스위칭 소자(TE) 내에 저장된 데이타는 소거된다.
한편, 표의 정상 모드시 퓨즈-소자 스위칭의 행에 표시된 바와 같이, 조립한 다음의 제품의 검사에서, 신호들 "L", "Vp", "Vp" 및 "L"은 스위칭 소자 제어 회로(2)로부터 각각 게이트 제어 신호(C1, C2, C3 및 C5)로 출력된다. 이 제어 신호들에 응답하여, 스위칭 데이타는 제1 스위칭 소자(TU)내에 기입된다. 그 다음에 표의 정상 모드시 정상 사용의 행에 표시된 바와 같이, 신호 "H", "L", "H" 및 "L"은 각각 제어 신호(C1, C2, C3 및 C5)로서 제어 회로(2)로부터 출력된다. 이에 응답하여, 제1 스위칭 소자(TU) 및 제2 스위칭 소자(TE)는 각각 선택 상태 및 비선택 상태로 되므로, 스위칭 데이타는 제1 스위칭 소자(TU)로부터 인버터(16)에 출력된다. 이 스위칭 데이타는 인버터(16)에 의해 반전된 다음 단자(11)로부터 출력 신호(SOUT)로서 출력된다.
이 용장 회로에서, 스위칭 데이타가 스위칭 소자(TU) 또는 스위칭 소자(TE)에 기입된 경우에, 스위칭이 이루어졌다는 것을 표시하는 스위칭 신호(L)은 출력 신호(SOUT)로서 출력된다. 반대로, 신호가 스위칭 소자들(TU 및 TE) 내에 기입되지 않는 경우에, 스위칭이 이루어지지 않았다는 것을 표시하는 비스위칭 신호(H)는 출력 신호(SOUT)로서 출력된다. 복수의 용장 회로로부터의 복수의 출력 신호의 조합은 결손 메모리 셀을 용장 메모리 셀로 대체하는 대체 정보를 형성한다.
그러나, 상술한 종래의 용장 회로는 다음과 같은 결점 또는 문제점을 갖고 있다. 특히, 종래의 용장 회로에서, 회로는 2개의 모드 즉, 정상 모드와 검사 모드를 갖고 있고, 제1 및 제2 스위칭 소자(TU 및 TE)는 웨이퍼 상태에서 그리고 조립 이후에 별도로 또는 선택적으로 사용된다. 바꾸어 말하면, 스위칭 데이타를 데이타 기입 기능 및 데이타 소거 기능을 갖고 있는 제2 스위칭 소자(TE)내로 기입하기 위해서, 상술한 특정한 검사 신호(ST)를 검사 단자(10)에 인가하여 장치를 검사 모드로 있게 할 필요가 있다. 그러므로, 검사 단자(10)을 기존의 단자(예를 들어, 어드레스 입력 단자)와 공통으로 사용하기가 어렵다. 또한, 제품으로의 조립이 한번 완료된 다음에 검사 단자를 패키지에 제공한다는 것은 불가능하기 때문에, 검사 단자(10)의 사용이 웨이퍼 상태에서의 검사에 제한된다.
부품의 평가가 제품으로의 조립이 완료된 후에 용장 회로의 사용으로 수행될 수 있다면, 억세스 시간 지연의 평가와 같은 검사가 수행될 수 있으므로, 반도체 메모리 장치의 신뢰성 및 품질이 보다 더 개선되거나 향상될 수 있다. 이 때문에, 제품이 조립된 이후에도, 데이타가 일시적으로 기입될 수 있는 용장 회로가 요구된다.
그러므로, 본 발명의 주 목적은 종래의 용장 회로에서 나타나는 문제점을 극복하여 검사 모드가 제품으로의 조립이 완료된 후에도 사용될 수 있는 개량된 용장 회로를 제공함으로써, 반도체 메모리 장치의 신뢰성 및 품질을 보다 향상시키는 것이다.
본 발명의 한 특징에 따르면, 반도체 메모리 장치에서, 결손 메모리 셀을 용장 메모리 셀로 대체하기 위한 용장 회로가 제공되는데, 용장 회로는 불휘발성 메모리 셀로 구성되고 스위칭 데이타가 기입될 수 있는 제1 스위칭 소자; 스위칭 데이타가 기입될 수 있고 스위칭 데이타가 원하는 경우에 소거될 수 있는 제2 스위칭 소자; 검사 단자에 입력된 검사 신호에 기초하여 동작 모드 설정 신호를 출력시키는 검사 모드 설정 회로; 검사 모드 설정 회로로부터의 동작 모드 설정 신호에 기초하여 제1 및 제2 스위칭 소자의 동작을 제어하는 스위칭 소자 제어 회로; 및 스위칭 데이타가 제1 및 제2 스위칭 소자 중의 최소한 하나의 소자 내로 기입될 때 스위칭 신호를 출력시키는 출력 회로를 포함하되, 상기 출력 회로가 상기 제1 스위칭 소자의 출력에 접속된 한 입력 단자 및 상기 제2 스위칭 소자의 출력에 접속된 다른 입력 단자를 갖고 있는 2-입력 NOR 회로로 구성된다.
본 발명에 따르면, 불휘발성 메모리 셀로 구성된 제1 스위칭 소자 및 데이타 기입과 데이타 소거를 수행할 수 있는 제2 스위칭 소자가 제공된다. 검사 단자에 입력된 신호들에 기초하여, 검사 모드 설정 회로 및 스위칭 소자 제어 회로는 상술한 제1 및 제2 스위칭 소자의 동작을 제어한다. 그러므로, 본 발명에 따른 회로에서, 제품으로의 조립이 완료된 후에도, 데이타는 검사 단자에 인가된 신호들에 기초하여 제1 및 제2 스위칭 소자에 기입된다. 특히, 제2 스위칭 소자가 데이타 기입 및 데이타 소거를 수행할 수 있기 때문에, 검사 목적을 위해 이 제2 스위칭 소자 내에 일시적으로 기입된 데이타는 이러한 검사가 이루어진 후에 소거될 수 있다. 또한, 본 발명에서, 회로는 데이타가 제1 또는 제2 스위칭 소자내로 기입된 경우에 출력 회로가 스위칭 회로를 출력하도록 고안되었기 때문에, 스위칭 신호는 검사모드 또는 정상모드에 관계없이 출력되므로 회로는 용장 회로로서 동작할 수 있다. 결과적으로, 장치가 제품으로 조립된 후에도 다양한 검사가 수행될 수 있다.
데이타 기입 및 데이타 소거를 수행할 수 있는 제2 스위칭 소자로서, 기입된 데이타가 자외선에 의해 소거될 수 있는 소거 가능한 프로그래머블 판독 전용 메모리(EPROM)와 같은 장치가 사용될 수 있다. 상기 EPROM 대신에, 데이타를 저장할 수 있는 래치와 이 래치로부터의 출력에 의해 구동되는 통상의 MOS 전계 효과 트랜지스터의 조합이 또한 제2 스위칭 소자로서 사용될 수 있다.
본 발명의 상기 목적 및 다른 목적, 특징 및 장점은 첨부 도면을 참조하여 이루어진 본 발명의 양호한 실시예의 다음 설명으로부터 분명해질 것이다.
이제, 본 발명의 몇가지 양호한 실시예가 첨부 도면을 참조하여 설명될 것이다. 제1도에 도시한 종래 기술에서 사용된 동일한 참조 번호 또는 기호가 본 발명의 실시예들을 도시한 제2도 및 제3도에 동일하거나 유사한 소자들에 또한 사용된다.
제2도는 본 발명에 따른 제1실시예의 용장 회로를 도시한 회로도이다.
검사 단자(10)에 인가된 신호(ST)는 검사 모드 설정 회로(1)로 전송된다. 이 신호(ST)에 응답하여, 검사 모드 설정 회로(1)은 동작 모드, 즉, 정상 모드 또는 검사 모드를 결정하는 신호(A)를 출력시킨다. 스위칭 소자 제어 회로(2)는 이 동작 모드 설정 신호(A)에 기초하여, 복수의 제어 신호(C1, C2, C3, C4 및 C5)를 출력시킨다.
제어 신호(C1)은 N-채널 제어 트랜지스터(M1 및 M3)의 각각의 게이트에 인가된다. 각각의 N-채널 트랜지스터(M1 및 M3)은 전원 전압 VDD에 접속된 드레인과 각각 부하 트랜지스터(ML1 및 ML2)에 접속된 소오스를 갖고 있다. 한 부하 트랜지스터(ML1)의 게이트 및 드레인은 2-입력 NOR 회로(15)의 한 입력 단자(15a)에 접속되고, 다른 부하 트랜지스터(ML2)의 게이트 및 드레인은 동일한 NOR 회로(15)의 다른 입력 단자(15b)에 접속된다.
제어 신호(C2 및 C3)은 N-채널 제어 트랜지스터(M2)의 게이트와 불휘발성 메모리 셀(UPROM)로 구성된 제1 스위칭 소자(TU)의 게이트에 각각 인가된다. 제어 트랜지스터(M2)와 제1 스위칭 소자(TU)에 의해 형성된 직렬 회로는 기입 전압 Vp가 인가되는 전압 단자(12)와 접지단자(13) 사이에 접속된다. 제어 트랜지스터(M2)와 제1 스위칭 소자(TU)에 의해 형성된 접합 노드는 상술한 NOR 회로(15)의 한 입력 단자(15a)에 접속된다.
제어 신호(C4 및 C5)는 N-채널 제어 트랜지스터(M4)의 게이트와 제2 스위칭 소자(TE)의 게이트에 각각 인가된다. 이미 설명한 바와 같이, 이 제2 스위칭 소자(TE)는 데이타 기입 및 데이타 소거를 수행할 수 있는 EPROM과 같은 소자에 의해 형성된다. 제어 트랜지스터(M4)와 제2 스위칭 소자(TE)의 직렬 회로는 또한 전압 단자(12)와 접지 단자(13) 사이에 접속된다. 제어 트랜지스터(M4) 및 제2 스위칭 소자(TE)에 의해 형성된 접합 노드는 NOR 회로(15)의 다른 입력 단자(15b)에 접속된다.
다음 표 2는 상술한 제1 실시예의 용장 회로에서의 각 모드시의 각각의 상태 값들을 나타낸다.
[표 2]
스위칭 데이타가 제1 스위칭 소자(TU)내로 기입되는 경우에, 표 2에서 정상 모드시 퓨즈-소자 스위칭의 행에 표시된 바와 같이, 스위칭 소자 제어 회로(2)는 신호 "L", "VP", "VP", "L" 및 "L"을 각각 게이트 제어 신호(C1, C2, C3, C4 및 C5)로서 출력시킨다. 이 신호들에 기초하여, 스위칭 데이타는 제1 스위칭 소자(TU)내에 기입된다.
한편, 스위칭 데이타가 제2 스위칭 소자(TE)내로 기입되는 경우에, 표 2에서 검사 모드시 퓨즈-소자 스위칭의 행에 표시된 바와 같이, 신호 "L", "L", "L", "VP" 및 "VP"는 각각 스위칭 소자 제어 회로(2)로부터 게이트 제어 신호(C1, C2, C3, C4 및 C5)로서 출력된다. 이 게이트 제어 신호들에 기초하여, 스위칭 데이타는 제2 스위칭 소자(TE)내로 기입된다.
정상 사용시에, 표 2에서 정상 모드시 정상 사용의 행에 표시된 바와 같이, 제1 및 제2 스위칭 소자(TU 및 TE)에는 신호 "H", "L", "H", "L" 및 "H"가 게이트 제어 신호(C1, C2, C3, C4 및 C5)로서 각각 스위칭 제어 회로(2)로부터 출력된다. 이 경우에, 제1 스위칭 소자(TU) 및 제2 스위칭 소자(TE)는 동시에 선택되고, NOR 회로(15)는 제1 스위칭 소자 (TU) 및 제2 스위칭 소자(TE)의 드레인 신호 상의 논리적 NOR 연산으로부터 산출된 출력을 출력시킨다. 결과적으로, 스위칭 데이타가 제1 스위칭 소자(TU) 또는 제2 스위칭 소자(TE)내에 기입된다면, 스위칭 신호(L)은 출력 신호(SOUT)로서 출력되어, 회로는 용장 회로로서 기능한다.
이 실시예에서, 데이타가 제1 스위칭 소자(TU) 또는 제2 스위칭 소자(TE)내로 기입되는지는 장치가 검사 모드 또는 정상 모드에서 동작되는지에 의해 결정된다.
다음에, 웨이퍼가 팩키지내로 조립되고 장치가 제품으로 조립된 후에도, 스위칭 데이타는 원하는 경우에 제1 스위칭 소자(TU) 또는 제2 스위칭 소자(TE)내로 기입될 수 있다. 또한, 스위칭 데이타가 제1 또는 제2 스위칭 소자중의 어느 하나에 기입된다면, 용장 출력이 정상 모드시 정상 사용에서 유효하다. 바꾸어 말하면, 이 실시예의 용장 회로에서, 제품으로 조립된 후에도, 제2 스위칭 소자내의 데이타 기입과 그로부터의 데이타 소거가 가능하다. 결과적으로, 제품이 평가될 때, 스위칭 데이타를 일시적으로 저장할 수 있는 제2 스위칭 소자가 사용될 수 있기 때문에, 스위칭 소자의 많은 상이한 조합이 동일 제품으로 가능하고, 억세스 시간 지연의 평가가 상세히 검사될 수 있고, 이것은 제품의 신뢰성 및 품질을 개선시키는 효과를 갖는다.
제3도는 본 발명에 따른 제2 실시예의 용장 회로의 회로도이다.
이 실시예가 상술한 제1 실시예와 다른 것은 제2 스위칭 소자가 MOS 전계 효과 트랜지스터(TM) 및 이 MOS 트랜지스터(TM)을 구동시키는 래치 회로(3)에 의해 형성된다는 점이다. 나머지 부품의 회로 구성은 제1 실시예의 것과 근본적으로 동일하기 때문에, 제3도에서 동일하거나 유사한 부품은 제2도의 동일한 참조 번호 또는 기호로 표시되고, 그에 대한 상세한 설명은 여기서 생략한다.
이 제2 실시예에서, 제어 신호[C5(s) 및 C5(R)]은 각각 세트 신호 및 리세트 신호로서 스위칭 소자 제어 회로(2)로부터 출력된다. 래치 회로(3)은 제어신호[C5(S) 및 C5(R)]에 기초하여 신호(B)를 출력시킨다.
MOS 트랜지스터(TM)은 NOR 회로(15)의 다른 입력 단자(15b)와 접지 단자(13) 사이에 접속되고, 래치 회로(3)의 출력 신호(B)는 MOS 트랜지스터(TM)의 게이트에 인가된다.
다음 표 3은 각 동작 모드시의 각각의 신호들의 상태 값들을 나타낸다.
[표 3]
스위칭 데이타가 제1 스위칭 소자(TU)내에 기입되는 경우에, 표 3에서 정상 모드시 퓨즈-소자 스위칭의 행에 표시된 바와 같이, 신호 "L", "VP", "VP", "L" 및 "H"는 각각 제어신호[C1, C2, C3, C5(S) 및 C5(R)]로서 스위칭 소자 제어 회로(2)로부터 출력된다. 이 제어 신호들에 기초하여, 스위칭 데이타는 제1 스위칭 소자(TU)내에 기입된다.
표 3에서 검사 모드시 퓨즈-소자 스위칭의 행에 표시된 바와 같이, 신호 "L", "L", "L", "세트 신호" 및 "L"은 각각 제어신호[C1, C2, C3, C5(S) 및 C5(R)]로서 스위칭 소자 제어 회로(2)로부터 출력된다. 이 제어 신호들에 기초하여, 스위칭 데이타는 래치 회로(3)내에 저장된다. 그 다음에, 표 3에서 정상 모드시 정상 사용의 행에 표시된 바와 같이, 신호들 "H","L","H","L" 및 "L"은 각각 제어 신호[C1,C2,C3,C5(S) 및 C5(R)]로서 스위칭 소자 제어 회로(2)로부터 출력되고, 트랜지스터(TM)의 상태는 래치 회로(3)내의 저장된 데이타에 따라 온(ON) 또는 오프(OFF)로 된다. 이 방식으로, 제2 스위칭 소자로서의 래치 회로(3)과 MOS 트랜지스터(TM)의 동작에 의해, 제1 실시예에서 얻은 것과 동일한 효과가 이 제2 실시예에서 또한 달성될 수 있다.
상술한 바와 같이, 본 발명에 따른 용장 회로는 불휘발성 메모리 셀로 구성된 제1 스위칭 소자, 데이타 기입 및 데이타 소거를 수행할 수 있는 제2 스위칭 소자, 및 스위칭 데이타가 제1 또는 제2 스위칭 소자 중 어느 하나에 기입되는 경우에 스위칭 신호를 출력시키는 출력 회로를 갖고 있다. 검사 모드 설정 회로 및 스위칭 소자 제어 회로는 검사 단자에 입력된 검사 신호에 기초하여 제1 및 제2 스위칭 소자의 동작을 제어하기 때문에, 데이타는 제품으로의 조립이 한 번 완료된 후에도 검사 단자에 입력된 신호에 기초하여 제1 또는 제2 스위칭 소자내에 기입될 수 있다. 이 방식으로, 장치가 제품으로 조립된 후에도, 여러 종류의 검사가 용장 회로를 사용하여 실행될 수 있으므로, 반도체 메모리 장치의 신뢰성 및 품질이 보다 더 개선될 수 있다.
본 발명이 양호한 실시예들에 관련하여 설명되었지만, 사용되었던 용어들은 제한하기 보다는 오히려 설명하기 위한 용어이고 본 발명은 첨부된 특허 청구의 범위 내에서 본 발명의 진정한 범위 및 원리를 벗어나지 않고서 보다 넓은 국면으로 변화될 수 있다는 것을 이해하여야 한다.

Claims (3)

  1. 반도체 메모리 장치에서 결손 메모리 셀을 영장 메모리 셀로 대체하기 위한 용장 회로에 있어서, 불휘발성 메모리 셀로 구성되고 스위칭 데이타가 기입될 수 있는 제1 스위칭 소자(TU); 상기 스위칭 데이타가 기입될 수 있고 상기 스위칭 데이타가 원하는 경우에 소거될 수 있는 제2 스위칭 소자(TE; 3, TM); 검사 단자(10)에 입력된 검사 신호(ST)에 기초하여 동작 모드 설정 신호를 출력시키는 검사 모드 설정 회로(1); 상기 검사 모드 설정 회로로부터의 상기 동작 모드 설정 신호에 기초하여 상기 제1 및 제2 스위칭 소자의 동작을 제어하는 스위칭 소자 제어 회로(2); 및 상기 스위칭 데이타가 상기 제1 및 제2 스위칭 소자 중의 최소한 하나의 소자내로 기입될 때 스위칭 신호(SOUT)를 출력시키는 출력 회로(15)를 포함하되, 상기 출력 회로가 상기 제1 스위칭 소자(TU)의 출력에 접속된 한 입력 단자(15a) 및 상기 제2 스위칭 소자(TE; 3, TM)의 출력에 접속된 다른 입력 단자(15b)를 갖고 있는 2-입력 NOR 회로(15)로 구성된 것을 특징으로 하는 용장 회로.
  2. 제1항에 있어서, 상기 제2 스위칭 소자가 기입된 데이타가 자외선 방사에 소거될 수 있는 소거 가능한 프로그래머블 판독 전용 메모리(EPROM)으로 구성되는 것을 특징으로 하는 용장 회로.
  3. 제1항에 있어서, 상기 제2 스위칭 소자가 래치 회로(3) 및 상기 래치 회로의 출력에 의해 구동되는 MOS 전계 효과 트랜지스터(TM)으로 구성되는 것을 특징으로 하는 용장 회로.
KR1019920007108A 1991-04-27 1992-04-27 반도체 메모리 장치용 용장 회로 KR960002011B1 (ko)

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