JP2706659B2 - メモリ内で冗長素子に切換えるためのスイッチ素子を備える集積回路 - Google Patents
メモリ内で冗長素子に切換えるためのスイッチ素子を備える集積回路Info
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、冗長素子を含む少なくとも１つのメモリを
備える集積回路に関するものである。さらに詳細には、
本発明は、このメモリの冗長素子への切換えを行うため
のスイッチ素子に関する。 従来の技術 冗長素子はメモリ内の欠陥のある素子と置換される素
子である。置換操作はこのメモリのユーザーにとって簡
単なものでなければならない。テストの際にユーザーが
あるメモリセルにアドレスにしてこのメモリセルに欠陥
があることを見出したときには、所定の回路がこの欠陥
を記憶して、この欠陥メモリセルと置換される望ましい
冗長素子への切換えを行わせる。このときユーザーには
何も知らされない。ところでこのような切換えを行うた
めには、各欠陥メモリセルに対して所定の冗長素子への
切換えを行うための情報が記憶されているメモリセルが
必要とされる。 このような情報は、集積回路がウエハ上にあって封止
される前に行うメモリの第１回目のテストの際に記憶さ
せる。情報は、専用のヒューズを切断するかしないかに
よって記憶させる。ヒューズの状態が端子と基準電圧の
間の電圧測定によりわかっていると、所望の冗長素子に
アドレスすることができる。 MOSトランジスタを使用した回路においては幾い値の
抵抗が多結晶シリコン層として情報記憶用に形成されて
いる。テストの際には、強い放電（またはレーザ）によ
ってこの層を破断して情報を記憶させる。このとき多結
晶シリコン層は消滅し、抵抗が無限大の値になる。ヒュ
ーズの状態を知ることができるよう、各ヒューズには検
出回路が接続されている。 発明が解決しようとする問題点 この方法の問題点は、ヒューズ１つごとに検出回路が
１つ必要とされる点である。 さらに、ヒューズを溶断させるためには高電圧が必要
とされるが、メモリ内の電圧は通常０〜５ボルトなので
一般には高電圧は使用されていない。 現在使用されている唯一の高電圧は、ユーザーが選択
するプログラム電圧VPPである。プログラム電圧として
必要とされる値は約10〜15ボルトである。ところで、技
術の進歩とともに必要とされているプログラム電圧の値
がますます低下している。このため、技術が十分に進歩
するとこのプログラム電圧を利用して切換え回路のヒュ
ーズを溶断させることはできなくなるであろう。 現在のところ、このプログラム電圧VPPを利用してヒ
ューズを溶断させるのが一般的である。このためには、
メモリにプログラムするだけでなくテストの際に行うヒ
ューズの溶断にも使用する共通端子から電圧を印加す
る。各ヒューズは、制御用トランジスタを介してプログ
ラム電圧VPPとグラウンドの間に直接に接続されてい
る。ヒューズは、この制御用トランジスタが導通したと
きに溶断する。 この方法にも問題がないわけではない。実際、供給電
圧はヒューズの溶断とプログラミングの両方に共通して
いるので、溶断されなかったヒューズには電位差が印加
される危険性がある。というのは、制御用トランジスタ
は、たとえ遮断状態にあっても高電圧が印加されるとパ
ンチスルー現象により導通するからである。 従って、ヒューズの特性はメモリのプログラミング中
に低下する。このように特性が低下する、ヒューズは思
いがけないときに状態が変化する可能性がある。 問題点を解決するための手段 本発明では、上記の問題点を解決するために、メモリ
型集積回路内に全ヒューズに接続されてはいるがこの集
積回路の外部ピンには接続されない補助端子を備える。
この補助端子は、メモリにプログラムするときに低電圧
を発生し、この補助端子に高電圧が印加されているとき
には高インピーダンスとなる回路に接続されている。こ
のため、溶断させたいヒューズに全電流が流れる。 すなわち、本発明によれば、少なくとも１つの冗長素
子と、冗長素子に切換えるための少なくとも１つのヒュ
ーズとを備える集積回路であって、 − １つの入力と１つの出力を備え、この入力には動作
モード制御信号が入力される変換回路と、 − 高電圧が印加される補助端子とを備え、 上記変換回路の出力はこの補助端子と少なくとも１つ
のヒューズの一方の端子とに接続され、上記変換回路
は、上記補助端子に高電圧が印加されており、かつ、上
記動作モード制御信号が第１の論理状態にあるときに上
記ヒューズに対して高インピーダンスとなり、上記補助
端子に高電圧が印加されておらず、かつ、上記動作モー
ド制御信号が第２の論理状態にあるときには上記ヒュー
ズに対して低インピーダンスとなって上記ヒューズに低
い電圧が印加されることを特徴とする集積回路が提供さ
れる。 実施例 第１図は、集積回路のテスト中にヒューズを溶断する
ための本発明のヒューズ溶断用切換え回路の概略全体図
である。 第２図は、集積回路がテスト中ではなく動作している
ときの切換え回路の概略全体図である。 集積回路のテスト中には、所定の冗長素子への切換え
情報を記憶させるためのメモリ素子にプログラムを行
う。この用途に用いられる各メモリ素子は、制御用トラ
ンジスタTCに接続されたヒューズＲで構成されている。
各制御用トランジスタTCは、所望の制御用トランジスタ
TCを導通させるための制御回路１に接続されている。各
制御用トランジスタTCのゲートはこの制御回路１に接続
されている。また、これら制御用トランジスタTCの他の
２つの主電極の一方はグラウンドに接続され、もう一方
の主電極はヒューズＲの一方の端子に接続されている。
各ヒューズＲのもう一方の端子Ｎは、端子Ｐの変換回路
２に接続されている。この変換回路２には集積回路の動
作モード制御信号Ｓが入力される。動作モードは、溶断
モードまたはメモリへのアドレスのたびごとにヒューズ
の状態を読出すノーマルモードのいずれかである。 端子Ｐは集積回路のテスト用の補助端子であるが、こ
の集積回路の外部ピンには接続されない。 テストの際にはこの補助端子Ｐに高電圧が印加され
る。この高電圧はヒューズＲに直接印加されるもので、
ヒューズを溶断させるのに十分な値をもつ（例えばＶ＝
15〜20ボルト）。 変換回路２を用いると、動作モード制御信号の論理状
態が所定の状態にあるときに補助端子から見たこの変換
回路２のインピーダンスが大きい状態を実現することが
できる。この状態になっていると、高電圧Ｖが印加され
ているときにヒューズを溶断させるのに有効な電流がこ
の変換回路に流れることはない。溶断されるのは、導通
状態の制御用トランジスタTCに接続されているヒューズ
である。 所望のヒューズを溶断した後に高電圧Ｖの印加を停止
すると補助端子は「フロート」状態になる。ここで動作
モード制御信号の論理状態を変化させて、変換回路が低
電圧VCC発生装置として機能すると同時に、ヒューズ側
から見たこの変換回路２のインピーダンスが小さくなる
ようにする。ここでの低電圧VCCは各ヒューズの状態を
読出すのに十分な値（例えば５ボルト）である。なお、
ヒューズの状態の読出しは公知の方法で行う。 第３図は本発明の切換え回路の一例を示す回路図であ
る。 ハイレベルとしてはこの切換え回路に含まれるMOSト
ランジスタに印加する電圧VCC（５ボルト）を選択し、
ロウレベルは０ボルトにする。 変換回路２は、主構成要素として３つのインバータI
1、I2、I3を備えている。第１のインバータI1はＰチャ
ネルMOSトランジスタT7を含んでいる。このＰチャネルM
OSトランジスタT7はソースが電圧VCCに接続され、ドレ
インがＮチャネルMOSトランジスタT8のドレインに接続
されている。このＮチャネルMOSトランジスタT8のソー
スはグラウンド（電位０ボルト）に接続されている。こ
れら２つのMOSトランジスタT7、T8のゲートには動作モ
ード制御信号Ｓが入力される。この動作モード制御信号
Ｓは、所望の動作モードが何であるかに応じてレベルが
電圧VCCまたはグラウンド電位となっている。第２のイ
ンバータI2は２つのＮチャネルMOSトランジスタT5とT6
を含んでいる。これら２つのＮチャネルMOSトランジス
タはドレインが互いに接続されている。しかし、Ｎチャ
ネルMOSトランジスタT6のソースはグラウンドに接続さ
れているのに対し、ＮチャネルMOSトランジスタT5のソ
ースは電位VCCに接続されている。さらに、ＮチャネルM
OSトランジスタT5のゲートは動作モード制御信号Ｓによ
り制御される。これに対してＮチャネルMOSトランジス
タT6のゲートはインバータI1の出力により制御される。 インバータI2の出力は、上記の２つのＮチャネルMOS
トランジスタT5とT6の共通のノードから取り出される。
この出力により、インバータI3を構成する別の２つのト
ランジスタT3とT2のゲートが制御される。トランジスタ
T3はＰチャネルMOSトランジスタであり、トランジスタT
2はＮチャネルMOSトランジスタである。ＮチャネルMOS
トランジスタT2のソースはグラウンドに接続されている
のに対し、ＰチャネルMOSトランジスタT3のソースは電
位Ｖに接続されている。ところで、この電位Ｖは電圧V
HTが印加されているときには20ボルトであり、そうでな
い場合には電位VCCである。 このインバータI3の出力によりＰチャネルMOSトラン
ジスタT4のゲートが制御される。このＰチャネルMOSト
ランジスタT4のソースは、補助端子に電圧Ｖが印加され
ているか否かに応じて電位VHT（20ボルト）または電位V
CC（５ボルト）に接続される。このＰチャネルMOSトラ
ンジスタT4のドレインはインバータI2の出力に接続され
ている。別のＰチャネルMOSトランジスタT1がインバー
タI3の出力により制御される。このＰチャネルMOSトラ
ンジスタT1はドレインが電位VCCに接続され、ソースが
電位VHTまたは電位VCCに接続される。 ＮチャネルMOSトランジスタT0はソースに印加された
電圧VCCにより制御される。このＮチャネルMOSトランジ
スタT0のドレインは電位VHTまたは電位VCCに接続され
る。 上記の変換回路２の動作は以下の通りである。 ヒューズを溶断させるためには、動作モード制御信号
Ｓを０ボルトにして補助端子Ｐには20ボルトを印加す
る。このときＮチャネルMOSトランジスタT8が遮断さ
れ、ＰチャネルMOSトランジスタT7は導通する。また、
ＮチャネルMOSトランジスタT6は導通し、ＮチャネルMOS
トランジスタT5が遮断される。さらに、ＮチャネルMOS
トランジスタT2は遮断され、ＰチャネルMOSトランジス
タT3が導通する。ＰチャネルMOSトランジスタT3からは
ＰチャネルMOSトランジスタT1のゲートに電圧VHT（20ボ
ルト）が印加されてこのＰチャネルMOSトランジスタT1
が遮断される。ＰチャネルMOSトランジスタT3からはさ
らにＰチャネルMOSトランジスタT4にもこの20ボルトが
印加されてこのＰチャネルMOSトランジスタT4に遮断さ
れる。従って、ヒューズの電流が流れる経路はもはや形
成されていない。 読出し動作を行うノーマルモードにするためには、動
作モード制御信号Ｓを電位VCCすなわち５ボルトにし、
補助端子Ｐをフロート状態（電圧が印加されていない状
態）にする。 このときにはＮチャネルMOSトランジスタT8が導通
し、ＰチャネルMOSトランジスタT7は遮断される。ま
た、ＮチャネルMOSトランジスタT6は遮断され、Ｎチャ
ネルMOSトランジスタT5が導通する。さらに、Ｎチャネ
ルMOSトランジスタT2は導通し、ＰチャネルMOSトランジ
スタT3が遮断される。するとＰチャネルMOSトランジス
タT4が導通状態になり、直列接続の３つのMOSトランジ
スタT0、T4、T2を結ぶ電流経路が形成される。このとき
補助端子Ｐは電位（VCC−Vg）となる。しかし、Ｐチャ
ネルMOSトランジスタT1はゲート電位が０ボルトなので
導通状態となっている。このＰチャネルMOSトランジス
タT1はドレインが電位VCCに接続されているため、この
ＰチャネルMOSトランジスタT1のソースによって補助端
子Ｐの電位が再び電位VCCに戻される。このため、Ｎチ
ャネルMOSトランジスタT0はもはや影響を与えない。こ
のＮチャネルMOSトランジスタT0は、ＰチャネルMOSトラ
ンジスタT3、T4に適度にバイアスの加えた後にこの２つ
のMOSトランジスタT3、T4に電圧VCCを印加して補助端子
Ｐの電位をVCCにするためのものである。この結果、ヒ
ューズの特性をあまり早く低下させることなくヒューズ
の状態の読出しを行うことが可能になる。 発明の効果 上記の実施例には、ヒューズ溶断の電圧VHTとヒュー
ズの間に抵抗を直列に接続することなく両者を直接に接
続できるという利点がある。 従って、本発明の切換え回路を用いることにより、従
来とは異なってメモリのプログラムとヒューズのプログ
ラムを別々に行うことができる。
備える集積回路に関するものである。さらに詳細には、
本発明は、このメモリの冗長素子への切換えを行うため
のスイッチ素子に関する。 従来の技術 冗長素子はメモリ内の欠陥のある素子と置換される素
子である。置換操作はこのメモリのユーザーにとって簡
単なものでなければならない。テストの際にユーザーが
あるメモリセルにアドレスにしてこのメモリセルに欠陥
があることを見出したときには、所定の回路がこの欠陥
を記憶して、この欠陥メモリセルと置換される望ましい
冗長素子への切換えを行わせる。このときユーザーには
何も知らされない。ところでこのような切換えを行うた
めには、各欠陥メモリセルに対して所定の冗長素子への
切換えを行うための情報が記憶されているメモリセルが
必要とされる。 このような情報は、集積回路がウエハ上にあって封止
される前に行うメモリの第１回目のテストの際に記憶さ
せる。情報は、専用のヒューズを切断するかしないかに
よって記憶させる。ヒューズの状態が端子と基準電圧の
間の電圧測定によりわかっていると、所望の冗長素子に
アドレスすることができる。 MOSトランジスタを使用した回路においては幾い値の
抵抗が多結晶シリコン層として情報記憶用に形成されて
いる。テストの際には、強い放電（またはレーザ）によ
ってこの層を破断して情報を記憶させる。このとき多結
晶シリコン層は消滅し、抵抗が無限大の値になる。ヒュ
ーズの状態を知ることができるよう、各ヒューズには検
出回路が接続されている。 発明が解決しようとする問題点 この方法の問題点は、ヒューズ１つごとに検出回路が
１つ必要とされる点である。 さらに、ヒューズを溶断させるためには高電圧が必要
とされるが、メモリ内の電圧は通常０〜５ボルトなので
一般には高電圧は使用されていない。 現在使用されている唯一の高電圧は、ユーザーが選択
するプログラム電圧VPPである。プログラム電圧として
必要とされる値は約10〜15ボルトである。ところで、技
術の進歩とともに必要とされているプログラム電圧の値
がますます低下している。このため、技術が十分に進歩
するとこのプログラム電圧を利用して切換え回路のヒュ
ーズを溶断させることはできなくなるであろう。 現在のところ、このプログラム電圧VPPを利用してヒ
ューズを溶断させるのが一般的である。このためには、
メモリにプログラムするだけでなくテストの際に行うヒ
ューズの溶断にも使用する共通端子から電圧を印加す
る。各ヒューズは、制御用トランジスタを介してプログ
ラム電圧VPPとグラウンドの間に直接に接続されてい
る。ヒューズは、この制御用トランジスタが導通したと
きに溶断する。 この方法にも問題がないわけではない。実際、供給電
圧はヒューズの溶断とプログラミングの両方に共通して
いるので、溶断されなかったヒューズには電位差が印加
される危険性がある。というのは、制御用トランジスタ
は、たとえ遮断状態にあっても高電圧が印加されるとパ
ンチスルー現象により導通するからである。 従って、ヒューズの特性はメモリのプログラミング中
に低下する。このように特性が低下する、ヒューズは思
いがけないときに状態が変化する可能性がある。 問題点を解決するための手段 本発明では、上記の問題点を解決するために、メモリ
型集積回路内に全ヒューズに接続されてはいるがこの集
積回路の外部ピンには接続されない補助端子を備える。
この補助端子は、メモリにプログラムするときに低電圧
を発生し、この補助端子に高電圧が印加されているとき
には高インピーダンスとなる回路に接続されている。こ
のため、溶断させたいヒューズに全電流が流れる。 すなわち、本発明によれば、少なくとも１つの冗長素
子と、冗長素子に切換えるための少なくとも１つのヒュ
ーズとを備える集積回路であって、 − １つの入力と１つの出力を備え、この入力には動作
モード制御信号が入力される変換回路と、 − 高電圧が印加される補助端子とを備え、 上記変換回路の出力はこの補助端子と少なくとも１つ
のヒューズの一方の端子とに接続され、上記変換回路
は、上記補助端子に高電圧が印加されており、かつ、上
記動作モード制御信号が第１の論理状態にあるときに上
記ヒューズに対して高インピーダンスとなり、上記補助
端子に高電圧が印加されておらず、かつ、上記動作モー
ド制御信号が第２の論理状態にあるときには上記ヒュー
ズに対して低インピーダンスとなって上記ヒューズに低
い電圧が印加されることを特徴とする集積回路が提供さ
れる。 実施例 第１図は、集積回路のテスト中にヒューズを溶断する
ための本発明のヒューズ溶断用切換え回路の概略全体図
である。 第２図は、集積回路がテスト中ではなく動作している
ときの切換え回路の概略全体図である。 集積回路のテスト中には、所定の冗長素子への切換え
情報を記憶させるためのメモリ素子にプログラムを行
う。この用途に用いられる各メモリ素子は、制御用トラ
ンジスタTCに接続されたヒューズＲで構成されている。
各制御用トランジスタTCは、所望の制御用トランジスタ
TCを導通させるための制御回路１に接続されている。各
制御用トランジスタTCのゲートはこの制御回路１に接続
されている。また、これら制御用トランジスタTCの他の
２つの主電極の一方はグラウンドに接続され、もう一方
の主電極はヒューズＲの一方の端子に接続されている。
各ヒューズＲのもう一方の端子Ｎは、端子Ｐの変換回路
２に接続されている。この変換回路２には集積回路の動
作モード制御信号Ｓが入力される。動作モードは、溶断
モードまたはメモリへのアドレスのたびごとにヒューズ
の状態を読出すノーマルモードのいずれかである。 端子Ｐは集積回路のテスト用の補助端子であるが、こ
の集積回路の外部ピンには接続されない。 テストの際にはこの補助端子Ｐに高電圧が印加され
る。この高電圧はヒューズＲに直接印加されるもので、
ヒューズを溶断させるのに十分な値をもつ（例えばＶ＝
15〜20ボルト）。 変換回路２を用いると、動作モード制御信号の論理状
態が所定の状態にあるときに補助端子から見たこの変換
回路２のインピーダンスが大きい状態を実現することが
できる。この状態になっていると、高電圧Ｖが印加され
ているときにヒューズを溶断させるのに有効な電流がこ
の変換回路に流れることはない。溶断されるのは、導通
状態の制御用トランジスタTCに接続されているヒューズ
である。 所望のヒューズを溶断した後に高電圧Ｖの印加を停止
すると補助端子は「フロート」状態になる。ここで動作
モード制御信号の論理状態を変化させて、変換回路が低
電圧VCC発生装置として機能すると同時に、ヒューズ側
から見たこの変換回路２のインピーダンスが小さくなる
ようにする。ここでの低電圧VCCは各ヒューズの状態を
読出すのに十分な値（例えば５ボルト）である。なお、
ヒューズの状態の読出しは公知の方法で行う。 第３図は本発明の切換え回路の一例を示す回路図であ
る。 ハイレベルとしてはこの切換え回路に含まれるMOSト
ランジスタに印加する電圧VCC（５ボルト）を選択し、
ロウレベルは０ボルトにする。 変換回路２は、主構成要素として３つのインバータI
1、I2、I3を備えている。第１のインバータI1はＰチャ
ネルMOSトランジスタT7を含んでいる。このＰチャネルM
OSトランジスタT7はソースが電圧VCCに接続され、ドレ
インがＮチャネルMOSトランジスタT8のドレインに接続
されている。このＮチャネルMOSトランジスタT8のソー
スはグラウンド（電位０ボルト）に接続されている。こ
れら２つのMOSトランジスタT7、T8のゲートには動作モ
ード制御信号Ｓが入力される。この動作モード制御信号
Ｓは、所望の動作モードが何であるかに応じてレベルが
電圧VCCまたはグラウンド電位となっている。第２のイ
ンバータI2は２つのＮチャネルMOSトランジスタT5とT6
を含んでいる。これら２つのＮチャネルMOSトランジス
タはドレインが互いに接続されている。しかし、Ｎチャ
ネルMOSトランジスタT6のソースはグラウンドに接続さ
れているのに対し、ＮチャネルMOSトランジスタT5のソ
ースは電位VCCに接続されている。さらに、ＮチャネルM
OSトランジスタT5のゲートは動作モード制御信号Ｓによ
り制御される。これに対してＮチャネルMOSトランジス
タT6のゲートはインバータI1の出力により制御される。 インバータI2の出力は、上記の２つのＮチャネルMOS
トランジスタT5とT6の共通のノードから取り出される。
この出力により、インバータI3を構成する別の２つのト
ランジスタT3とT2のゲートが制御される。トランジスタ
T3はＰチャネルMOSトランジスタであり、トランジスタT
2はＮチャネルMOSトランジスタである。ＮチャネルMOS
トランジスタT2のソースはグラウンドに接続されている
のに対し、ＰチャネルMOSトランジスタT3のソースは電
位Ｖに接続されている。ところで、この電位Ｖは電圧V
HTが印加されているときには20ボルトであり、そうでな
い場合には電位VCCである。 このインバータI3の出力によりＰチャネルMOSトラン
ジスタT4のゲートが制御される。このＰチャネルMOSト
ランジスタT4のソースは、補助端子に電圧Ｖが印加され
ているか否かに応じて電位VHT（20ボルト）または電位V
CC（５ボルト）に接続される。このＰチャネルMOSトラ
ンジスタT4のドレインはインバータI2の出力に接続され
ている。別のＰチャネルMOSトランジスタT1がインバー
タI3の出力により制御される。このＰチャネルMOSトラ
ンジスタT1はドレインが電位VCCに接続され、ソースが
電位VHTまたは電位VCCに接続される。 ＮチャネルMOSトランジスタT0はソースに印加された
電圧VCCにより制御される。このＮチャネルMOSトランジ
スタT0のドレインは電位VHTまたは電位VCCに接続され
る。 上記の変換回路２の動作は以下の通りである。 ヒューズを溶断させるためには、動作モード制御信号
Ｓを０ボルトにして補助端子Ｐには20ボルトを印加す
る。このときＮチャネルMOSトランジスタT8が遮断さ
れ、ＰチャネルMOSトランジスタT7は導通する。また、
ＮチャネルMOSトランジスタT6は導通し、ＮチャネルMOS
トランジスタT5が遮断される。さらに、ＮチャネルMOS
トランジスタT2は遮断され、ＰチャネルMOSトランジス
タT3が導通する。ＰチャネルMOSトランジスタT3からは
ＰチャネルMOSトランジスタT1のゲートに電圧VHT（20ボ
ルト）が印加されてこのＰチャネルMOSトランジスタT1
が遮断される。ＰチャネルMOSトランジスタT3からはさ
らにＰチャネルMOSトランジスタT4にもこの20ボルトが
印加されてこのＰチャネルMOSトランジスタT4に遮断さ
れる。従って、ヒューズの電流が流れる経路はもはや形
成されていない。 読出し動作を行うノーマルモードにするためには、動
作モード制御信号Ｓを電位VCCすなわち５ボルトにし、
補助端子Ｐをフロート状態（電圧が印加されていない状
態）にする。 このときにはＮチャネルMOSトランジスタT8が導通
し、ＰチャネルMOSトランジスタT7は遮断される。ま
た、ＮチャネルMOSトランジスタT6は遮断され、Ｎチャ
ネルMOSトランジスタT5が導通する。さらに、Ｎチャネ
ルMOSトランジスタT2は導通し、ＰチャネルMOSトランジ
スタT3が遮断される。するとＰチャネルMOSトランジス
タT4が導通状態になり、直列接続の３つのMOSトランジ
スタT0、T4、T2を結ぶ電流経路が形成される。このとき
補助端子Ｐは電位（VCC−Vg）となる。しかし、Ｐチャ
ネルMOSトランジスタT1はゲート電位が０ボルトなので
導通状態となっている。このＰチャネルMOSトランジス
タT1はドレインが電位VCCに接続されているため、この
ＰチャネルMOSトランジスタT1のソースによって補助端
子Ｐの電位が再び電位VCCに戻される。このため、Ｎチ
ャネルMOSトランジスタT0はもはや影響を与えない。こ
のＮチャネルMOSトランジスタT0は、ＰチャネルMOSトラ
ンジスタT3、T4に適度にバイアスの加えた後にこの２つ
のMOSトランジスタT3、T4に電圧VCCを印加して補助端子
Ｐの電位をVCCにするためのものである。この結果、ヒ
ューズの特性をあまり早く低下させることなくヒューズ
の状態の読出しを行うことが可能になる。 発明の効果 上記の実施例には、ヒューズ溶断の電圧VHTとヒュー
ズの間に抵抗を直列に接続することなく両者を直接に接
続できるという利点がある。 従って、本発明の切換え回路を用いることにより、従
来とは異なってメモリのプログラムとヒューズのプログ
ラムを別々に行うことができる。
【図面の簡単な説明】
第１図は、本発明の切換え回路をヒューズ溶断モードに
した場合の概略図である。 第２図は、本発明の切換え回路を読出しモードにした場
合の概略図である。 第３図は、本発明の切換え回路の一実施例を示す図であ
る。 （主な参照番号） １……制御回路、２……変換回路、 I1、I2、I3……インバータ、 Ｐ……補助端子、 Ｒ……ヒューズ Ｓ……動作モード制御信号、 T0、T2、T5、T6、T8……ＮチャネルMOSトランジスタ、 T1、T3、T4、T7……ＰチャネルMOSトランジスタ
した場合の概略図である。 第２図は、本発明の切換え回路を読出しモードにした場
合の概略図である。 第３図は、本発明の切換え回路の一実施例を示す図であ
る。 （主な参照番号） １……制御回路、２……変換回路、 I1、I2、I3……インバータ、 Ｐ……補助端子、 Ｒ……ヒューズ Ｓ……動作モード制御信号、 T0、T2、T5、T6、T8……ＮチャネルMOSトランジスタ、 T1、T3、T4、T7……ＰチャネルMOSトランジスタ
─────────────────────────────────────────────────────
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(56)参考文献 特開 昭59−119600（ＪＰ，Ａ)
特開 昭59−500150（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．少なくとも１つの冗長素子及び冗長素子に転換する
ための少なくとも１つのヒューズを備える集積回路にお
いて、 動作モード制御信号（Ｓ）を受けるための入力端子、及
び、出力端子を備えるインピーダンス変換回路（２）、
並びに、 本集積回路の外部ピンに接続されず、本集積回路の給電
電圧（Vcc）に対して高い供給電圧（Ｖ）を受けるのに
適合しており、前記インピーダンス変換回路（２）の出
力端子及びヒューズ（Ｒ）の一方の端子（Ｎ）にのみ接
続される内部補助パッド（Ｐ） を具備し、 前記ヒューズ（Ｒ）の他方の端子は、選択トランジスタ
（Tc）に接続され、読出信号を送出するようになってお
り、そして、 前記インピーダンス変換回路（２）は、 前記動作モード制御信号が第１の論理状態にあり、且つ
前記高い供給電圧（Ｖ）が前記内部補助パッド（Ｐ）に
供給される場合に、高い出力インピーダンスを呈し、 前記動作モード制御信号が第２の論理状態にあり、且つ
前記高い供給電圧（Ｖ）が前記内部補助パッド（Ｐ）に
供給されない場合には、低い出力インピーダンスで前記
低い供給電圧（Vcc）を供給する ことを特徴とする集積回路。 ２．前記インピーダンス変換回路（２）は第１インバー
タ（I1）、第２インバータ（I2）及び第３インバータ
（I3）を縦続的に備え、 第１インバータ（I1）は前記記動作モード制御信号
（Ｓ）により作動され、 第３インバータはＰチャネルMOS型の第１トランジスタ
（T4）及び第２トランジスタ（T1）のゲートを制御する
ようになっており、そして、 これらのトランジスタ（T4,T1）は、 前記インピーダンス変換回路（２）の出力段を構成し、 前記動作モード制御信号（Ｓ）が予め定められた第１の
状態にある場合に前記高い供給電圧がそれらの出力に与
えられると、遮断状態になることによって、前記インピ
ーダンス変換回路（Ｓ）を通じてヒューズ溶断電流が逸
脱するのを防止するように作用するか、或いは、 前記動作モード制御信号（Ｓ）が第２の状態にある場合
には、両トランジスタ（T4,T1）を導通状態にする電流
路を起動させるに十分な電圧がそれらの出力に与えられ
ると、これらの出力即ち前記インピーダンス変換回路
（２）の出力端子に、第２トランジスタ（T1）によって
前記低い給電電圧を通すように作用する ことを特徴とする特許請求の範囲第１項に記載の集積回
路。 ３．第１インバータ（I1）及び第３インバータ（I3）は
Ｎチャネル型のトランジスタ（T8,T2）及びＰチャネル
型のトランジスタ（T7,T3）を備え、 第２インバータ（I2）は２つのＮチャネル型のトランジ
スタ（T5,T6）を備える ことを特徴とする特許請求の範囲第２項に記載の集積回
路。 ４．第１インバータ（I1）の２つのトランジスタ（T8,T
7）のゲートは前記動作モード制御信号（IZ）により作
動され、これらのトランジスタのドレイン出力によって
第２インバータ（I2）の一方のトランジスタ（T6）のゲ
ートを制御し、他方のトランジスタ（T5）のゲートは前
記動作モード制御信号（Ｓ）により制御され、 第２インバータ（Ｓ）の両トランジスタ（T5,T6）のド
レイン及びソースは第３インバータ（I3）の両トランジ
スタ（T2,T3）のゲートに作動し、これらの２つのトラ
ンジスタ（T2,T3）のドレイン出力によって前記第２ト
ランジスタ（T1）及び第１トランジスタ（T4）のゲート
を制御し、そして、 ＮチャネルMOS型の第３トランジスタ（T0）のドレイン
が、第３インバータ（I3）のＰチャネル型トランジスタ
（T3）のソース、並びに、第１トランジスタ（T4）及び
第２トランジスタ（T1）の出力に接続され、この第３ト
ランジスタ（T0）によって第１トランジスタ（T4）及び
第３インバータ（I3）のＰチャネル型トランジスタ（T
3）にバイアスを加えることができるようになっている ことを特徴とする特許請求の範囲第３項に記載の集積回
路。
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