JP4764115B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4764115B2 JP4764115B2 JP2005262642A JP2005262642A JP4764115B2 JP 4764115 B2 JP4764115 B2 JP 4764115B2 JP 2005262642 A JP2005262642 A JP 2005262642A JP 2005262642 A JP2005262642 A JP 2005262642A JP 4764115 B2 JP4764115 B2 JP 4764115B2
- Authority
- JP
- Japan
- Prior art keywords
- antifuse
- circuit
- program
- turned
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
図1は、本発明の第1の実施形態に係るアンチヒューズ記憶回路の回路図である。このアンチヒューズ記憶回路は半導体集積回路に設けられている。このアンチヒューズ記憶回路では、1ビットの情報を記憶するために複数個(本例では2個)のアンチヒューズ素子を用いている。
プログラム電圧発生回路13の出力端と読み出し電圧発生回路14の出力端はノードVBPに共通に接続されており、両者の電圧分離は以下のように行われる。
±2σ→(1/20) 95.4%
±3σ→(1/400) 99.7%
ここで、電流が流れない状態(“0”状態)と流れる状態(“1”状態)を明確に区別したいので、-3σが正規分布の中心から十分に離れている状況を実現させたい。
Xt(μA)=X(μA)×N ……(1)
となり、標準偏差σtを求めると、
σt2=σt02+σt12+ … … +σt(N-1)2 ……(2)
σt=√N×σ(μA)
となる。
I=100μA±3×30μA
I<10μA または I>190μA
となる。ここでは、“0”と“1”の分離を考えているので、I>190μAの領域は“1”と認識されるベスト条件側であるので、実際は1.5%が不良として認識されてしまう。
I=200μA±3×42μA
I<74μA または I>326μA
となる。つまり、センスアンプ回路の閾値電流10μAに対して64μAもマージンがあることになる。上記とは逆に、10μA以上に含まれるのは、標準偏差で考えると
(200μA−10μA)/42μA=4.5σ
となる。つまり、2個のアンチヒューズ素子を使った場合は、4.5σまでを良品として使うことができる。因みに、±3.0σは約67000PPMであるのに対して、±4.5σは約2000PPMの発生確率になるので、不良率の発生が如何に低くなるかが統計学的にも明確である。
360μm(W方向)×290μm(H方向)=104,400μm2
制御部52の面積:
360μm(W)×30μm(H)=10,800μm2
アンチヒューズ素子を1つ使った場合の1bit記憶回路
5.0μm(W)×30μm(H)×64bit=10,800μm2
アンチヒューズ素子を1つ使った場合の64bit記憶回路
=104,400μm2+10,800μm2+10,800μm2=126,000μm2
とする。
5.0μm(W)×40μm(H)×64bit×2=25,600μm2
アンチヒューズ素子を2つ使った場合の64bit記憶回路=140,800μm2
であり、アンチヒューズ素子を1つ使った場合の64bitアンチヒューズ 記憶回路に対する面積の増加は11.8%である。また、
アンチヒューズ素子を1つ使った場合の1Kbit記憶回路=268,800μm2
アンチヒューズ素子を2つ使った場合の1Kbit記憶回路=524,800μm2
であり、アンチヒューズ素子を2つ使った場合の1Kbitアンチヒューズ 記憶回路に対する面積の増加は95.2%である。
前述した第1の実施形態において、必要に応じて、2つのアンチヒューズ素子11、12のゲート同士の共通接続ノードに外部からプログラム電圧または読み出し電圧を供給し、アンチヒューズ記憶回路の動作を外部からモニタするために、図1中に示すように、アンチヒューズ素子11、12のゲート共通接続ノードVBPに外部パッド(PAD)19を接続してもよい。
前述した第1の実施形態では、半導体集積回路にプログラム電圧発生回路および読み出し電圧発生回路を搭載する場合について説明した。これに対し、第2の実施形態では、プログラム電圧発生回路および読み出し電圧発生回路を省略し、電圧印加用およびモニタ用に外部パッドを付け、外部テスタでプログラム電圧並びに読み出し電圧を発生させて外部パッドに直接に供給する。ただし、外部パッドにプログラム電圧(高電圧)を供給する場合、静電サージ破壊の保護対策などを行う必要がある。
第1の実施形態では、2つのプログラム選択用のトランジスタの各一端相互間にスイッチ素子を接続し、スイッチ素子の一端のノードにセンスアンプ回路を接続する場合を説明した。しかし、上記スイッチ素子を省略し、センスアンプ回路の接続位置を変更するようにしてもよい。
第1の実施形態では、プログラム時に2つのアンチヒューズ素子11、12にストレスが個別にかかるように、プログラム選択用のNMOSトランジスタ151、152で電圧分離を行っている。これに対して、第4の実施形態では、複数のアンチヒューズ素子が行列状に配置されたヒューズアレイにおいて、プログラム時に各アンチヒューズ素子を個別に選択してストレスをかけるように工夫したものである。
Claims (5)
- 各一端が共通に接続された第1および第2のアンチヒューズ素子と、
前記第1および第2のアンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記第1および第2のアンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記第1および第2のアンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記第1および第2のアンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記第1のアンチヒューズ素子の他端と基準電位ノードとの間に接続され、プログラム時に第1の選択信号によりオン状態にされるプログラム選択用の第1のトランジスタと、
前記第2のアンチヒューズ素子の他端と前記基準電位ノードとの間に挿入接続され、プログラム時に第2の選択信号によりオン状態にされるプログラム選択用の第2のトランジスタと、
前記第1および第2のトランジスタの各一端相互間に接続され、プログラム時にオフ状態にされ、読み出し時にオン状態にされるスイッチ素子と、
前記スイッチ素子の一端に入力端が接続され、前記第1および第2のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路
とを具備することを特徴とする半導体集積回路。 - 前記第1のアンチヒューズ素子の他端と前記第1のトランジスタとの間に接続された降圧用の第3のトランジスタと、
前記第2のアンチヒューズ素子の他端と前記第2のトランジスタとの間に接続された降圧用の第4のトランジスタと、
前記第1のアンチヒューズ素子のプログラム時には前記第3のトランジスタをオン状態にし、前記第2のアンチヒューズ素子のプログラム時には前記第4のトランジスタをオン状態にし、読み出し時には、前記第3および第4のトランジスタを同時にオン状態にする駆動回路
とをさらに具備することを特徴とする請求項1記載の半導体集積回路。 - 各一端が共通に接続された第1および第2のアンチヒューズ素子と、
前記第1および第2のアンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記第1および第2のアンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記第1および第2のアンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記第1および第2のアンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記第1のアンチヒューズ素子の他端とセンスノードとの間に接続され、プログラム時に第1の選択信号によりオン状態にされ、データ読み出し時にオン状態にされるプログラム選択用の第1のトランジスタと、
前記第2のアンチヒューズ素子の他端と前記センスノードとの間に接続され、プログラム時に第2の選択信号によりオン状態にされ、データ読み出し時にオン状態にされるプログラム選択用の第2のトランジスタと、
前記センスノードに入力端が接続され、プログラム時に前記入力端が基準電位に設定され、データ読み出し時に前記第1および第2のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路
とを具備することを特徴とする半導体集積回路。 - 複数のアンチヒューズ素子と降圧用のトランジスタとが直列接続された単位回路が行列状に配置され、各アンチヒューズ素子の一端が共通に接続され、同一列、かつ、2行の2つの単位回路で1ビットの情報を記憶する記憶回路をなすアレイと、
前記アンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記各アンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記アンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記各アンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記アレイの各行に対応して設けられ、同一行の単位回路の降圧用の各トランジスタのゲートに共通に接続された複数のワード線と、
前記アレイの各列に対応して設けられ、同一列の単位回路の降圧用の各トランジスタの一端に共通に接続された複数のビット線と、
前記単位回路の降圧用のトランジスタをプログラムモード信号、読み出しモード信号、アドレス信号に基づいて選択的に駆動し、プログラム時に選択された単位回路内の2つの降圧用のトランジスタを順番にオン状態にし、読み出し時に選択された単位回路内の2つの降圧用のトランジスタを同時にオン状態にするワード線駆動回路と、
前記各ビット線に対応して各入力端が接続され、プログラム時に入力端が基準電位に設定され、アドレス信号により生成されるセンスアンプ活性化信号により選択的に駆動され、データ読み出し時に前記アンチヒューズ素子からの読み出しデータを検知する複数のセンスアンプ回路
とを具備することを特徴とする半導体集積回路。 - 前記プログラム電圧発生回路の出力端および読み出し電圧発生回路の出力端に接続された外部パッドをさらに具備することを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005262642A JP4764115B2 (ja) | 2005-09-09 | 2005-09-09 | 半導体集積回路 |
US11/516,683 US7349281B2 (en) | 2005-09-09 | 2006-09-07 | Anti-fuse memory circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005262642A JP4764115B2 (ja) | 2005-09-09 | 2005-09-09 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007080302A JP2007080302A (ja) | 2007-03-29 |
JP4764115B2 true JP4764115B2 (ja) | 2011-08-31 |
Family
ID=37854934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005262642A Expired - Fee Related JP4764115B2 (ja) | 2005-09-09 | 2005-09-09 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7349281B2 (ja) |
JP (1) | JP4764115B2 (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116045A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | 半導体装置 |
US7915916B2 (en) * | 2006-06-01 | 2011-03-29 | Micron Technology, Inc. | Antifuse programming circuit with snapback select transistor |
JP4946260B2 (ja) * | 2006-08-16 | 2012-06-06 | 富士通セミコンダクター株式会社 | アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置 |
US7804714B1 (en) * | 2007-02-21 | 2010-09-28 | National Semiconductor Corporation | System and method for providing an EPROM with different gate oxide thicknesses |
JP4458113B2 (ja) | 2007-05-02 | 2010-04-28 | ソニー株式会社 | データ転送回路、固体撮像素子、およびカメラシステム |
US20090235040A1 (en) * | 2008-03-14 | 2009-09-17 | Chilumula Ajaya K | Programmble memory appratus, systems, and methods |
JP5592599B2 (ja) | 2008-05-14 | 2014-09-17 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
KR100940198B1 (ko) * | 2008-05-26 | 2010-02-10 | 창원대학교 산학협력단 | 멀티비트 otp 셀 |
US8395923B2 (en) * | 2008-12-30 | 2013-03-12 | Intel Corporation | Antifuse programmable memory array |
US8101471B2 (en) * | 2008-12-30 | 2012-01-24 | Intel Corporation | Method of forming programmable anti-fuse element |
JP2010257551A (ja) | 2009-04-28 | 2010-11-11 | Renesas Electronics Corp | アンチヒューズメモリセル及び半導体記憶装置 |
KR101127446B1 (ko) * | 2009-06-05 | 2012-03-23 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치 |
US8050129B2 (en) * | 2009-06-25 | 2011-11-01 | Mediatek Inc. | E-fuse apparatus for controlling reference voltage required for programming/reading e-fuse macro in an integrated circuit via switch device in the same integrated circuit |
JP2011060359A (ja) | 2009-09-08 | 2011-03-24 | Elpida Memory Inc | 半導体装置 |
JP5590842B2 (ja) | 2009-09-29 | 2014-09-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体記憶装置の制御方法 |
JP2011227957A (ja) | 2010-04-19 | 2011-11-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR101156030B1 (ko) | 2010-07-06 | 2012-06-18 | 에스케이하이닉스 주식회사 | 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로 |
JP5596467B2 (ja) * | 2010-08-19 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及びメモリ装置への書込方法 |
US10923204B2 (en) * | 2010-08-20 | 2021-02-16 | Attopsemi Technology Co., Ltd | Fully testible OTP memory |
US10586832B2 (en) | 2011-02-14 | 2020-03-10 | Attopsemi Technology Co., Ltd | One-time programmable devices using gate-all-around structures |
KR101240256B1 (ko) * | 2011-03-28 | 2013-03-11 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
US8724363B2 (en) * | 2011-07-04 | 2014-05-13 | Ememory Technology Inc. | Anti-fuse memory ultilizing a coupling channel and operating method thereof |
KR101480205B1 (ko) | 2011-08-31 | 2015-01-08 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치 |
KR101975330B1 (ko) | 2012-04-06 | 2019-05-07 | 삼성전자주식회사 | 퓨즈 장치에 저장된 데이터를 리드하는 방법 및 이를 이용하는 장치들 |
KR20130118068A (ko) * | 2012-04-19 | 2013-10-29 | 에스케이하이닉스 주식회사 | 이-퓨즈 어레이 회로 |
JP2015026709A (ja) * | 2013-07-26 | 2015-02-05 | マイクロン テクノロジー, インク. | 半導体装置 |
CN103730164B (zh) * | 2013-12-27 | 2017-01-04 | 深圳市国微电子有限公司 | 一种可编程存储单元 |
JP2015167061A (ja) | 2014-03-04 | 2015-09-24 | マイクロン テクノロジー, インク. | 半導体装置 |
JP2016134515A (ja) * | 2015-01-20 | 2016-07-25 | ソニー株式会社 | メモリセルおよびメモリ装置 |
US11615859B2 (en) | 2017-04-14 | 2023-03-28 | Attopsemi Technology Co., Ltd | One-time programmable memories with ultra-low power read operation and novel sensing scheme |
US11062786B2 (en) | 2017-04-14 | 2021-07-13 | Attopsemi Technology Co., Ltd | One-time programmable memories with low power read operation and novel sensing scheme |
CN111489781A (zh) * | 2020-04-07 | 2020-08-04 | 上海华力微电子有限公司 | 一种一次性可编程存储器及其操作方法 |
US11521695B1 (en) * | 2021-06-14 | 2022-12-06 | Texas Instruments Incorporated | Digital bit generators for trim circuits |
CN113571511B (zh) * | 2021-07-13 | 2023-12-19 | 长鑫存储技术有限公司 | 反熔丝阵列的版图结构 |
US11946984B2 (en) | 2021-12-06 | 2024-04-02 | Nanya Technology Corporation | Semiconductor circuit and semiconductor device for determining a status of a fuse element |
TWI817355B (zh) * | 2021-12-02 | 2023-10-01 | 南亞科技股份有限公司 | 確定熔絲元件之狀態的半導體電路及半導體元件及狀態確定方法 |
US11843030B2 (en) * | 2022-03-10 | 2023-12-12 | Nanya Technology Corporation | Fuse elements and semiconductor devices |
US11876044B2 (en) | 2022-03-10 | 2024-01-16 | Nanya Technology Corporation | Method for activating backup unit through fuse element |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2608826B1 (fr) * | 1986-12-19 | 1989-03-17 | Eurotechnique Sa | Circuit integre comportant des elements d'aiguillage vers des elements de redondance dans une memoire |
JPH02235287A (ja) * | 1989-03-09 | 1990-09-18 | Fujitsu Ltd | 制御信号発生回路および該回路を用いた半導体集積回路装置 |
JPH0831564B2 (ja) * | 1990-06-22 | 1996-03-27 | シャープ株式会社 | 半導体装置 |
JPH04129100A (ja) * | 1990-09-19 | 1992-04-30 | Nec Corp | 冗長回路 |
JPH08263994A (ja) * | 1995-03-23 | 1996-10-11 | Kawasaki Steel Corp | プログラマブルリードオンリメモリ |
JPH0917964A (ja) * | 1995-06-30 | 1997-01-17 | Seiko Epson Corp | 半導体装置 |
US5838625A (en) | 1996-10-29 | 1998-11-17 | Micron Technology, Inc. | Anti-fuse programming path |
KR100267492B1 (ko) * | 1998-06-11 | 2000-11-01 | 김영환 | 여분 셀의 프로그래밍을 위한 엔티퓨즈를 가지는 리페어 회로및 그 제조 방법 |
US6630724B1 (en) | 2000-08-31 | 2003-10-07 | Micron Technology, Inc. | Gate dielectric antifuse circuits and methods for operating same |
JP4599059B2 (ja) | 2001-09-18 | 2010-12-15 | キロパス テクノロジー インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ |
JP2004022736A (ja) | 2002-06-14 | 2004-01-22 | Nec Electronics Corp | 不揮発性ラッチ回路および半導体装置 |
US7149114B2 (en) * | 2004-03-17 | 2006-12-12 | Cypress Semiconductor Corp. | Latch circuit and method for writing and reading volatile and non-volatile data to and from the latch |
JP4478980B2 (ja) * | 2004-10-05 | 2010-06-09 | エルピーダメモリ株式会社 | ヒューズ回路及びそれを利用した半導体装置 |
US7102951B2 (en) * | 2004-11-01 | 2006-09-05 | Intel Corporation | OTP antifuse cell and cell array |
-
2005
- 2005-09-09 JP JP2005262642A patent/JP4764115B2/ja not_active Expired - Fee Related
-
2006
- 2006-09-07 US US11/516,683 patent/US7349281B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007080302A (ja) | 2007-03-29 |
US20070058473A1 (en) | 2007-03-15 |
US7349281B2 (en) | 2008-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4764115B2 (ja) | 半導体集積回路 | |
KR100817343B1 (ko) | 반도체 집적회로장치 | |
US6240033B1 (en) | Antifuse circuitry for post-package DRAM repair | |
KR100884843B1 (ko) | 전기 퓨즈 회로 및 전자 부품 | |
JP4921985B2 (ja) | 不揮発性半導体記憶装置 | |
JP2006139900A (ja) | 内部発生されたプログラミング電圧を用いてアンチヒューズをプログラムする方法及び装置 | |
US6795347B2 (en) | Memory circuit | |
JP2006236511A (ja) | 半導体集積回路装置 | |
KR20090084531A (ko) | 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치 | |
US8159894B2 (en) | One time programmable memory | |
US20050243632A1 (en) | Circuitry for a programmable element | |
US6597234B2 (en) | Anti-fuse circuit and method of operation | |
JP5596467B2 (ja) | 半導体装置及びメモリ装置への書込方法 | |
US6327178B1 (en) | Programmable circuit and its method of operation | |
US20080062738A1 (en) | Storage element and method for operating a storage element | |
JP2009283602A (ja) | 不揮発性半導体メモリ | |
JP2002093199A (ja) | テストモードを備えた集積回路および集積回路のテストのためのテスト装置 | |
KR102482147B1 (ko) | 이퓨즈 otp 메모리 | |
US6977836B2 (en) | Memory device that can be irreversibly programmed electrically | |
KR100253706B1 (ko) | 반도체 메모리소자의 리페어회로 및 방법 | |
JPH07254299A (ja) | 記憶セルのトランジスタ用バイアス回路 | |
JP2007157324A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110511 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110610 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |