JP2006236511A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】信頼性を低下させることなく、プログラム回路のパターン占有面積を縮小できる半導体集積回路装置を提供することを目的としている。
【解決手段】半導体集積回路装置は、記憶素子、プログラム回路及び検知回路を備えている。記憶素子は、素子特性を電気的に不可逆変化させることによって情報を記憶する。プログラム回路は、記憶素子の素子特性を電気的に不可逆変化させてプログラムする。検知回路は、不可逆変化させた前記記憶素子の素子特性を、変化していない状態と区別して検知する。上記プログラム回路は、記憶素子に高電圧を与えて記憶素子の素子特性を不可逆変化させる高電圧発生部21と、高電圧発生部により素子特性を変化させた記憶素子22,23に電流を流して素子特性を安定化する電流供給部とを備える。
【選択図】図1
【解決手段】半導体集積回路装置は、記憶素子、プログラム回路及び検知回路を備えている。記憶素子は、素子特性を電気的に不可逆変化させることによって情報を記憶する。プログラム回路は、記憶素子の素子特性を電気的に不可逆変化させてプログラムする。検知回路は、不可逆変化させた前記記憶素子の素子特性を、変化していない状態と区別して検知する。上記プログラム回路は、記憶素子に高電圧を与えて記憶素子の素子特性を不可逆変化させる高電圧発生部21と、高電圧発生部により素子特性を変化させた記憶素子22,23に電流を流して素子特性を安定化する電流供給部とを備える。
【選択図】図1
Description
この発明は、電気的にプログラム可能な不可逆性の記憶素子を用いた半導体ワンタイムプログラマブルメモリを備える半導体集積回路装置に関し、特に半導体ワンタイムプログラマブルメモリにおけるプログラム回路に関する。
近年、半導体集積回路装置においては、電源の供給を停止しても記憶されたデータが消失しない不揮発性のワンタイムプログラマブル(One-Time Programmable: OTP)メモリが不可欠な要素となっている。OTPメモリは、DRAMやSRAMといった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キー等のコード格納用途、製造工程における履歴等のような管理用の情報を記憶するためのチップID用途等で広く使用されている。
例えば、メモリのリダンダンシ用途には、最も安価な不揮発性メモリとして、レーザー光を照射してブロウすることにより、不可逆変化させて情報を記憶するレーザーヒューズを用いたROMが使用されてきた。しかし、上記レーザーヒューズROMには、特別なヒューズブロウ装置と、それを用いたブロウ工程が必要であり、正しくプログラムできたか否かをテストするためのコストが掛かる。また、レーザーヒューズの最小寸法は、使用するレーザー光の波長で決まるため、他の回路部分と微細化の歩調を合わせることができず、チップに占有する面積の割合が次第に大きくなってきている。
しかも、レーザーヒューズROMをプログラムするには、レーザー光を照射する必要があるため、ウェファレベルでしかプログラムができない。従って、パッケージング後における高速テストでの不良の救済、あるいはチップ内に搭載されたテスト回路によるビルトインセルフリペア(Built-in Self Repair)等を適用することはできない。このため、レーザーヒューズを用いているシステムでも、電気的にプログラム可能な不揮発性メモリを搭載したいという要求がある。
一方、複数のチップで構成したシステムでは、独立したEEPROMのチップに各種の情報を格納することも可能であるが、システムを一つのチップ上に集積するSoC(System on Chip)においては、不揮発性メモリも内部に持たなければならない。このように、フローティングゲートに電荷を蓄積するタイプの不揮発性メモリを混載することは、追加のマスクやプロセスを必要とし製造コストの上昇を招く。
一般に、メモリのリダンダンシ情報をはじめ、不揮発性メモリに記憶される情報は、何回も書き換えが必要なものばかりではないので、現代の標準的なCMOSプロセスで搭載可能なOTP(One-Time Programmable)メモリは広い需要を持つ。
以下、OTPメモリで使用される記憶素子で、素子特性を不可逆的に変化させることで情報を記憶するタイプの素子を総称してヒューズ素子と呼ぶことにする。またヒューズ素子の中で、電気的に素子特性を不可逆変化させるものを総称して、eヒューズ(Electrical Fuse)と呼ぶことにする。
eヒューズの例としては、意図的に電流密度が高くなるようにしたポリシリコンあるいはメタルからなる配線に大きな電流を流して抵抗値を変化させるポリ(Poly)eヒューズまたはメタル(Metal)eヒューズ、MOSトランジスタのゲート絶縁膜に高電圧を印加して絶縁破壊を生じさせ、その際に伝導スポットが形成されることによる低抵抗化を利用するゲート酸化膜eヒューズ(Gate-Ox eFuse)等がある。
上記ゲート酸化膜eヒューズを用いたOTPメモリのセルは、例えば非特許文献1のFig.5(a)に示すように構成されている。この非特許文献1では、2種類以上の厚さのゲート酸化膜を持つMOSトランジスタをサポートする製造プロセスを使用して形成されており、eヒューズ素子であるPチャネル型MOSトランジスタMP0は薄い酸化膜を持ち、それ以外のMOSトランジスタは厚い酸化膜を持っている。Nチャネル型MOSトランジスタMN0は、ゲート電圧VBTを適当なレベルに制御することによって、ノードn0の電圧を“VBT−Vth”(但し、VthはMOSトランジスタMN0の閾値電圧)までに制限し、ノードn0に接続されるMOSトランジスタに高電圧が掛かるのを防ぐ役割をしている。以下、このMOSトランジスタをバリアトランジスタと呼ぶ。
プログラム可能な状態では、端子VBPはプログラム用の高電圧、端子VBTはVDDレベルからVBPレベルの間の適切な電圧にあり、端子PRGpはGNDレベルにあると仮定する。eヒューズをプログラム、すなわちMOSトランジスタMP0のゲート酸化膜を破壊(ブレークダウン)するためには、端子PRGpをGNDから電源電圧VDDに上げることによりMOSトランジスタMN1をオン状態にし、ノードn0,n1をGNDレベルに引き下げる。するとMOSトランジスタMP0のゲート酸化膜には高電圧VBPが掛かり、短時間でブレークダウンが生じる。
そして、ブレークダウン直後に狭いブレークダウンスポットに電流が集中して流れ込むことにより発生するジュール熱により、比較的低抵抗な伝導性スポットが不可逆的に形成される。但し、このブレークダウン直後のジュール熱の効果が不十分であると、時間と共に抵抗値が高くなって行く不安定性な状態となり、最終的に読み出せなくなりデータの消失に至る可能性がある。
上述したように、ゲート酸化膜eヒューズにおいては、ゲート酸化膜の絶縁破壊を起こした後、破壊箇所に数ミリアンペア程度の電流を流し、発生するジュール熱によりハードブレークダウン(hard breakdown)の状態にすることが破壊後の特性の安定化に重要である。もし、このジュール熱の影響が不十分であると、ソフトブレークダウン(soft breakdown)と呼ばれる不完全破壊の状態に留まり、再び高抵抗化してデータの消失となる可能性がある。
そこで、従来は、信頼性を確保するために、プログラム用の高電圧を発生するチャージポンプ回路の電流供給能力を、破壊後に流す必要があるとされる数ミリアンペア程度まで上げてハードブレークダウンの状態にして特性を安定化させていた。しかしながら、上記チャージポンプ回路は通常4〜5段の多段回路で構成されており、電流供給能力を上げるためには大容量の昇圧キャパシタが必要となる。その結果、OTPメモリに占めるプログラム回路、特にチャージポンプ回路のパターン占有面積が大きくなり、面積効率を落していた。
Hiroshi Ito et al. "Pure CMOS One-time Programmable Memory using Gate-Ox Anti-fuse" Proceedings of the IEEE 2004 CUSTOM INTEGRATED CIRCUITS CONFERENCE pp.469-472
Hiroshi Ito et al. "Pure CMOS One-time Programmable Memory using Gate-Ox Anti-fuse" Proceedings of the IEEE 2004 CUSTOM INTEGRATED CIRCUITS CONFERENCE pp.469-472
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、信頼性を低下させることなく、プログラム回路のパターン占有面積を縮小できる半導体集積回路装置を提供することにある。
この発明の一態様によると、素子特性を電気的に不可逆変化させることによって情報を記憶する記憶素子と、前記記憶素子の素子特性を電気的に不可逆変化させてプログラムするプログラム回路と、不可逆変化させた前記記憶素子の素子特性を、変化していない状態と区別して検知する検知回路とを具備し、前記プログラム回路は、前記記憶素子に高電圧を与えて前記記憶素子の素子特性を不可逆変化させる高電圧発生部と、前記高電圧発生部により素子特性を変化させた前記記憶素子に電流を流して素子特性を安定化する電流供給部とを備える半導体集積回路装置が提供される。
この発明によれば、信頼性を低下させることなく、プログラム回路のパターン占有面積を縮小できる半導体集積回路装置が得られる。
以下、この発明の実施の形態について図面を参照して説明する。
図1及び図2はそれぞれ、この発明の実施形態に係る半導体集積回路装置について説明するためのもので、図1はプログラム回路を抽出して示す回路図、図2は半導体ワンタイムプログラマブルメモリの概略構成を示す回路図である。
図1及び図2はそれぞれ、この発明の実施形態に係る半導体集積回路装置について説明するためのもので、図1はプログラム回路を抽出して示す回路図、図2は半導体ワンタイムプログラマブルメモリの概略構成を示す回路図である。
図2に示す如く、記憶素子であるセルMC[0,0]〜MC[(n−1),(m−1)]は行列状に配置されている。各々のセルMC[0,0]〜MC[(n−1),(m−1)]はそれぞれ、eヒューズとして働くPチャネル型MOSトランジスタMPと、Nチャネル型MOSトランジスMNとを備えている。上記各々のセルMC[0,0]〜MC[(n−1),(m−1)]中の各MOSトランジスMNのゲートは行毎にワードラインWL[0]〜WL[n−1]に接続され、ソースは列毎にビットラインBL[0]〜BL[m−1]に接続される。上記各MOSトランジスタMNは、ビット選択の役割をするとともに、バリアトランジスタの役割も兼ねている。
上記ワードラインWL[0]〜WL[n−1]には、ロウデコーダ(Row Decoder)11の出力が供給される。このロウデコーダ11は、ロウアドレス(Row Address)信号をデコードして上記ワードラインWL[0]〜WL[n−1]を選択する。
上記各セルMC[0,0]〜MC[(n−1),(m−1)]中のMOSトランジスMNのドレインにはそれぞれ、eヒューズの一端(MOSトランジスタMPのゲート)が接続される。上記各eヒューズの他端(MOSトランジスタMPのソース,ドレイン及びバックゲート)はそれぞれ、プログラム回路12の出力端に共通接続される。このプログラム回路12は、プログラム信号PROGRAMで制御され、プログラム用の高電圧VBPを発生する。
上記各ビットラインBL[0]〜BL[m−1]にはそれぞれ、Pチャネル型MOSトランジスタQP0〜QP(m−1)のドレインが接続される。これらMOSトランジスタQP0〜QP(m−1)のソース及びバックゲートはVBT発生回路13の出力端に接続され、ゲートはシグナルラインCP[0]〜CP[m−1]に接続される。上記VBT発生回路13から出力される電圧VBTは、電源電圧VDDと上記プログラム回路12の出力電圧VBPとの間の電圧である。このVBT発生回路13の出力電圧VBTは、ロウデコーダ11とカラムデコーダ14にも供給される。上記シグナルラインCP[0]〜CP[m−1]には、カラムデコーダ(Column Decoder)14の出力が供給される。
また、上記各ビットラインBL[0]〜BL[m−1]とGND間にはそれぞれ、Nチャネル型MOSトランジスタQN0〜QN(m−1)のドレイン,ソースが接続される。これらMOSトランジスタQN0〜QN(m−1)のゲートはシグナルラインCN[0]〜CN[m−1]に接続される。上記シグナルラインCN[0]〜CN[m−1]には、カラムデコーダ14の出力が供給される。
上記カラムデコーダ14は、カラムアドレス(Column Address)信号をデコードして上記シグナルラインCP[0]〜CP[m−1]とシグナルラインCN[0]〜CN[m−1]を選択する。
なお、図示しないが、上記各ビットラインBL[0]〜BL[m−1]には、非特許文献1のFig.5(b)に示された回路と同様な構成のセンスアンプが設けられている。このセンスアンプは、不可逆変化させた記憶素子(セル)の素子特性を、変化していない状態と区別して検知する検知回路として働く。
上記のような構成において、データのプログラム時には、最初、ロウデコーダ11は全てのワードラインWL[i](i=0〜n−1)をVBTレベルに保持し、カラムデコーダ14は全てのビットラインBL[j](j=0〜m−1)をVBTレベルに保持している。次に、入力されるロウアドレスに応じて、選択されたワードライン以外の非選択ワードラインをGNDレベルに落し、また入力されるカラムアドレスに応じて、対応するシグナルラインCP[j],CN[j]を両方ともVBTレベルにすることで、選択されたビットラインをGNDに落す。
このようにすることで、特定の1ビットのみに高電圧を印加し、プログラムすることができる。
そして、プログラム後のeヒューズ素子を安定な低抵抗状態にするために、プログラム回路12からセルに数ミリアンペアオーダーの電流を、数100マイクロ秒から1ミリ秒程度の間流す。この電流は、使用するプロセスや実際の回路構成によって異なる。
図1は、上記図2に示した回路におけるプログラム回路12の具体的な構成例を示している。このプログラム回路12は、チャージポンプ回路21、VBPスイッチ回路22、VBPスイッチ制御回路23、クロック発生&制御回路24、差動アンプ25,26及びダイオード接続されたPチャネル型MOSトランジスタD1〜D5等を含んで構成されている。
上記チャージポンプ回路21は、プログラム回路12における高電圧発生部を構成しており、多段回路で構成されている。このチャージポンプ回路21は、昇圧用電源VPGMを昇圧してプログラム用の高電圧VBPを生成するもので、Nチャネル型MOSトランジスタQ1〜Q3、Pチャネル型MOSトランジスタQ4,Q5、レベルシフタ(Level Shifter)31−1〜31−5、キャパシタC1〜C4、バッファ32,33及びインバータ34,35を備えている。昇圧用電源VPGMが印加される端子36と高電圧VBPを出力する端子37間には、MOSトランジスタQ1〜Q5の電流通路が直列接続されている。上記MOSトランジスタQ1〜Q3のゲートにはレベルシフタ31−1〜31−3の出力が供給され、上記MOSトランジスタQ4,Q5のゲートにはレベルシフタ31−4,31−5の出力が反転して供給される。上記レベルシフタ31−1,31−3,31−5にはバッファ32の出力が供給され、上記レベルシフタ31−2,31−4にはインバータ34の出力が供給される。
上記キャパシタC1の一方の電極はMOSトランジスタQ1,Q2の電流通路の接続点に接続され、他方の電極はインバータ35の出力端に接続される。上記キャパシタC2の一方の電極はMOSトランジスタQ2,Q3の電流通路の接続点に接続され、他方の電極はバッファ33の出力端に接続される。また、上記キャパシタC3の一方の電極はMOSトランジスタQ3,Q4の電流通路の接続点に接続され、他方の電極はインバータ35の出力端に接続される。上記キャパシタC4の一方の電極はMOSトランジスタQ4,Q5の電流通路の接続点に接続され、他方の電極はバッファ33の出力端に接続される。
上記バッファ32,33及びインバータ34,35の入力端にはそれぞれ、クロック発生&制御回路24からクロック信号CLKが供給される。
上記VBPスイッチ回路22は、二つのNチャネル型MOSトランジスタQ6,Q7を含んで構成されている。これらMOSトランジスタQ6,Q7の電流通路は、昇圧用電源VPGMが印加される端子36と高電圧VBPを出力する端子37間に直列接続される。すなわち、端子36,37間に、チャージポンプ回路21とVBPスイッチ回路22が並列に設けられている。上記MOSトランジスタQ6のゲートには、VBPスイッチ制御回路23から出力されるスイッチ制御信号VBPSWが供給される。また、上記MOSトランジスタQ7のゲートは電圧VBTが印加される端子38に接続されている。これによって、eヒューズ素子のバリアトランジスタと同様に、一つのNチャネル型MOSトランジスタにプログラム時の高電圧が直接印加されることを防いでいる。
差動アンプ25の非反転入力端(+)は昇圧用電源VPGMに接続され、反転入力端(−)はMOSトランジスタD1のソース及びバックゲートに接続される。このMOSトランジスタD1のゲートとドレインは、MOSトランジスタD2のソース及びバックゲートに接続される。上記MOSトランジスタD2のゲートとドレインは、MOSトランジスタD3のソース及びバックゲートに接続される。また、上記MOSトランジスタD3のゲートとドレインは、MOSトランジスタD4のソース及びバックゲートに接続される。更に、上記MOSトランジスタD4のゲートとドレインは、MOSトランジスタD5のソース及びバックゲートに接続され、このMOSトランジスタD5のゲートとドレインが接地点GNDに接続される。
差動アンプ26の非反転入力端(+)は電源VDDに接続され、反転入力端(−)は上記MOSトランジスタD5のソース及びバックゲートに接続される。
上記差動アンプ25,26の出力はVBPスイッチ制御回路23に供給される。このVBPスイッチ制御回路23から出力されるスイッチ制御信号VBPSWによりVBPスイッチ回路22のMOSトランジスタQ6が制御され、クロック停止信号DSCLKによりクロック発生&制御回路24の動作が制御される。このVBPスイッチ制御回路23には、端子38から電源電圧VDDとプログラム回路12の出力電圧VBPとの間の電圧VBTが印加される。
上記クロック発生&制御回路24には、上記クロック停止信号DSCLK、プログラム信号PROGRAM及び上記差動アンプ26の出力信号がそれぞれ供給され、クロック信号CLKを出力してチャージポンプ回路21の動作を制御するようになっている。
上記のような構成において、プログラム信号PROGRAMをGNDレベルからVDDレベルに立ち上げることでクロック発生&制御回路24からクロック信号CLKが出力され、チャージポンプ回路21が作動して昇圧用電源VPGMを昇圧する。これによって、端子37のVBPレベルが上昇する。チャージポンプ回路21による昇圧動作時には、VBPスイッチ制御回路23から出力されるスイッチ制御信号VBPSWはGNDレベルであり、MOSトランジスタQ6はオフしている。そして、一旦、端子37のレベルが所定のプログラム電圧VBPまで上昇すると、クロック発生&制御回路24は、VBPレベルを保持する分だけ間欠的にチャージポンプ回路21を動作させる。この間欠的な動作は、例えばVBPスイッチ制御回路23から出力されるクロック停止信号DSCLKがVDDレベルの時に、クロック信号CLKをVSSレベルに固定することで実現できる。上記クロック発生&制御回路24はクロック信号CLKの停止及び動作を制御することによりVBPレベルを一定値に保持する。
そして、プログラムしたい特定のセルのアドレスを入力し、ワードライン、ビットラインを選択すれば、選択セルにプログラム電圧VBPが印加され、eヒューズ素子の酸化膜がブレークダウンする。
チャージポンプ回路21の電流供給能力が小さいので、ブレークダウン直後には、VBPのレベルが大きく低下する。差動アンプ25でVBPレベルがVPGMより低下したことが検知されると、VBPスイッチ制御回路23はスイッチ制御信号VBPSWをGNDレベルからVBTレベルに上昇させ、VPGMとVBPを接続し、直接VGPMからeヒューズ素子へ電流を流す。また、信号DSCLKをVDDレベルに上げ、チャージポンプ回路の動作を抑制する。
これによって、プログラムしたい特定のセルを発生するジュール熱によりハードブレークダウンの状態にして安定化できる。
このように本実施形態によれば、ゲート酸化膜eヒューズを記憶素子に用いたOTPメモリにおいて、eヒューズのプログラムに必要な高電圧を発生する回路と、素子特性を安定化するための電流を供給する回路を別回路としたので、チャージポンプ回路21の電流供給能力を小さくできる。すなわち、チャージポンプ回路21は、VBPのレベルを所定の電圧まで上昇させるだけの電流供給能力があれば十分であり、キャパシタ、トランスファーゲート、並びにそれらを駆動するためのバッファのサイズは従来のものの数分の1にできる。従って、eヒューズ素子のプログラムの信頼性を落すことなく、チャージポンプ回路21のパターン占有面積の縮小が可能となる。
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、上述した説明では、差動アンプ25でVBPとVPGMとを比較したが、クロック発生&制御回路24によるチャージポンプ回路21の制御と同様に、VBPを抵抗分割(もちろん分割比は異なるが)して生成した電圧とVDDとを比較するように構成しても良い。
また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…ロウデコーダ、12…プログラム回路、13…VBT発生回路、14…カラムデコーダ、21…チャージポンプ回路、22…VBPスイッチ回路(スイッチ)、23…VBPスイッチ制御回路、24…クロック発生&制御回路、25,26…差動アンプ、MC[0,0]〜MC[(n−1),(m−1)]…セル、Q6…第1MOSトランジスタ、Q7…第2MOSトランジスタ、VPGM…昇圧用電源、VBP…高電圧。
Claims (5)
- 素子特性を電気的に不可逆変化させることによって情報を記憶する記憶素子と、
前記記憶素子の素子特性を電気的に不可逆変化させてプログラムするプログラム回路と、
不可逆変化させた前記記憶素子の素子特性を、変化していない状態と区別して検知する検知回路とを具備し、
前記プログラム回路は、前記記憶素子に高電圧を与えて前記記憶素子の素子特性を不可逆変化させる高電圧発生部と、前記高電圧発生部により素子特性を変化させた前記記憶素子に電流を流して素子特性を安定化する電流供給部とを備えることを特徴とする半導体集積回路装置。 - 前記プログラム回路は、前記高電圧発生部の出力電圧が低下したときに、前記電流供給部から前記素子特性を変化させた前記記憶素子に電流を供給するスイッチを更に具備し、前記記憶素子で発生したジュール熱により素子特性を安定化することを特徴とする請求項1に記載の半導体集積回路装置。
- 前記高電圧発生部の入力電圧と出力電圧とを比較する比較器と、前記比較器による比較結果に基づいて前記スイッチを制御するスイッチ制御回路とを更に具備することを特徴とする請求項2に記載の半導体集積回路装置。
- 前記スイッチは、電流通路が前記高電圧発生部の入力端と出力端子間に直列接続された第1,第2MOSトランジスタを含み、前記第1MOSトランジスタは前記スイッチ制御回路の出力電圧でオン/オフ制御され、第2MOSトランジスタのゲートには電源電圧と前記高電圧発生部の出力電圧との間の電圧が印加されることを特徴とする請求項3に記載の半導体集積回路装置。
- 前記記憶素子は、MOSトランジスタと実質的に等しい構造を有し、前記プログラム回路における高電圧発生部から前記記憶素子のゲート絶縁膜に高電圧を印加して絶縁破壊を生じさせることにより、抵抗値を不可逆変化させることを特徴とする請求項1乃至4いずれか一つの項に記載の半導体集積回路装置。
Priority Applications (2)
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008305964A (ja) * | 2007-06-07 | 2008-12-18 | Spansion Llc | 半導体装置及びその製造方法並びに半導体製造装置 |
JP2009277291A (ja) * | 2008-05-14 | 2009-11-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2010033626A (ja) * | 2008-07-25 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
JP2010165428A (ja) * | 2009-01-16 | 2010-07-29 | Toshiba Corp | 不揮発性半導体記憶装置及びその制御方法 |
JP2012033221A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | 半導体記憶装置及びアンチヒューズのプログラム方法 |
JP2012522328A (ja) * | 2009-12-16 | 2012-09-20 | インテル コーポレイション | アンチヒューズ型プログラマブルメモリアレイ |
JP2014146411A (ja) * | 2008-05-15 | 2014-08-14 | Magnachip Semiconductor Ltd | ワンタイムプログラマブル機能を有するメモリ装置 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7915916B2 (en) * | 2006-06-01 | 2011-03-29 | Micron Technology, Inc. | Antifuse programming circuit with snapback select transistor |
TWI328331B (en) * | 2006-07-21 | 2010-08-01 | Asustek Comp Inc | Level shifter |
JP4818024B2 (ja) * | 2006-08-23 | 2011-11-16 | 株式会社東芝 | 半導体記憶装置 |
JP4921985B2 (ja) * | 2007-01-09 | 2012-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8456884B2 (en) | 2009-06-15 | 2013-06-04 | Sony Corporation | Semiconductor device |
US8054125B2 (en) * | 2009-12-31 | 2011-11-08 | Silicon Laboratories Inc. | Charge pump with low power, high voltage protection circuitry |
JP2011233631A (ja) * | 2010-04-26 | 2011-11-17 | Elpida Memory Inc | 半導体装置 |
KR20130119196A (ko) * | 2012-04-23 | 2013-10-31 | 에스케이하이닉스 주식회사 | 반도체 장치 |
EP2849183B1 (en) * | 2013-09-17 | 2017-03-22 | Dialog Semiconductor GmbH | On-chip Voltage Generation for a Programmable Memory Device |
US9916903B2 (en) * | 2014-10-14 | 2018-03-13 | Globalfoundries Inc. | OTPROM for post-process programming using selective breakdown |
WO2020189147A1 (ja) * | 2019-03-15 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路および電子機器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59186200A (ja) * | 1983-04-04 | 1984-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | オン・チツプ高電圧電力供給装置 |
JPH10208489A (ja) * | 1997-01-21 | 1998-08-07 | Mitsubishi Electric Corp | 高電圧発生装置 |
JP2002217295A (ja) * | 2001-01-12 | 2002-08-02 | Toshiba Corp | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6522582B1 (en) * | 1999-03-05 | 2003-02-18 | Xilinx, Inc. | Non-volatile memory array using gate breakdown structures |
JP4599059B2 (ja) * | 2001-09-18 | 2010-12-15 | キロパス テクノロジー インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ |
JP3878586B2 (ja) * | 2003-07-17 | 2007-02-07 | 株式会社東芝 | リード/プログラム電位発生回路 |
JP4282529B2 (ja) * | 2004-04-07 | 2009-06-24 | 株式会社東芝 | 半導体集積回路装置及びそのプログラム方法 |
-
2005
- 2005-02-25 JP JP2005051807A patent/JP2006236511A/ja active Pending
-
2006
- 2006-02-24 US US11/360,670 patent/US7269081B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59186200A (ja) * | 1983-04-04 | 1984-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | オン・チツプ高電圧電力供給装置 |
JPH10208489A (ja) * | 1997-01-21 | 1998-08-07 | Mitsubishi Electric Corp | 高電圧発生装置 |
JP2002217295A (ja) * | 2001-01-12 | 2002-08-02 | Toshiba Corp | 半導体装置 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008305964A (ja) * | 2007-06-07 | 2008-12-18 | Spansion Llc | 半導体装置及びその製造方法並びに半導体製造装置 |
US8815652B2 (en) | 2007-06-07 | 2014-08-26 | Spansion Llc | Semiconductor device and method of manufacturing the same and semiconductor manufacturing device |
JP2009277291A (ja) * | 2008-05-14 | 2009-11-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2014146411A (ja) * | 2008-05-15 | 2014-08-14 | Magnachip Semiconductor Ltd | ワンタイムプログラマブル機能を有するメモリ装置 |
US9117412B2 (en) | 2008-05-15 | 2015-08-25 | Magnachip Semiconductor, Ltd. | Memory device with one-time programmable function, and display driver IC and display device with the same |
JP2010033626A (ja) * | 2008-07-25 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
US8395923B2 (en) | 2008-12-30 | 2013-03-12 | Intel Corporation | Antifuse programmable memory array |
JP2010165428A (ja) * | 2009-01-16 | 2010-07-29 | Toshiba Corp | 不揮発性半導体記憶装置及びその制御方法 |
JP2012522328A (ja) * | 2009-12-16 | 2012-09-20 | インテル コーポレイション | アンチヒューズ型プログラマブルメモリアレイ |
JP2012033221A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | 半導体記憶装置及びアンチヒューズのプログラム方法 |
US8982648B2 (en) | 2010-07-29 | 2015-03-17 | Renesas Electronics Corporation | Semiconductor memory device and antifuse programming method |
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Publication number | Publication date |
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