JP2004259320A - オプションフューズ回路 - Google Patents
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Abstract
【課題】本発明は、レーザで焼き切る技術から招かれる問題を解決するために、標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路を提供することを課題とする。
【解決手段】第一端点及び第二端点の信号をラッチするのに使われるラッチと、二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、出力端に比較信号を出力するのに使われる比較器と、第一ワード線端が前記比較器の出力端に電気的に接続され、第一ビット線端が前記第一端点に電気的に接続される第一ロジックセルと、第二ワード線端が前記比較器の出力端に電気的に接続され、第二ビット線端が前記第二端点に電気的に接続される第二ロジックセルとを含む。
【選択図】 図５
【解決手段】第一端点及び第二端点の信号をラッチするのに使われるラッチと、二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、出力端に比較信号を出力するのに使われる比較器と、第一ワード線端が前記比較器の出力端に電気的に接続され、第一ビット線端が前記第一端点に電気的に接続される第一ロジックセルと、第二ワード線端が前記比較器の出力端に電気的に接続され、第二ビット線端が前記第二端点に電気的に接続される第二ロジックセルとを含む。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、オプションフューズ回路に関し、特に標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路に関する。
【０００２】
【従来の技術】
一般に、メモリ（例えば、ＲＯＭ、ＤＲＡＭ、及びＳＲＡＭなど）は重要なデバイスの中の一つであり、揮発性データと不揮発性データを記憶する役割を担当している。メモリの中には、複数のメモリセルを含み、各々のメモリセルが１ビットのデジタルデータを記憶するのに使われ、前記複数のメモリセルが通常にアレイの形で配列され、更に半導体工程による集積回路の形で製造される。
【０００３】
一般の半導体工程の中で、歩留まりが１００パーセントに達することができず、集積回路の生産過程の中で、一定比例の不良品の出てくることが予想されるので、製造から出荷までの流れの中で、商品をテストするステップが非常に重要であり、欠かせないものである。テストによって、歩留まりによる機能不足或いは使えない商品が選び出され、更に淘汰される。こうすると、出荷するときに、顧客の受ける商品が正常に動くものを確保できるようになる。以上のことによって、商品テストが半導体工程の流れの中で、非常に重要なステップの一つである。
【０００４】
メモリの中には、非常に大量のメモリセル（今頃のメモリ容量が数十から数百メガバイトであり、例えば、６４Ｍ、１２８Ｍ）を含むので、大量のメモリセルの中に、少なくとも一つメモリセルの壊れる確率が非常に高い。更に、もしメモリの中に只一つメモリセルが壊れれば、このメモリが不良品と見なされ、使えない。こうしたら、メモリ製造メーカに大きな困惑に与える。従って、一般のメモリを設計する時に、元のメモリセルアレイ以外に１セットの予備メモリセルを加え、更に特殊の回路設計によって前記予備メモリセルと前記メモリセルアレイとの繋がりを制御及び選択する。このような設計があると、商品をテストする時に、もし前記メモリセルアレイの中にある場所のメモリセルが壊れれば、前記特殊の回路設計によって前記予備メモリセルを壊れるメモリセルに入れ替わることを制御し、前記メモリが少ない壊れる部分の原因で捨てられることは起こらないので、大幅にコストが下がる。前記特殊の回路設計が一般的にオプションフューズ回路と呼ばれる。
【０００５】
図１は、従来技術によるオプションフューズ回路１０を表す説明図である。オプションフューズ回路１０は、ＰＭＯＳトランジスタ１２、１４と、ＮＭＯＳトランジスタ１６と、オプションフューズ１８とを含む。ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１６が互いに電気的に接続され、インバーターを構成し、二つトランジスタのゲート電極が互いに繋がり、前記インバーターの入力端として使われ、二つトランジスタのドレイン電極が互いに繋がり、前記インバーターの出力端として使われる。トランジスタ１２のドレイン電極とオプションフューズ１８の一端が前記インバーターの入力端に電気的に接続され、トランジスタ１２のゲート電極が前記インバーターの出力端に電気的に接続され、前記インバーターの出力端がオプションフューズ回路１０の出力端Ｖｏｕｔとして使われる。最後に、ＰＭＯＳトランジスタ１２、１４のソース電極がシステム電圧Ｖｄｄに電気的に接続され、ＮＭＯＳトランジスタ１６のソース電極とオプションフューズ１８の他の一端が接地電圧Ｖｓｓに電気的に接続される。
【０００６】
図２と図３を参照するに、図２は、オプションフューズ１８のレイアウトを表す説明図である。通常にオプションフューズ１８は、金属線或いは多結晶シリコン線から構成され、テスト段階において、必要に従ってレーザで焼き切ることを行う。図３に示すように、オプションフューズ回路１０は、オプションフューズ１８が焼き切れていないと焼き切れた時に、出力端Ｖｏｕｔから出力される信号値が異なり（図１に表されるオプションフューズ回路１０を例として、オプションフューズ１８がまだ焼き切れていない時に、出力信号Ｖｏｕｔが“１”であり、即ち、高電圧であり、オプションフューズ１８が焼き切れた時に、出力信号Ｖｏｕｔが“０”であり、即ち、低電圧である）、メモリの回路設計は、複数のオプションフューズ回路１０の出力信号値によって、予備メモリセルをどんな組み合わせで前記メモリセルアレイの中に壊れるメモリセルに入れ替えるのを決めることができる。
【０００７】
しかし、オプションフューズ１８をレイアウトする時に、通常に周りに十分な面積（図２と図３に示すように、５μｍ×５μｍの面積を用意した）を用意することが必要であり、レーザで焼き切ることを行う時に、周りのデバイスを壊すことを避けるためである。更にレーザで焼き切ることを行うために、オプションフューズ１８表面の酸化膜を取り除いて、開口を用意することが必要であり、しかし、この開口が水素の浸透することによって腐蝕する可能性があり、更に他のデバイスを破壊する恐れがあり、周りのデバイスの信頼性を下げる。この現象は、オプションフューズ回路１０の数がメモリ容量の増加に従って増加する時に、よく見られ、多いオプションフューズ回路１０が多い予備開口を代表するので、メモリの中にある各々のデバイスが汚染される機会も大幅に増える。もう一つは、レーザで焼き切ることが他の工程に対して時間のかかる過程であり、テスト工程で、数多くのオプションフューズ１８に一つ一つ焼き切る動作をしなければならないので、テスト時間が長くなる。
【０００８】
レーザで焼き切る技術から上に述べた問題を招くオプションフューズ回路技術を避けるために、従来技術が不揮発性のフラッシュメモリと合わせる回路設計によって同様の目的に達するが、フラッシュメモリは、標準相補型金属酸化膜半導体工程と互換性がある製造方法でつくることができず、工程の中で、更なる一層の多結晶シリコン層を加えなければならないので、製造コストが上がる。
【０００９】
【発明が解決しようとする課題】
本発明は、レーザで焼き切る技術から生ずる問題を解決するために、標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路を提供することを課題とする。
【００１０】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、第一端点と第二端点を含み、前記第一端点及び前記第二端点の信号をラッチするのに使われるラッチと、二つの入力端と一つの出力端を含み、前記二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号を出力するのに使われる比較器と、第一ワード線端と第一ビット線端を含み、前記第一ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第一ビット線端が前記第一端点に電気的に接続され、不揮発性データを記憶するのに使われる第一ロジックセルと、第二ワード線端と第二ビット線端を含み、前記第二ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第二ビット線端が前記第二端点に電気的に接続され、不揮発性データを記憶するのに使われる第二ロジックセルとを含む構造によって課題を解決できる。
【００１１】
請求項１に記載するオプションフューズ回路は、標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路であって、第一端点と第二端点を含み、前記第一端点及び前記第二端点の信号をラッチするのに使われるラッチと、二つの入力端と一つの出力端を含み、前記二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号を出力するのに使われる比較器と、第一ワード線端と第一ビット線端を含み、前記第一ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第一ビット線端が前記第一端点に電気的に接続され、不揮発性データを記憶するのに使われる第一ロジックセルと、第二ワード線端と第二ビット線端を含み、前記第二ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第二ビット線端が前記第二端点に電気的に接続され、不揮発性データを記憶するのに使われる第二ロジックセルとを含み、前記第一ロジックセルの中に記憶されるデータ及び前記第二ロジックセルの中に記憶されるデータは、相補である。
【００１２】
請求項２に記載するオプションフューズ回路は、請求項１におけるオプションフューズ回路は、読み取りモードに置かれ、電源が立ち上がる時に、電源供給電圧が時間につれて予定値までに逓増し、前記第一ビット線端及び前記第二ビット線端の電圧値が前記電源供給電圧につれて逓増する。
【００１３】
請求項３に記載するオプションフューズ回路は、請求項２におけるもし前記第一ビット線端及び前記第二ビット線端の電圧が逓増過程で互いに等しいであれば、前記比較器から出力される前記比較信号が前記第一ロジックセル及び前記第二ロジックセルを導通状態にさせ、前記第一端点が前記第一ロジックセルに記憶されるデータを検知し、前記第二端点が前記第二ロジックセルに記憶されるデータを検知する。
【００１４】
請求項４に記載するオプションフューズ回路は、請求項２におけるもし前記第一ビット線端及び前記第二ビット線端の電圧が逓増過程で互いに異なれば、前記比較器から出力される前記比較信号が前記第一ロジックセル及び前記第二ロジックセルを遮断状態にさせ、前記ラッチが前記第一端点及び前記第二端点の信号をラッチする。
【００１５】
請求項５に記載するオプションフューズ回路は、請求項１におけるラッチが二つのインバーターから逆に接続され成すことを特徴とする。
【００１６】
請求項６に記載するオプションフューズ回路は、請求項５におけるインバーターが一つのＰＭＯＳトランジスタと一つのＮＭＯＳトランジスタから構成され、前記二つのトランジスタのゲート電極が互いに電気的に接続され、前記インバーターの入力端として使われ、前記二つのトランジスタのドレイン電極が互いに電気的に接続され、前記インバーターの出力端として使われる。
【００１７】
請求項７に記載するオプションフューズ回路は、請求項１における比較器が複数のロジックゲートを含み、前記第一端点及び前記第二端点の信号を比較し、前記出力端に前記比較信号を出力するのに使われる。
【００１８】
請求項８に記載するオプションフューズ回路は、請求項１における比較器は、更にモード選択入力端を含み、前記オプションフューズ回路が、書込みモード或いは読み取りモードに置かれることを決めるのに使われる。
【００１９】
請求項９に記載するオプションフューズ回路は、請求項１における比較器は、更にデータ書込み入力端を含み、前記オプションフューズ回路が、書込みモードに置かれる時に前記第一ロジックセル及び前記第二ロジックセルに書き込もうとされるデータを入力するのに使われる。
【００２０】
請求項１０に記載するオプションフューズ回路は、請求項１における第一ロジックセル及び前記第二ロジックセルが単回プログラマブルロジックセルである。
【００２１】
請求項１１に記載するオプションフューズ回路は、請求項１０における単回プログラマブルロジックセルは、第一トランジスタと第二トランジスタを含み、前記第一トランジスタのソース電極が、電源供給電圧に電気的に接続され、前記第一トランジスタのゲート電極が前記単回プログラマブルロジックセルのワード線端として使われ、前記第一トランジスタのドレイン電極が前記第二トランジスタのソース電極に電気的に接続され、前記第二トランジスタのゲート電極がフローティング状態であり、前記第二トランジスタのドレイン電極が前記単回プログラマブルロジックセルのビット線端として使われる。
【００２２】
請求項１２に記載するオプションフューズ回路は、請求項１１における第一トランジスタ及び第二トランジスタがＰＭＯＳトランジスタであり、前記第一トランジスタのソース電極が高電圧に電気的に接続される。
【００２３】
請求項１３に記載するオプションフューズ回路は、請求項１１における第一トランジスタ及び第二トランジスタがＮＭＯＳトランジスタであり、前記第一トランジスタのソース電極が接地電圧に電気的に接続される。
【００２４】
請求項１４に記載するオプションフューズ回路は、請求項１におけるオプションフューズ回路は、更に前記第一ロジックセル及び前記第二ロジックセルに電気的に接続される初期モジュールを含み、書込みモードに置かれる時に、前記第一ロジックセル及び前記第二ロジックセルにデータを書き込むのに使われる。
【００２５】
請求項１５に記載するオプションフューズ回路は、請求項１４における初期モジュールは、第一初期トランジスタと第二初期トランジスタを含み、前記第一初期トランジスタと前記第二初期トランジスタがＮＭＯＳトランジスタであり、ドレイン電極がそれぞれ前記第一ビット線端及び前記第二ビット線端に電気的に接続され、ソース電極がすべて接地電圧に電気的に接続され、前記比較器が更に二つの相位反対の初期出力端を含み、それぞれ前記第一初期トランジスタ及び前記第二初期トランジスタのゲート電極に電気的に接続され、前記第一初期トランジスタ及び前記第二初期トランジスタの導通を制御し、前記データを前記第一ロジックセル及び前記第二ロジックセルに書き込むのに使われる。
【００２６】
請求項１６に記載するオプションフューズ回路は、請求項１４における初期モジュールは、第一初期トランジスタと第二初期トランジスタを含み、前記第一初期トランジスタと前記第二初期トランジスタがＰＭＯＳトランジスタであり、ドレイン電極がそれぞれ前記第一ビット線端及び前記第二ビット線端に電気的に接続され、ソース電極がすべて高電圧に電気的に接続され、前記比較器が更に二つの相位反対の初期出力端を含み、それぞれ前記第一初期トランジスタ及び前記第二初期トランジスタのゲート電極に電気的に接続され、前記第一初期トランジスタ及び前記第二初期トランジスタの導通を制御し、前記データを前記第一ロジックセル及び前記第二ロジックセルに書き込むのに使われる。
【００２７】
請求項１７に記載するオプションフューズ回路は、請求項１における比較器は、更に信号出力端を含み、前記ラッチのラッチする信号を出力するのに使われる。
【００２８】
【発明の実施の形態】
本発明は、オプションフューズ回路に関し、特に標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路に関し、第一端点と第二端点を含み、前記第一端点及び第二端点の信号をラッチするのに使われるラッチと、二つの入力端と一つの出力端を含み、前記二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号を出力するのに使われる比較器と、第一ワード線端と第一ビット線端を含み、前記第一ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第一ビット線端が前記第一端点に電気的に接続され、不揮発性データを記憶するのに使われる第一ロジックセルと、第二ワード線端と第二ビット線端を含み、前記第二ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第二ビット線端が前記第二端点に電気的に接続され、不揮発性データを記憶するのに使われる第二ロジックセルとによって、オプションフューズ回路を構成する。
【００２９】
かかるオプションフューズ回路の構造と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００３０】
【実施例】
図４を参照するに、図４は、本発明によるオプションフューズ回路２０を表す説明図である。オプションフューズ回路２０は、ラッチ２２と、比較器２４と、第一ロジックセル２６と、第二ロジックセル２８とを含み、ラッチ２２が第一端点Ｎと、第二端点ＺＮとを含み、第一端点Ｎ及び第二端点ＺＮの信号をラッチするのに使われ、比較器２４が二つの入力端と一つの出力端を含み、前記二つの入力端がそれぞれ前記第一端点Ｎと前記第二端点ＺＮに電気的に接続され、前記二つの入力端がそれぞれ前記第一端点Ｎ及び前記第二端点ＺＮとの信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号ＷＬを出力するのに使われ、第一ロジックセル２６が不揮発性データを記憶するのに使われ、第一ワード線端ＷＬ１と第一ビット線端ＢＬ１を含み、前記第一ワード線端ＷＬ１が前記比較器２４の出力端に電気的に接続され、前記比較信号ＷＬを入力し、前記第一ビット線端ＢＬ１が前記第一端点Ｎに電気的に接続され、第二ロジックセル２８が不揮発性データを記憶するのに使われ、第二ワード線端ＷＬ２と第二ビット線端ＢＬ２を含み、前記第二ワード線端ＷＬ２が前記比較器２４の出力端に電気的に接続され、前記比較信号ＷＬを入力し、前記第二ビット線端ＢＬ２が前記第二端点ＺＮに電気的に接続される。図４に示すように、ラッチ２２は、通常に二つのインバーターから逆に接続され成す。続いて、本発明による好ましい実施例によってオプションフューズ回路２０の操作原理を説明する。
【００３１】
図５は、本発明による実施例のオプションフューズ回路３０を表す説明図であり、各々のデバイスの繋がりがオプションフューズ回路２０と同様であるので、改めて説明しない。図５に示すように、オプションフューズ回路３０は、ラッチ３２を含み、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４６からインバーターを構成し、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４８から他の一つのインバーターを構成し、前記二つインバーターが互いに逆に接続され、二つの出力端が第一端点Ｎと第二端点ＺＮとして使われる。図５に示すように、オプションフューズ回路３０は、更に比較器３４を含み、複数のロジックゲートによって第一端点Ｎと第二端点ＺＮから入力される信号を比較し、出力端に比較信号ＺＷＬを生じる。比較器３４は、更にモード選択入力端ＺＰＧＭと、データ書込み入力端ＤＢとを含み、モード選択入力端ＺＰＧＭが、オプションフューズ回路３０が書込みモード或いは読み取りモードに置かれることを決めるのに使われ、データ書込み入力端ＤＢが、オプションフューズ回路３０が書込みモードに置かれる時に、書き込もうとされるデータを入力するのに使われる。
【００３２】
オプションフューズ回路３０は、更に第一ロジックセル３６と第二ロジックセル３８を含み、図４に示すオプションフューズ回路２０と同様であり、第一ロジックセル３６と第二ロジックセル３８が不揮発性データを記憶するのに使われ、ワード線端が比較器３４の出力端に電気的に接続され、比較信号ＺＷＬを入力し、ビット線端がそれぞれ第一端点Ｎと第二端点ＺＮに電気的に接続される。この実施例の中に、第一ロジックセル３６と第二ロジックセル３８が図６に示す単回プログラマブルロジックセル４０（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌ）を使い、単回プログラマブルロジックセル４０が第一トランジスタ５２と第二トランジスタ５４を含み、第一トランジスタ５２と第二トランジスタ５４がＰＭＯＳトランジスタであり、第一トランジスタ５２のソース電極が電源供給電圧Ｖｃｃに電気的に接続され、第一トランジスタ５２のゲート電極が第一ロジックセル３６及び第二ロジックセル３８のワード線端（図６の中に比較信号ＺＷＬに接続するところ）として使われ、第一トランジスタ５２のドレイン電極が第二トランジスタ５４のソース電極に電気的に接続され、第二トランジスタ５４のゲート電極がフローティング状態であり、第二トランジスタ５４のドレイン電極が第一ロジックセル３６及び第二ロジックセル３８のビット線端（図６の中にＢＬを示すところ）として使われる。単回プログラマブルロジックセル４０は、そのワード線端及びビット線端の入力信号値を変えることによって第二トランジスタ５４のフローティングゲート電極の中に蓄えられる電子数を変え、更に単回プログラマブルロジックセル４０の中に蓄えられるデータを変える。
【００３３】
オプションフューズ回路３０は、更に初期モジュールを含み、第一ロジックセル３６及び第二ロジックセル３８に電気的に接続され、書込みモードの時に、第一ロジックセル３６及び第二ロジックセル３８にデータを書き込むのに使われる。図５に示すように、前記初期モジュールは、第一ト初期ランジスタ５６と第二初期トランジスタ５８を含み、第一初期トランジスタ５６と第二初期トランジスタ５８がＮＭＯＳトランジスタであり、ドレイン電極が、それぞれ第一ロジックセル３６及び第二ロジックセル３８のビット線端に電気的に接続され、ソース電極が接地電圧Ｖｓｓ（０Ｖ）に電気的に接続される。比較器３４は、更に二つの位相の反対する初期出力端ＢＬ０、ＺＢＬ０を含み、それぞれ第一初期トランジスタ５６及び第二初期トランジスタ５８のゲート電極に電気的に接続され、第一初期トランジスタ５６及び第二初期トランジスタ５８の導通を制御し、第一ロジックセル３６及び第二ロジックセル３８にデータを書き込むのに使われる。続いて、本実施例のオプションフューズ回路３０によってもっと詳しく書き込みモード及び読み取りモードの動作を説明する。
【００３４】
商品テストの流れの中で、もしメモリのメモリセルアレイの中にあるメモリセルが壊れれば、前記メモリの中にある複数のオプションフューズ回路に対して書き込む動作を行い、前記メモリの中に予め置かれる複数の予備メモリセルを壊れたメモリセルに入れ替える。ここでは、前記複数のオプションフューズ回路の中の一つを例として、更に図５の中にあるオプションフューズ回路３０によって書込みモードで行う操作原理を説明する。
【００３５】
オプションフューズ回路３０がデータを書き込もう時に、モード選択入力端ＺＰＧＭが低電圧（例えば０Ｖ）を入力し（即ち、オプションフューズ回路３０が書込みモードに置かれる）、更にデータ書込み入力端ＤＢに、第一ロジックセル３６及び第二ロジックセル３８に書き込もうデータを入力し、もし前記データが“０”であれば、初期出力端ＢＬ０が低電圧を出力し、初期出力端ＺＢＬ０が高電圧を出力し、第一トランジスタ５６と第二トランジスタ５８がそれぞれ導通状態と遮断状態になり、更に第一端点Ｎと第二端点ＺＮをそれぞれ低電圧と高電圧にさせ、モード選択入力端ＺＰＧＭが低電圧であるので、比較信号ＺＷＬを低電圧にさせ、第一ロジックセル３６及び第二ロジックセル３８がワード線端に低電圧を入力することによって、第一トランジスタ５２が導通され、第二トランジスタ５４のゲート電極に蓄えられる電子数がビット線端に入力される電圧によって変わり、更に第一ロジックセル３６及び第二ロジックセル３８がそれぞれ書込み状態（第二トランジスタのゲート電極の中に電子電荷がある）と消去状態（第二トランジスタのゲート電極の中に電子電荷がない）になり、データが第一ロジックセル３６及び第二ロジックセル３８の中に記憶される。同様の原理によって、もしデータが“１”であれば、第一ロジックセル３６及び第二ロジックセル３８がそれぞれ消去状態と書込み状態に置かれ、データが第一ロジックセル３６及び第二ロジックセル３８の中に記憶される。
【００３６】
テスト工程の後に、書込み動作が行われた複数のオプションフューズ回路を有するメモリは、合格商品と見なされ、電子商品に付けられる。前記メモリを使用する前記電子商品は、電源が立ち上がる時に、前記メモリが、前記複数のオプションフューズ回路に対して読み取り動作を行うことによって、前記複数の予備メモリセルを正確的に読み取ることを行い、更に壊れたメモリセルにとって代わることができ、前記メモリが間違いなく正確的に動く。ここでは、前記複数のオプションフューズ回路の中の一つを例として、更に図５の中にあるオプションフューズ回路３０が読み取りモードで行う操作原理を説明する。
【００３７】
オプションフューズ回路３０がデータを読み取ろう時に、モード選択入力端ＺＰＧＭが高電圧（Ｖｃｃ）を入力し（即ち、オプションフューズ回路３０が読み取りモードに置かれる）、初期出力端ＢＬ０、ＺＢＬ０が低電圧を出力し、第一初期トランジスタ５６と第二初期トランジスタ５８が遮断状態に置かれることをさせる。図７を参照するように、図７は、図５に示す信号値が時間に従って変化する説明図であり、電源が立ち上がる時に、電源供給電圧Ｖｃｃが時間につれて予定値までに逓増し、オプションフューズ回路３０の動作によって、データ検知とデータラッチの二つの段階がある。上に述べたオプションフューズ回路３０の書込み動作によってわかり、第一ロジックセル３６及び第二ロジックセル３８に記憶されるデータが必ず反相であり、即ち、もし第一ロジックセル３６が書込み状態に置かれれば、第二ロジックセル３８が消去状態に置かれ、もし第一ロジックセル３６が消去状態に置かれれば、第二ロジックセル３８が書込み状態に置かれる。
【００３８】
オプションフューズ回路３０がデータ検知段階に置かれる時に、第一端点Ｎ及び第二端点ＺＮの電圧値が電源供給電圧Ｖｃｃにつれて増加し、電源供給電圧Ｖｃｃの値は、まだ第一端点Ｎ及び第二端点ＺＮの電圧値を、第一ロジックセル３６及び第二ロジックセル３８の異なる状態に置かれるのによって生じる電圧差に達していないので、第一端点Ｎ及び第二端点ＺＮの電圧値が高電圧であり、更にモード選択入力端ＺＰＧＭが高電圧であり、図４に示す比較器３４の中にある複数のロジックゲートを介して、比較信号ＺＷＬが低電圧になり、第一ロジックセル３６及び第二ロジックセル３８の第一トランジスタ５２を導通状態にさせ、第一端点Ｎ及び第二端点ＺＮが第一ロジックセル３６及び第二ロジックセル３８の中に記憶されるデータを検知する。
【００３９】
オプションフューズ回路３０がデータラッチ段階に置かれる時に、電源供給電圧Ｖｃｃの値は、もう第一端点Ｎ及び第二端点ＺＮの電圧値を、第一ロジックセル３６及び第二ロジックセル３８の異なる状態に置かれるのによって生じる電圧差に達するので、第一端点Ｎ及び第二端点ＺＮの電圧値が図７に示すように異なりを生じ（第一ロジックセル３６が書込み状態に置かれ、第二ロジックセル３８が消去状態に置かれる場合）、この時、比較器３４の中にある複数のロジックゲートを介して、比較信号ＺＷＬが図７に示すように高電圧に変え、第一ロジックセル３６及び第二ロジックセル３８にある第一トランジスタ５２が遮断状態になり、第一端点Ｎ及び第二端点ＺＮがデータを検知する動作を停止し、検知した結果によってラッチ３２の中に前記データをラッチし（図７に示すように、第一端点Ｎが高電圧であり、第二端点ＺＮが低電圧である）、読み取り動作を完成する。その他、オプションフューズ回路３０の比較器３４は、更に信号出力端Ｖｏｕｔを含み、ラッチ３２のラッチする信号を出力するのに使われる。本実施例の中で、第一端点Ｎが高電圧であるので、比較器３４の中にある複数のロジックゲートを介して、信号出力端Ｖｏｕｔが低電圧を出力し、即ち、ロジック値が“０”である。
【００４０】
図８は、本発明によるもう一つの実施例のオプションフューズ回路６０を表す説明図である。オプションフューズ回路６０は、ラッチ６２と、比較器６４と、第一ロジックセル６６と、第二ロジックセル６８とを含む。図９は、図８に示す第一ロジックセル６６及び第二ロジックセル６８の使う単回プログラマブルロジックセル７０を表す説明図である。単回プログラマブルロジックセル７０は、第一トランジスタ８２と、第二トランジスタ８４とを含み、第一トランジスタ８２と第二トランジスタ８４がＮＭＯＳトランジスタであり、各々のデバイスの間の繋がりがオプションフューズ回路３０及び単回プログラマブルロジックセル４０と似ているので、改めて説明しない。しかし、比較器６４の中にある複数のロジックゲートが互いに接続することは、必要に従うものであり、比較器３４と異なり、更に比較器６４が比較信号ＷＬを第一ロジックセル６６と第二ロジックセル６８に出力し、又は単回プログラマブルロジックセル７０の中にある第一トランジスタ８２のソース電極が接地電圧Ｖｓｓ（０Ｖ）に電気的に接続される。オプションフューズ回路６０は、書込みモード或いは読み取りモードに置かれる時の動作がオプションフューズ回路３０と非常に似ており、上に述べたオプションフューズ回路３０に対する動作説明によって同様の結果を得ることができる。その他、図８にあるオプションフューズ回路６０は、更に第一初期トランジスタ８６と第二初期トランジスタ８８を含み、繋がり方と操作方法が図５にあるオプションフューズ回路３０の第一初期トランジスタ５６と第二初期トランジスタ５８と似ており、しかし、第一初期トランジスタ８６と第二初期トランジスタ８８がＰＭＯＳトランジスタであり、ソース電極が高電圧Ｖｃｃに電気的に接続される。
【００４１】
【発明の効果】
従来技術によるオプションフューズ回路と比べて、本発明によるオプションフューズ回路がラッチ、比較器及び二つのロジックセルから構成され、書込みモードの時に、初期値を二つのロジックセルの中に設定し、読み取りモードにおいて電源が立ち上がる時に、前記ラッチを使って、前記二つのロジックセルの中に蓄えられるデータを検知し、更に出力する。これは、従来技術によるレーザで焼き切る技術から生じる信頼性下がり及びテスト時間が長い問題を避け、更に本発明によるオプションフューズ回路は、標準相補型金属酸化膜半導体技術によって製造され、工程中、ただ一つの多結晶シリコン層を使うので、従来技術によるフラッシュメモリの使用から製造コストを増加する問題を避けることができる。
【図面の簡単な説明】
【図１】従来技術によるオプションフューズ回路を表す説明図である。
【図２】図１に示すオプションフューズがまだ焼切れていない時のレイアウトを表す説明図である。
【図３】図１に示すオプションフューズが焼切れた時のレイアウトを表す説明図である。
【図４】本発明によるオプションフューズ回路を表す説明図である。
【図５】図４に示すオプションフューズ回路の実施例を表す説明図である。
【図６】図５に示すロジックセルを表す説明図である。
【図７】図５に示す信号値が時間に従って変化する説明図である。
【図８】図４に示すオプションフューズ回路のもう一つ実施例を表す説明図である。
【図９】図８に示すロジックセルを表す説明図である。
【符号の説明】
１０、２０、３０、６０ オプションフューズ回路
１２、１４、４２、４４ ＰＭＯＳトランジスタ
１６、４６、４８ ＮＭＯＳトランジスタ
１８ オプションフューズ
２２、３２、６２ ラッチ
２４、３４、６４ 比較器
２６、３６、６６ 第一ロジックセル
２８、３８、６８ 第二ロジックセル
４０、７０ 単回プログラマブルロジックセル
５２、８２ 第一トランジスタ
５４、８４ 第二トランジスタ
５６、８６ 第一初期トランジスタ
５８、８８ 第二初期トランジスタ
ＢＬ ビット線端
ＢＬ１ 第一ビット線端
ＢＬ２ 第二ビット線端
ＢＬ０、ＺＢＬ０ 初期出力端
ＤＢ データ書込み入力端
Ｎ 第一端点
ＷＬ、ＺＷＬ 比較信号
ＷＬ１ 第一ワード線端
ＷＬ２ 第二ワード線端
ＺＮ 第二端点
ＺＰＧＭ モード選択入力端
【発明の属する技術分野】
本発明は、オプションフューズ回路に関し、特に標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路に関する。
【０００２】
【従来の技術】
一般に、メモリ（例えば、ＲＯＭ、ＤＲＡＭ、及びＳＲＡＭなど）は重要なデバイスの中の一つであり、揮発性データと不揮発性データを記憶する役割を担当している。メモリの中には、複数のメモリセルを含み、各々のメモリセルが１ビットのデジタルデータを記憶するのに使われ、前記複数のメモリセルが通常にアレイの形で配列され、更に半導体工程による集積回路の形で製造される。
【０００３】
一般の半導体工程の中で、歩留まりが１００パーセントに達することができず、集積回路の生産過程の中で、一定比例の不良品の出てくることが予想されるので、製造から出荷までの流れの中で、商品をテストするステップが非常に重要であり、欠かせないものである。テストによって、歩留まりによる機能不足或いは使えない商品が選び出され、更に淘汰される。こうすると、出荷するときに、顧客の受ける商品が正常に動くものを確保できるようになる。以上のことによって、商品テストが半導体工程の流れの中で、非常に重要なステップの一つである。
【０００４】
メモリの中には、非常に大量のメモリセル（今頃のメモリ容量が数十から数百メガバイトであり、例えば、６４Ｍ、１２８Ｍ）を含むので、大量のメモリセルの中に、少なくとも一つメモリセルの壊れる確率が非常に高い。更に、もしメモリの中に只一つメモリセルが壊れれば、このメモリが不良品と見なされ、使えない。こうしたら、メモリ製造メーカに大きな困惑に与える。従って、一般のメモリを設計する時に、元のメモリセルアレイ以外に１セットの予備メモリセルを加え、更に特殊の回路設計によって前記予備メモリセルと前記メモリセルアレイとの繋がりを制御及び選択する。このような設計があると、商品をテストする時に、もし前記メモリセルアレイの中にある場所のメモリセルが壊れれば、前記特殊の回路設計によって前記予備メモリセルを壊れるメモリセルに入れ替わることを制御し、前記メモリが少ない壊れる部分の原因で捨てられることは起こらないので、大幅にコストが下がる。前記特殊の回路設計が一般的にオプションフューズ回路と呼ばれる。
【０００５】
図１は、従来技術によるオプションフューズ回路１０を表す説明図である。オプションフューズ回路１０は、ＰＭＯＳトランジスタ１２、１４と、ＮＭＯＳトランジスタ１６と、オプションフューズ１８とを含む。ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１６が互いに電気的に接続され、インバーターを構成し、二つトランジスタのゲート電極が互いに繋がり、前記インバーターの入力端として使われ、二つトランジスタのドレイン電極が互いに繋がり、前記インバーターの出力端として使われる。トランジスタ１２のドレイン電極とオプションフューズ１８の一端が前記インバーターの入力端に電気的に接続され、トランジスタ１２のゲート電極が前記インバーターの出力端に電気的に接続され、前記インバーターの出力端がオプションフューズ回路１０の出力端Ｖｏｕｔとして使われる。最後に、ＰＭＯＳトランジスタ１２、１４のソース電極がシステム電圧Ｖｄｄに電気的に接続され、ＮＭＯＳトランジスタ１６のソース電極とオプションフューズ１８の他の一端が接地電圧Ｖｓｓに電気的に接続される。
【０００６】
図２と図３を参照するに、図２は、オプションフューズ１８のレイアウトを表す説明図である。通常にオプションフューズ１８は、金属線或いは多結晶シリコン線から構成され、テスト段階において、必要に従ってレーザで焼き切ることを行う。図３に示すように、オプションフューズ回路１０は、オプションフューズ１８が焼き切れていないと焼き切れた時に、出力端Ｖｏｕｔから出力される信号値が異なり（図１に表されるオプションフューズ回路１０を例として、オプションフューズ１８がまだ焼き切れていない時に、出力信号Ｖｏｕｔが“１”であり、即ち、高電圧であり、オプションフューズ１８が焼き切れた時に、出力信号Ｖｏｕｔが“０”であり、即ち、低電圧である）、メモリの回路設計は、複数のオプションフューズ回路１０の出力信号値によって、予備メモリセルをどんな組み合わせで前記メモリセルアレイの中に壊れるメモリセルに入れ替えるのを決めることができる。
【０００７】
しかし、オプションフューズ１８をレイアウトする時に、通常に周りに十分な面積（図２と図３に示すように、５μｍ×５μｍの面積を用意した）を用意することが必要であり、レーザで焼き切ることを行う時に、周りのデバイスを壊すことを避けるためである。更にレーザで焼き切ることを行うために、オプションフューズ１８表面の酸化膜を取り除いて、開口を用意することが必要であり、しかし、この開口が水素の浸透することによって腐蝕する可能性があり、更に他のデバイスを破壊する恐れがあり、周りのデバイスの信頼性を下げる。この現象は、オプションフューズ回路１０の数がメモリ容量の増加に従って増加する時に、よく見られ、多いオプションフューズ回路１０が多い予備開口を代表するので、メモリの中にある各々のデバイスが汚染される機会も大幅に増える。もう一つは、レーザで焼き切ることが他の工程に対して時間のかかる過程であり、テスト工程で、数多くのオプションフューズ１８に一つ一つ焼き切る動作をしなければならないので、テスト時間が長くなる。
【０００８】
レーザで焼き切る技術から上に述べた問題を招くオプションフューズ回路技術を避けるために、従来技術が不揮発性のフラッシュメモリと合わせる回路設計によって同様の目的に達するが、フラッシュメモリは、標準相補型金属酸化膜半導体工程と互換性がある製造方法でつくることができず、工程の中で、更なる一層の多結晶シリコン層を加えなければならないので、製造コストが上がる。
【０００９】
【発明が解決しようとする課題】
本発明は、レーザで焼き切る技術から生ずる問題を解決するために、標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路を提供することを課題とする。
【００１０】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、第一端点と第二端点を含み、前記第一端点及び前記第二端点の信号をラッチするのに使われるラッチと、二つの入力端と一つの出力端を含み、前記二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号を出力するのに使われる比較器と、第一ワード線端と第一ビット線端を含み、前記第一ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第一ビット線端が前記第一端点に電気的に接続され、不揮発性データを記憶するのに使われる第一ロジックセルと、第二ワード線端と第二ビット線端を含み、前記第二ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第二ビット線端が前記第二端点に電気的に接続され、不揮発性データを記憶するのに使われる第二ロジックセルとを含む構造によって課題を解決できる。
【００１１】
請求項１に記載するオプションフューズ回路は、標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路であって、第一端点と第二端点を含み、前記第一端点及び前記第二端点の信号をラッチするのに使われるラッチと、二つの入力端と一つの出力端を含み、前記二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号を出力するのに使われる比較器と、第一ワード線端と第一ビット線端を含み、前記第一ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第一ビット線端が前記第一端点に電気的に接続され、不揮発性データを記憶するのに使われる第一ロジックセルと、第二ワード線端と第二ビット線端を含み、前記第二ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第二ビット線端が前記第二端点に電気的に接続され、不揮発性データを記憶するのに使われる第二ロジックセルとを含み、前記第一ロジックセルの中に記憶されるデータ及び前記第二ロジックセルの中に記憶されるデータは、相補である。
【００１２】
請求項２に記載するオプションフューズ回路は、請求項１におけるオプションフューズ回路は、読み取りモードに置かれ、電源が立ち上がる時に、電源供給電圧が時間につれて予定値までに逓増し、前記第一ビット線端及び前記第二ビット線端の電圧値が前記電源供給電圧につれて逓増する。
【００１３】
請求項３に記載するオプションフューズ回路は、請求項２におけるもし前記第一ビット線端及び前記第二ビット線端の電圧が逓増過程で互いに等しいであれば、前記比較器から出力される前記比較信号が前記第一ロジックセル及び前記第二ロジックセルを導通状態にさせ、前記第一端点が前記第一ロジックセルに記憶されるデータを検知し、前記第二端点が前記第二ロジックセルに記憶されるデータを検知する。
【００１４】
請求項４に記載するオプションフューズ回路は、請求項２におけるもし前記第一ビット線端及び前記第二ビット線端の電圧が逓増過程で互いに異なれば、前記比較器から出力される前記比較信号が前記第一ロジックセル及び前記第二ロジックセルを遮断状態にさせ、前記ラッチが前記第一端点及び前記第二端点の信号をラッチする。
【００１５】
請求項５に記載するオプションフューズ回路は、請求項１におけるラッチが二つのインバーターから逆に接続され成すことを特徴とする。
【００１６】
請求項６に記載するオプションフューズ回路は、請求項５におけるインバーターが一つのＰＭＯＳトランジスタと一つのＮＭＯＳトランジスタから構成され、前記二つのトランジスタのゲート電極が互いに電気的に接続され、前記インバーターの入力端として使われ、前記二つのトランジスタのドレイン電極が互いに電気的に接続され、前記インバーターの出力端として使われる。
【００１７】
請求項７に記載するオプションフューズ回路は、請求項１における比較器が複数のロジックゲートを含み、前記第一端点及び前記第二端点の信号を比較し、前記出力端に前記比較信号を出力するのに使われる。
【００１８】
請求項８に記載するオプションフューズ回路は、請求項１における比較器は、更にモード選択入力端を含み、前記オプションフューズ回路が、書込みモード或いは読み取りモードに置かれることを決めるのに使われる。
【００１９】
請求項９に記載するオプションフューズ回路は、請求項１における比較器は、更にデータ書込み入力端を含み、前記オプションフューズ回路が、書込みモードに置かれる時に前記第一ロジックセル及び前記第二ロジックセルに書き込もうとされるデータを入力するのに使われる。
【００２０】
請求項１０に記載するオプションフューズ回路は、請求項１における第一ロジックセル及び前記第二ロジックセルが単回プログラマブルロジックセルである。
【００２１】
請求項１１に記載するオプションフューズ回路は、請求項１０における単回プログラマブルロジックセルは、第一トランジスタと第二トランジスタを含み、前記第一トランジスタのソース電極が、電源供給電圧に電気的に接続され、前記第一トランジスタのゲート電極が前記単回プログラマブルロジックセルのワード線端として使われ、前記第一トランジスタのドレイン電極が前記第二トランジスタのソース電極に電気的に接続され、前記第二トランジスタのゲート電極がフローティング状態であり、前記第二トランジスタのドレイン電極が前記単回プログラマブルロジックセルのビット線端として使われる。
【００２２】
請求項１２に記載するオプションフューズ回路は、請求項１１における第一トランジスタ及び第二トランジスタがＰＭＯＳトランジスタであり、前記第一トランジスタのソース電極が高電圧に電気的に接続される。
【００２３】
請求項１３に記載するオプションフューズ回路は、請求項１１における第一トランジスタ及び第二トランジスタがＮＭＯＳトランジスタであり、前記第一トランジスタのソース電極が接地電圧に電気的に接続される。
【００２４】
請求項１４に記載するオプションフューズ回路は、請求項１におけるオプションフューズ回路は、更に前記第一ロジックセル及び前記第二ロジックセルに電気的に接続される初期モジュールを含み、書込みモードに置かれる時に、前記第一ロジックセル及び前記第二ロジックセルにデータを書き込むのに使われる。
【００２５】
請求項１５に記載するオプションフューズ回路は、請求項１４における初期モジュールは、第一初期トランジスタと第二初期トランジスタを含み、前記第一初期トランジスタと前記第二初期トランジスタがＮＭＯＳトランジスタであり、ドレイン電極がそれぞれ前記第一ビット線端及び前記第二ビット線端に電気的に接続され、ソース電極がすべて接地電圧に電気的に接続され、前記比較器が更に二つの相位反対の初期出力端を含み、それぞれ前記第一初期トランジスタ及び前記第二初期トランジスタのゲート電極に電気的に接続され、前記第一初期トランジスタ及び前記第二初期トランジスタの導通を制御し、前記データを前記第一ロジックセル及び前記第二ロジックセルに書き込むのに使われる。
【００２６】
請求項１６に記載するオプションフューズ回路は、請求項１４における初期モジュールは、第一初期トランジスタと第二初期トランジスタを含み、前記第一初期トランジスタと前記第二初期トランジスタがＰＭＯＳトランジスタであり、ドレイン電極がそれぞれ前記第一ビット線端及び前記第二ビット線端に電気的に接続され、ソース電極がすべて高電圧に電気的に接続され、前記比較器が更に二つの相位反対の初期出力端を含み、それぞれ前記第一初期トランジスタ及び前記第二初期トランジスタのゲート電極に電気的に接続され、前記第一初期トランジスタ及び前記第二初期トランジスタの導通を制御し、前記データを前記第一ロジックセル及び前記第二ロジックセルに書き込むのに使われる。
【００２７】
請求項１７に記載するオプションフューズ回路は、請求項１における比較器は、更に信号出力端を含み、前記ラッチのラッチする信号を出力するのに使われる。
【００２８】
【発明の実施の形態】
本発明は、オプションフューズ回路に関し、特に標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路に関し、第一端点と第二端点を含み、前記第一端点及び第二端点の信号をラッチするのに使われるラッチと、二つの入力端と一つの出力端を含み、前記二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号を出力するのに使われる比較器と、第一ワード線端と第一ビット線端を含み、前記第一ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第一ビット線端が前記第一端点に電気的に接続され、不揮発性データを記憶するのに使われる第一ロジックセルと、第二ワード線端と第二ビット線端を含み、前記第二ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第二ビット線端が前記第二端点に電気的に接続され、不揮発性データを記憶するのに使われる第二ロジックセルとによって、オプションフューズ回路を構成する。
【００２９】
かかるオプションフューズ回路の構造と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００３０】
【実施例】
図４を参照するに、図４は、本発明によるオプションフューズ回路２０を表す説明図である。オプションフューズ回路２０は、ラッチ２２と、比較器２４と、第一ロジックセル２６と、第二ロジックセル２８とを含み、ラッチ２２が第一端点Ｎと、第二端点ＺＮとを含み、第一端点Ｎ及び第二端点ＺＮの信号をラッチするのに使われ、比較器２４が二つの入力端と一つの出力端を含み、前記二つの入力端がそれぞれ前記第一端点Ｎと前記第二端点ＺＮに電気的に接続され、前記二つの入力端がそれぞれ前記第一端点Ｎ及び前記第二端点ＺＮとの信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号ＷＬを出力するのに使われ、第一ロジックセル２６が不揮発性データを記憶するのに使われ、第一ワード線端ＷＬ１と第一ビット線端ＢＬ１を含み、前記第一ワード線端ＷＬ１が前記比較器２４の出力端に電気的に接続され、前記比較信号ＷＬを入力し、前記第一ビット線端ＢＬ１が前記第一端点Ｎに電気的に接続され、第二ロジックセル２８が不揮発性データを記憶するのに使われ、第二ワード線端ＷＬ２と第二ビット線端ＢＬ２を含み、前記第二ワード線端ＷＬ２が前記比較器２４の出力端に電気的に接続され、前記比較信号ＷＬを入力し、前記第二ビット線端ＢＬ２が前記第二端点ＺＮに電気的に接続される。図４に示すように、ラッチ２２は、通常に二つのインバーターから逆に接続され成す。続いて、本発明による好ましい実施例によってオプションフューズ回路２０の操作原理を説明する。
【００３１】
図５は、本発明による実施例のオプションフューズ回路３０を表す説明図であり、各々のデバイスの繋がりがオプションフューズ回路２０と同様であるので、改めて説明しない。図５に示すように、オプションフューズ回路３０は、ラッチ３２を含み、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４６からインバーターを構成し、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４８から他の一つのインバーターを構成し、前記二つインバーターが互いに逆に接続され、二つの出力端が第一端点Ｎと第二端点ＺＮとして使われる。図５に示すように、オプションフューズ回路３０は、更に比較器３４を含み、複数のロジックゲートによって第一端点Ｎと第二端点ＺＮから入力される信号を比較し、出力端に比較信号ＺＷＬを生じる。比較器３４は、更にモード選択入力端ＺＰＧＭと、データ書込み入力端ＤＢとを含み、モード選択入力端ＺＰＧＭが、オプションフューズ回路３０が書込みモード或いは読み取りモードに置かれることを決めるのに使われ、データ書込み入力端ＤＢが、オプションフューズ回路３０が書込みモードに置かれる時に、書き込もうとされるデータを入力するのに使われる。
【００３２】
オプションフューズ回路３０は、更に第一ロジックセル３６と第二ロジックセル３８を含み、図４に示すオプションフューズ回路２０と同様であり、第一ロジックセル３６と第二ロジックセル３８が不揮発性データを記憶するのに使われ、ワード線端が比較器３４の出力端に電気的に接続され、比較信号ＺＷＬを入力し、ビット線端がそれぞれ第一端点Ｎと第二端点ＺＮに電気的に接続される。この実施例の中に、第一ロジックセル３６と第二ロジックセル３８が図６に示す単回プログラマブルロジックセル４０（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌ）を使い、単回プログラマブルロジックセル４０が第一トランジスタ５２と第二トランジスタ５４を含み、第一トランジスタ５２と第二トランジスタ５４がＰＭＯＳトランジスタであり、第一トランジスタ５２のソース電極が電源供給電圧Ｖｃｃに電気的に接続され、第一トランジスタ５２のゲート電極が第一ロジックセル３６及び第二ロジックセル３８のワード線端（図６の中に比較信号ＺＷＬに接続するところ）として使われ、第一トランジスタ５２のドレイン電極が第二トランジスタ５４のソース電極に電気的に接続され、第二トランジスタ５４のゲート電極がフローティング状態であり、第二トランジスタ５４のドレイン電極が第一ロジックセル３６及び第二ロジックセル３８のビット線端（図６の中にＢＬを示すところ）として使われる。単回プログラマブルロジックセル４０は、そのワード線端及びビット線端の入力信号値を変えることによって第二トランジスタ５４のフローティングゲート電極の中に蓄えられる電子数を変え、更に単回プログラマブルロジックセル４０の中に蓄えられるデータを変える。
【００３３】
オプションフューズ回路３０は、更に初期モジュールを含み、第一ロジックセル３６及び第二ロジックセル３８に電気的に接続され、書込みモードの時に、第一ロジックセル３６及び第二ロジックセル３８にデータを書き込むのに使われる。図５に示すように、前記初期モジュールは、第一ト初期ランジスタ５６と第二初期トランジスタ５８を含み、第一初期トランジスタ５６と第二初期トランジスタ５８がＮＭＯＳトランジスタであり、ドレイン電極が、それぞれ第一ロジックセル３６及び第二ロジックセル３８のビット線端に電気的に接続され、ソース電極が接地電圧Ｖｓｓ（０Ｖ）に電気的に接続される。比較器３４は、更に二つの位相の反対する初期出力端ＢＬ０、ＺＢＬ０を含み、それぞれ第一初期トランジスタ５６及び第二初期トランジスタ５８のゲート電極に電気的に接続され、第一初期トランジスタ５６及び第二初期トランジスタ５８の導通を制御し、第一ロジックセル３６及び第二ロジックセル３８にデータを書き込むのに使われる。続いて、本実施例のオプションフューズ回路３０によってもっと詳しく書き込みモード及び読み取りモードの動作を説明する。
【００３４】
商品テストの流れの中で、もしメモリのメモリセルアレイの中にあるメモリセルが壊れれば、前記メモリの中にある複数のオプションフューズ回路に対して書き込む動作を行い、前記メモリの中に予め置かれる複数の予備メモリセルを壊れたメモリセルに入れ替える。ここでは、前記複数のオプションフューズ回路の中の一つを例として、更に図５の中にあるオプションフューズ回路３０によって書込みモードで行う操作原理を説明する。
【００３５】
オプションフューズ回路３０がデータを書き込もう時に、モード選択入力端ＺＰＧＭが低電圧（例えば０Ｖ）を入力し（即ち、オプションフューズ回路３０が書込みモードに置かれる）、更にデータ書込み入力端ＤＢに、第一ロジックセル３６及び第二ロジックセル３８に書き込もうデータを入力し、もし前記データが“０”であれば、初期出力端ＢＬ０が低電圧を出力し、初期出力端ＺＢＬ０が高電圧を出力し、第一トランジスタ５６と第二トランジスタ５８がそれぞれ導通状態と遮断状態になり、更に第一端点Ｎと第二端点ＺＮをそれぞれ低電圧と高電圧にさせ、モード選択入力端ＺＰＧＭが低電圧であるので、比較信号ＺＷＬを低電圧にさせ、第一ロジックセル３６及び第二ロジックセル３８がワード線端に低電圧を入力することによって、第一トランジスタ５２が導通され、第二トランジスタ５４のゲート電極に蓄えられる電子数がビット線端に入力される電圧によって変わり、更に第一ロジックセル３６及び第二ロジックセル３８がそれぞれ書込み状態（第二トランジスタのゲート電極の中に電子電荷がある）と消去状態（第二トランジスタのゲート電極の中に電子電荷がない）になり、データが第一ロジックセル３６及び第二ロジックセル３８の中に記憶される。同様の原理によって、もしデータが“１”であれば、第一ロジックセル３６及び第二ロジックセル３８がそれぞれ消去状態と書込み状態に置かれ、データが第一ロジックセル３６及び第二ロジックセル３８の中に記憶される。
【００３６】
テスト工程の後に、書込み動作が行われた複数のオプションフューズ回路を有するメモリは、合格商品と見なされ、電子商品に付けられる。前記メモリを使用する前記電子商品は、電源が立ち上がる時に、前記メモリが、前記複数のオプションフューズ回路に対して読み取り動作を行うことによって、前記複数の予備メモリセルを正確的に読み取ることを行い、更に壊れたメモリセルにとって代わることができ、前記メモリが間違いなく正確的に動く。ここでは、前記複数のオプションフューズ回路の中の一つを例として、更に図５の中にあるオプションフューズ回路３０が読み取りモードで行う操作原理を説明する。
【００３７】
オプションフューズ回路３０がデータを読み取ろう時に、モード選択入力端ＺＰＧＭが高電圧（Ｖｃｃ）を入力し（即ち、オプションフューズ回路３０が読み取りモードに置かれる）、初期出力端ＢＬ０、ＺＢＬ０が低電圧を出力し、第一初期トランジスタ５６と第二初期トランジスタ５８が遮断状態に置かれることをさせる。図７を参照するように、図７は、図５に示す信号値が時間に従って変化する説明図であり、電源が立ち上がる時に、電源供給電圧Ｖｃｃが時間につれて予定値までに逓増し、オプションフューズ回路３０の動作によって、データ検知とデータラッチの二つの段階がある。上に述べたオプションフューズ回路３０の書込み動作によってわかり、第一ロジックセル３６及び第二ロジックセル３８に記憶されるデータが必ず反相であり、即ち、もし第一ロジックセル３６が書込み状態に置かれれば、第二ロジックセル３８が消去状態に置かれ、もし第一ロジックセル３６が消去状態に置かれれば、第二ロジックセル３８が書込み状態に置かれる。
【００３８】
オプションフューズ回路３０がデータ検知段階に置かれる時に、第一端点Ｎ及び第二端点ＺＮの電圧値が電源供給電圧Ｖｃｃにつれて増加し、電源供給電圧Ｖｃｃの値は、まだ第一端点Ｎ及び第二端点ＺＮの電圧値を、第一ロジックセル３６及び第二ロジックセル３８の異なる状態に置かれるのによって生じる電圧差に達していないので、第一端点Ｎ及び第二端点ＺＮの電圧値が高電圧であり、更にモード選択入力端ＺＰＧＭが高電圧であり、図４に示す比較器３４の中にある複数のロジックゲートを介して、比較信号ＺＷＬが低電圧になり、第一ロジックセル３６及び第二ロジックセル３８の第一トランジスタ５２を導通状態にさせ、第一端点Ｎ及び第二端点ＺＮが第一ロジックセル３６及び第二ロジックセル３８の中に記憶されるデータを検知する。
【００３９】
オプションフューズ回路３０がデータラッチ段階に置かれる時に、電源供給電圧Ｖｃｃの値は、もう第一端点Ｎ及び第二端点ＺＮの電圧値を、第一ロジックセル３６及び第二ロジックセル３８の異なる状態に置かれるのによって生じる電圧差に達するので、第一端点Ｎ及び第二端点ＺＮの電圧値が図７に示すように異なりを生じ（第一ロジックセル３６が書込み状態に置かれ、第二ロジックセル３８が消去状態に置かれる場合）、この時、比較器３４の中にある複数のロジックゲートを介して、比較信号ＺＷＬが図７に示すように高電圧に変え、第一ロジックセル３６及び第二ロジックセル３８にある第一トランジスタ５２が遮断状態になり、第一端点Ｎ及び第二端点ＺＮがデータを検知する動作を停止し、検知した結果によってラッチ３２の中に前記データをラッチし（図７に示すように、第一端点Ｎが高電圧であり、第二端点ＺＮが低電圧である）、読み取り動作を完成する。その他、オプションフューズ回路３０の比較器３４は、更に信号出力端Ｖｏｕｔを含み、ラッチ３２のラッチする信号を出力するのに使われる。本実施例の中で、第一端点Ｎが高電圧であるので、比較器３４の中にある複数のロジックゲートを介して、信号出力端Ｖｏｕｔが低電圧を出力し、即ち、ロジック値が“０”である。
【００４０】
図８は、本発明によるもう一つの実施例のオプションフューズ回路６０を表す説明図である。オプションフューズ回路６０は、ラッチ６２と、比較器６４と、第一ロジックセル６６と、第二ロジックセル６８とを含む。図９は、図８に示す第一ロジックセル６６及び第二ロジックセル６８の使う単回プログラマブルロジックセル７０を表す説明図である。単回プログラマブルロジックセル７０は、第一トランジスタ８２と、第二トランジスタ８４とを含み、第一トランジスタ８２と第二トランジスタ８４がＮＭＯＳトランジスタであり、各々のデバイスの間の繋がりがオプションフューズ回路３０及び単回プログラマブルロジックセル４０と似ているので、改めて説明しない。しかし、比較器６４の中にある複数のロジックゲートが互いに接続することは、必要に従うものであり、比較器３４と異なり、更に比較器６４が比較信号ＷＬを第一ロジックセル６６と第二ロジックセル６８に出力し、又は単回プログラマブルロジックセル７０の中にある第一トランジスタ８２のソース電極が接地電圧Ｖｓｓ（０Ｖ）に電気的に接続される。オプションフューズ回路６０は、書込みモード或いは読み取りモードに置かれる時の動作がオプションフューズ回路３０と非常に似ており、上に述べたオプションフューズ回路３０に対する動作説明によって同様の結果を得ることができる。その他、図８にあるオプションフューズ回路６０は、更に第一初期トランジスタ８６と第二初期トランジスタ８８を含み、繋がり方と操作方法が図５にあるオプションフューズ回路３０の第一初期トランジスタ５６と第二初期トランジスタ５８と似ており、しかし、第一初期トランジスタ８６と第二初期トランジスタ８８がＰＭＯＳトランジスタであり、ソース電極が高電圧Ｖｃｃに電気的に接続される。
【００４１】
【発明の効果】
従来技術によるオプションフューズ回路と比べて、本発明によるオプションフューズ回路がラッチ、比較器及び二つのロジックセルから構成され、書込みモードの時に、初期値を二つのロジックセルの中に設定し、読み取りモードにおいて電源が立ち上がる時に、前記ラッチを使って、前記二つのロジックセルの中に蓄えられるデータを検知し、更に出力する。これは、従来技術によるレーザで焼き切る技術から生じる信頼性下がり及びテスト時間が長い問題を避け、更に本発明によるオプションフューズ回路は、標準相補型金属酸化膜半導体技術によって製造され、工程中、ただ一つの多結晶シリコン層を使うので、従来技術によるフラッシュメモリの使用から製造コストを増加する問題を避けることができる。
【図面の簡単な説明】
【図１】従来技術によるオプションフューズ回路を表す説明図である。
【図２】図１に示すオプションフューズがまだ焼切れていない時のレイアウトを表す説明図である。
【図３】図１に示すオプションフューズが焼切れた時のレイアウトを表す説明図である。
【図４】本発明によるオプションフューズ回路を表す説明図である。
【図５】図４に示すオプションフューズ回路の実施例を表す説明図である。
【図６】図５に示すロジックセルを表す説明図である。
【図７】図５に示す信号値が時間に従って変化する説明図である。
【図８】図４に示すオプションフューズ回路のもう一つ実施例を表す説明図である。
【図９】図８に示すロジックセルを表す説明図である。
【符号の説明】
１０、２０、３０、６０ オプションフューズ回路
１２、１４、４２、４４ ＰＭＯＳトランジスタ
１６、４６、４８ ＮＭＯＳトランジスタ
１８ オプションフューズ
２２、３２、６２ ラッチ
２４、３４、６４ 比較器
２６、３６、６６ 第一ロジックセル
２８、３８、６８ 第二ロジックセル
４０、７０ 単回プログラマブルロジックセル
５２、８２ 第一トランジスタ
５４、８４ 第二トランジスタ
５６、８６ 第一初期トランジスタ
５８、８８ 第二初期トランジスタ
ＢＬ ビット線端
ＢＬ１ 第一ビット線端
ＢＬ２ 第二ビット線端
ＢＬ０、ＺＢＬ０ 初期出力端
ＤＢ データ書込み入力端
Ｎ 第一端点
ＷＬ、ＺＷＬ 比較信号
ＷＬ１ 第一ワード線端
ＷＬ２ 第二ワード線端
ＺＮ 第二端点
ＺＰＧＭ モード選択入力端
Claims (17)
- 標準相補型金属酸化膜半導体技術によって製造されるオプションフューズ回路であって、
第一端点と第二端点を含み、前記第一端点及び前記第二端点の信号をラッチするラッチと、
二つの入力端と一つの出力端を含み、前記二つの入力端が前記第一端点と前記第二端点に電気的に接続され、前記二つの入力端がそれぞれ前記第一端点及び前記第二端点の信号を入力し、更に前記二つの信号を比較し、前記出力端に比較信号を出力する比較器と、
第一ワード線端と第一ビット線端を含み、前記第一ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第一ビット線端が前記第一端点に電気的に接続され、不揮発性データを記憶する第一ロジックセルと、
第二ワード線端と第二ビット線端を含み、前記第二ワード線端が前記比較器の出力端に電気的に接続され、前記比較信号を入力し、前記第二ビット線端が前記第二端点に電気的に接続され、不揮発性データを記憶する第二ロジックセルとを含み、
前記第一ロジックセルの中に記憶されるデータ及び前記第二ロジックセルの中に記憶されるデータは、相補であることを特徴とするオプションフューズ回路。 - 前記オプションフューズ回路は、読み取りモードに置かれ、電源が立ち上がる時に、電源供給電圧が時間につれて予定値までに逓増し、前記第一ビット線端及び前記第二ビット線端の電圧値が前記電源供給電圧につれて逓増することを特徴とする請求項１記載のオプションフューズ回路。
- 前記第一ビット線端及び前記第二ビット線端の電圧が逓増過程で互いに等しいとき、前記比較器から出力される前記比較信号が前記第一ロジックセル及び前記第二ロジックセルを導通状態にさせ、前記第一端点が前記第一ロジックセルに記憶されるデータを検知し、前記第二端点が前記第二ロジックセルに記憶されるデータを検知することを特徴とする請求項２記載のオプションフューズ回路。
- 前記第一ビット線端及び前記第二ビット線端の電圧が逓増過程で互いに異るとき、前記比較器から出力される前記比較信号が前記第一ロジックセル及び前記第二ロジックセルを遮断状態にさせ、前記ラッチが前記第一端点及び前記第二端点の信号をラッチすることを特徴とする請求項２記載のオプションフューズ回路。
- 前記ラッチが二つのインバーターから逆に接続されることを特徴とする請求項１記載のオプションフューズ回路。
- 前記インバーターが一つのＰＭＯＳトランジスタと一つのＮＭＯＳトランジスタから構成され、前記二つのトランジスタのゲート電極が互いに電気的に接続され、前記インバーターの入力端として使われ、前記二つのトランジスタのドレイン電極が互いに電気的に接続され、前記インバーターの出力端として使われることを特徴とする請求項５記載のオプションフューズ回路。
- 前記比較器が複数のロジックゲートを含み、前記第一端点及び前記第二端点の信号を比較し、前記出力端に前記比較信号を出力することを特徴とする請求項１記載のオプションフューズ回路。
- 前記比較器は、更にモード選択入力端を含み、前記オプションフューズ回路が、書込みモード或いは読み取りモードに置かれることを決めることを特徴とする請求項１記載のオプションフューズ回路。
- 前記比較器は、更にデータ書込み入力端を含み、前記オプションフューズ回路が、書込みモードに置かれる時に前記第一ロジックセル及び前記第二ロジックセルに書き込もうとされるデータを入力することを特徴とする請求項１記載のオプションフューズ回路。
- 前記第一ロジックセル及び前記第二ロジックセルが単回プログラマブルロジックセルであることを特徴とする請求項１記載のオプションフューズ回路。
- 前記単回プログラマブルロジックセルは、第一トランジスタと第二トランジスタを含み、前記第一トランジスタのソース電極が、電源供給電圧に電気的に接続され、前記第一トランジスタのゲート電極が前記単回プログラマブルロジックセルのワード線端として使われ、前記第一トランジスタのドレイン電極が前記第二トランジスタのソース電極に電気的に接続され、前記第二トランジスタのゲート電極がフローティング状態であり、前記第二トランジスタのドレイン電極が前記単回プログラマブルロジックセルのビット線端として使われることを特徴とする請求項１０記載のオプションフューズ回路。
- 前記第一トランジスタ及び第二トランジスタがＰＭＯＳトランジスタであり、前記第一トランジスタのソース電極が高電圧に電気的に接続されることを特徴とする請求項１１記載のオプションフューズ回路
- 前記第一トランジスタ及び第二トランジスタがＮＭＯＳトランジスタであり、前記第一トランジスタのソース電極が接地電圧に電気的に接続されることを特徴とする請求項１１記載のオプションフューズ回路。
- 前記オプションフューズ回路は、更に前記第一ロジックセル及び前記第二ロジックセルに電気的に接続される初期モジュールを含み、書込みモードに置かれる時に、前記第一ロジックセル及び前記第二ロジックセルにデータを書き込むことを特徴とする請求項１記載のオプションフューズ回路。
- 前記初期モジュールは、第一初期トランジスタと第二初期トランジスタを含み、前記第一初期トランジスタと前記第二初期トランジスタがＮＭＯＳトランジスタであり、ドレイン電極がそれぞれ前記第一ビット線端及び前記第二ビット線端に電気的に接続され、ソース電極がすべて接地電圧に電気的に接続され、前記比較器が更に二つの相位反対の初期出力端を含み、それぞれ前記第一初期トランジスタ及び前記第二初期トランジスタのゲート電極に電気的に接続され、前記第一初期トランジスタ及び前記第二初期トランジスタの導通を制御し、前記データを前記第一ロジックセル及び前記第二ロジックセルに書き込むことを特徴とする請求項１４記載のオプションフューズ回路。
- 前記初期モジュールは、第一初期トランジスタと第二初期トランジスタを含み、前記第一初期トランジスタと前記第二初期トランジスタがＰＭＯＳトランジスタであり、ドレイン電極がそれぞれ前記第一ビット線端及び前記第二ビット線端に電気的に接続され、ソース電極がすべて高電圧に電気的に接続され、前記比較器が更に二つの相位反対の初期出力端を含み、それぞれ前記第一初期トランジスタ及び前記第二初期トランジスタのゲート電極に電気的に接続され、前記第一初期トランジスタ及び前記第二初期トランジスタの導通を制御し、前記データを前記第一ロジックセル及び前記第二ロジックセルに書き込むことを特徴とする請求項１４記載のオプションフューズ回路。
- 前記比較器は、更に信号出力端を含み、前記ラッチのラッチする信号を出力することを特徴とする請求項１記載のオプションフューズ回路。
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