JP2009004087A - 半導体集積回路装置 - Google Patents

Abstract

【課題】多ビット構成とした場合のプログラムビットの回路面積を低減する。
【解決手段】半導体集積回路装置において、第１導電型の第１半導体領域と第２導電型の第２半導体領域と、上記第１半導体領域に形成された第２導電型のソース領域及びドレイン領域と、上記第１半導体領域及び上記第２半導体領域とそれぞれ絶縁膜を介して形成されたゲート電極とを有する第１及び第２の不揮発性メモリセル（２２４〜２２６）と、上記第１及び第２の不揮発性メモリセルの書き込みまたは読み出しのための制御信号を生成する制御回路（２２０）とを設ける。上記制御回路を上記第１の不揮発性メモリセルと第１の方向に隣接して配置する。上記制御回路から上記不揮発性メモリセルに上記制御信号を印加するための信号線を上記第１の方向に延伸する。これにより、多ビット構成におけるプログラムビットの回路面積の低減化を図る。
【選択図】図１４

Description

本発明は、半導体集積回路装置に係り、特に多層配線を用いる高集積半導体集積回路において、製造コストを増加させることなく、メモリセルアレイの欠陥救済を行うのに好適な半導体集積回路装置に関する。

従来、多層配線における欠陥救済においては、その欠陥のある場所をプログラムする方式として、ポリシリコンをレーザーにより切断する方法や、あるいは配線をレーザーにより切断する方法が用いられていた。このことは、アイイーイーイー、インターナショナルソリッドステートサーキットコンファランス、ダイジェストオブテクニカルペーパーズp.p.418-419 (IEEE International Solid-State Circuits Conference, Digest of Technical Papers, p.p. 418-419)のＤＲＡＭにおいて実施された例のごとくである。

IEEE International Solid-State Circuits Conference, Digest of Technical Papers, p.p. 418-419

半導体集積回路に欠陥救済を導入する際にコストを低減するためには次のような要素を考えるべきである。
（１）製造工程を増加させないこと
（２）チップ面積を小さくすること
（３）テスティング及び救済行程を縮小すること
以上の要素を鑑みると、上記の従来技術の欠陥救済方式は以下に述べる問題がある。

（１）レーザによる切断方法は、まず、半導体集積回路がウエハ状態で完成後、プローブによる検査を行い、その後、レーザーによる切断装置を用いて切断を行う。このような方式の場合には、レーザ切断装置が新たに必要になる他、プローブによる検査からレーザによる切断にいたるまでの一連の行程に時間がかかる。したがって、救済行程も含めたテスティング行程が複雑化し、コストの上昇をもたらす。

（２）レーザによりポリシリコンを溶断するためには、あらかじめポリシリコン上の絶縁膜を取り除く必要がある。しかしながら多層配線を用いる半導体集積回路においては、ポリシリコン上の絶縁膜が厚くなり、厚くなるにつれ絶縁膜を取り除くのが難しくなってくる。特に、銅による配線を行う場合は、絶縁膜は窒化シリコン膜と酸化シリコン膜を交互に積み重ねていく構造になり、この構造においてポリシリコン上の絶縁膜を取り除くのはとりわけ困難である。また、銅配線そのものをレーザーにより切断することも従来例のように可能であるが、アルミニウムのよりも銅のほうが融点が高く、切断のためのレーザーはより大きなエネルギーを必要とする。この、大きなレーザーのエネルギーは切断する部分の周囲の構造に、ダメージを生じる恐れがある。

本発明が解決しようとする課題は、上記多層配線における欠陥救済回路の問題を解決し、多層配線プロセス又は、銅配線を使うような集積回路においても、製造コスト、チップ面積、テスティングコストの増加をもたらすことのない欠陥救済回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

上記課題を達成するために、本発明においては、以下の手段を用いる。メモリセルを含むメモリセルアレイと、メモリセルアレイに欠陥をもつ欠陥メモリセルがあった場合に、欠陥メモリセルを置き換えるための冗長メモリセルと、欠陥メモリセルに基づく救済アドレス情報を記憶するための不揮発性メモリと、不揮発性メモリに記憶された救済アドレス情報により、メモリセルアレイからの出力と冗長メモリセルからの出力との接続を切り換え制御する救済デコーダとを有し、不揮発性メモリは、半導体基板の主面に沿って設けられた第１導電型の第１半導体領域及び第２導電型の第２半導体領域と、第１及び第２半導体領域と絶縁膜を介して配置されたフローティングゲートとを有し、第１半導体領域に配置された第２導電型のソース領域及びドレイン領域と第２半導体領域とに所定の電圧を印加することにより消去もしくは書き込み可能であるものを用いるようにする。

さらに、不揮発性メモリへの救済データの書き込みは、これを搭載する半導体集積回路のテスティング中に行うように構成する。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

本発明においては、ＣＭＯＳデバイスの形成プロセスで製作可能な第一層目のポリシリコンをフローティング電極とした不揮発性メモリ素子を用い、半導体中のメモリアレイの欠陥を救済する為のアドレス、或いはトリミング情報を記憶させる。これにより、システムＬＳＩのような半導体集積回路においても安価に欠陥救済、トリミングが実現できる。

また、不揮発性メモリ素子に、半導体集積回路のテスティング中にプログラムを行う。これにより、プログラムのためのレーザー等の装置が必要なくなる上、プログラムに必要な時間を短縮できるので、テスティングコストを低減できる。

以下、本発明の実施例により、本発明の意義が明らかになるであろう。

図１は本発明の第一の実施例を示す図である。図１(a)は欠陥救済回路を装備したＳＲＡＭのメモリセルアレーの模式図、図１(b)は欠陥救済回路を装備したチップのブロック図、図１(c)はチップ断面図、図１(d)はフラッシュメモリの回路図である。

図１(a)において１はフラッシュメモリによるプログラム素子、２は救済デコーダ、３はメモリセルアレイ、４は冗長ビット線、５はビット線、６は欠陥のあるメモリセル７に接続するビット線、８はデコーダ、９はスイッチ、１０はバス、１４は冗長用センスアンプ、１５，１６はセンスアンプである。

このＳＲＡＭのメモリセルアレイには、ビット線６に接続するメモリセル７に欠陥があり、その欠陥の位置をプログラム素子１にプログラムする。救済デコーダ２を通してスイッチ９の接続をつなぎかえることにより、欠陥のあるメモリセルに接続するビット線６からの信号を増幅した結果を用いずにデータを読み出すことが可能になる。

それぞれの回路がチップ上にレイアウトされた一例を図１(b)に示す。１１はチップ、１７は入出力回路部（I/O部）、１８はコア部である。コア部１８には、ＣＰＵ３８、ＳＲＡＭセルアレー部１９が含まれる。プログラム素子１はI/O部の中に置くことが望ましい。この場合、コア部の面積を増加させることなく救済を実行できる。

図１(c)はコア部１８とプログラム素子１の断面図である。２０はＰ型のシリコン基板、２１、２３はＰウエル、２２、２４はＮウエルである。２５，２６，２７（２８，２９，３０）はそれぞれコア部１８のＮＭＯＳ（ＰＭＯＳ）トランジスタのソース、ゲート、ドレインである。このＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いて２つの負荷ＭＯＳトランジスタと、２つの駆動ＭＯＳトランジスタと、２つの転送ＭＯＳトランジスタからなる６ＭＯＳタイプのＳＲＡＭを構成できる。

また、３２，３３はｎ⁺領域、３４はｐ⁺領域、３５はｎ⁺領域であり、３１はフローティングゲート電極である。これにより、図１(d)に示したようなフラッシュメモリセルが構成される。図１(d)で、Vdがドレイン、Vsはソース、Vgはコントロールゲート電極であり、Vfがフローティングゲート電極である。このフラッシュメモリセルは初期状態すなわち、製造工程が終了した段階ではフローティングゲート電極Vfに電子が存在せず、しきい値電圧は比較的低い値になっている。それに対して、このVfに電子を注入することによってしきい値を高くできる。このしきい値の差を信号として取り出すことによって、不揮発性の記憶素子が形成できる。本発明ではかかるフラッシュメモリセルをプログラム素子として利用して、図１(a)に示すような冗長回路を構成する。なお、図１(ｃ)では３２がソース電極Vs、３３がドレイン電極Vd、３４，３５及び２４はコントロールゲート電極Vgに相当する。

このようなフラッシュメモリの消去、書き込み、読み出しを行うための電圧関係の一例を挙げる。消去動作においては、コントロールゲート電極Vgには接地電位のような0V、ソースVsに7V、ドレインVdに接地電位のような0Vを印加する。この場合、フローティングゲート電極Vfからトンネル電流で電子がソースVsに引き抜かれ、フラッシュメモリのしきい値電圧が低下する。書き込み動作においては、コントロールゲート電極Vgには5V、ソースVsに5V、ドレインVdに接地電位のような0Vを印加する。この場合、ホットエレクトロンがフローティングゲート電極Vgに注入され、フラッシュメモリのしきい値電圧が上昇する。読み出し動作においては、コントロールゲート電極Vgにはホットエレクトロンを発生させない程度の電圧、例えば1.8V、ソースVsに接地電位のような0Vを印加する。書き込み、読み出し動作についてはその回路構成を含めてより詳細に後述する。

いわゆるスタック型フラッシュメモリはフローティングゲートとコントロールゲートはそれぞれ異なったポリシリコン層で製作する。この場合にはポリシリコンの製作工程が多くなるため、製作コストが増加する。これに対して、本実施例によればフラッシュメモリをポリシリコン１層で製作できるので、通常のＣＭＯＳの製造プロセスを変更することなく製作することができる。

また、図１(d)のフラッシュメモリセルは実質的に２つのトランジスタを組み合わせた構造になっているために、スタック型フラッシュメモリよりも面積が増加する。しかし、本実施例の場合のように、メモリセルアレイの欠陥救済に用いる場合には、プログラムするために必要なビット数は少なく、プログラム素子を入出力回路領域に入れることができ、実質的に面積が増加することはない。

たとえば、図１(a)で示した欠陥救済回路においてセンスアンプ１４の数を６４個とすると、わずか６ビットのプログラム素子で救済が実行できる。0.25ミクロンプロセスにおいて、図１(d)のメモリセルの面積は約１０平方ミクロンであるが、６ビットのフラッシュセルは６０平方ミクロンである。このような面積であれば、集積回路の全体の面積を５ミリ角としてもわずかに、０．０００２４％であり、フラッシュメモリセルの面積の増大は全く問題にならない。

以上述べてきたように、本実施例によればフローティングゲートを製作するときのような特別なプロセスを導入しなくても、フラッシュメモリを構成でき、このフラッシュメモリを欠陥情報を記憶する不揮発性プログラム素子として用いることにより、面積の増大をもたらすことなく欠陥救済回路を導入できる。

図２は本発明の第二の実施例のブロック図(a)とテスティングのフロー図(b)である。

図１(a)の構成に加えて、キャッシュメモリアレイを検査する機能を持つ論理回路部であるBIST(Bilt in Self-Test)回路ブロック３６及び、プログラム素子にデータをプログラムする際に必要な高電圧を印加するためのピンVppピン３７を有する。

BIST回路３６はキャッシュメモリアレイのテストパターンを自動的に生成してキャッシュメモリセルアレイに印加し、短時間にメモリアレイの検査を実行する。特に、本実施例のBIST回路３６においては、メモリアレイの検査結果から救済アドレスを自動的に生成する機能を持つ。

本実施例においては、図２(b)に示すテスティングフローにより救済が行われる。テスティング開始後、まず、BIST回路３６によりキャッシュメモリアレイ３に欠陥があるかどうかを検査する。欠陥がなければメモリに関するテスティングは終了する。もし、メモリに欠陥があれば欠陥があるという情報をテスタに送る。一方、BIST回路３６は救済のためのアドレスを計算し、計算したアドレスをプログラム素子１に送る。その後、テスタからフラッシュメモリに書き込みをするための高電圧をVppピン37を通して印加する。このとき、フラッシュメモリに救済アドレスに対応したデータが書き込まれ、終了する。

本実施例においては、これらの一連の動作をすべて電気的に行うことができる。したがって、ウエハ完成後に行う検査の最中に欠陥救済を行うことが可能になる。したがって、本実施例によれば、テスティングや欠陥救済のために必要な検査時間や装置を最小限の増加に抑えることが可能になり、その結果、テスティングコストを低減できる効果がある。

なお、上記のようにメモリの検査専用の回路ブロックでメモリを検査させていたのに対し、図１０に示すように、CPUを有する集積回路装置においてはCPUの持つ機能でメモリを検査するようにしてもよい。ここでいうCPUとは、演算を行う演算器回路ブロックと、それを制御する回路ブロックからなる部分のことである。マイクロプロセッサでは通常このCPUとキャッシュメモリが同時に搭載されている。

本実施例のテスティングを図１０(b)に示す。まず、テスタはCPU１００を検査するためのテストベクトルを生成し、半導体集積回路に印加する。CPU１００は印加されたテストベクトルに対し答えを返す。テスタ答えが正しくなければCPU機能は正しくないとしてこの半導体集積回路を不良と判断する。一方、返された答えが正しければCPUの機能は正常と判断し、CPU１００にメモリを検査するためのプログラムを送る。CPU１００はこのプログラムを用いてメモリを独自に検査し、その結果をテスタに報告すると同時に、救済アドレスを生成してプログラム素子に送ることになる。この行程は図２の実施例と同様である。

本実施例においては、メモリを検査するためのハードウエアがなくても、救済を実行できるので、メモリ検査のためのハードウエアに必要な面積増加を防いで最小の面積で、メモリの救済を実行できる。

図３は本発明のフラッシュメモリの部分の回路図(a)と書き込み時と読み出し時の動作波形図(b)である。

図３において、４０は書き込みのためのデータを蓄積するレジスタ、４１はフラッシュメモリセルである。本発明のフラッシュメモリの動作を本図を用いて説明する。

まず、set信号を"H"にしてフラッシュメモリに書き込むべきデータをレジスタ４０内のノードnsにセットする。この書き込むべきデータは、例えば図２で示した救済アドレスである。

フラッシュメモリにデータを書き込む場合、まずプログラムを許可するprog信号を"Ｌ"にしてデータ信号をＭＯＳトランジスタ４２に送り込む。データが"1"であれば、ＭＯＳトランジスタ４２がオン状態になる。一方、ソースライン信号slとフラッシュメモリセルのゲートであるコントロールゲートcgにはフラッシュメモリを書き込むために必要な電圧、たとえば５Ｖを印加するとフラッシュメモリのトランジスタ44はオン状態になる。また、ＭＯＳトランジスタ４３のスルーゲートtgにも電圧を印加して、このトランジスタをオン状態にする。このときslからＭＯＳトランジスタ４４，４３，４２の経路で電流が流れることになる。この時ドレイン電圧が高い状態で流れる電流により、ＭＯＳトランジスタ４４のチャネルにホットエレクトロンが発生し、フローティングゲートであるVfに酸化膜のバリアを超えてエレクトロンが注入される。これにより、ＭＯＳトランジスタ４４のしきい値電圧が上昇し"1"が書き込まれることになる。書き込みデータが"0"の場合はＭＯＳトランジスタ４２がオフ状態であり、この時にはＭＯＳトランジスタ４４には電流が流れず、そのしきい値電圧は変化しない。注入されたエレクトロンは、フローティング電極に蓄積されるので、電源を切っても放電せず状態が保持される。

一方、読み出し時にはcgをホットエレクトロンが発生しない"H"の電圧、たとえば1.8Vを印加する。もし、フローティングゲートVfにエレクトロンが注入されていれば、ＭＯＳトランジスタ４４のしきい値電圧が高くなっているので、オンしない。エレクトロンが注入されていなければ、しきい値が低いままなのでオンする。読み出し時には、/read信号により、ＰＭＯＳトランジスタ４６をオン状態にする。また、tgにも所定の電圧を印加してＭＯＳトランジスタ４３をオンにする。このとき、データが"1"の時であれば電流がながれず、bit端子電圧が高くなり"H"を出力する。また、データが"0"の時であれば電流が流れて、bit端子電圧が低くなり"L"を出力することになる。

なお、本実施例においては、図３で示すように、書き込みのために高電圧が印加されることのあるＭＯＳトランジスタ４３，４４，４５には高耐圧のＭＯＳトランジスタを用いている。

以上のようなフラッシュメモリとその回路により、電気的な書き込みと読み出しが行われる。

図４は、図３の回路に対してフラッシュメモリセルの読み出し時の確実性、信頼性を高めたものであって、図４(a)はプログラムビットの回路の実施例であり、図４(b)はフラッシュメモリセル部のレイアウトの実施例である。

フラッシュメモリセルは、フローティング電極Vfに電子を蓄積することによってデータを保持する。本発明の場合、フローティング電極も通常のＭＯＳトランジスタのゲート電極と同じ構造のゲート電極を用いるために、ゲート酸化膜にはエレクトロンの蓄積のために特殊な酸化膜は用いない。しかし、そのために素子によっては、酸化膜のリーク電流が大きく、蓄積された電荷が酸化膜を等して抜けてしまうことが考えられる。本実施例においては、このような状況を鑑み、フラッシュメモリセル２セルを用いて１ビットに構成して信頼性を高めた方式である。

フラッシュメモリセル４１はセル２つによって構成されている。読み出しや書き込みの方式は図３で示した実施例と同様である。書き込み時、書き込みデータが"0"であれば２つのメモリセル両者ともにエレクトロンを注入動作はしないし、書き込みデータが"1"であれば２つのメモリセル両者ともエレクトロン注入動作を行い、それぞれＭＯＳトランジスタ４４のしきい値を高くする。

読み出し時、２つのメモリセル４４から読み出されたデータは、ゲート５０により論理和を得る。すなわち、読み出されたデータが"0"と"0"であれば出力する読み出しデータ(read data)は"0"であり、読み出されたデータが"0"と"1","0"と"1","1"と"1"の場合には、出力する読み出しデータは"1"である。このようにすることによって、フラッシュメモリセルの１つのフローティング電極に蓄積された電子が酸化膜の欠陥等、なんらかの原因によって抜けてしきい値がさがっても、間違ったデータを出力しないプログラムビットを構成でき、信頼性を高めることができる。

また、本実施例においては、読み出しデータ(read data)は、容量に電荷を保持するダイナミックタイプラッチではなく、フリップフロップ回路を用いたスタティックなレジスタ５９を用いている（なお、読み出し時にはset信号は"L"である）。これは、本プログラムビットの読み出しデータは半導体チップに電源が投入されている限りは常に有効でなければならないからである。

図４(b)において、５１はプログラムビットの境界を示している。また、５２はフラッシュメモリセルのゲートとなるＮウェル、５３はＰ⁺拡散層領域、５４はＮ⁺拡散層領域、５５はフローティング電極、５６はＰウエル、５７はＮ⁺拡散層領域、５８はtgとなるゲート電極である。レイアウト図に示すようにフローティング電極が２つあっても、フラッシュメモリセルのゲート電極となるＮウエル５２は回路図上共通になるので、Ｎウエルは分断しなくてもよく、最小の面積で２つのフラッシュメモリセルを構成できる。このことは、次の実施例で示すように、プログラムビットを多ビット並べる場合も同様である。

なお、このような方式の場合でも、プログラムビットの回路規模が大きく、専有面積が増大する問題があるが、救済に用いる場合には多くのビットが必要なわけではなく、実質的にはチップ面積の増大をほとんどまねくことのない大きさにすることが可能である。

図５は図４で示したプログラムビットを７ビット並列に並べた実施例(a)と制御回路中の回路の一部を示した図(b)である。

本実施例で６１は制御回路、６２から６８は並列に並べたプログラムビット、６９はレベルシフタ回路である。また、各ビット６２から６８は横方向に並べてあり、この並びに隣接して制御回路６１を配置する。書き込みデータはd0からd6であり、読み出しデータはq0からｑ6として示す。また、Vddは低電圧、Vssは接地電圧、Vppはフラッシュメモリセルにデータを書き込むために必要な高電圧である。

本実施例の場合でも、制御ゲート電極は全てのプログラムビットで共通であるため、Ｎウエルを共通にできる。したがって、図４で示したレイアウト図を並べればそのまま図５の実施例が実現できる。

これらの電源電圧の他、set, prog, read, tg, sl, cgはフラッシュメモリへの書き込み、読み出しに必要な制御信号である。これらの電源や制御信号は、回路を並列に並べた場合に共通な信号である。したがって、これら必要な制御信号をまとめて制御回路６１で生成し、ここから横に並べたフラッシュメモリセルと周辺回路を横断するように配線することによって、多ビットを構成できる。

また、制御信号のうち、cgやslは５Ｖの高電圧を発生させる必要がある。制御回路の一部を示した図５(b)で示すように、これらの信号は、たとえば1.8Vの振幅を持つprogやreadの信号を演算した後にVppを電源に用いたレベルシフタ回路６９を通すことによって生成できる。

本実施例により、多ビットを並べた場合でもコンパクトにプログラムビットを構成できる。

図６は各信号の波形を示した図である。本実施例においては、半導体集積回路の電源投入からプログラムビットへの書き込み、さらにプログラムビットの読み出しまでの一連の動作を示している。現実には、プログラムビットへの書き込み−パワーオフまでの動作は半導体メーカにて実施され、２回目のパワーオン以降の動作はユーザのチップ使用時に実施される動作である。

まず、電源が投入されると電源Vddと電源Vppが1.8Vにセットされる。その後、BISTがプログラムビットに書き込むアドレス（救済アドレス）を発行し、データ信号ｄを生成する。次に、set信号をアサートすることによって、生成されたデータ信号ｄをレジスタ内に取り込む。書き込み動作は、prog信号をアサートすることによって開始する。Prog信号がアサートされたときに、sl,cg信号がVppと同じ電圧になる。そして、Vppの電圧を５Ｖにすることによって、sl,cgの信号が5Vになり、フラッシュメモリセルへの書き込みが実行されることになる。その後、電源はoff状態とされる。

次に、電源を投入したときは、reset信号が集積回路内で発生し、さらにreset信号によりread信号が作られる。read信号により、フラッシュメモリセルからデータを読み出す動作が開始され、読み出したデータはレジスタに送り込まれる。図６に示されるように、フラッシュメモリセルにはリセット時にしか電圧が印加されない。読み出しデータは図４に示したようなレジスタにより電源が投入されている限り保持される。これにより、フラッシュメモリセルに特有な現象である長時間の電圧印加による蓄積情報の破壊を防ぐ効果がある。

図７は本発明の半導体集積回路の実施例のチップを示す図である。７０は半導体集積回路、７１はコア領域、７２はリセット回路、７３〜７５は制御信号入力のためのパッドである。

プログラムビットに書き込むべきアドレス信号ｄはBIST３６により発生し、プログラム素子に送られる。また、救済のためのアドレス信号ｑはプログラム素子１から救済デコーダ２に送られる。一方、リセット回路７２は、プログラム素子１の読み出し制御に必要な制御信号resetを発生する。制御信号,prog, set, readは７３から７５の制御信号入力のための専用パッドを設けて、これを介して外部から入力することができる。

図７の例では、制御信号用に専用のパッドを設けてここから入力した。この場合にはパッドの数が増えてチップ面積の増大を招くこともありえる。そこで、図８の例では、８３から８５で示したパッドを他の信号と共有している。すなわち、D1とread信号、D2とset信号、D3とprog信号は、それぞれパッド85,84,83を共有している。この共有している信号は、スイッチ８７を用いて、プログラムするときにはプログラム素子１に、通常動作時にはコア領域に信号が届くように制御する。これらの制御は、状態制御回路８８が入力される信号80,81,82を解読して実行する。パッドには入力バッファ回路及び出力バッファ回路が接続され、これらを介してデータ、制御信号が入出力される。なお、これらのバッファ回路を含む入出力回路が配置された部分及びその外側をここではI/O領域と表示している。図８の例における信号入力の動作を図９を用いて説明する。

すなわち、状態制御回路８８はパワーオンの後に信号80,81,82を検査しており、あらかじめ決められているプログラムを実行する信号パターン（本例ではTDI10101000）が入力されると、スイッチ８７を切り替えて８３から８５で入力された信号が、プログラム素子に伝わるようにするのである。この信号パターン（TDI）もテスタから入力される。

一方、リセットプログラムビットからデータを読み出す場合にはreset信号を用いて行われる。パワーオンリセット回路８９は、電源が投入されたときにponreset信号を発生し、リセット回路７２はリセットピン９０からRESET信号が入力されたときにreset0信号を発生する。これらの信号の論理和をとってreset信号が作られる。すなわち、電源投入時または、外部からRESET信号が入力されたときにreset信号を発生し、この信号によりフラッシュメモリセルから情報を読み出す動作を行う。読み出されたデータはレジスタに移され、直後にフラッシュメモリセルにかける電圧をoffにする。

なお、reset信号は、フラッシュメモリセルから情報を読み出す動作のトリガとなるにとどまらず、図２１（簡略化のため、パワーオンリセット回路は省略している）に示すように半導体集積回路において別の機能も果たすのはもちろんである。例えば、reset信号はCPU18を初期状態にリセットをかけたり、レジスタやステートマシーンの初期化に使用される。また、基板バイアスを制御して待機時の消費電力を低減する機能を有するマイクロプロセッサの場合には、基板バイアスの状態を初期化することにも利用される。

本実施例によれば、特別にプログラムビットの制御に必要な制御信号ピンを増やさず必要な制御信号を入力できる。

図１１は、プログラム素子に書き込まれたデータの信頼度を高めた実施例である。本実施例においては、プログラム素子１はその読み出しデータに対して、エラー訂正回路（ECC回路）１１０によりエラー訂正を行う事によって、万が一プログラム素子１に記憶された１ビットが間違ったデータを出力しても正確なデータを出力して救済が可能である。図１２に、エラー訂正回路１１０の一構成例を示したものである。

１２１はプログラムビット、１１０はECC回路ブロックである。本実施例において、プログラムビットに入力されるデータは救済アドレス情報d0,d1〜d34と、チェックビットc0〜c6である。これらのチェックビットは、プログラム素子１にデータを入力する前に、入力すべきデータd0〜d34に基づいて生成される。チェックビットc0〜c6はBISTまたはCPU内で生成できる。これらの入力データ（救済アドレス情報及びチェックビット）はまずプログラムビット内のレジスタに保持され、さらにフラッシュメモリに書き込まれる。

一方、リセット時にはフラッシュメモリからデータが読み出されて、レジスタに保持され、ECC回路ブロックにデータq0〜q34とcq0〜cq6を出力する。 ECC回路ブロック１１０は、これら出力データに対して誤り訂正を施して最終的なデータD0,D1〜D34を出力する。このとき、もしフラッシュメモリから読み出されたデータq0,q1〜q34までのビットに１ビット誤りがあってもパリティデータであるcq0〜cq6を利用して訂正して出力することができる。

図１２(b)の表は、パリティデータの割り当ての一例を示す表である。すなわち、パリティビットc0はd0, d5, d6, d7, d11, d13, d14, d17, d20, d21, d23, d27, d28, d31, d33の排他的論理和を持つものであり、パリティビットc1はd0, d1, d6, d7, d8, d12, d14, d15, d18, d21, d22, d24, d29, d32, d34の排他的論理和を持つものであることを示している。その他のパリティビットもそれぞれ表に示すとおりである。

パリティビットが図１２(b)に示す関係にあるときのECC回路ブロックを示したのが図１２(c)である。まず、q0, q5, q6, q7, q11, q13, q14, q17, q20, q21, q23, q27, q28, q31, q33の排他的論理和であるr0を生成する。r0はパリティビットc0と同様の演算によって得られたものであるから、r0とcq0とは本来は同じ値を持つはずである。そこで、r0とcq0の排他的論理和をとることによって、q0, q5, q6, q7, q11, q13, q14, q17, q20, q21, q23, q27, q28, q31, q33とcq0の全てのビットが正しいかどうかが検査される。r0＝cq0であればs0ビットは"0"、r0≠cq0であれば"1"である。すなわち、q0, q5, q6, q7, q11, q13, q14, q17, q20, q21, q23, q27, q28, q31, q33の中に誤りが１ビットあればs0ビットは"0",なければ"1"となる。同様に、図１２(b)の表に従って他のs1,s2〜s6ビットが生成される。このようにして生成されたsビットを元に最終的な出力データD0,D1〜D34が生成される。D0を得るためには、d0のチェックビットがあるs0,s1,s2の論理積をとりt0を作る。もし、q0のデータに誤りがなければt0は"0",誤りがあれば"1"が出力される。t0とq0の排他的論理和をとることによって、q0が誤りであってもそれを補正して正しい値のD0を生成できる。他のビットも同様に生成できる。

本実施例においては、ECC回路ブロックを用いることによって、プログラムビットの中の１ビットに誤りがあってもそれを補正して正しい値を出力することが可能になる。このことにより、本発明による救済回路の信頼性を増加させることができる。

図１３は、本発明の他の実施例のフラッシュメモリの1ビットデータの回路図(a)と動作時の入力信号の波形図(b)である。２０１はメモリの読み出し書き込みに使用される回路であり、２０２は1ビットのフラッシュメモリセルである。

書き込み時の動作は以下のとおりである。なお、通常状態では、set, tg, cg, sl, controlの各制御信号はLに、release信号はHとなっている。まず、dataにメモリセルに書き込むデータを入力し、入力が確定した時点でsetをHにする。これにより、ノード203および204に書き込む値がセットされる。この場合、書き込みデータが1であればdataにHが入力され、さらにsetにHが、controlにLが入力され、これによりトランジスタ205, 206が導通し、ノード203はLとなる。これによってトランジスタ208がオンとなって、トランジスタ207,208の経路でノード204がHとなり、ノード203および204で構成されるバッファに1のデータが蓄積される。

次に実際にフラッシュメモリにデータを書き込む。書き込みの際には、release信号をLにtg信号をHにする。この入力が確定してから、slおよびcgにフラッシュに書き込むための電圧を印加する。たとえば、レジスタに1が書き込まれた状態でslおよびcgに5Vが印加された場合、フラッシュメモリのトランジスタ211とトランスファゲートを構成するトランジスタ210およびトランジスタ209が導通し、電流がトランジスタ211, 210, 209を流れる。この時、トランジスタ211のドレイン電圧が高い状態で電流が流れるためトランジスタ211のチャネルにホットエレクトロンが発生し、フローティングゲート212に酸化膜のバリアを越えてエレクトロンが注入される。これによりトランジスタ211のしきい値電圧が上昇する。一方、ノード203がLとなっているためトランジスタ213はオンしない。よってトランジスタ213には電流は流れず、トランジスタ217のしきい値電圧は変化しない。メモリセル２０２がこの状態にあるとき、1が書き込まれたとみなす。逆に、0を書き込む際には、トランジスタ211のしきい値電圧は変化せず、トランジスタ217のしきい値電圧が上昇する。この状態を0が書き込まれた状態とする。

読み出し時には、controlにHを入力してノード203および204の電位を0Vにする。続いてcgにホットエレクトロンが発生しない程度のHの電圧、例えば1.8Vを印加する。また、同時にcontrol, releaseにLの電圧を、sl, tgにHの電圧を印加する。このメモリセルに1が書き込まれた状態（トランジスタ211が高しきい値電圧、トランジスタ217が低しきい値電圧）では、cgにHの電圧を印加すると、トランジスタ217が導通し、トランジスタ211は導通しない。この時、ノード204はトランジスタ214, 217の経路で接地されることになり接地電位となり、トランジスタ216が導通しトランジスタ215, 216の経路で電流が流れ、グランドと接続されていないノード203はHの状態となる。これによって、1が読み出されたことになり、インバータ218を通して出力される。逆にメモリの値が0の場合は、cgの電位によりトランジスタ211が導通することにより、ノード203がLにノード204がHになることによって、0が読み出されたことになる。

また、メモリセルに1が書き込まれている場合に、一度上昇したトランジスタ211のしきい値電圧が時間の経過、または書き込み不良によって下降し、ホットエレクトロンを発生させない程度の電圧をcgに印加した場合でもトランジスタ211が導通してしまう場合が考えられる。この場合、初期状態でノード203, 204の電位が0Vとなっているため、トランジスタ208および216が導通し、controlにLの電位が印加されることによって、電源からトランジスタ207, 208, 214, 217および215, 216, 210, 211の経路で電流が流れる。この時、トランジスタ211のしきい値電圧はトランジスタ217のしきい値電圧よりも高くなっているのでトランジスタ211の抵抗はトランジスタ217の抵抗より高くなっている。よって、トランジスタ210, 211の抵抗による電圧降下はトランジスタ214, 217の抵抗による電圧降下より大きくなり、ノード203の電位はノード204の電位よりも高くなる。これによって、トランジスタ209の抵抗はトランジスタ213の抵抗より高くなり、ノード203とノード204の電位差はさらに広がる。これによって、最終的にはノード203はH、ノード204はLとなり1のデータが読み出される。インバータ219は、この際にノード203および204の寄生容量を同等に保つためのダミー回路である。

この回路では、ノード203およびノード204を介して縦方向に201と同等のフラッシュメモリ回路を接続することにより、縦方向のメモリ数ビットに対して1つのメモリの読み出し書き込み回路を有するアレイ状のメモリ回路を構成することも出来る。

図１４(a)に図１３に示した回路を数ビット並列に並べた実施例(a)と図１４(b)に制御回路の一部を示す。

本実施例で220は制御回路、221〜223は図１３の読み出し回路２０１を並列に並べた回路、224〜226はフラッシュメモリセル回路２０１を並列に並べた回路、227はレベルシフタ回路である。各ビット221〜223および224〜226は横方向に並べてあり、この並びに隣接して制御回路を配置する。書き込み用のデータはd1からdnであり、読み出しデータはq1からqnである。また、Vddは低電圧電源、Vssは接地電源、Vppはフラッシュメモリセルに書き込む際に高電圧に変化する電圧源である。本実施例の場合でも制御電極は全てのプログラムビットで共通であるため、Nウエルを共通にでき、図4で示したレイアウトを横方向に並べれば図１４(a)の実施例が実現できる。また、制御信号であるset, control, release, tg, cg ,slはフラッシュメモリセルおよび読み出し書き込み回路を制御する信号であり、回路を横方向に並列に並べた場合には共通な信号である。したがって、これらの制御信号を制御回路220で生成し、横方向にフラッシュメモリセル等を横切るように配線することにより多ビット構成とすることが出来る。また、制御信号のうちcgやslはホットエレクトロンを発生させるだけの高電圧が必要である。図１４(b)で示すように、これらの信号は、Hのレベルが1.8Vのtg, release等の信号と電源電位を高電圧に変化できる電源Vppを用いたレベルシフタ回路227により生成される。本実施例により、多ビットを並べた場合でも回路面積を小さくプログラムビットを構成できる。また、図１４(a)の228から230のように、読み出し書き込み回路221〜223を縦方向のビットで共有して、フラッシュメモリセル回路を縦方向に並べる構成も可能である。

図１５は、図１３及び図１４に示した回路の変形例である。本実施例では、トランジスタ232のサイズをトランジスタ231よりもトランジスタのゲート幅を小さくした。図１３および図１４の回路では、何も書き込んでいない状態では出力が確定しないため、冗長回路を使用するかどうかの情報が欠落している。この回路では、全く書き込みが行なわれていない状態でデータを読み出そうとするとトランジスタ231を流れる電流がトランジスタ232を流れる電流より大きいためLが読み出される。逆に、Hを書き込んだ状態で読み出せばHが出力される。例えば、トランジスタ231のゲート長を1μmとしトランジスタ232のゲート長を0.5μmとすれば、読み出し時にトランジスタ232を流れる電流はトランジスタ231を流れる電流の1/2となり、このメモリセルからはLが読み出される。

このメモリセル回路を図１５(b)の233に配置し、図１３で示したメモリセル回路を234〜235に配置する。メモリセル233の出力は回路236に入力される。回路236は、メモリセル233からの入力がLの時はすべての出力をLとし、入力がHの時はメモリセル234〜235の出力をそのままq2からqnに出力する回路となっており、これによってフラッシュメモリにデータを書き込んでいない状態では全ビットLを出力し、データを書き込んだ状態では書き込んだデータを出力する。これにより、フラッシュメモリに書き込みを行なっていない状態では全ビットL出力させることにより、メモリの冗長機能を不使用にすることが可能となる。

図1６を用いて図１及び図４(b)に示したフラッシュメモリセルの構造を詳細に説明する。図１６(a)に示した断面図において、論理回路部（コア領域）のトランジスタのゲート長LgをL0、ゲート酸化膜厚ToxをT0とする。また、フラッシュメモリ部（プログラム素子）において、トランジスタＭ１のゲート長LgをL1、ゲート酸化膜厚ToxをT1、トランジスタＭ２のゲート長LgをL2、ゲート酸化膜厚ToxをT2とする。このとき、フラッシュメモリ部のゲート酸化膜厚はゲート酸化膜を通してトンネルリーク電流等が流れて、ゲート電極Vfに蓄積された電荷が放電されないように厚くしておく必要がある。一方、論理回路部のゲート酸化膜厚はトンネルリーク電流が流れても回路動作には直接影響しないので薄くできる。したがって、T0＜T1=T2の関係がある。あるいは、(T1−T0)＞(T1−T2)（但し、絶対値とする）の関係を満たす。

また、論理回路部のゲート長はゲート酸化膜厚を薄くしているので、ショートチャネル効果によるしきい値の低下が小さくなり、ゲート長を小さくできる。一方、フラッシュメモリのトランジスタＭ１のゲート長はゲート酸化膜厚が厚くなるのにしたがって長くする必要がある。また、トランジスタＭ２のゲート長はゲート電極Vgの電圧の変化が効率よくフローティングゲート電極Vfに伝わるようにさらに大きくする必要がある。結果として、ゲート長に関してはL0＜L1＜L2の関係がある。

さらに、図１(b)に示すように、プログラム素子１をI/O部に配置するとともに、フラッシュメモリのゲート酸化膜厚を集積回路の入出力回路に使用されるトランジスタのゲート酸化膜に対してプロセスばらつきによる許容誤差範囲内で等しい膜厚とする。一般に入出力回路ではその静電耐圧向上のためコア領域のトランジスタより厚いゲート絶縁膜が使用されている。このように、フラッシュメモリセルのゲート絶縁膜厚を入出力回路のトランジスタのゲート酸化膜厚と共通化することにより、製造プロセスの複雑化を伴うことなく、より情報保持性能の良好なフラッシュメモリセルを構成できる。

また、本発明のフラッシュメモリの回路は上記に示したものに限定されない。図１７は本発明のフラッシュメモリ回路の別の実施例の回路図である。

本実施例のフラッシュメモリセルはフローティングゲートVf1を有するトランジスタ242とフローティングゲートVf2を有するトランジスタ243が直列に接続された構成になっている。この構成では、コントロールゲートCgがオンになると、トランジスタ241と244を介してフローティングゲートVf1とVf2の電位が上昇する。このとき、フローティングゲートVf1とVf2にエレクトロンが注入されていない状態ではトランジスタ２４２と２４３が共にオン状態になり、電流が流れてVoの電位が下降する。一方、フローティングゲートVf1とVf2のいずれか一方でもエレクトロンが注入されていると、直列に接続されたトランジスタ242か243のいずれか一方または両方がオフ状態になるので、Voは高い電位が出力される。このようにして、本実施例でも２つのフローティングゲートのフラッシュメモリを用いてプログラム素子１ビットを構成しており、データの信頼性を高くすることができる。

本実施例において、フローティングゲートVf1,Vf2へのエレクトロンの注入は、それぞれトランジスタ245,246に電流を流したときのホットエレクトロンの注入により行われる。

また、本発明により欠陥救済可能なメモリセルアレイはＳＲＡＭに限られず、ＤＲＡＭのアレイの救済回路にも適用することができる。

図１８で２４１はメモリセルアレイで、１トランジスタ１キャパシタのメモリセルをアレイ状に並べて構成している。２４２はセンスアンプ領域、２４３はローカルワードデコーダである。これら２４１，２４２、２４３を複数ならべることによりバンクが構成されている。バンクはBank0からBank nまでn+1個構成されており、Bank nの左側には冗長スイッチの領域が設けられている。

一方、各メモリセルアレイの下部には冗長カラム２４４が設けられている。メモリセルから出力された信号はビット線２４５に出力され、それをセンスアンプ２４７で増幅する。増幅されたデータはセレクタ２４８により選択されて、グローバルビット線２４６に出力される。このグローバルビット線は各バンクをまたがるように配置されており、最終的には、冗長スイッチに出力される。冗長用のグローバルビット線も状況は同じである。

メモリセルアレイ中に欠陥がたとえば×で示されるように存在したとすると、フラッシュメモリによるヒューズからの信号によりグローバルビット線の切り替えを行って救済することができる。この状況は図１のＳＲＡＭの実施例と同様であり、テスティング中に救済まで完了して、安価に救済、テストができるという特徴はいままで述べてきた実施例と同様である。

更にメモリセルアレイの欠陥救済のみならず、トリミング動作にも本発明を適用することが可能である。その例を図１９及び図２０に示す。

図1９はフラッシュメモリによるプログラム素子を集積回路の電源電圧降圧回路に適用した例である。本実施例においては、外部から印加される電源電圧Vccを電源電圧降圧回路255を通してLSIの内部回路256に適した電源電圧Vddを生成して印加する。この電源電圧降圧回路255は、基準電圧Vrefを用いて電源電圧Vddを生成する。ここで基準電圧は、バンドギャップリファランス等の回路で作られるが、プロセス等のゆらぎにより、その値が変化してしまうことがある。この時、フラッシュによるプログラム素子２５１を用いて、プログラムを行い、図中のトランジスタＭ１０，Ｍ１１、Ｍ１２、Ｍ１３のいずれかのトランジスタをオンさせることにより、基準電圧の補正をすることが可能である。

図２０はフラッシュメモリによるプログラム素子をディレイ回路のディレイ調整に適用した例である。本実施例は、ディレイ回路を特にＳＲＡＭにおけるセンスアンプ活性化のタイミング調整に使用した例である。

本実施例においては、アドレス信号はクロック信号CLKによりラッチ回路２６１にとりこまれる。とりこまれたアドレス信号はデコーダ、ワードドライバ２６２によりデコードされてワード線が活性化される。メモリセルアレイ２６３内の選択されたメモリセル２６４からはデータ信号がビット線に出力される。この信号をセンスアンプ２６６で増幅することによりデータが得られることになる。センスアンプ２６６は信号Psaにより活性化される。ここで、信号Psaはクロック信号に対して活性化時間が早すぎると十分なビット線信号が得られず読み出しに失敗する。また遅すぎると読み出し時間が遅くなってしまうことになる。この活性化信号Psaのタイミングをフラッシュメモリを用いたプログラム素子251を使って最適な値に調整する。すなわち、プログラム素子を用いてSW１からSW4の中で最適なスイッチを選択する。これにより、ディレイ素子267〜270の中で用いる数を選択して、活性化信号Psaを印加するタイミングを最適な値にすることができる。

この基準電圧、タイミングのトリミング動作もフラッシュによるプログラム素子を用いれば、テスティング中に電気的にできるので、安価に実行することができる。これらのデータは図１(b)に示したプログラム素子に欠陥救済情報と共に格納しておくことができ、欠陥救済情報と同様に読み出し、書き込みを行うようにすることができる。

本発明の半導体集積回路をパッケージのリードフレーム（外部端子）に接続した実施例を図２２及び図２３に示す。図２２の例においては、ＬＳＩを組み立てる際に、フラッシュメモリ書き込みのために外部から与える高電圧用のパッドをリードフレームには接続しない。この場合には、フラッシュメモリへのデータの書き込みはウエハ状態でテスタを使って行う。Vppピンはリードフレームに接続されていないので、組み立て後はフラッシュメモリへの書き込みは行えず、LSIのユーザーによってフラッシュメモリに不用意に誤ったデータが書き込まれることが防止される。

図２３の実施例においては、Vppピンがリードフレームに接続されているので、フラッシュメモリへのデータの書き込みをウエハ状態でテスタを使って行えるのに加えて、組み立てた後にもテスティングを行い、フラッシュメモリへの書き込みを行うことができる。なおこの場合には、フラッシュメモリへの書き込みに必要な制御信号を入力するパッドについてもリードフレームと接続されている必要があるのはもちろんである。かかる２段階の救済方法を図２４に示す。

図に示すように、本実施例においてはまずウエハ状態でメモリのテストを行い、その結果に基きフラッシュメモリにデータを書き込み救済する。その後、組み立てて高温、高電圧条件下の加速試験であるバーンインを行う。バーンイン後には再びメモリを検査し、新たな欠陥があればＶｐｐピンに高電圧を印加してフラッシュメモリにデータを書き込むことができる。本実施例によれば、バーンインで発生する欠陥を救済できるので、メモリの歩留をさらに向上させられる効果がある。なお、テスティングについてはメモリセルアレイの欠陥救済について説明したが、トリミングについても同様である。

本発明では、消去、書き込み可能なフラッシュメモリを用いているので、上記バーンイン後を含めフラッシュメモリへの記憶保持の劣化が生じたと考えられる場合には再度テスティングを行ってデータを消去して、再書き込みをすることも可能である。このことによりさらに歩留を向上させる効果を有する。

(a)は本発明の実施例である欠陥救済回路を装備したＳＲＡＭのメモリセルアレーの模式図、(b)は欠陥救済回路を装備したチップのブロック図、(c)はチップ断面図、(d)はフラッシュメモリの回路図である。 (a)は本発明の第二の実施例であるブロック図、(b)はテスティングのフロー図である。 (a)は本発明のフラッシュメモリ部分の回路図、(b)は書き込み時と読み出し時の動作波形図である。 (a)は本発明のプログラムビットの回路図、(b)はフラッシュメモリセル部のレイアウトを示す図である。 (a)はプログラムビットを７ビット並列に並べた模式図、(b)は制御回路中の回路の一部を示した図である。 各信号の波形を示した図である。 本発明の半導体集積回路の実施例のチップを示す図である。 本発明の半導体集積回路の実施例のチップを示す図である。 各信号の波形を示した図である。 (a)は本発明の第二の実施例の変形例であるブロック図、(b)はテスティングのフロー図である。 本発明の別の実施例を示すブロック図である。 (a)はプログラムビットとECC回路ブロックとの関係を示す模式図、(b)はデータとパリティビットとの対応を示す表、(c)は(b)に示す対応に基づくエラー訂正回路を示す図である。 (a)は本発明のプログラムビットの回路図、(b)はその動作時の入力信号の波形図である。 (a)は図１３のプログラムビットを複数ビット並列に並べた模式図、(b)は制御回路中の回路の一部を示した図である。 (a)は本発明のプログラムビットの回路図、(b)はプログラムビットを複数ビット並列に並べた模式図である。 (a)はチップ断面図、(b)はメモリセルのレイアウト図である。 本発明のプログラムビットの回路図である。 本発明をDRAMのアレーの救済回路に適用した例を示す図である。 本発明を集積回路の電源電圧降圧回路に適用した実施例を示す図である。 本発明をディレイ回路のディレイ調整に適用した実施例を示す図である。 リセット信号の機能を説明する図である。 Vppピンをパッケージのリードフレームに接続しない実施例である。 Vppピンをパッケージのリードフレームに接続した実施例である。 図２３の実施例の救済の方法を示す図である。

符号の説明

１ フラッシュメモリによるプログラム素子
２ 救済デコーダ
３ メモリセルアレー
４ 冗長ビット線
５ ビット線
６ 欠陥のあるメモリセルに接続するビット線
７ 欠陥のメモリセル
８ デコーダ
９ スイッチ
１０ バス
１４ 冗長用センスアンプ
１５、１６ センスアンプ
２０ Ｐ型のシリコン基板
２１、２３ Ｐウエル
２２、２４ Ｎウエル
３２，３３ n+領域
３４ p+領域
３５ n+領域であり
３１ フローティングゲート電極
３６ BIST
４０ レジスタ
１００ 中央処理装置
１１０ 誤り訂正回路

Claims (7)

1. 第１導電型の第１半導体領域と第２導電型の第２半導体領域と、上記第１半導体領域に形成された第２導電型のソース領域及びドレイン領域と、上記第１半導体領域及び上記第２半導体領域とそれぞれ絶縁膜を介して形成されたゲート電極とを有する第１及び第２の不揮発性メモリセルと、
   上記第１及び第２の不揮発性メモリセルの書き込みまたは読み出しのための制御信号を生成する制御回路とを有し、
   上記制御回路は上記第１の不揮発性メモリセルと第１の方向に隣接して配置され、上記制御回路から上記不揮発性メモリセルに上記制御信号を印加するための信号線が上記第１の方向に延伸することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   上記第１の不揮発性メモリセルと上記第２の不揮発性メモリセルとはそのコントロールゲートを共有することを特徴とする半導体集積回路装置。
3. メモリセルを含むメモリセルアレイと、
   上記メモリセルアレイに欠陥をもつ欠陥メモリセルがあった場合に、上記欠陥メモリセルを置き換えるための冗長メモリセルと、
   上記欠陥メモリセルに基づく救済アドレス情報を記憶するための不揮発性メモリと、
   上記不揮発性メモリセルに記憶された救済アドレス情報により、上記メモリセルアレイからの出力と上記冗長メモリセルからの出力との接続を切り換え制御する救済デコーダと、
   上記メモリセルアレイを検査し、上記欠陥メモリセルのアドレスまたはポートを検出し、上記救済アドレス情報を生成する検査回路を有し、
   上記検査回路からの上記救済アドレス情報が上記不揮発性メモリに書き込まれることを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   上記不揮発性メモリは、第１導電型の半導体領域に形成された第２導電型のソース及びドレインと、上記ソース及びドレインの間に配置されたゲート絶縁膜と、上記ゲート絶縁膜上に配置されたフローティングゲートとを有する第１のトランジスタと、上記フローティングゲートの延在部分の下にゲート絶縁膜を介して形成された第２導電型の半導体領域からなるコントロールゲートとを含み、
   上記ソース及びドレインと上記コントロールゲートに所定の電圧を印加することにより消去もしくは書き込み可能であることを特徴とする半導体集積回路装置。
5. 請求項３記載の半導体集積回路装置において、
   論理回路と、
   上記不揮発性メモリの書き込み動作のため、上記論理回路の動作電圧よりも高い電圧を入力するための第１のパッドと、
   上記論理回路に必要な信号を入出力するための第２のパッドとを有し、
   上記第１及び第２のパッドが外部端子に接続されたことを特徴とする半導体集積回路装置。
6. 請求項３記載の半導体集積回路装置において、
   上記半導体集積回路装置はウェハ段階で第１回目のテスティング及び上記不揮発性メモリへの第１回目の書き込みが行われ、かつパッケージ組立後に第２回目のテスティング及び上記不揮発性メモリへの第２回目の書き込みが行われることを特徴とする半導体集積回路装置。
7. 不揮発性メモリセルと上記不揮発性メモリセルに第１方向に隣接して配置される制御回路を有し、
   上記制御回路からの制御信号線は、上記１方向に延在することを特徴とする半導体集積回路装置。

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