KR100789517B1 - 반도체 장치 - Google Patents

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KR100789517B1
KR100789517B1 KR1020010033211A KR20010033211A KR100789517B1 KR 100789517 B1 KR100789517 B1 KR 100789517B1 KR 1020010033211 A KR1020010033211 A KR 1020010033211A KR 20010033211 A KR20010033211 A KR 20010033211A KR 100789517 B1 KR100789517 B1 KR 100789517B1
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슈꾸리쇼우지
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

불휘발성 메모리는 부하와 불휘발성 기억 트랜지스터의 한 쌍의 직렬 회로를 갖고 이들은 스태틱 래치 형태로 접속된 불휘발성 기억 회로(101), 불휘발성 기억 회로에 정보를 기억시키는 프로그램 제어 회로(102), 불휘발성 기억 회로의 기억 정보를 래치 가능한 휘발성 래치 회로(104) 및 불휘발성 기억 회로의 기억 정보를 휘발성 래치 회로에 래치시키는 판독 제어 회로(103)를 구비한다. 판독 동작의 지시에 응답하여 불휘발성 기억 회로에 스태틱 래치 동작의 동작 전원을 공급하고, 래치 동작 완료 후에 동작 전원의 공급을 끊는다.
불휘발성 기억 회로, 판독 제어 회로, MIS 트랜지스터, 불휘발성 기억 트랜지스터, 보유 회로, 직렬 회로

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명에 따른 반도체 장치가 갖는 불휘발성 메모리를 구제 정보의 기억 회로로서 구성한 일례를 나타내는 설명도.
도 2는 한 불휘발성 기억 회로의 일례를 나타내는 회로도.
도 3은 불휘발성 기억 트랜지스터에 대한 기입, 소거, 판독, 대기시의 각각의 전압 상태를 예시하는 설명도.
도 4는 도 1의 불휘발성 메모리의 더욱 상세한 일례를 나타내는 회로도.
도 5는 판독 제어 회로의 판독 동작을 리세트 지시에 응답시켜 행하는 경우의 오토 파워 오프 기능의 실현예를 나타내는 블록도.
도 6은 리세트 단자가 없는 반도체 장치에서의 오토 파워 오프 기능의 실현예를 나타내는 블록도.
도 7은 불휘발성 기억 트랜지스터의 디바이스 단면 구조를 개략적으로 나타내는 종단면도.
도 8은 불휘발성 기억 회로의 상세한 평면 레이아웃을 나타내는 평면도.
도 9는 불휘발성 기억 회로의 다른 예를 나타내는 회로도.
도 10은 도 9의 불휘발성 기억 트랜지스터에 대한 기입, 소거, 판독, 대기시의 각각의 전압 상태를 예시하는 설명도.
도 11은 도 9의 불휘발성 기억 회로를 채택한 불휘발성 메모리의 상세한 일례를 나타내는 회로도.
도 12는 도 9의 불휘발성 기억 회로의 상세한 평면 레이아웃도.
도 13은 도 12의 A-A' 위치에서의 종단면 구조를 나타내는 종단면도.
도 14는 2종류의 게이트 산화막을 갖는 셀프 래치형 불휘발성 메모리의 일례를 나타내는 회로도.
도 15는 고전압계 트랜지스터와 저전압계 트랜지스터를 갖는 반도체 장치의 중간 공정을 거친 단계의 종단면도.
도 16은 도 15의 고전압계 트랜지스터와 저전압계 트랜지스터를 갖는 반도체 장치의 중간 공정 후의 완성 상태의 종단면도.
도 17은 본 발명에 따른 반도체 장치의 일례인 시스템 LSI의 칩 평면도.
도 18은 도 17의 시스템 LSI에 대한 테스팅 플로우의 설명도.
도 19는 본 발명에 따른 반도체 집적 회로의 일례인 1G비트 DRAM의 개략적인 칩 평면도.
도 20은 도 19의 DRAM의 테스팅 플로우를 나타내는 설명도.
도 21은 플래시 퓨즈 모듈을 구비한 메모리를 예시하는 블록도.
도 22는 본 발명에 따른 반도체 집적 회로의 또 다른 예인 플래시 퓨즈 모듈의 블록도.
도 23은 플래시 퓨즈 모듈에 포함되는 불휘발성 기억 블록 7bFile#0∼7bFile#5의 일례를 나타내는 블록도.
도 24는 허밍 코드 발생기에 의한 허밍 코드 생성 논리의 일례를 나타내는 설명도.
도 25는 본 발명자가 검토한 불휘발성 기억 트랜지스터를 포함하는 플립플롭 회로의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 불휘발성 메모리
101 : 불휘발성 기억 회로
102 : 기입 제어 회로
103 : 판독 제어 회로
104 : 데이터 래치 회로
105 : 오류 부호 정정 회로
110, 111 : 부하 MIS 트랜지스터
112, 113 : 불휘발성 기억 트랜지스터
112A, 112B, 113A, 113B : 불휘발성 기억 트랜지스터
114, 115 : 출력 노드
116, 117 : 제어 노드
116B, 117B : 제어 노드
116A, 117A : 프로그램 노드
118, 119 : 상보 데이터선
130 : 리세트 제어 회로
131 : 시스템 컨트롤러
133 : CPU
RST : 리세트 신호
CLK : 클럭 신호
rst1 : 초기화 신호
rstd : 지연 초기화 신호
135 : 파워 업 검출 회로
bmp : 펄스 신호
bmpd : 지연 펄스 신호
141 : 소스
142 : 드레인
144, 144A : 부유 게이트
145 : 컨트롤 게이트
155 : CPU
154 : DRAM
156 : 캐쉬 메모리(SRAM)
162, 163 : 구제 어드레스 정보 기억용의 불휘발성 메모리
170 : DRAM
176 : 레이저 퓨즈
178 : 전기 퓨즈
199 : 플래시 퓨즈 모듈
본 발명은 전기적으로 소거 및 기입 가능한 불휘발성 기억 소자를 갖는 반도체 장치에 관한 것으로, 예를 들면, 복수의 불휘발성 기억 소자를 포함하는 플립플롭(불휘발성 기억 회로)을 기억 단위로서 사용하는 불휘발성 메모리를 갖는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
기억하는 데이터를 소정의 단위로 일괄하여 전기적으로 소거 가능하고, 또한, 데이터를 전기적으로 기입 가능한 불휘발성 기억 장치로서, 플래시 EEPROM(이하, 플래시 메모리로 칭함)이 제공되고 있다. 플래시 메모리는 전기적으로 소거 및 기입 가능한 불휘발성 기억 소자에 의해 메모리 셀이 구성되어 있고, 일단 메모리 셀에 기입된 데이터나 프로그램을 소거하고, 새로운 데이터나 프로그램을 메모리 셀에 재차 기입(프로그래밍)하는 것이 가능하다.
그 때문에, 이 플래시 메모리 혹은 플래시 메모리를 내장하는 매크로 컴퓨터를 응용 시스템에 내장한 후, 데이터 변경, 프로그램의 버그 수정, 혹은 프로그램의 갱신 등이 필요하게 된 경우, 플래시 메모리에 기억된 데이터나 프로그램을 응용 시스템 상에서 변경할 수 있기 때문에, 응용 시스템의 개발 기간의 단축화가 도모되고, 또한 응용 시스템의 프로그램 개발에 유연성을 얻을 수 있다.
한편, 최근, 하나의 반도체 기판에 데이터 제어 장치로서의 중앙 처리 장치( 이하, CPU라고도 함), 대규모 기억 장치로서의 DRAM(다이내믹·랜덤·액세스 메모리), 고속의 기억 장치 내지 캐쉬 메모리로서의 SRAM(스태틱·랜덤·액세스 메모리) 및 그 밖의 기능 회로를 형성하고, 하나의 반도체 장치로 하나의 시스템을 구성할 수 있도록 한 시스템 반도체 장치(이하, 시스템 LSI라고도 함)도 제공되고 있다. 이러한 시스템 LSI는 프린트 기판이나 실장 기판의 소형화 등에 기여하고, 특히, 휴대 전화나 휴대용 데이터 단말 장치 등의 휴대용 기기의 소형화·경량화에 유효하다.
본 발명자들은 본 발명을 완성한 후, 하기의 관점 A 및 관점 B에 대하여 공지예 조사를 행하였다.
관점 A는 단층의 폴리실리콘 게이트로 불휘발성 기억 트랜지스터를 구성하는 관점이고, 관점 B는 불휘발성 기억 트랜지스터를 포함하는 플립플롭을 기억 단위로서 이용하는 관점이다.
그 결과, 관점 A에 대해서는 미국 특허 제5,440,159호 공보, 미국 특허 제5,504,706호 공보, 특개평4-212471호 공보(대응 미국 특허 공보 제5,457,335호, 5,767,544호, 6,064,606호), 및, 大崎에 의한 "A single Poly EEPROM Cell Structure for Use in Standard CMOS Processes", IEEE Journal of solid state circuits", VOL.29, NO.3, March 1994, pp311-316이 발견되었다.
한편, 관점 B에 대해서는 특개평5-314789, 특개평6-76582, 특개평10-334691(대응 미국 특허 5,912,841)의 각 호 공보가 있다. 특개평5-314789호 공보는 두개의 전기로 기입 가능한 불휘발성 메모리(EPROM) 소자가 구동 트랜지스터와, 두개의 부하 트랜지스터로 구성한 플립플롭을 기억 단위로 하여 구성되고, 구제 회로(relief circuit)의 용장 어드레스(redundant address)를 기억하는 기술을 개시한다.
본 발명자의 검토에 따르면 이하의 점이 분명해졌다. 우선, 특개평5-314789호 공보에 개시되어 있는 전기로 기입 가능한 불휘발성 메모리 셀을 구동 트랜지스터(불휘발성 기억 트랜지스터)와 두개의 부하 트랜지스터로 구성한 플립플롭 회로에서, 부유 게이트에 전하가 전혀 없는 초기 임계치 전압, 기입·소거 상태의 임계치 전압 및 판독시의 워드선 전위의 상태에 의한 전하 보유 특성의 열화에 기인하는 판독 불량의 발생율이 크게 영향받는다는 제1 문제점이 본 발명자에 의해 발견되었다.
예를 들면, 도 25에는 본 발명자가 검토한 불휘발성 기억 트랜지스터를 포함한 플립플롭 회로에서, 한쪽의 불휘발성 기억 트랜지스터(223)에 기입을 행한 후, 전원선으로 전원 전압 Vcc를 인가하여 판독 동작을 행한 상태가 도시되어 있다. 도 25에 있어서 참조 부호 220, 221은 p채널형 부하 트랜지스터, 참조 부호 222, 223은 n채널형 불휘발성 기억 트랜지스터이다. 두개의 불휘발성 기억 트랜지스터(222, 223) 중 한쪽 트랜지스터(222)에는 초기 임계치 전압(VthL)이 인가되고, 다른쪽 트랜지스터(223)에는 고임계치 전압(VthH)이 인가되기 때문에, 전원선의 전위가 0V로부터 전원 전압 Vcc까지 상승하는 동안에 래치가 고정되고, 고임계치 전압(VthH)의 불휘발성 기억 트랜지스터(223)의 드레인 단자에는 Vcc(H레 벨)가, 초기 임계치 전압(VthL)의 불휘발성 기억 트랜지스터(222)의 게이트 전극에는 Vcc(H레벨)가 소위 디스터브(disturb) 전압으로서 인가된다. 이 디스터브 상태에서는 고임계치 전압(VthH)의 불휘발성 기억 트랜지스터(223)의 부유 게이트에 축적된 전하가 드레인 단자측으로 방출되는 방향에 스트레스가 가해지고 있고, 한편, 초기 임계치 전압(VthL)의 불휘발성 기억 트랜지스터(222)의 부유 게이트로는 전하가 주입되는 방향의 스트레스가 인가되게 된다. 통상, 반도체 장치는 10년간 연속으로 동작하는 것을 전제로 하여 설계되는 것이기 때문에, 상기 불휘발성 기억 트랜지스터(222, 223)로의 스트레스는 최악의 경우에는 10년간 인가된다고 생각되어야 한다. 이 때문에, 초기 임계치 전압(VthL)의 불휘발성 기억 트랜지스터(222)의 임계치 전압의 상승, 소위 차지 이득과, 고임계치 전압(VthH)의 불휘발성 기억 트랜지스터(223)의 임계치 전압의 저하, 소위 차지 손실이 동시에 발생하고, 게이트 산화막 두께가 얇은 경우에는 두개의 불휘발성 기억 트랜지스터(222, 223)의 임계치 전압이 비교적 용이하게 일치하기 때문에, 래치 데이터의 반전에 의한 판독 불량을 발생시킬 우려가 있다. 따라서, 도 25와 같이 동작 전원으로서의 전원 전압 Vcc를 항상 인가하는 플립플롭 회로는 디스터브 내성에 약하다는 것이 본 발명자에 의해 분명해졌다.
제2 문제점으로서, 부유 게이트와 컨트롤 게이트의 종방향 적층 구조의 메모리 셀, 즉 스택드(stacked) 게이트형 메모리 셀에서는 메모리 셀 구조가 복잡함에 따라 제조 비용의 증가한다는 문제점이 있는 것이 본 발명자에 의해 분명해졌다. 특히, 최근, 시장이 급격하게 확대되고 있는 플래시 메모리를 고속의 논리 회로, 혹은, DRAM 등과 혼재하는 소위 시스템 LSI 제품에 있어서, 플래시 메모리에 스택드 게이트형 메모리 셀을 채택하는 것은 제조 비용의 증가를 초래한다. 본 발명자의 검토에 따르면, 이것은 하기의 포토마스크나 제조 공정의 증가가 원인으로 생각된다. 즉, 플래시 메모리의 터널 산화막은 논리 회로용 트랜지스터의 게이트 산화막, 혹은 DRAM 셀 트랜지스터의 게이트 산화막보다 두껍기 때문에, 터널 산화막의 제작용 마스크, 플래시 메모리의 부유 게이트용의 폴리실리콘막의 추가·가공 마스크, 플래시 메모리의 워드선을 가공하는 마스크, 플래시 메모리의 드레인 영역을 형성하기 위한 불순물 주입용 마스크, 또한, 기입·소거 회로를 구성하는 고내압 트랜지스터의 저농도 N형 소스·드레인 영역 및 저농도 P형 소스·드레인 영역을 형성하기 위한 불순물 주입용 마스크가 필요하고, 추가해야 할 마스크 수는 최소한 6장이 된다. 이 때문에, 스택드 게이트형 메모리 셀을 이용한 플래시 메모리를 탑재한 염가의 시스템 LSI를 제공하는 것이 비용적으로 곤란해지고 있다. 이것을 해결하기 위해서는 단층 폴리실리콘 게이트 구조의 불휘발성 기억 소자를 형성하면 좋다.
그러나, 상기 단층 폴리실리콘 게이트 구조의 불휘발성 기억 트랜지스터의 게이트 산화막 두께에 대해서는, 함께 혼재된 다른 회로의 MIS 트랜지스터에서의 게이트 산화막 두께와의 관계도 고찰하는 것이 득책이다. 본 발명자의 검토에 따르면, 불휘발성 기억 트랜지스터의 재기록 횟수의 제한은 게이트 산화막 두께와 상관이 있고, 정보 보유 성능의 열화의 진행을 완화하기 위해서는 게이트 산화막을 두껍게 한 쪽이 좋다. 그러나, 반도체 집적 회로의 제조 프로세스를 복잡화하지 않기 위해서는, 단층 게이트 구조의 불휘발성 기억 트랜지스터에서의 게이트 산화막 두께를 다른 회로의 MIS 트랜지스터의 게이트 산화막 두께와 공통화시키는 것이 바람직하다고 생각된다.
본 발명자는 또한, 단층의 폴리실리콘층을 이용한 불휘발성 기억 트랜지스터를 복수개 직렬 접속한 형태로 이용하는 관점, 단층의 폴리실리콘층을 이용한 불휘발성 기억 트랜지스터를 판독한 후, 불휘발성 기억 트랜지스터로의 전압 인가를 즉시 정지하는 관점, 불휘발성 기억 트랜지스터로부터 판독한 데이터를 휘발성의 데이터 래치 회로에서 보유한 관점, 또한, 데이터 래치 회로에서 보유한 데이터를 오류 부호 정정 회로(ECC 회로)에서 처리하는 관점 등에 대하여 검토하였다. 이들 검토 사항에 대하여 상기 공지예 조사에서 발견된 문헌에는 어떠한 개시도 없었다.
본 발명의 목적은 스태틱 래치 형태로 접속된 불휘발성 기억 트랜지스터에 의한 장기간의 정보 보유 성능을 향상시키는 것에 있다.
본 발명의 다른 목적은 스태틱 래치 형태에 접속된 불휘발성 기억 트랜지스터의 디바이스 구조를 간소화하는 것에 있다.
본 발명의 그 밖의 목적은 통상의 논리 회로 프로세스, 혹은 범용 DRAM 프로세스에 새로운 프로세스를 전혀 추가하지 않고, 판독 불량의 발생율을 현저하게 저하시킬 수 있는 불휘발성 메모리를 탑재한 반도체 장치를 제공하는 것에 있다.
본 발명의 다른 목적은 단층의 폴리실리콘 게이트로 구성된 불휘발성 기억 트랜지스터를 메모리 모듈이나 메모리 회로의 구제용 회로에 이용하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
본 발명에서 개시되는 발명 중 대표적인 개요를 간단하게 설명하면 하기와 같다.
〔1〕 제1 관점은, 플립플롭(셀프 래치)과 같은 스태틱 래치 형태로 접속된 불휘발성 기억 트랜지스터에서 기억 정보를 판독한 후, 즉시 불휘발성 기억 트랜지스터로의 전압 인가를 정지할 수 있도록 하고, 전압 인가 기간을 짧게 하여 장기간에 걸친 정보 보유 성능의 향상을 기도하는 것이다.
즉, 반도체 기판 상에 형성된 불휘발성 메모리는 부하 소자와 불휘발성 기억 트랜지스터의 한쌍의 직렬 회로를 갖고, 이들이 스태틱 래치 형태로 접속되어 이루어진 복수개의 불휘발성 기억 회로와, 상기 불휘발성 기억 회로에 정보를 기억시키는 프로그램 제어 회로와, 상기 불휘발성 기억 회로의 기억 정보를 래치 가능한 휘발성 래치 회로와, 상기 불휘발성 기억 회로의 기억 정보를 상기 휘발성 래치 회로에 래치시키는 판독 제어 회로를 구비한다. 휘발성 래치 회로는 동작 전원이 투입되어 있는 한, 불휘발성 기억 회로의 기억 정보를 보유한다. 이 상태에서 불휘발성 기억 회로에 스태틱 래치 동작을 유지시킬 필요는 없다. 그 후, 불휘발성 기억 회로에 의한 스태틱 래치 동작을 위한 동작 전원의 공급을 정지하여도 좋다.
바람직한 형태로서, 상기 판독 제어 회로에 오토 파워 오프 기능을 채택하면 좋다. 예를 들면, 상기 판독 제어 회로는 판독 동작의 지시에 응답하여 상기 불휘 발성 기억 회로에 스태틱 래치 동작을 위한 동작 전원을 공급하고, 스태틱 래치 동작에 응답하여 휘발성 래치 회로가 래치 동작을 완료한 후에 상기 동작 전원의 공급을 끊도록 하면 좋다.
상기에 의해, 불휘발성 기억 트랜지스터에 대한 필요 없는 전압 인가를 정지할 수 있고, 불휘발성 기억 트랜지스터가 필요 없는 차지 이득이나 차지 손실을 발생시키는 전압 상태가 되는 기간이 짧아지고, 이에 따라, 장기간에 걸친 정보 보유 성능이 향상된다.
불휘발성 기억 회로에는 결함 회로 부분을 구제하기 위한 구제 정보의 기억 등에 이용된다. 구제 정보와 같이, 반도체 장치가 동작 가능한 상태에서는 이미 내부 회로의 기능에 반영되어 있어야만 하는 정보를 상정했을 때, 상기 판독 동작의 지시는 반도체 장치에 대한 리세트 지시에 응답하여 제공되도록 하는 것이 좋다.
또한, 구제 정보와 같이 반도체 장치의 정상적인 동작에 필요 불가결한 정보를 상정했을 때, 불휘발성 기억 회로에 기억된 정보의 장기간 신뢰성을 더욱 향상시키기 위해서는 상기 휘발성 래치 회로가 래치한 정보를 입력하여 오류 정정이 가능한 ECC 회로를 추가하면 좋다.
〔2〕 상기 셀프 래치의 기본적인 회로 접속 형태에서는 한쌍의 불휘발성 기억 트랜지스터를 구동 트랜지스터로서 채택하면 좋다. 즉, 셀프 래치로서의 상기 불휘발성 기억 회로에서, 소스, 드레인 및 게이트를 구비한 제1 도전형의 부하 트랜지스터를 상기 부하로 하고, 소스, 드레인, 부유 게이트 및 컨트롤 게이트를 구 비한 제2 도전형에 의해 상기 불휘발성 기억 트랜지스터를 구성한다. 상기 부하와 불휘발성 기억 트랜지스터의 직렬 회로는 상기 부하 트랜지스터에 상기 불휘발성 기억 트랜지스터를 결합한 출력 노드와, 상기 부하 트랜지스터의 게이트에 상기 불휘발성 기억 트랜지스터의 컨트롤 게이트를 결합한 제어 노드를 갖는다. 한쪽 직렬 회로의 출력 노드는 다른쪽 직렬 회로의 제어 노드에 접속된 스태틱 래치 형태를 갖고, 양쪽의 직렬 회로에서의 출력 노드에 상보 데이터선이 상호 접속되어서 구성된다.
불휘발성 기억 회로의 한쌍의 불휘발성 기억 트랜지스터에 대한 프로그램은 예를 들면 상보 데이터선에 상보적인 전압을 제공하여 한쪽의 불휘발성 기억 트랜지스터의 부유 게이트에 열 전자를 주입시키면 좋다. 불휘발성 기억 회로에 대한 판독 동작에서는 한쌍의 직렬 회로에 소정 속도로 동작 전원을 공급하여 한쌍의 불휘발성 기억 트랜지스터의 임계치 전압의 상위에 따른 스태틱 래치 동작으로써 상보 데이터선에 상보 신호를 얻는다.
〔3〕 정보 보유 성능의 향상 혹은 개선을 지향한 상기 셀프 래치에는 불휘발성 기억 트랜지스터를 직렬 접속한 구성을 채택하면 좋다. 즉, 상기 불휘발성 기억 회로에서, 소스, 드레인 및 게이트를 구비한 제1 도전형의 부하 트랜지스터를 상기 부하로 하고, 소스, 드레인, 부유 게이트 및 컨트롤 게이트를 구비한 제2 도전형에 의해 상기 불휘발성 기억 트랜지스터를 구성한다. 상기 부하와 불휘발성 기억 트랜지스터의 직렬 회로는 상기 부하 트랜지스터에 상기 불휘발성 기억 트랜지스터를 결합한 출력 노드와, 상기 출력 노드에 결합된 상기 불휘발성 기억 트랜 지스터에 다른 불휘발성 기억 트랜지스터를 직렬 접속한 프로그램 노드와, 상기 부하 트랜지스터의 게이트 및 상기 불휘발성 기억 트랜지스터의 컨트롤 게이트에 공통 결합된 제어 노드를 갖는다. 상기 한쌍의 직렬 회로는 한쪽 직렬 회로의 출력 노드가 다른쪽 직렬 회로의 제어 노드에 상호 접속된 스태틱 래치 형태를 갖고, 양쪽의 직렬 회로에서의 출력 노드에 상보 데이터선을 접속하고, 양쪽의 직렬 회로에서의 프로그램 노드에 상보 프로그램 제어선을 접속하여 구성된다.
불휘발성 기억 회로의 한쌍의 불휘발성 기억 트랜지스터에 대한 프로그램은 예를 들면 상보 프로그램 제어선에 상보적인 전압을 제공하여 한쪽 직렬 회로의 양쪽의 불휘발성 기억 트랜지스터의 부유 게이트에 열 전자(hot electron)를 주입시키면 좋다. 불휘발성 기억 회로에 대한 판독 동작에서는 한쌍의 직렬 회로에 소정 속도로 동작 전원을 공급하여 한쌍의 직렬 회로 사이에 있어서의 불휘발성 기억 트랜지스터의 임계치 전압의 상위에 따른 스태틱 래치 동작으로써 상보 데이터선에 상보 신호를 얻는다. 상호 게이트 절연막 두께가 같은 불휘발성 기억 트랜지스터의 경우, 부유 게이트로부터 차지 손실에 의해 열 전자가 방출되어 임계치 전압 상태가 반전되는 확률은 1개보다는 2개를 직렬 연결한 쪽이 낮기 때문에, 복수개의 불휘발성 기억 트랜지스터를 직렬한 구성에 의해 불휘발성 기억 트랜지스터의 게이트 절연막 두께의 관점에서 불충분한 정보 보유 성능을 그 만큼 향상하거나 개선시킬 수 있다.
〔4〕 제2 관점은 불휘발성 기억 트랜지스터의 단층 폴리실리콘 게이트 구조이다. 즉, 상기 불휘발성 기억 트랜지스터는 제1 도전형의 반도체 영역에 형성된 제2 도전형의 소스 및 드레인과, 상기 소스 및 드레인 사이의 채널 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 부유 게이트를 갖는 MIS 트랜지스터와, 상기 부유 게이트의 연장 부분의 아래에 게이트 절연막을 통해 형성된 제2 도전형의 반도체 영역으로 이루어진 컨트롤 게이트로 구성하면 좋다.
이 때, 불휘발성 기억 트랜지스터의 게이트 절연막 두께는 필요한 내압과 함께 그 밖의 회로의 게이트 절연막 두께와의 관계를 고려하여 결정하면 좋다. 예를 들면, 상기 불휘발성 기억 회로 및 프로그램 제어 회로에 포함된 MIS 트랜지스터(본 명세서에 있어서 절연 게이트 전계 효과 트랜지스터를 총칭하는 명칭으로서 이용함)에는 비교적 게이트 절연막이 두꺼운 고전압 동작용 MIS 트랜지스터를 채택하고, 상기 휘발성 래치 회로 및 판독 제어 회로에 포함되는 MIS 트랜지스터에는 비교적 게이트 절연막이 얇은 저전압 동작용 MIS 트랜지스터를 채택하면 좋다.
또한, 상기 반도체 기판 상에 각각 MIS 트랜지스터를 갖는 논리 회로 및 외부 인터페이스 회로를 또한 포함할 때, 외부 인터페이스 회로는 외부 단자에 게이트가 접속된 입력 MIS 트랜지스터의 정전 내압 향상을 위해서 비교적 두꺼운 게이트 절연막이 채택되고, 또한, 외부로부터 공급된 3.3V와 같은 동작 전원을 강압하고, 논리 회로와 같이 내부 회로에 대한 동작 전원으로서 강압된 전압을 사용하는 반도체 집적 회로에서, 3.3V를 받아 동작하는 외부 인터페이스 회로의 MIS 트랜지스터는 내부 회로의 MIS 트랜지스터에 비해 두꺼운 게이트 산화막을 갖는다. 이에 주목하여, 상기 불휘발성 기억 트랜지스터의 게이트 절연막과, 상기 외부 인터페이스 회로가 갖는 MIS 트랜지스터의 게이트 절연막은 거의 같은(프로세스 변동에 의 한 허용 오차 범위에서 같은) 막 두께를 설정하면 좋다. 결국, 상기 불휘발성 기억 트랜지스터용의 MIS 트랜지스터의 게이트 절연막과 상기 외부 인터페이스 회로에 포함되는 MIS 트랜지스터의 게이트 절연막을 동일한 프로세스 혹은 공통의 포토마스크를 이용하여 함께 제조한다. 이와 같이, 단층 게이트 구조의 불휘발성 기억 회로에서의 게이트 절연막 두께를 다른 회로의 MIS 트랜지스터의 게이트 절연막 두께와 공통화함으로써, 반도체 장치의 제조 프로세스를 복잡화시키지 않으면서, 불휘발성 기억 회로에 의한 장기간의 정보 보유 성능을 실현할 수 있다.
불휘발성 기억 소자가 상기 단층 폴리실리콘 프로세스와 같은 제조 프로세스를 이용하여 형성할 수 있는 것에 주목하면, 상기 불휘발성 기억 트랜지스터를 구성하는 MIS 트랜지스터의 부유 게이트, 상기 논리 회로에 포함되는 MIS 트랜지스터의 게이트, 외부 인터페이스 회로에 포함되는 MIS 트랜지스터의 게이트 및 DRAM에 포함된 MIS 트랜지스터의 게이트는 프로세스 변동에 의한 허용 오차 범위 내에서 같은 막 두께로 형성되어 있으면 좋다. 즉, 단층 폴리실리콘 프로세스와 같은 단층 게이트 프로세스를 이용하여도, 상기 데이터 보유 성능이 우수한 불휘발성 메모리를 DRAM 등과 함께 혼재한 시스템 LSI와 같은 반도체 집적 회로를 얻을 수 있다.
〔5〕 제3 관점은 상기 불휘발성 메모리의 용도로서 구제 정보의 기억 회로를 고려한다. 이 때 반도체 장치는 상기 반도체 기판 상에 피구제 회로와, 상기 피구제 회로를 대체하는 구제 회로를 포함하고, 상기 불휘발성 기억 회로는 상기 구제 회로로 대체해야 할 피구제 회로를 특정하는 구제 정보의 기억 회로로서 이용된다.
상기 구제 회로에 대한 다른 구제 정보 기억 회로로서, 퓨즈 소자의 퓨징 상태(fusing state)에 따라서 구제 정보를 기억하는 퓨즈 프로그램 회로를 또한 설치하여도 좋다. 웨이퍼 단계에서 검출된 불량에 대한 구제를 퓨즈 프로그램 회로로 행하고, 번인(burn-in) 후에 검출된 결함에 대하여 상기 전기적인 프로그램 회로를 이용함으로써, 구제 효율을 올릴 수 있다. 바꾸어 말하면, 반도체 집적 회로의 수율이 향상된다. 퓨즈 프로그램 회로만으로는 번인 후에 불량을 구제할 수 없다. 전기적 프로그램 회로만으로는 퓨즈 프로그램 회로와의 병용의 경우에 비해 회로 규모 혹은 칩 점유 면적이 커진다.
상기 피구제 회로는 DRAM 내장의 메모리 셀 어레이로서 좋다. 또한, 상기 피구제 회로는 마이크로 컴퓨터 내장 DRAM의 메모리 셀 어레이로서 좋다. 또한, 상기 피구제 회로는 마이크로 컴퓨터 내장 SRAM의 메모리 셀 어레이로서 좋다.
〔6〕 판독 불량율을 궁극적으로 저감하기 위해서는, 상기 복수개의 불휘발성 기억 회로의 일부에 남은 불휘발성 기억 회로가 보유한 상기 구제 정보에 대한 오류 정정 코드를 보유시키고, 상기 복수개의 불휘발성 기억 회로의 판독 정보에 대하여 오류 정정이 가능한 ECC 회로를 설치하여 반도체 장치를 구성하면 좋다.
ECC 회로에 의한 오류 정정 기능을 보증하기 위해서는, 상기 프로그램 제어 회로는 상기 불휘발성 기억 회로에 대한 기입을 금지하는 동작 모드를 구비하면 좋다.
<실시예>
《플립플롭형 불휘발성 메모리》
도 1에는 본 발명에 따른 반도체 장치가 갖는 불휘발성 메모리를 구제 정보의 기억 회로로서 구성한 일례가 도시된다. 도 1에 도시한 불휘발성 메모리(100)는 반도체 기판 상에 도시를 생략한 피구제 회로와, 상기 피구제 회로를 대체하며 도시를 생략한 구제 회로와 함께 형성되고, 불휘발성 기억 회로(101), 프로그램 제어 회로(기입 제어 회로 : 102), 판독 제어 회로(103), 휘발성 래치 회로(데이터 래치 회로 : 104) 및 오류 부호 정정 회로(ECC 회로 : 105)를 갖는다.
불휘발성 기억 회로(101)는 상기 구제 회로로 대체해야 할 피구제 회로를 특정하는 구제 정보(예를 들면 용장 어드레스 데이터)를 기억한다. 프로그램 제어 회로(기입 제어 회로 : 102)는 상기 불휘발성 기억 회로(101)에 용장 어드레스 데이터를 기억시킨다. 휘발성 래치 회로(데이터 래치 회로 : 104)는 상기 불휘발성 기억 회로(101)의 기억 정보를 래치할 수 있다. 래치된 기억 정보는 ECC 회로(105)에 공급되어 오류가 있는 경우에는 오류 정정되고, 도시를 생략한 피구제 회로를 구제 회로로 대체하도록 제어하기 위해, 도시가 생략된 어드레스 비교 회로에 공급된다. 상기 불휘발성 기억 회로(101)의 기억 정보를 상기 데이터 래치 회로(104)에 래치시키는 판독 제어는 상기 판독 제어 회로(103)가 행한다.
상기 불휘발성 메모리(100)를 탑재한 반도체 장치는 MIS(메탈·인슐레이터·세마이컨덕터)형의 반도체 집적 회로 제조 기술에 의해 형성되고, 기억 정보의 기입에 고전압을 필요로 하는 불휘발성 기억 회로(101) 및 그 제어를 행하는 기입 제어 회로(102)는 적어도 고전압 동작용 MIS 트랜지스터(고전압계 트랜지스터)로 형성된다. 이에 대하여, 그 밖의 회로인 판독 제어 회로(103), 데이터 래치 회로(104) 및 ECC 회로(105)는 그에 비해 저전압 동작 가능한 정전압 동작용 MIS 트랜지스터(저전압계 트랜지스터)로 구성할 수 있다. 단, 그 경우에는, 기입 동작시 고전압이 데이터 래치 회로(104)에 전달되지 않도록 하는 분리 스위치가 필요하게 된다. 또한, 기입에 있어서 판독 제어 회로(103)가 고전압을 출력해야만 할 때는 이 판독 제어 회로(103)도 고전압계 트랜지스터로 구성하는 것이 필요하다. 고전압계 트랜지스터의 게이트 절연막 두께 Tox2는 저전압계 트랜지스터의 게이트 산화막 두께 Tox1보다 두껍게 된다.
《플립플롭형 불휘발성 기억 회로의 제1 예》
도 2에는 하나의 불휘발성 기억 회로의 일례가 도시된다. 불휘발성 기억 회로(101)는 부하와 불휘발성 기억 트랜지스터의 직렬 회로를 갖는다. 도 2에서, 상기 부하는 소스, 드레인 및 게이트를 구비한 제1 도전형(예를 들면 p채널형)의 부하 MIS 트랜지스터(110, 111)이고, 상기 불휘발성 기억 트랜지스터(112, 113)는 소스, 드레인, 부유 게이트 및 컨트롤 게이트를 구비한 제2 도전형(n채널형)을 갖는다. 상기 부하 MIS 트랜지스터(110, 111)에 상기 불휘발성 기억 트랜지스터(112, 113)가 결합되고[그 결합점을 출력 노드(114, 115)로 함], 상기 부하 MIS 트랜지스터(110, 111)의 게이트에 상기 불휘발성 기억 트랜지스터(112, 113)의 컨트롤 게이트가 결합되고[그 결합점을 제어 노드(116, 117)로 함], 한쪽 직렬 회로의 출력 노드(114, 115)가 다른쪽 직렬 회로의 제어 노드(117, 116)에 상호 접속된 스태틱 래치 형태를 갖는다. 양쪽의 직렬 회로에서의 출력 노드(114, 115)에 상보 데이터선(118, 119)이 접속된다. 부하 MIS 트랜지스터(110, 111)의 소스에는 배선(120)이 접속되고, 불휘발성 기억 트랜지스터(112, 113)의 소스에는 배선(121)이 접속된다. 상기 상보 데이터선(118, 119)에는 배선(124)의 신호 전압 VSM에서 스위치 제어된 n채널형 기입 스위치 MIS 트랜지스터(122, 123)가 배치되고, 이들 MIS 트랜지스터(122, 123)는 기입 동작에서는 온 상태로 되고, 그 이외에는 오프 상태를 유지한다.
도 3에는 불휘발성 기억 트랜지스터(101)에 대한 기입, 소거, 판독, 대기시의 각각에서의 전압 상태가 예시된다. 도 3의 예는 도 2의 불휘발성 기억 회로(101)에 있어서 우측의 불휘발성 기억 트랜지스터(113)를 기입 대상으로 하는 경우를 예시하고 있다. 이에 따르면, VGG와 VDR에 5V의 전위차가 형성되어 불휘발성 기억 트랜지스터(113)는 비교적 큰 채널 전류에 의해 열 전자가 부유 게이트에 주입되어 기입 상태, 여기서는 고임계치 전압 상태로 된다. 반대측의 불휘발성 기억 트랜지스터(112)는 소거 상태, 여기서는 저임계치 전압 상태로 된다. 또한, 도 2로 대표된 바와 같이 부유 게이트에 부기된 ○표시는 주입된 전자를 모식적으로 표현한다. 판독에서는 배선(120)의 전압 VDD를 0V로부터 1.8V까지 서서히 레벨 상승시켜, 불휘발성 기억 트랜지스터(112, 113)의 임계치 전압차에 따른 스태틱 래치 동작에 의해 데이터선(118, 119)의 전압 VDL, VDR을 상보 레벨로 구동한다. 도 3에 도시한 「open」은 상기 기입 스위치(122, 123)의 오프 상태에 의한 상보 데이터선에 대한 부유 상태를 의미한다.
도 4에는 도 1의 불휘발성 메모리에 대한 더욱 상세한 일례가 도시된다. 도 3에는 대표적으로 2개의 불휘발성 기억 회로(101)가 예시되고, 또한, 오류 부호 정 정 회로(105)의 도시가 생략되고, 대신 어드레스 비교 회로(106)가 개략적으로 도시되어 있다.
데이터 래치 회로(104)는 2개의 2입력 NOR 게이트 NOR1, NOR2의 한쪽의 출력을 다른쪽의 입력에 상호 귀환되어 접속한 스태틱 래치로서 구성된다. 어드레스 비교 회로(106)는 데이터 래치 회로(104)의 출력을 어드레스 신호의 대응 비트 a0, a1 …와 비교하는 XNOR(exclusive NOR) 게이트 EX-NOR에 의해 구성된다.
도 4에 있어서 「Read」로 표기된 불휘발성 기억 회로(101)는 판독 동작 상태에서 모식적으로 표현되고, 「Program」으로 표기된 불휘발성 기억 회로(101)는 기입 동작 상태에서 모식적으로 표현되어 있지만, 실제의 메모리 동작에서는 판독과 기입이 병렬되지는 않는다. 도 4에 있어서, Vpp는 5V와 같은 전압, Vcc는 1.8V와 같은 전압, Vss는 0V와 같은 전압을 의미한다.
판독 동작(「Read」)에서 배선(120)의 레벨 VDD가 전압 Vss로부터 전압 Vcc로 변화될 때, 불휘발성 기억 회로(101)가 불휘발성 기억 트랜지스터의 임계치 전압 상태에 따라 정확히 셀프 래치 동작을 행하기 위해서는, 예를 들면 이하의 조건을 만족시키면 좋다. 즉, 파워 온일 때 배선(120)의 레벨 VDD를 전압 Vss로부터 천천히 상승시켜, 낮은 임계치 전압으로서 초기 임계치 전압(Vtni)을 갖는 불휘발성 기억 트랜지스터가 최초로 온 상태가 되면 좋다. 그 동작 조건은 p채널형 MIS 트랜지스터 및 n채널형 MIS 트랜지스터의 오버랩 용량으로 결정되는 커플링비, 바꾸어 말하면 n채널형 MIS 트랜지스터의 채널 면적에 대한 p채널형 MIS 트랜지스터의 채널 면적의 비를 K로 하고, 컨트롤 게이트의 커플링비를 η로 하면,
Vtni/K<Vtp/(1-K), Vtni=Vtn/η이기 때문에,
Vtn<Vtp·ηK/(1-K)가 되고, 따라서,
Vtn(max)<Vtp(min)·ηK/(1-K)의 조건을 만족시키도록, 부하 MIS 트랜지스터(110, 111)의 트랜지스터 사이즈를 크게 설정하면 좋다.
판독 동작에서는 데이터 래치 회로(104)는 그 동작 전원이 투입되어 있는 한, 불휘발성 기억 회로(101)의 기억 정보를 보유한다. 이 상태에서 불휘발성 기억 회로(101)에 스태틱 래치 동작을 유지시킬 필요는 없다. 그 후, 불휘발성 기억 회로(101)에 의한 스태틱 래치 동작을 위한 동작 전원 Vcc의 공급을 정지하여도 좋다. 바람직한 형태로서 상기 판독 제어 회로(103)는 오토 파워 오프 기능을 갖는다. 예를 들면, 상기 판독 제어 회로(103)는 판독 동작의 지시에 응답하여 상기 불휘발성 기억 회로(101)에 스태틱 래치 동작을 위한 동작 전원 Vcc를 공급하고, 스태틱 래치 동작에 응답하여 데이터 래치 회로(104)가 래치 동작을 완료한 후, 상기 동작 전원 Vcc의 공급을 끊는다．
상기에 의해, 불휘발성 기억 트랜지스터에 대한 필요 없는 전압 인가를 정지할 수 있고, 불휘발성 기억 트랜지스터가 필요 없는 차지 이득이나 차지 손실을 발생시키는 전압 상태가 되는 기간이 짧아지고, 이에 따라 정보 보유 성능이 장기간으로 향상된다.
여기서는, 상기 불휘발성 기억 회로(101)는 결함 회로 부분을 구제하기 위한 용장 어드레스 데이터의 기억에 이용된다. 용장 어드레스 데이터와 같이 반도체 장치가 동작 가능한 상태에서는 이미 내부 회로의 기능에 반영되어 있어야만 하는 정보를 상정했을 때, 상기 판독 동작의 지시는 반도체 장치에 대한 리세트 지시에 응답하여 제공되도록 하는 것이 좋다.
도 5에는 판독 제어 회로(103)의 판독 동작을 리세트 지시에 응답시켜 행하는 경우의 오토 파워 오프 기능의 실현예가 도시된다. 도 5는 마이크로 컴퓨터와 같은 반도체 장치를 상정하고, CPU 등의 데이터 제어 장치를 내장하고, 매뉴얼 리세트 및 파워 온 리세트에서는 외부로부터 리세트 신호 RST가 공급된 경우의 실현예를 나타낸다. 도 5에 있어서 참조 부호 130은 시스템 컨트롤러(131) 등에 포함되는 리세트 제어 회로이다. 리세트 제어 회로(130)는 특히 제한되지는 않지만, 리세트 신호 RST 및 시스템 클럭 신호 CLK를 입력하고, 리세트 신호 RST가 일정 기간 하이 레벨로 유지된 후 로우 레벨로 변화하면, 초기화 신호 rst1이 펄스 변조된다. 이 초기화 신호 rst1은 지연 회로(132)에서 일정 시간 지연되어 지연 초기화 신호 rstd로 된다. 초기화 신호 rst1은 상기 판독 제어 회로(103)에 공급되고, 그 펄스 변조에 응답하여 배선(120)에 점차 동작 전압을 공급하여 최종적으로 전압 Vcc에 도달한다. 상기 지연 회로(132)의 지연 시간은 불휘발성 기억 회로(101)에 동작 전압을 공급하는 것을 개시하고 나서 적어도 셀프 래치가 완료되기까지의 시간에 상당되고, 그 지연 시간을 지나서 지연 초기화 신호 rstd가 펄스 변조되면, 판독 제어 회로(103)는 배선(120)으로의 전원 전압 Vcc의 공급을 정지한다. 지연 초기화 신호 rstd의 펄스 변조는 CPU(133)에도 제공되고, 이에 의해 CPU(133)는 프로그램 카운터를 0번지로 초기화하고, 0번지의 명령으로부터 실행을 개시하여 명령 실행 동작을 개시한다. 참조 부호 134로 총칭되는 그 밖의 초기화 신호는 반도체 장치 내부에서의 규정 신호 입력 노드 및 출력 노드를 규정 논리치로 초기화하기 위한 제어 신호이다.
도 5의 예에서는 구제 어드레스 데이터가 데이터 래치 회로(104)에 판독되어 피구제 회로에 대한 구제가 가능한 상태로 된 후에 CPU(133)는 명령 실행 가능해지기 때문에, CPU(133)가 명령을 실행 개시하는 단계에서는 이미 필요한 결함 구제가 완료되어 있어서 결함 부분으로 인한 오동작의 발생을 미연에 방지할 수 있다.
도 6에는 리세트 단자가 없는 반도체 장치에서의 오토 파워 오프 기능의 실현예가 도시된다. 여기서는, 반도체 장치에 외부로부터 공급된 전원 전압 Vcc가 규정 전압으로 안정되는 상태를 검출하기 위한 파워 업 검출 회로(135)에 의한 전압 검출 신호 bmp를 이용한다. 파워 업 검출 회로(135)는 특히 제한되지는 않지만, 용량 회로가 입력에 접속되어 상기 용량 회로의 초기 상태에 응답하여 비클램프 상태로 되어 동작 전원 전압을 출력 가능한 클램프 회로를 갖는다. 상기 클램프 회로의 입력측에는 차지 트랜지스터와 방전 트랜지스터가 접속된다. 방전 트랜지스터는 외부 전원 투입 당초에 비클램프 상태로 되는 클램프 회로의 출력에 응답하여 오프 상태를 채택한다. 동작 전원 전압의 상승에 비례하여 클램프 회로의 입력은 차지 트랜지스터에 의해 서서히 차지되고, 클램프 회로의 입력이 그 논리 임계치 전압을 초과함으로써 이 클램프 회로는 클램프 상태로 반전되고, 이에 응답하여, 파워 업 검출 회로(135)의 출력 신호 bmp가 동작 전원 전압으로부터 회로의 접지 전압으로 변화된다. 상기 신호 bmp는 지연 회로(136)를 거쳐 지연 펄스 신호 bmpd가 된다. 판독 제어 회로(103)는 상기 신호 bmp의 펄스 변조에 응답하여 배선(120)에 점차 동작 전압을 공급하여 최종적으로 전압 Vcc에 도달시킨다. 상기 지연 회로(136)의 지연 시간은 불휘발성 기억 회로(101)에 동작 전압을 공급하는 것을 개시하고 나서 적어도 셀프 래치가 완료되기까지의 시간에 상당되고, 그 지연 시간만큼 지나서 지연 초기화 신호 bmpd가 펄스 변조되면, 판독 제어 회로(103)는 배선(120)으로의 전원 전압 Vcc의 공급을 정지한다.
도 7에는 상기 불휘발성 기억 트랜지스터(112)의 디바이스 단면 구조가 개략적으로 도시된다. 상기 불휘발성 기억 셀 트랜지스터(112)는 제1 도전형(p형)의 반도체 영역(p-well : 140)에 형성된 제2 도전형(n형)의 소스(141) 및 드레인(142)과, 상기 소스(141) 및 드레인(142) 사이의 채널 상에 형성된 게이트 절연막(143)과, 상기 게이트 절연막(143) 상에 형성된 부유 게이트(144)를 갖는 MIS 트랜지스터와, 상기 부유 게이트(144)의 연장 부분(144A)의 아래에 게이트 절연막(143A)을 통해 형성된 제2 도전형의 반도체 영역(n-well : 145)으로 이루어진 컨트롤 게이트(CGT)로 구성된다. 참조 부호 146은 소자 분리 영역이다. 이와 같이, 불휘발성 기억 트랜지스터는 MIS 트랜지스터 및 상기 MIS 트랜지스터의 부유 게이트 사이에 절연막이 개재된 컨트롤 게이트를 갖고, 단층 폴리실리콘 프로세스 등의 제조 프로세스로 생성 가능하다. 컨트롤 게이트는 불순물 도입층에 의해 형성되어 있다.
도 8에는 불휘발성 기억 회로(101)의 상세한 평면 레이아웃도가 예시된다. 도 8에 도시한 레이아웃은 제1 금속 배선층 M1, 제2 금속 배선층 M2, 제3 금속 배선층 M3의 메탈 3층 구조를 갖고, 참조 부호 9로 나타내는 컨택트홀은 반도체 기판 혹은 웰 영역과 M1을 접속하고, 참조 부호 15로 나타낸 관통 홀은 M1과 M2를 접속되고, 참조 부호 19로 나타내는 관통 홀은 M2와 M3에 접속된다. M3으로 형성된 VDD의 배선은 참조 부호 20으로 예시하는 베타 배선 패턴을 이룬다. DL, DR는 도 2의 상보 데이터선(118, 119)에 대응된다.
불휘발성 기억 트랜지스터를 구성하는 컨트롤 게이트는 제1 도전형의 반도체 영역(2)에 설치된 제2 도전형의 반도체 영역(1)(CGT)에 의해 형성되고, 상기 부유 게이트는 상기 제1 도전형의 반도체 영역(2)의 활성 영역(4) 내에 형성된 MIS 트랜지스터의 채널 상을 통과하여 게이트 절연막을 통해 컨트롤 게이트의 상측에 배치된 도전층(폴리실리콘층 : 7)에 의해 형성된다. 상기 컨트롤 게이트는 상기 부유 게이트(7)에 중첩된 활성 영역(3) 아래에 게이트 절연막을 통해 배치된 제2 도전형의 반도체 영역(1)(CGT)에 의해 형성되어 있다. 참조 부호 11, 13, 14는 제1 금속 배선층(M1), 참조 부호 17은 제2 금속 배선층(M2), 참조 부호 20은 제3 금속 배선층(M3)의 패턴을 나타낸다. 활성 영역(5)에 형성된 부하 MIS 트랜지스터의 채널 면적과, 활성 영역(4)에 형성된 불휘발성 기억 트랜지스터 구성용 MIS 트랜지스터의 채널 면적은 상술한 셀프 래치를 위해 필요한 관계를 만족시키도록 형성되어 있다.
《플립플롭형 불휘발성 기억 회로의 제2 예》
도 9에는 불휘발성 기억 회로의 다른 예가 도시된다. 상술한 불휘발성 기억 트랜지스터의 게이트 절연막 두께를 외부 인터페이스 회로의 MIS 트랜지스터의 두께와 맞출 때, 게이트 절연막 두께의 관점에 있어서 충분한 정보 보유 성능을 확보 할 수 없을 때는, 도 9에 예시된 바와 같이, 상기 불휘발성 기억 트랜지스터를 복수개 직렬 접속한 구성의 플립플롭을 채택함으로써, 정보 보유 성능도 한층 향상시킬 수 있다.
도 9의 예에서는 불휘발성 기억 회로(101A)는 부하에 2개의 불휘발성 기억 트랜지스터를 직렬 접속한 한쌍의 직렬 회로를 갖는다. 부하는 상기한 바와 같이 소스, 드레인 및 게이트를 구비한 제1 도전형(예를 들면 p채널형)의 부하 MIS 트랜지스터(110, 111)이고, 상기 불휘발성 기억 트랜지스터(112A, 112B, 113A, 113B)는 상기한 바와 같이 소스, 드레인, 부유 게이트 및 컨트롤 게이트를 구비한 제2 도전형(n채널형)을 갖는다. 상기 부하 트랜지스터(110, 111)에 상기 불휘발성 기억 트랜지스터(112A, 13A)가 결합되고[그 결합점을 출력 노드(114, 115)로 함], 또한 상기 불휘발성 기억 트랜지스터(112A, 13A)에 다른 불휘발성 기억 트랜지스터(112B, 113B)가 직렬 접속된다[그 결합점을 프로그램 노드(116A, 117A)로 함]. 상기 부하 트랜지스터(110, 111)의 게이트 및 상기 불휘발성 기억 트랜지스터(112A, 112B, 113A, 113B)의 컨트롤 게이트가 공통 결합된다[그 결합 노드를 제어 노드(116B, 117B)로 함]. 상기 한쌍의 직렬 회로는 한쪽 직렬 회로의 출력 노드(114, 115)가 다른쪽 직렬 회로의 제어 노드(117B, 116B)에 상호 접속된 스태틱 래치 형태를 갖는다. 부하 MIS 트랜지스터(110, 111)의 소스에는 배선(120)이 접속되고, 불휘발성 기억 트랜지스터(112B, 113B)의 소스에는 배선(121A)이 접속된다. 양쪽의 직렬 회로에서의 출력 노드(114, 115)에 상보 데이터선(118A, 119A)이 접속되고, 양쪽의 직렬 회로에서의 프로그램 노드(116A, 117A)에 상보 프로그램 제어선(118B, 119B) 이 접속된다. 상기 상보 데이터선(118A, 119A)에는 배선(124A)의 신호 전압 VSD로 스위치 제어된 n채널형 기입 스위치 MIS 트랜지스터(122A, 123A)가 배치되고, 상기 상보 프로그램 제어선(118B, 119B)에는 배선(124B)의 신호 전압 VSP로 스위치 제어된 n채널형 기입 스위치 MIS 트랜지스터(122B, 123B)가 배치된다. 이들 MIS 트랜지스터(122A, 122B, 123A, 123B)는 기입 동작에서는 온 상태로 되고, 그 이외에는 오프 상태를 유지한다.
도 10에는 불휘발성 기억 트랜지스터(101A)에 대한 기입, 소거, 판독, 대기시의 각각의 전압 상태가 예시된다. 도 10의 예는 도 9의 불휘발성 기억 회로(101A)에 있어서 우측의 불휘발성 기억 트랜지스터(113A, 113B)를 기입 대상으로 하는 경우를 예시하고 있다. 이에 따르면, VSS, VDR과 VPR의 5V의 전위차가 형성되어 불휘발성 기억 트랜지스터(113A, 113B)는 비교적 큰 채널 전류에 의해 열 전자가 부유 게이트에 주입되어 기입 상태, 여기서는 고임계치 전압 상태가 된다. 반대측의 불휘발성 기억 트랜지스터(112A, 112B)는 소거 상태, 여기서는 저임계치 전압 상태로 된다. 판독에서는 상술한 바와 마찬가지로, 배선(120)의 전압 VDD를 0V로부터 1.8V까지 서서히 레벨 상승시켜, 불휘발성 기억 트랜지스터(112A, 112B, 113A, 113B)와의 임계치 전압 차에 따른 스태틱 래치 동작에 의해 데이터선(118A, 119A)의 전압 VDL, VDR을 상보 레벨로 구동한다. 도 10에 도시한 「open」은 상기 기입 스위치(122A, 122B, 123A, 123B)의 오프 상태에 의한 상보 데이터선(118A, 119A)에 대한 부유 상태를 의미한다.
도 11에는 도 9의 불휘발성 기억 회로(101A)를 채택한 불휘발성 메모리의 상 세한 일례가 도시된다. 도 11에는 대표적으로 2개의 불휘발성 기억 회로(101A)가 예시되고, 오류 부호 정정 회로(105)의 도시가 생략되며, 대신에 어드레스 비교 회로(106)가 개략적으로 도시되어 있다. 참조 부호 102A는 기입 제어 회로이고, 참조 부호 103A는 판독 제어 회로이고, 기본적인 기능은 도 1 및 도 4의 경우와 동일하다.
도 11에 있어서 「Read」로 표기된 불휘발성 기억 회로는 판독 동작 상태에서 모식적으로 표현되고, 「Program」으로 표기된 불휘발성 기억 회로는 기입 동작 상태에서 모식적으로 표현되어 있지만, 실제의 메모리 동작에서는 판독과 기입이 병행되지는 않는다. 도 11에 있어서, Vpp는 5V와 같은 전압, Vcc는 1.8V와 같은 전압, Vss는 0V와 같은 전압을 의미한다.
판독 동작(「Read」)에 있어서 배선(120)의 레벨 VDD가 전압 Vss로부터 전압 Vcc로 변화될 때, 불휘발성 기억 회로가 불휘발성 기억 트랜지스터의 임계치 전압 상태에 따라 정확하게 셀프 래치 동작을 행하기 때문에, 도 4에서 설명한 경우와 동일한 조건을 만족시키고 있다.
판독 동작에서는 데이터 래치 회로(104)는 그 동작 전원이 투입되어 있는 한, 불휘발성 기억 회로(101A)의 기억 정보를 보유한다. 이 상태에서 불휘발성 기억 회로(101A)에 스태틱 래치 동작을 유지시킬 필요는 없다. 그 후, 불휘발성 기억 회로(101A)에 의한 스태틱 래치 동작을 위한 동작 전원 Vcc의 공급을 정지하여도 좋다. 바람직한 형태로서 상기 판독 제어 회로(103A)는 오토 파워 오프 기능을 갖는다. 예를 들면, 상기 판독 제어 회로(103A)는 판독 동작의 지시에 응답하여 상기 불휘발성 기억 회로(101A)에 스태틱 래치 동작을 위한 동작 전원 Vcc를 공급하고, 스태틱 래치 동작에 응답하여 데이터 래치 회로(104)가 래치 동작을 완료한 후에 상기 동작 전원 Vcc의 공급을 끊는다.
상기에 의해, 불휘발성 기억 트랜지스터에 대해 필요 없는 전압 인가를 정지할 수 있고, 불휘발성 기억 트랜지스터가 필요 없는 차지 이득이나 차지 손실을 발생시키는 전압 상태가 되는 기간이 짧아지고, 이에 따라, 장기간에 걸친 정보 보유 성능이 향상된다.
여기서는, 상기 불휘발성 기억 회로(101)는 결함 회로 부분을 구제하기 위한 용장 어드레스 데이터의 기억에 이용된다. 용장 어드레스 데이터와 같이 반도체 장치가 동작 가능한 상태에서는 이미 내부 회로의 기능에 반영되어 있어야만 하는 정보를 상정했을 때, 상기 판독 동작의 지시는 반도체 장치에 대한 리세트 지시에 응답하여 제공되도록 하는 것이 좋다. 판독 제어 회로(103A)의 판독 동작을 리세트 지시에 응답시켜 행하는 경우의 오토 파워 오프 기능은 도 5, 도 6과 마찬가지의 구성으로써 실현 가능하다.
여기서, 도 9에 예시된 바와 같이, 2개 직렬의 불휘발성 기억 트랜지스터로 플립플롭 회로를 구성하는 회로 형식에 있어서의 판독 불량율을 도출한다. 예를 들면, 도 2와 같이 1개의 불휘발성 기억 트랜지스터로 플립플롭 회로를 구성하는 방식에 있어서의 10년 후의 불량 확률을 f로 하면,
상태 ① : 2셀 모두 양품일 확률 Pa는,
Pa=(1-f)2 … ①
상태 ② : 어느 한쪽의 셀이 불량일 확률 Pb는,
Pb=(1-f)f+f(1-f)=2f(1-f) … ②
상태 ③ : 2셀 모두 불량일 확률 Pc는,
Pc=f2 …③
이 된다. 여기서,
Pa+Pb+Pc=(1-f)2+2f(1-f)+f2=1
이다. 불휘발성 기억 모듈의 총 비트수를 N으로 하면, 양품은 상기 ③상태의 비트가 하나도 없는 것으로, 이 때, N비트는 상기 ① 또는 ② 중 어느 하나의 상태에 있기 때문에, 양품 확률 Y는,
Y=ΣCNPakPbN-k … ④
가 되고, 불휘발성 기억 모듈의 불량율 F는,
F=1-Y=1-ΣNCkPakPbN-k … ⑤
2항 정리에 의해,
Y=ΣNCkPakPbN-k=(Pa+Pb)N
={(1-f)2+2f(1-f)}N
=(1-f2)N
이기 때문에,
F=1-(1-f2)N … ⑥
이 된다. 그런데, 1개의 불휘발성 기억 소자로 플립플롭 회로를 구성하는 방식에 있어서의 양품 확률 Y'는 N비트 중의 1비트라도 불량이 되면 칩 불량이 되기 때문에,
Y'=(1-f)N … ⑦
이 되고, 1개의 불휘발성 기억 소자로 플립플롭 회로를 구성하는 방식의 불휘발성 기억 모듈 불량율 F'는
F'=1-(1-f)N … ⑧
이 된다. 따라서, 도 9에서 설명한 불휘발성 기억 회로(101A)를 이용하였을 때의 모듈의 불량율의 개선도 R은,
R=F/F'∼f … ⑨
가 되고, f=0.01%인 경우에는 1만분의 1로 불량율이 저감되어 불량 발생율 저감 효과는 현저하다.
도 12에는 불휘발성 기억 회로(101A)의 상세한 평면 레이아웃도가 예시된다. 도 12에 도시한 레이아웃은 도 8과 마찬가지로 M1, M2, M3의 메탈 3층 구조를 갖고, 컨택트홀(9), 관통 홀(15, 19)의 의의는 도 8과 동일하다. M3으로 형성된 VDD 의 배선은 참조 부호 20으로 예시된 베타 배선 패턴을 이룬다. DL, DR은 도 9의 상보 데이터선(118A, 119A)에 대응되고, PL, PR은 도 9의 상보 프로그램 제어선(118B, 119B)에 대응된다.
불휘발성 기억 트랜지스터를 구성하는 컨트롤 게이트는 중앙 근처의 n형 웰 영역(1)(CGT)에 의해 형성되고, 상기 부유 게이트는 p형 웰 영역(2)의 활성 영역(4) 내에 형성된 MIS 트랜지스터의 채널 상을 통과하여 게이트 절연막을 통해 컨트롤 게이트까지 연장된 도전층(7)에 의해 형성된다. 도전층(7)은 예를 들면 폴리실리콘층이다. 상기 컨트롤 게이트는 상기 부유 게이트(7)의 아래에서 연장된 활성 영역(3) 아래에서 게이트 절연막을 통해 배치된 n형의 반도체 영역(1)에 의해 형성된다. 참조 부호 9는 컨택트홀 패턴, 참조 부호 11, 13, 14는 제1 금속 배선층, 참조 부호 17은 제2 금속 배선층이고, 참조 부호 20은 제3 금속 배선층의 패턴이다.
도 13에는 도 12의 A-A' 위치에서의 종단면 구조가 예시된다. p형 반도체 기판(51) 상에 n형 웰 영역(52)과 p형 웰 영역(53)이 형성되고, 컨트롤 게이트로서 기능하는 상기 n형 웰 영역(52) 내에는 소자 분리 영역(54)에서 분리된 p형 확산층(60)과 막 두께 7.5㎚의 게이트 산화막(55)이 형성되고, 상기 게이트 산화막(55) 상부에는 막 두께 200㎚의 n형 폴리실리콘막(56)으로 이루어진 부유 게이트(FLT)가 배치된다. 상기 부유 게이트(56)(FLT)는 p형 웰 영역(53)의 상부에 연장되어 있고, 불휘발성 기억 트랜지스터의 일부를 이루는 제1 MIS 트랜지스터의 게이트 전극으로서 작용한다. 상기 제1 MIS 트랜지스터의 n형 드레인 영역(59)(DT)은 제2 MIS 트랜지스터의 n형 드레인 영역으로서 공유되고, 상기 제1 MIS 트랜지스터와 제2 MIS 트랜지스터는 직렬 접속되어 있다. 상기 p형 확산층(60), 부유 게이트(56)(FLT) 및 n형 드레인 영역(59) 상부에는 코발트 실리사이드막(61, 57)이 형성되어 있고, 그 상부에는 컨택트 절연막(62), 제1 금속 배선(63), 제1 층간 절연막(64), 제2 금속 배선(65), 제2 층간 절연막(66) 및 제3 금속 배선(67)이 형성되어 있다. 참조 부호 58로 나타내는 것은 측벽 스페이서이다.
도 14에는 2종 게이트 산화막을 갖는 셀프 래치형 불휘발성 메모리의 일례가 도시된다. 도 14에 도시한 불휘발성 기억 회로(101A) 등의 기본적인 구성은 도 11에서 설명한 것과 동일하다. 불휘발성 기억 회로(101A), 기입 제어 회로(102A) 및 오토 파워 오프 기능을 갖는 판독 제어 회로(103A)는 막 두께 7.5㎚의 게이트 산화막으로 전압 3.3V로 동작하는 고전압계 트랜지스터로 이루어지고, 데이터 래치 회로(104)는 막 두께 3.5㎚의 게이트 산화막으로 전압 1.8V로 동작하는 저전압계 트랜지스터로 구성되어 있는 것으로 한다. 따라서, 이 예에서는, 상기와는 달리, 기입 소거에 필요한 고전압 Vpp가 5V가 아니라 3.3V로 되어 있다. 이 때, 상보 데이터선(118A, 118B)은 n채널형 MIS 트랜지스터로 이루어진 분리 스위치(126, 127)를 통해 데이터 래치 회로(104)에 접속된다. 분리 스위치(126, 127)는 배선(120)의 신호 전압 VDD로 스위치 제어되어 판독 동작에서 온 상태로 되고, 불휘발성 기억 회로(101A)로부터의 판독 데이터를 데이터 래치 회로(104)로 전달한다. 불휘발성 기억 회로에 대한 기입 동작·소거 동작에서는 분리 스위치(126, 127)는 오프 상태로 되고, 데이터 래치 회로(104)를 구성하는 저전압계 트랜지스터에 그 내압을 초 과하는 3.3V와 같은 기입 전압이 인가되어 게이트 파괴 등을 발생시키지 않도록 되어 있다.
도 15 및 도 16에는 상기 막 두께 7.5㎚의 게이트 산화막으로 전압 3.3V로 동작하는 고전압계 트랜지스터와, 막 두께 3.5㎚의 게이트 산화막으로 전압 1.8V로 동작하는 저전압계 트랜지스터의 단면 구조도가 예시된다. 도 15는 반도체 기판 상의 p형 웰 영역, n형 웰 영역에 게이트 절연막을 형성한 중간 공정을 거친 단계의 단면 구조가 도시된다. 고전압계 트랜지스터 영역의 게이트 절연막(55)은 저전압 트랜지스터 영역의 게이트 절연막(71)보다 두껍게 형성되어 있다. 도 15 및 도 16에 도시된 참조 부호는 도 13의 참조 부호와 대응된다.
《시스템 LSI 구제 퓨즈》
도 17에는 본 발명에 따른 반도체 장치의 일례인 시스템 LSI의 칩 평면도가 개략적으로 도시되어 있다. 도 17에 도시한 시스템 LSI는 특히 제한되지는 않지만, 반도체 기판의 주연부에 다수의 본딩 패드 등의 외부 접속 전극(150)이 배치되고, 그 내측에 외부 입출력 회로(151), 아날로그 입출력 회로(152)가 설치되어 있다. 외부 입출력 회로(151) 및 아날로그 입출력 회로(152)는 3.3V와 같은 상대적으로 레벨이 높은 외부 전원을 동작 전원으로 한다. 레벨 시프트 회로(153)는 상기 외부 전원을 1.8V와 같은 내부 전원 전압으로 강압시킨다. 레벨 시프트 회로(153)의 내측에는 다이내믹·랜덤 액세스 메모리(DRAM : 154), 중앙 처리 장치(CPU : 155), 캐쉬 메모리(CACH : 156), 논리 회로(LOG : 157), 페이즈·로크드·루프 회로(PLL; Phase Locked Loop : 158), 아날로그·디지털 변환 회로(ADC : 159) 및 디지털·아날로그 변환 회로(DAC : 160), 시스템 컨트롤러(SYSC : 161)를 갖는다. 참조 부호 162, 163으로 나타내는 것은 각각 전기적으로 소거 및 기입이 가능한 불휘발성 메모리(FUSE)이고, 도 2 및 도 9에서 설명한 불휘발성 기억 회로를 메모리 셀로서 구비한다. 상기 시스템 컨트롤러(161)는 도 5에서 설명한 오토 파워 오프 기능을 실현하기 위한 초기화 신호 rst1, rstd 등을 생성하는 논리를 갖고, 이들 신호를 불휘발성 메모리(162, 163)의 판독 제어 회로에 제공하도록 되어 있다.
상기 DRAM(154), CPU(155), LOG(157), CACH(156), SYSC(161)는 레벨 시프트 회로(153)로부터 공급된 1.8V와 같은 내부 전원 전압을 동작 전원으로 하여 동작된다. 단, DRAM(154)은 내부 전원 전압을 승압하여 워드선 선택 레벨을 형성하고, 워드 드라이버 등의 동작 전원에 이용한다. 불휘발성 메모리(FUSE : 162, 163)는 데이터 판독 동작에서는 내부 전원 전압을 이용하여 동작하지만, 소거·기입 동작에는 고전압을 요하고, 이 고전압은 내부 승압 회로에 의해 형성해도 좋고, 또한, 시스템 LSI의 후술하는 EPROM 라이터 모드와 같은 소정의 동작 모드에 있어서 소정의 외부 접속 전극을 통해 외부로부터 공급되도록 해도 좋다.
상기 불휘발성 메모리(FUSE : 162)는 DRAM(154)의 구제 정보(결함 메모리 셀을 중복 메모리 셀로 치환하기 위한 제어 정보)의 저장에 이용되고, 불휘발성 메모리(FUSE : 163)는 캐쉬 메모리(156)의 구제 정보의 저장에 이용되어 퓨즈에 의한 구제용 프로그램 회로 대신에 탑재되어 있다.
도 17에 예시된 시스템 LSI는 특히 제한되지는 않지만, 단층 폴리실리콘 게 이트 프로세스에 의해 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된 상보형의 MIS 트랜지스터(절연 게이트 전계 효과 트랜지스터)를 갖고, MIS 트랜지스터의 게이트 산화막 두께는 2종류로 분류된다.
외부 입출력 회로(151), 아날로그 입출력 회로(152), DRAM(154), ADC(159), DAC(160) 및 불휘발성 메모리(162, 163)는 특히 제한되지는 않지만, 0.2㎛ 프로세스 기술을 이용한 경우, 게이트 길이가 0.4㎛이고 게이트 산화막 두께가 8㎚인 MIS 트랜지스터를 갖는다. 이것은 게이트 산화막으로 구성된 터널 산화막에 비교적 두꺼운 막 두께를 설정하는 것이 불휘발성 기억 트랜지스터(112, 113, 112A, 112B, 113A, 113B)의 정보 보유 성능을 양호하게 하는 데 있어서 바람직하고, 그 밖에 MIS 트랜지스터의 동작 전압에 대하여 어느 정도의 내압을 확보할 필요가 있기 때문이다. 따라서, 상기 불휘발성 메모리(162, 163)의 불휘발성 기억 트랜지스터를 구성하는 MIS 트랜지스터의 게이트 절연막이나, 상기 외부 인터페이스 회로(151)에 포함된 MIS 트랜지스터의 게이트 절연막 등은 프로세스 변동에 의한 허용 오차 범위 내에서 같은 막 두께를 갖게 된다. 상기 게이트 절연막 두께의 프로세스 변동에 의한 허용 범위는 특히 제한되지는 않지만, 0.25㎛∼0.2㎛의 최소 가공 치수의 프로세스에서는 8.0㎚의 목표 막 두께에 대하여 ±0.5㎚ 정도이고, 0.18㎛∼0.15㎛의 최소 가공 치수의 프로세스에서는 7.0㎚의 목표 막 두께에 대하여 ±0.3㎚ 정도이다.
이에 대하여, 강압된 비교적 낮은 내부 전압을 동작 전원으로 하는 회로, 즉, 논리 회로(157), 캐쉬 메모리(156), CPU(155)는 게이트 길이가 0.2㎛이고 게이 트 산화막 두께가 4㎚인 MIS 트랜지스터로 구성된다. 레벨 시프트 회로(153)는 특히 제한되지는 않지만, 양쪽의 게이트 산화막 두께의 MIS 트랜지스터를 갖고 있다.
상기 각각의 게이트 산화막 두께가 다른 MIS 트랜지스터의 게이트 전극은 동일한 막 두께의 폴리실리콘층에 의해 구성되어 있다. 여기서 폴리실리콘층의 동일한 막 두께란 프로세스 변동에 의한 허용 범위 내에서 같은 막 두께인 것을 의미하고, 게이트 막 두께의 프로세스 변동에 의한 허용 범위는 특히 제한되지는 않지만, 30㎚∼200㎚의 목표 막 두께로 ±10% 정도이다. 상술한 게이트 산화막은 막 두께가 같은 것끼리 동일한 포토 마스크를 이용하여 생성하고, 또한, 상술한 폴리실리콘 게이트는 막 두께가 같은 것끼리 동일한 포토마스크를 이용하여 생성할 수 있다. 이와 같이, 단층 게이트 구조의 불휘발성 기억 소자에 있어서의 게이트 산화막 두께를 다른 회로의 MIS 트랜지스터의 게이트 산화막 두께와 공통화함으로써, 시스템 LSI의 제조 프로세스를 복잡화시키지 않으면서 플래시 메모리의 불휘발성 기억 소자에 어느 정도 긴 정보 보유 성능을 갖게 할 수 있다.
도 18에는 도 17의 시스템 LSI에 대한 테스팅 플로우가 예시된다. 웨이퍼 완성 후, 우선 논리 테스터를 이용한 논리 회로의 테스트를 행하고(S1), 이것을 통과한 칩에 대한 메모리 테스트가 실시된다(S2). 메모리 테스트는 칩 상에 탑재한 도시가 생략된 빌트·인·셀프·테스트(BIST) 회로 등에 의한 자기 진단에 의해 행해지고, 얻어진 결함 정보는 상기 불휘발성 메모리(FUSE : 162, 163)에 구제 정보로서 기입되며, 그 기억 정보를 이용하여 결함 구제가 가능해진다. 다음에, 메모리 구제를 위한 구제 정보의 기입이 완료된 칩은 소정의 패키지 내에 내장되고(S3), 온도와 전원 전압이 가속된 동작 시험(번인 테스트)이 실시된다(S4). 번인 테스트에 있어서, 예를 들면 DRAM의 메모리 셀에 리플래시 불량 등이 발생한 경우, 불량 비트를 용장 비트로 치환하는 2회째의 구제를 실시하고, 구제 정보는 불휘발성 메모리 (FUSE : 162, 163)에 기입된다. 그 후, 논리 회로의 선별 테스트가 행해지고(S5), 동작 속도 등의 등급 구별이 실시된 후 출하된다.
상기에 의해, 단층 폴리실리콘 게이트 프로세스와 같은 단층 게이트 프로세스를 이용하여도 상기 데이터 보유 성능이 우수한 불휘발성 메모리를 DRAM 등과 함께 혼재한 시스템 LSI와 같은 반도체 집적 회로를 얻을 수 있다. 또한, 종래의 표준 CMOS의 제조 프로세스와 같은 제조 프로세스에 어떠한 공정 추가를 행하지 않고도 고신뢰도의 불휘발성 기억 모듈을 형성할 수 있기 때문에, 동일한 반도체 기판 상에 불휘발성 메모리와 논리 LSI, 혹은 불휘발성 메모리와 DRAM을 혼재하는 LSI로의 적용도 용이하다. 따라서, 제조 비용을 증가시키지 않고 불휘발성 메모리 혼재 시스템 LSI를 제공할 수 있다.
《DRAM 하이브리드 구제 퓨즈》
도 19에는 본 발명에 따른 반도체 집적 회로의 일례인 1G비트 DRAM(170)의 칩 평면도가 개략적으로 도시되어 있다. 메모리 어레이(171∼174)는 4뱅크 구성이고, 본딩 패드(175)는 센터 배치되어 있다. Y디코더 및 메인 증폭기는 참조 부호 181∼184로 도시된 바와 같이 메모리 어레이마다 설치된다. 워드 드라이버(185A), X디코더(186A), 워드 드라이버(187A)는 메모리 어레이(171, 172)에 공유되고, 워드 드라이버(185B), X디코더(186B), 워드 드라이버(187B)는 메모리 어레이(173, 174)에 공유된다.
구제 퓨즈는 참조 부호 176, 177로 나타내는 2000개의 레이저 퓨즈 2세트와, 참조 부호 178로 나타내는 100비트의 상기 불휘발성 메모리로 이루어진 전기 퓨즈가 칩의 중앙부에 배치되어 있다. 전기 퓨즈(178)는 도 1, 도 4 등에서 설명한 셀프 래치 형태의 불휘발성 기억 회로를 구비하여 구성된다.
도 20에는 상기 DRAM(170)의 테스팅 플로우도가 도시되어 있다. 웨이퍼 완성 후, 우선 메모리 테스터를 이용한 메모리 테스트를 행하고(S1), 판명된 결함 비트는 용장 비트, 혹은 용장 매트와의 치환을 위해 레이저 퓨즈 구제가 실시된다(S2). 다음에, 소정의 패키지 내에 내장되고(S3), 온도와 전원 전압이 가속된 동작 시험인 번인 테스트(S4)와, 선별 테스트(S5)가 실시된다. 이 번인 테스트(S4)에 있어서, DRAM(170)의 메모리 셀에 리플래시 불량 등의 불량이 발생한 경우, 불량 비트를 용장 비트로 치환하는 2회째의 전기 퓨즈에 의한 구제로서 구제 정보를 상기 전기 퓨즈(178)에 기입한다(S6). 이 전기 퓨즈 구제 후 피구제 어드레스의 메모리 테스트가 실시되고, 그 후 출하된다.
《플래시 퓨즈 모듈을 갖는 메모리》
도 21에는 구제 어드레스 기억용의 불휘발성 메모리(이하 단순히 플래시 퓨즈 모듈로 칭함)를 구비한 메모리가 예시된다. 도 21에 도시한 메모리는 예를 들면 도 17의 시스템 LSI에 내장되는 DRAM(154), 혹은 SRAM으로 이루어진 캐쉬 메모리(156)에 이용 가능한 메모리 모듈이고, CPU(155) 등에 접속된 데이터 버스(200), 어드레스 버스(201) 및 컨트롤 버스(202)와 인터페이스된다.
메모리 셀 어레이(190)는 피구제 회로로서 위치되는 정규 매트(190N)와 구제 회로로서 위치되는 용장 매트(190R)를 갖고, 이들 매트(190N, 190R)는 매트릭스 배치된 복수개의 메모리 셀을 갖는다. 메모리 셀의 선택 단자는 대응하는 워드선에 접속되고, 데이터 입출력 단자는 대응하는 데이터선에 접속된다. 메모리 셀은 다이내믹 메모리 셀 또는 스태틱 메모리 셀이 된다. 다이내믹 메모리 셀의 경우에 폴더 데이터선 구조에서는 상보 데이터선의 일단에 감지 증폭기가 결합되어 있다.
로우 디코더(191)는 어드레스 멀티플렉서(191)로부터 공급된 로우 어드레스 신호 등을 디코드하여 워드선 선택 신호를 생성하고, 이에 의해 선택해야 할 워드선을 워드 드라이버(193)로 선택 레벨로 구동시킨다. 컬럼 디코더(195)는 어드레스 멀티플렉서(191)로부터 공급된 컬럼 어드레스 신호 등을 디코드하여 컬럼 선택 신호를 생성하고, 이에 의해 선택되어야 할 상기 상보 데이터선을 컬럼 스위치 어레이(194)를 통해 선택시켜 공통 데이터선(203)으로 도통시킨다. 리드 동작에서는 선택된 메모리 셀로부터의 판독 데이터는 상기 공통 데이터선(203)으로부터 데이터 입출력 회로(196)를 통해 데이터 버스(200)로 출력되고, 기입 동작에서는 선택된 메모리 셀로의 라이트 데이터는 데이터 버스(200)로부터 데이터 입출력 회로(196)를 통해 상기 공통 데이터선(203)에 제공된다. 데이터 입출력 회로(196)에는, SRAM에서는 판독 데이터를 증폭하는 감지 증폭기가 배치되고, DRAM에서는 판독 데이터를 증폭하는 메인 증폭기가 배치된다. 메모리 동작에 필요한 내부 타이밍 신호는 타이밍 발생기(197)가 생성한다.
플래시 퓨즈 모듈(199)은 도 2, 도 9에서 설명한 불휘발성 기억 회로에 구제 어드레스 정보를 저장 가능한 불휘발성 메모리이고, 구제 정보의 기억은 데이터 버스(200)를 통해 행해진다. 불휘발성 기억 회로에 대한 구제 어드레스 정보의 판독 제어는 도 5에서 설명한 시스템 LSI의 리세트 동작에 응답하여 행해진다.
어드레스 비교 회로(198)는 어드레스 멀티플렉서(191)로부터 공급된 로우 어드레스 및 컬럼 어드레스를 플래시 퓨즈 모듈(199)로부터의 구제 어드레스 정보와 비교한다. 어드레스 비교 회로(198)는 그 비교 결과가 일치한 경우에는, 불량한 정규 매트(190N)에 대한 액세스 어드레스를 용장 매트(190R)에 대한 액세스 어드레스로 치환하기 위한 치환 어드레스 제어 정보를 로우 디코더(192) 및 컬럼 디코더(195)에 제공한다. 예를 들면 치환 어드레스 제어 정보는 어드레스 신호 내, 매트 선택 신호로 간주된 복수 비트의 어드레스 정보를 용장 매트(190R)의 선택 신호로 간주된 복수 비트의 어드레스 정보로 치환하는 제어 정보가 된다.
《ECC 내장 플래시 퓨즈 모듈》
도 22에는 본 발명에 따른 반도체 집적 회로의 또 다른 예인 플래시 퓨즈 모듈의 블록도가 도시된다. 도 22에 도시된 퓨즈 모듈은 불휘발성 정보 기억 셀군으로서 5개의 불휘발성 기억 블록(7bFile#0∼7bFile#4)을 갖는 불휘발성 메모리(210), 상기 불휘발성 메모리(210)로부터 출력된 35비트의 데이터 q0-34에 대하여 허밍 코드를 생성하는 허밍 코드 발생기(211), 허밍 코드 발생기(211)로 생성된 허밍 코드를 기억하는 불휘발성 기억 블록(7bFile#5)을 갖는 불휘발 메모리(212), 불휘발 메모리 블록(212)으로부터 출력된 허밍 코드와 상기 불휘발성 메모리(210)로부터 출력된 35비트의 데이터 q0-34를 입력하고, 입력 데이터에 대하여 오류 정정을 행할 수 있는 오류 정정 회로(213), 및 제어 회로(214)를 갖는다. 불휘발성 메모리(210)에 대한 기입 데이터는 d0-6으로서 외부로부터 제공된다. 오류 정정 회로(213)의 출력은 qc0-34로서 도시되어 있다. 제어 회로(214)에는 불휘발성 기억 블록 7bFile#0∼7bFile#4를 선택하기 위한 어드레스 신호 a0-2, 판독 동작 지시 신호 rd, 기입 동작 지시 신호 prg가 입력된다.
제너에는 상기 허밍 코드 발생기(211)에 의한 허밍 코드 생성 논리의 일례와, 상기 오류 정정 회로(213)에 의한 에러 검출 및 오류 정정 논리의 일례가 도시된다.
도 23에는 불휘발성 기억 블록 7bFile#0∼7bFile#5의 회로예가 도시된다. 각각의 불휘발성 기억 블록은 상호 동일하게 구성된 단위 정보 셀(216)을 7비트분 갖는다. 단위 정보 셀(216)은 도 2 및 도 4에서 설명한 1개의 불휘발성 기억 회로와 그 출력을 래치하는 휘발성 스태틱 래치 조합으로 이루어진다. 단위 정보 셀(216)에 대한 제어는 바이어스 컨트롤러(215)가 행한다. 바이어스 컨트롤러(215)는 제어 회로(214)로부터의 지시에 기초하여 단위 정보 셀(216)에 대하여 기입 및 검증 동작 제어와 함께, 상기 판독 제어 회로(103)에 의한 오토 파워 오프 기능을 실현하는 제어 논리를 갖는다. 바이어스 컨트롤러(215)로 오토 파워 오프 기능을 실현하기 위한 상기 초기화 신호 rst1, 지연 초기화 신호 rstd가 입력되고, 상술한 오토 파워 오프 제어를 행한다. 제어 회로(214)에 입력된 신호 rd는 검증용 리드 지시 신호, prg는 프로그램 신호이다. 제어 회로(214)는 1비트분의 불휘발성 기억 회로 및 스태틱 래치 회로로 이루어진 프로그램 동작 금지 플래그 FLG를 갖는다. 프로그램 동작 금지 플래그 FLG는 CPU 등의 외부 회로에 의해 세트 또는 리세트 상태로 조작된다. 제어 회로(214) 특히 제어 회로(214)에 포함된 기입 제어 회로는 플래그 FLG의 세트 상태에서 상기 단위 정보 셀(216)의 불휘발성 기억 회로에 대한 프로그램 동작이 금지되는 동작 모드로 된다. 따라서, 불휘발성 기억 블록 7bFile#0∼7bFile#5에 필요한 데이터가 프로그램된 후, 그것이 원하지 않게 재기입되는 사태를 저감 혹은 억제할 수 있고, 이에 따라, 오류 정정 회로(213)에 의한 오류 정정 기능의 보증이 용이해진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위내에서 여러 가지 변경 가능한 것은 물론이다.
예를 들면, 상기 불휘발성 기억 회로는 구제 회로에서의 구제 정보의 저장 외에, 프로그래밍 가능한(programmable) 논리를 구성하기 위한 불휘발성 기억 소자 등에 널리 적용할 수 있다. 불휘발성 기억 트랜지스터의 직렬 접속단 수는 2단으로 한정되지 않고 그 이상이어도 좋다. 불휘발성 기억 트랜지스터에 대한 기입과 소거의 관계는 상대적인 개념이고, 상기와는 반대로 부유 게이트에 전자를 주입하는 것을 소거로 정의해도 좋고, 어느 것이라도 불휘발성 기억 트랜지스터의 임계치 컨트롤을 프로그램이라는 개념으로 총칭한다. 시스템 LSI의 내장 기능 모듈의 종류, 오토 파워 오프 제어는 시스템 LSI 내장 타이머 카운터를 이용하거나, 혹은 전용 카운터 회로를 이용하여 행할 수 있다. 또한, 불휘발성 기억 트랜지스터에 대 한 기입, 소거, 판독의 동작 전압은 이상의 설명에 한정되지 않고 적절히 변경할 수 있다. 본 발명에 따른 반도체 장치는 시스템 LSI, 마이크로 컴퓨터 등에 한정되지 않고, DRAM, SRAM 등의 단체 메모리 LSI의 구제 회로 등에도 적용할 수 있다.
본 발명에서 개시된 발명 중 대표적인 것에 의해 얻어진 효과를 간단하게 설명하면 하기와 같다.
즉, 플립플롭(셀프 래치)과 같은 스태틱 래치 형태로 접속된 불휘발성 기억 트랜지스터에서 기억 정보를 판독한 후, 즉시 불휘발성 기억 트랜지스터로의 전압 인가를 정지할 수 있도록 하기 때문에, 전압 인가 기간을 짧게 하여 장기간에 걸친 정보 보유 성능을 향상시킬 수 있다.
불휘발성 기억 회로는 단층의 폴리실리콘층을 이용한 불휘발성 기억 트랜지스터를 복수개 직렬 접속한 형태로 이용하기 때문에, 스태틱 래치 형태로 접속된 불휘발성 기억 트랜지스터의 디바이스 구조를 간소화할 수 있고, 또한, 통상의 논리 회로 프로세스, 혹은 범용 DRAM 프로세스에 새로운 프로세스를 전혀 추가하지 않고 판독 불량 발생율을 현저하게 저하시킬 수 있는 불휘발성 메모리를 탑재한 반도체 장치의 실현을 가능하게 한다.
불휘발성 기억 트랜지스터로부터 판독한 데이터를 휘발성의 데이터 래치 회로에서 보유하고, 데이터 래치 회로에서 보유한 데이터를 오류 부호 정정 회로에서 처리하기 때문에, 기억 정보의 신뢰성을 더욱 향상시킬 수 있다.

Claims (27)

  1. 반도체 기판 상에 불휘발성 메모리를 포함하는 반도체 장치로서,
    상기 불휘발성 메모리는,
    직렬 접속된 부하 소자와 불휘발성 기억 트랜지스터를 포함한 직렬 회로를 한쌍 포함하고, 이들 한쌍의 직렬 회로가 스태틱 래치 형태로 접속된 복수의 불휘발성 기억 회로와;
    상기 복수의 불휘발성 기억 회로에 정보를 기입하기 위한 기입 제어 회로와;
    상기 불휘발성 기억 회로로부터 판독된 기억 정보를 래치 가능한 휘발성 래치 회로와; 및
    상기 불휘발성 기억 회로의 기억 정보를 상기 휘발성 래치 회로에 래치시키기 위한 판독 제어 회로
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 판독 제어 회로는 판독 동작의 지시에 응답하여 상기 복수의 불휘발성 기억 회로에 스태틱 래치 동작을 위한 동작 전원을 공급하고, 스태틱 래치 동작에 응답하여 휘발성 래치 회로가 래치 동작을 완료한 후에 상기 동작 전원의 공급을 끊는 반도체 장치.
  3. 제2항에 있어서,
    상기 판독 동작의 지시는 반도체 장치에 대한 리세트 지시에 응답하여 제공되는 반도체 장치.
  4. 제1항에 있어서,
    상기 휘발성 래치 회로가 래치한 정보를 입력하여 오류 정정을 행하는 ECC 회로를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 불휘발성 기억 회로 각각에 포함된 상기 부하 소자는 소스, 드레인 및 게이트를 포함하는 제1 도전형의 부하 트랜지스터이고, 상기 불휘발성 기억 트랜지스터는 소스, 드레인, 부유 게이트, 및 컨트롤 게이트를 포함하며, 제2 도전형이고,
    상기 부하 트랜지스터와 불휘발성 기억 트랜지스터를 포함하는 직렬 회로는 상기 부하 트랜지스터에 상기 불휘발성 기억 트랜지스터를 결합한 출력 노드와, 상기 부하 트랜지스터의 게이트에 상기 불휘발성 기억 트랜지스터의 컨트롤 게이트를 결합한 제어 노드를 포함하고,
    상기 한쌍의 직렬 회로는 상기 한쌍의 직렬 회로 중 한쪽 직렬 회로의 출력 노드가 다른쪽 직렬 회로의 제어 노드에 접속되고, 또한 상기 한쌍의 직렬 회로 중 상기 다른쪽 직렬 회로의 출력 노드가 상기 한쪽 직렬 회로의 제어 노드에 접속되는 스태틱 래치 형태를 갖고,
    상기 한쌍의 직렬 회로의 한쌍의 상기 출력 노드에 상보 데이터선이 접속된 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 불휘발성 기억 회로 각각에 포함된 상기 부하 소자는 소스, 드레인 및 게이트를 구비한 제1 도전형의 부하 트랜지스터이고, 상기 불휘발성 기억 트랜지스터는 소스, 드레인, 부유 게이트 및 컨트롤 게이트를 포함하며, 제2 도전형이고,
    상기 부하 트랜지스터와 불휘발성 기억 트랜지스터를 포함한 직렬 회로는 상기 부하 트랜지스터에 상기 불휘발성 기억 트랜지스터를 결합한 출력 노드와, 상기 출력 노드에 결합된 상기 불휘발성 기억 트랜지스터에 다른 불휘발성 기억 트랜지스터를 직렬 접속한 프로그램 노드와, 상기 부하 트랜지스터의 게이트 및 상기 불휘발성 기억 트랜지스터의 컨트롤 게이트에 공통 결합된 제어 노드를 포함하고,
    상기 한쌍의 직렬 회로는 한쪽 직렬 회로의 출력 노드가 다른쪽 직렬 회로의 제어 노드에 상호 접속된 스태틱 래치 형태를 갖고,
    양쪽의 직렬 회로에서의 출력 노드에 상보 데이터선을 접속하고, 양쪽의 직렬 회로에서의 프로그램 노드에 상보 프로그램 제어선이 접속된 반도체 장치.
  7. 제1항에 있어서,
    상기 불휘발성 기억 트랜지스터는 제1 도전형의 반도체 영역에 형성된 제2 도전형의 소스 및 드레인과, 상기 소스 및 드레인 사이의 채널 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 부유 게이트를 포함한 MIS 트랜지스터와, 상기 부유 게이트의 연장 부분 아래에서 상기 게이트 절연막을 개재하여 형성된 제2 도전형의 반도체 영역인 컨트롤 게이트를 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 복수의 불휘발성 기억 회로 및 기입 제어 회로에 포함되는 MIS 트랜지스터는 고전압 동작용 MIS 트랜지스터이고, 상기 휘발성 래치 회로 및 판독 제어 회로에 포함된 MIS 트랜지스터는 저전압 동작용 MIS 트랜지스터인 반도체 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 반도체 기판 상에 각각 MIS 트랜지스터를 포함한 논리 회로 및 외부 인터페이스 회로를 더 포함하고, 상기 불휘발성 기억 트랜지스터의 게이트 절연막과, 상기 외부 인터페이스 회로가 포함하는 MIS 트랜지스터의 게이트 절연막과는 거의 같은 막 두께인 반도체 장치.
  10. 제1항 또는 제7항에 있어서,
    상기 반도체 기판 상에 각각 MIS 트랜지스터를 포함하는 논리 회로 및 외부 인터페이스 회로를 더 포함하고, 상기 불휘발성 기억 트랜지스터의 게이트 절연막은 상기 논리 회로가 포함한 MIS 트랜지스터의 게이트 절연막보다 두껍게 형성된 반도체 장치.
  11. 제1항에 있어서,
    상기 반도체 기판 상에, 피구제 회로와, 상기 피구제 회로를 대체하는 구제 회로를 포함하고, 상기 불휘발성 기억 회로는 상기 구제 회로로 대체해야 할 피구제 회로를 특정하는 구제 정보의 기억 회로인 반도체 장치.
  12. 제11항에 있어서,
    상기 피구제 회로에 대한 다른 구제 정보 기억 회로로서, 퓨즈 소자의 퓨징 상태에 따라 구제 정보를 기억하는 퓨즈 프로그램 회로를 더 포함하는 반도체 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 피구제 회로는 DRAM 내장의 메모리 셀 어레이인 반도체 장치.
  14. 제11항 또는 제12항에 있어서,
    상기 피구제 회로는 마이크로 컴퓨터 내장 DRAM의 메모리 셀 어레이인 반도체 장치.
  15. 제11항 또는 제12항에 있어서,
    상기 피구제 회로는 마이크로 컴퓨터 내장 SRAM의 메모리 셀 어레이인 반도체 장치.
  16. 제11항 또는 제12항에 있어서,
    상기 복수의 불휘발성 기억 회로의 일부는 나머지 불휘발성 기억 회로가 보유한 상기 구제 정보에 대한 오류 정정 코드를 보유하는 영역이 되고, 상기 복수의 불휘발성 기억 회로의 판독 정보에 대하여 오류 정정이 가능한 ECC 회로를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 기입 제어 회로는 상기 불휘발성 기억 회로에 대한 기입 동작이 금지되는 동작 모드를 포함하여 구성되는 반도체 장치.
  18. 반도체 기판 상에 불휘발성 메모리를 포함하는 반도체 장치로서,
    상기 불휘발성 메모리는, 부하와 복수개의 불휘발성 기억 트랜지스터가 직렬 접속된 직렬 회로를 한쌍 포함하는 복수의 불휘발성 기억 회로를 포함하고,
    이들 한쌍의 직렬 회로는 스태틱 래치 형태로 접속되고,
    상기 복수의 불휘발성 기억 트랜지스터는 단층 폴리실리콘 게이트 트랜지스터들을 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 복수의 불휘발성 기억 회로 각각에 포함되는 상기 부하는 소스, 드레인 및 게이트를 포함한 제1 도전형의 부하 트랜지스터이고, 상기 불휘발성 기억 트랜지스터는 소스, 드레인, 부유 게이트 및 컨트롤 게이트를 포함하며, 제2 도전형이며,
    상기 부하와 불휘발성 기억 트랜지스터를 포함한 직렬 회로는, 상기 부하 트랜지스터에 상기 불휘발성 기억 트랜지스터를 결합한 출력 노드와, 상기 출력 노드에 결합된 상기 불휘발성 기억 트랜지스터에 다른 불휘발성 기억 트랜지스터를 직렬 접속한 프로그램 노드와, 상기 부하 트랜지스터의 게이트 및 상기 불휘발성 기억 트랜지스터의 컨트롤 게이트에 공통 결합된 제어 노드를 포함하고,
    상기 한쌍의 직렬 회로는 한쪽 직렬 회로의 출력 노드가 다른쪽 직렬 회로의 제어 노드에 상호 접속된 스태틱 래치 형태를 갖고,
    양쪽의 직렬 회로에서의 출력 노드에 상보 데이터선이 접속되고, 양쪽의 직렬 회로에서의 제어 노드에 상보 기입 제어선이 접속된 반도체 장치.
  20. 제18항에 있어서,
    상기 불휘발성 기억 트랜지스터는 제1 도전형의 반도체 영역에 형성된 제2 도전형의 소스 및 드레인과, 상기 소스 및 드레인 사이의 채널 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 부유 게이트를 포함한 MIS 트랜지스터와, 상기 부유 게이트의 연장 부분 아래에서 상기 게이트 절연막을 개재하여 형성된 제2 도전형의 반도체 영역으로 이루어진 컨트롤 게이트를 포함하는 반도체 장치.
  21. 제18항에 있어서,
    상기 반도체 기판 상에, 피구제 회로와, 상기 피구제 회로를 대체하는 구제 회로를 포함하고, 상기 불휘발성 기억 회로는 상기 구제 회로로 대체해야 할 피구제 회로를 특정하는 구제 정보의 기억 회로인 반도체 장치.
  22. 반도체 장치로서,
    직렬 접속된 제1 부하 소자 및 제1 불휘발성 트랜지스터와, 직렬 접속된 제2 부하 소자 및 제2 불휘발성 트랜지스터를 포함한 기억 회로와,
    상기 기억 회로로부터 판독된 정보를 보유하는 보유 회로를 포함하고,
    상기 제1 불휘발성 트랜지스터의 제어 단자는 상기 제2 부하 소자와 상기 제2 불휘발성 트랜지스터의 접점에 접속되고,
    상기 제2 불휘발성 트랜지스터의 제어 단자는 상기 제1 부하 소자와 상기 제1 불휘발성 트랜지스터의 접점에 접속되고,
    상기 보유 회로는 상기 제1 부하 소자와 상기 제1 불휘발성 트랜지스터의 상기 접점 및 상기 제2 부하 소자와 상기 제2 불휘발성 트랜지스터의 상기 접점에 접속되고,
    상기 제1 및 제2 불휘발성 트랜지스터 각각은, 상기 제1 도전형의 반도체 영역에 형성된 제2 도전형의 소스 및 드레인과, 상기 소스 및 드레인 사이의 채널 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 부유 게이트를 포함하는 MIS 트랜지스터와, 상기 부유 게이트의 연장 부분 아래에서 게이트 절연막을 개재하여 형성된 제2 도전형의 반도체 영역인 콘트롤 게이트를 포함하는 반도체 장치.
  23. 반도체 장치로서,
    직렬 접속된 제1 부하 소자 및 제1 불휘발성 트랜지스터와, 직렬 접속된 제2 부하 소자 및 제2 불휘발성 트랜지스터를 포함한 기억 회로와,
    상기 기억 회로로부터 판독된 정보를 보유하는 보유 회로를 포함하고,
    상기 제1 불휘발성 트랜지스터의 컨트롤 게이트는 상기 제2 부하 소자와 상기 제2 불휘발성 트랜지스터의 접점에 접속되고,
    상기 제2 불휘발성 트랜지스터의 컨트롤 게이트는 상기 제1 부하 소자와 상기 제1 불휘발성 트랜지스터의 접점에 접속되고,
    상기 보유 회로는 상기 제1 부하 소자와 상기 제1 불휘발성 트랜지스터의 상기 접점 및 상기 제2 부하 소자와 상기 제2 불휘발성 트랜지스터의 상기 접점에 접속되고,
    상기 제1 및 제2 불휘발성 트랜지스터 각각은, 반도체 기판의 반도체 영역 내에 형성된 소스 및 드레인과, 상기 반도체 영역 내의 채널 영역 상에 형성된 절연막과, 상기 절연막 상에 형성된 부유 게이트와, 상기 반도체 영역 내에 형성된 컨트롤 게이트를 포함하는 반도체 장치.
  24. 제23항에 있어서,
    상기 반도체 장치는 복수의 메모리 셀을 더 포함하고, 상기 기억 회로는 상기 복수의 메모리 셀의 구제 어드레스를 기억하기 위한 회로인 반도체 장치.
  25. 제23항에 있어서,
    상기 제1 및 제2 불휘발성 트랜지스터는 EEPROM 메모리 셀인 반도체 장치.
  26. 제23항에 있어서,
    상기 보유 회로는 래치 회로인 반도체 장치.
  27. 제23항에 있어서,
    상기 제1 및 제2 부하 소자는 MIS 트랜지스터인 반도체 장치.
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