JP2000123591A

JP2000123591A - 不揮発性半導体記憶装置

Info

Publication number: JP2000123591A
Application number: JP29549898A
Authority: JP
Inventors: Minoru Yamashita; 実山下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-10-16
Filing date: 1998-10-16
Publication date: 2000-04-28
Also published as: KR20000029021A; KR100614057B1; TW449751B; US6115293A

Abstract

(57)【要約】【課題】本発明は、フローティングゲート型メモリセ
ルのコントロールゲート電圧を下げることにより、回路
数を減少及び低消費電力化を実現させ、更に高速動作が
可能な不揮発性半導体記憶装置を提供することを目的と
する。【解決手段】カレントミラー型、またはフリップフロ
ップ型のドライブ素子として、電気的に書込み及び消去
が可能な２つのフローティングゲート型メモリセル（２
１、２２）を用い、いずれか一方のしきい値を電気的な
消去によって０Ｖ未満に設定し、他方のしきい値を定常
状態に保持、または電気的な書込みによって定常状態以
上に設定し、その２つのフローティングゲート型メモリ
セルに流れる電流の差によってデータを記憶することを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書込み
（Program ：フローティングゲートに電子を注入する）
及び消去（Erase ：フローティングゲートから電子を引
き抜く）が可能なフローティングゲート型メモリセルを
用いた不揮発性半導体記憶装置に関する。特に該フロー
ティングゲート型メモリセルを冗長記憶素子として用い
た不揮発性半導体記憶装置に関する。

【０００２】近年、携帯機器等の普及に伴い、各種半導
体製品において消費電力を抑えるために低電圧化の要求
が強くなってきている。特にフラッシュメモリ等の不揮
発性半導体記憶装置においては、Program 及びErase が
可能なフローティングゲート型メモリセルが使われてお
り、このフローティングゲートのしきい値電圧を電源電
圧である１．５Ｖ程度まで下げることが要求されてい
る。

【０００３】

【従来の技術】以下、従来の不揮発性半導体記憶装置に
ついて説明する。図１は、従来の不揮発性半導体記憶装
置で使用するフローティングゲート型メモリセルの周辺
回路構成の一例を示す。従来のフローティングゲート型
メモリセルの周辺回路は、図示のように、フローティン
グゲート型メモリセル１０１（以後、メモリセル１０１
と呼ぶ）、Ｐチャネルトランジスタ１０２，１０４、イ
ンバータ１０３を含む構成である。メモリセル１０１
は、ゲート酸化膜中にポリシリコンゲートを埋め込み、
高電圧（例えば、１２Ｖ、２１Ｖ等）をかけることによ
り、電子を注入（書込み：Program ）したり引き抜いた
り（消去：Erase ）してメモリトランジスタのしきい値
電圧を変化させ、不揮発性のメモリとして情報を記憶す
る。

【０００４】以下、図１に示すメモリセル１０１のフロ
ーティングゲートに電子が無い状態（初期状態）でのメ
モリトランジスタのしきい値電圧を２Ｖ程度とし、電子
が注入された状態でのメモリトランジスタのしきい値電
圧を５Ｖ以上とする場合について、従来の不揮発性半導
体記憶装置のProgram/Erase 動作、及びデータ読出し動
作を説明する。

【０００５】Program 動作をする場合、図１の回路で
は、メモリセル１０１のメモリトランジスタの閾値電圧
を５Ｖ以上にあげるため、コントロールゲートＶｃｇ
に、例えば、１０Ｖ程度の高電圧を印加し、メモリセル
のドレインＶｄ（ｎｏｄｅ＿ｂ）に５Ｖ程度の高電圧を
印加し、メモリセルのソースＶｓに０Ｖを印加する。こ
れにより、フローティングゲート内に電子が注入され
る。注入された電子は、フローティングゲートが完全に
絶縁物に囲まれているため、電源ＯＦＦの状態でも保持
される。

【０００６】次に、Erase 動作をする場合、図１の回路
では、メモリセル１０１のメモリトランジスタの閾値電
圧を２Ｖ程度にするため、コントロールゲートＶｃｇ
に、例えば、−１０Ｖ程度の高電圧を印加し、メモリセ
ルのドレインＶｄ（ｎｏｄｅ＿ｂ）をオープンにし、メ
モリセルのソースＶｓに５Ｖを印加する。これにより、
フローティングゲート内の電子が引き抜かれる。電子が
引き抜かれた状態は、フローティングゲートが完全に絶
縁物に囲まれているため、電源ＯＦＦの状態でも保持さ
れる。

【０００７】最後に、従来の不揮発性半導体記憶装置か
らのデータ読出し動作を説明する。例えば、電子が引き
抜かれた状態のとき、メモリセル１０１に対するデータ
読出し動作があると、この回路では、まず、読出し選択
信号ＲＤ＿ｓｅｌ／信号が’ＬＯＷ’になり、Ｐチャネ
ルトランジスタ１０２がＯＮ状態になる。同時に、コン
トロールゲート電圧Ｖｃｇに、例えば、３ｖ程度の電圧
が入力される。この時、メモリトランジスタのしきい値
電圧が２Ｖ程度であるため、メモリトランジスタがＯＮ
状態となりＧＮＤに電流が引き込まれ、信号ｎｏｄｅ＿
ｂが’ＬＯＷ’になり、インバータ１０３を介して、出
力ＯＵＴには、’ＨＩＧＨ’の信号が出力される。

【０００８】一方、電子が注入された状態のとき、メモ
リセル１０１に対するデータ読出し動作があると、上記
と同様に、読出し選択信号ＲＤ＿ｓｅｌ／信号が’ＬＯ
Ｗ’になり、同時に、コントロールゲート電圧Ｖｃｇ
に、例えば、３ｖ程度の電圧が入力される。この時、メ
モリトランジスタのしきい値電圧が５Ｖ程度であるた
め、メモリトランジスタがＯＦＦ状態となり、信号ｎｏ
ｄｅ＿ｂが’ＨＩＧＨ’になり、インバータ１０３を介
して、出力ＯＵＴには、’ＬＯＷ’の信号が出力され
る。尚、読出し選択信号ＲＤ＿ｓｅｌ／における記号／
は、アクティブローの信号であることを表す。

【０００９】また、上記メモリセル１０１を有する従来
の不揮発性半導体記憶装置は、通常のデータ読出し動作
／データ書込み動作（Program/Erase ）の他に、このフ
ローティングゲート型メモリセル１０１を利用して、即
ち、不揮発性という特性を利用して、デバイスの初期情
報等の情報を記憶する。例えば、故障セル等が発生した
ときの冗長記憶素子として利用され、ここに記憶されて
いる情報に基づいて、故障セルに対するアクセスを冗長
セルへ自動的に切り替える機能をもつ。

【００１０】上記メモリセル１０１を冗長記憶素子とし
て利用する場合、従来の不揮発性半導体記憶装置のデー
タ読出し方法としては、例えば、常にコントロールゲー
ト電圧（３Ｖ）を入力しておいて読み出す方法（第１の
方法とする）、必要に応じてコントロールゲート電圧
（３Ｖ）を入力して読み出す方法（第２の方法とす
る）、またはレーザーヒューズ等（またはスイッチ等の
様に物理的に接続を切断するもの）を利用して固定の情
報を予め記憶しておくことで読み出す方法（第３の方法
とする）が考えられている。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置は、消費電力を抑えるために低
電圧化の傾向が強くなってきている。即ち、電源電圧Ｖ
ＣＣがコントロールゲート電圧Ｖｃｇより低くなってし
まうという場合がある。この場合、従来の方法による、
前記冗長記憶素子の情報の読出し動作では、以下のよう
な問題が発生する。

【００１２】例えば、常にコントロールゲート電圧（３
Ｖ）を入力しておいてデータを読み出す場合（従来の第
１の方法に相当）は、第１に、ＶＣＣを３Ｖに昇圧する
ための昇圧回路が必要となり回路の増大するという問題
がある。第２に、常に昇圧しておく必要があり消費電力
が増大するという問題がある。第３に、電源オンからＶ
ＣＣの昇圧が完了するまでにある程度の時間が必要とな
り、すぐにデータを読み出すことができないという問題
がある。

【００１３】また、必要に応じてコントロールゲート電
圧（３Ｖ）を入力してデータを読み出す場合（従来の第
２の方法に相当）は、第１に、ＶＣＣを３Ｖに昇圧する
ための昇圧回路が必要となり、回路の増大するという問
題がある。第２に、データ読出し命令から、即ち、ＲＤ
＿ｓｅｌ／の’ＬＯＷ’からＶＣＣの昇圧が完了するま
でにある程度の時間が必要となり、すぐにデータを読み
出すことができないという問題がある。第３に、電源オ
ンからＶＣＣの昇圧が完了するまでにある程度の時間が
必要となり、すぐにデータを読み出すことができないと
いう問題がある。

【００１４】また、レーザーヒューズを利用して固定の
情報を予め記憶しておくことでデータを読み出す場合
（従来の第３の方法に相当）は、第１に、レーザヒュー
ズを切断するための専用装置が必要となるという問題が
ある。第２に、１度切断するとデータの変更ができない
という問題がある。そこで、本発明は、フローティング
ゲート型メモリセルのコントロールゲート電圧を下げる
ことにより、回路数を減少及び低消費電力化を実現さ
せ、更に高速動作が可能な不揮発性半導体記憶装置を提
供することを目的とする。

【００１５】

【課題を解決するための手段】そこで、上記課題を解決
するため、本発明の不揮発性半導体記憶装置は、請求項
１に記載のように、カレントミラー型、またはフリップ
フロップ型のドライブ素子として、電気的に書込み及び
消去が可能な２つのフローティングゲート型メモリセル
（後述する実施例にセル２１、２２に相当）を用い、い
ずれか一方のしきい値電圧を電気的な消去によって０Ｖ
未満に設定し、他方のしきい値電圧を定常状態に保持、
または電気的な書込みによって定常状態以上に設定し、
その２つのフローティングゲート型メモリセルに流れる
電流の差によってデータを記憶することを特徴とする。
ここでは、上記課題を解決するための具体的構成例を規
定する。

【００１６】本発明の不揮発性半導体記憶装置は、２つ
のフローティングゲート型メモリセルにおいて、いずれ
か一方のフローティングゲートから電子を引き抜くこと
により、該当するメモリトランジスタのしきい値を０Ｖ
未満に下げている。これにより、フローティングゲート
型メモリセルのコントロールゲート電圧には、電源ＯＮ
時から常に０Ｖが入力されることに伴って、前記メモリ
トランジスタが常にＯＮとなり、常時、メモリセル内の
情報が読み出されることになる。

【００１７】従って、従来のように、電源電圧ＶＣＣを
３Ｖに昇圧するための昇圧回路が必要なく、回路を減少
させることができる。また、常に昇圧しておく必要もな
いため、消費電力も削減できる。また、しきい値が０Ｖ
未満であるため、コントロールゲート電圧が０Ｖ（ＧＮ
Ｄ：接地レベル）でもフローティングゲート型メモリセ
ルがＯＮとなり、電源オンからすぐにデータを読み出す
ことができる。

【００１８】また、請求項２の発明において、請求項１
記載の不揮発性半導体記憶装置は、データを読み出す
時、前記２つのフローティングゲート型メモリセルのゲ
ート電圧が接地レベルであることを特徴とする。ここで
は、データ読出し時のコントロールゲートの電圧値の具
体例を規定する。

【００１９】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の実施例を図面に基づいて説明する。図２は、本
発明の不揮発性半導体記憶装置として、例えば、フラッ
シュメモリの構成例を示す。図２のフラッシュメモリ
は、従来からのコマンドバッファ１、アドレスバッファ
２、アドレスデコーダ３、チップイネーブル／アウトプ
ットイネーブル制御回路４、ＰＧＭ電圧生成回路５、Ｅ
ＲＡＳＥ電圧生成回路６、スイッチ回路７、メモリセル
アレイ８、センスアンプ９、データラッチ回路１０、入
出力バッファ１１と、本発明にて加えられた冗長アドレ
ス記憶回路１２、一致検出回路１３とを含む構成であ
り、メモリセルアレイ８内のフローティングゲート型メ
モリセルの電圧を制御することにより、データの読出
し、書込み（Program ：フローティングゲートに電子を
注入する）、及び消去（Erase ：フローティングゲート
から電子を引き抜く）の動作を行う。

【００２０】尚、通常の不揮発性メモリとしてのデータ
読出し動作、Proguram/Erase動作において、メモリセル
アレイ８内のフローティングゲート型メモリセルの周辺
回路は、先に説明した図１と同様の回路構成を有し、そ
の動作も同様である。また、図示のライトイネーブル信
号ＷＥ／は、書込み時に’ＬＯＷ’となり、読み出す時
（または通常時）に’ＨＩＧＨ’となる。チップイネー
ブル信号ＣＥ／は、書込み時または読出し時に’ＬＯ
Ｗ’となる。アウトプットイネーブル信号ＯＥ／は、読
出し時に’ＬＯＷ’となる。尚、図示の各信号における
記号／は、アクティブローの信号であることを表す。

【００２１】ここで、上記図２のフラッシュメモリの基
本動作について簡単に説明する。例えば、メモリセルア
レイ８に記憶されているデータを読み出す場合は、ライ
トイネーブル信号ＷＥ／が’ＨＩＧＨ’、チップイネー
ブル信号ＣＥ／及びアウトプットイネーブル信号ＯＥ／
が’ＬＯＷ’となり、更に読出し対象となるデータのア
ドレス信号が入力される。この時、アドレスバッファ２
を介してアドレス信号を受け取ったアドレスデコーダ３
では、そのアドレス信号をデコードする。その後、その
デコード結果によりメモリセルアレイ８は、所望の読出
しデータをセンスアンプ９に読出し、読み出されたデー
タは、順次データラッチ回路１０及び入出力バッファ１
１を介して外部に出力される。尚、チップイネーブル／
アウトプットイネーブル制御回路４は、前記ＯＥ／、Ｃ
Ｅ／を受け取った段階で、すぐに入出力バッファを出力
に設定する。

【００２２】また、Program/Erase 動作を実行する場
合、即ち、メモリセルアレイ８にデータを書き込む場合
は、ライトイネーブル信号ＷＥ／及びチップイネーブル
信号ＣＥ／が’ＬＯＷ’、アウトプットイネーブル信号
ＯＥ／が’ＨＩＧＨ’となり、更に書込み対象となるア
ドレス信号と書込みデータが入力される。この時、書込
みデータは、入力バッファ１１、データラッチ回路１０
を介してセンスアンプ９に保持される。同時に、アドレ
スバッファ２を介してアドレス信号を受け取ったアドレ
スデコーダ３では、そのアドレス信号をデコードする。
その後、メモリセルアレイ８は、そのデコード結果に相
当するアドレスに対して、センスアンプ９に保持された
書込みデータを書込む。尚、チップイネーブル／アウト
プットイネーブル制御回路４は、前記ＯＥ／、ＣＥ／を
受け取った段階で、すぐに入出力バッファを入力に設定
する。また、データ書込み時において、メモリセルアレ
イ８内のフローティングゲートに電子を注入する場合(P
rogram) は、ＰＧＭ電圧生成回路５にて、例えば、１２
Ｖ、２１Ｖ等の高電圧を生成する。一方、逆にメモリセ
ルアレイ８内のフローティングゲートから電子を引き抜
く場合(Erase) は、ＥＲＡＳＥ電圧生成回路６にて、例
えば、−１２Ｖ、−２１Ｖ等の高電圧を生成し、スイッ
チ回路７にてErase の対象となるブロックを選択してい
る。

【００２３】上記、データ読出し、及びProgram/Earse
の基本動作に加えて、本発明のフラッシュメモリは、前
記冗長アドレス記憶回路１２内に備えるフローティング
ゲート型セル（メモリセルアレイ８内のフローティング
ゲート型メモリセルとは異なる）を利用して、即ち、フ
ローティングゲートの不揮発性という特性を利用して、
デバイスの初期情報等の情報を記憶する機能をもつ。例
えば、このフローティングゲート型セルは、故障のメモ
リセル等が発生したときの冗長記憶素子として利用され
る。

【００２４】本発明のフラッシュメモリでは、ここに記
憶されている情報とアクセス対象であるアドレス信号と
を一致検出回路１３にて比較し、一致した場合に、アド
レスデコーダ３にてその故障セルに対するアクセスを冗
長セルへ自動的に切り替える動作を行なう。尚、ここで
は、説明の便宜上、フローティングゲート型セルを冗長
記憶素子として利用するが、例えば、他の各種ステータ
ス（このデバイスに関する）を記憶する素子として利用
することも勿論可能である。

【００２５】図３は、上記機能を有する本発明のフラッ
シュメモリ内の、前記冗長アドレス記憶回路１２に備え
るフローティング型セルの周辺回路構成（カレントミラ
ー型の構成）を示す。本発明のフローティングゲート型
セルの周辺回路は、図示のように、カレントミラー型の
ドライブ素子として、電気的にProgram 及びErase が可
能なフローティングゲート型セル２１（以後、セル２１
と呼ぶ）とフローティングゲート型セル２２（以後、セ
ル２２と呼ぶ）を含み、更にＰチャネルトランジスタ２
３、２４、インバータ２５を含む構成である。このフロ
ーティングゲート型セルの周辺回路は、セル２１とセル
２２の内のいずれか一方のしきい値電圧を電気的にEras
e することによって０Ｖ未満に設定し、他方のしきい値
電圧を定常状態（例えば、初期状態のしきい値電圧を示
す）に保持、または電気的にProgram することによって
定常状態以上に設定し、その２つのフローティングゲー
ト型セルに流れる電流の差によってデータを記憶する。
これにより、このセル２１とセル２２のコントロールゲ
ートには、電源ＯＮ時から常に０Ｖが入力されることに
なり、いずれか一方のメモリトランジスタが常にＯＮと
なり、それに伴って、常時、冗長記憶素子としての情報
（データ’１’かデータ’０’）が読み出されることに
なる。

【００２６】尚、セル２１及び２２は、従来同様、ゲー
ト酸化膜中にポリシリコンゲートを埋め込み、高電圧
（例えば、１２Ｖ、２１Ｖ等）をかけることにより、電
子を注入（書込み：Program ）したり引き抜いたり（消
去：Erase ）してメモリトランジスタのしきい値電圧を
変化させる。以下、図３に示すセル２１及び２２におい
て、上記定常状態（初期状態）でのメモリトランジスタ
のしきい値電圧を２Ｖ程度とする場合について、本発明
のフラッシュメモリ内のフローティング型セルに対する
データ読出し動作、及びProgram/Erase 動作を詳細に説
明する。尚、製造時において、セル２１及び２２のしき
い値電圧は、共に定常状態である。

【００２７】まず、Program 動作を実行する場合、図３
の回路では、セル２１またはセル２２のメモリトランジ
スタのしきい値電圧を５Ｖ以上に上げるため、コントロ
ールゲート（Ｖｃｇ＿１またはＶｃｇ＿２を示す）に、
例えば、２０Ｖ程度の高電圧を印加する。これにより、
フローティングゲート内に電子が注入される。注入され
た電子は、フローティングゲートが完全に絶縁物に囲ま
れているため、逃げ出すことができず、電源ＯＦＦの状
態でも保持される。

【００２８】次に、Erase 動作を実行する場合、図３の
回路では、セル２１またはセル２２のメモリトランジス
タのしきい値電圧を０Ｖ未満にするため、コントロール
ゲート（Ｖｃｇ＿１及びＶｃｇ＿２を示す）に、例え
ば、−２０Ｖ程度の高電圧を印加する。これにより、フ
ローティングゲート内の電子が引き抜かれる。電子が引
き抜かれた状態は、フローティングゲートが完全に絶縁
物に囲まれているため、電源ＯＦＦの状態でも保持され
る。

【００２９】最後に、本発明のフラッシュメモリからの
データ（前記冗長アドレス記憶回路１２にて記憶する情
報）読出し動作を説明する。例えば、予めセル２１のフ
ローティングゲートから電子が引き抜かれ、セル２２の
フローティングゲートに電子が注入された状態（または
定常状態）のとき、フラッシュメモリの電源がＯＮ状態
になると、この回路では、まず、セル２１及びセル２２
のコントロールゲート（Ｖｃｇ＿１とＶｃｇ＿２を示
す）に０Ｖ（ＧＮＤレベル）の電圧がかかる。この時、
セル２１のメモリトランジスタのしきい値電圧が０Ｖ未
満に設定されているため、セル２１のメモリトランジス
タはＯＮ状態となる。一方、セル２２のメモリトランジ
スタのしきい値電圧は５Ｖ以上（または定常状態）に設
定されているため、セル２２のメモリトランジスタはＯ
ＦＦ状態となる。そのため、信号ｎｏｄｅ＿ａが’ＬＯ
Ｗ’になり、Ｐチャネルトランジスタ２４がＯＮ状態に
なる。Ｐチャネルトランジスタ２４がＯＮ状態になる
と、電源電圧ＶＣＣにより信号ｎｏｄｅ＿ｂが’ＨＩＧ
Ｈ’になり、インバータ２５を介して、出力ＯＵＴに
は、’ＬＯＷ’の信号が出力される。

【００３０】一方、予めセル２２のフローティングゲー
トから電子が引き抜かれ、セル２１のフローティングゲ
ートに電子が注入された状態（または定常状態）のと
き、フラッシュメモリの電源がＯＮ状態になると、この
回路では、上記同様、セル２１及びセル２２のコントロ
ールゲートに０Ｖ（ＧＮＤレベル）の電圧がかかる。こ
の時、セル２２のメモリトランジスタのしきい値電圧が
０Ｖ未満に設定されているため、セル２２のメモリトラ
ンジスタはＯＮ状態となる。一方、セル２１のメモリト
ランジスタのしきい値電圧は５Ｖ以上（または定常状
態）に設定されているため、セル２１のメモリトランジ
スタはＯＦＦ状態となる。そのため、ＧＮＤにより信号
ｎｏｄｅ＿ｂが’ＬＯＷ’になり、インバータ２５を介
して、出力ＯＵＴには、’ＨＩＧＨ’の信号が出力され
る。

【００３１】従って、本発明のフラッシュメモリにおい
て、出力ＯＵＴを’ＬＯＷ’に設定したい場合には、予
めセル２１のフローティングゲートから電子を引き抜
き、セル２２のフローティングゲートに電子が注入して
おけばよく、出力ＯＵＴを’ＨＩＧＨ’に設定したい場
合には、予めセル２２のフローティングゲートから電子
を引き抜き、セル２１のフローティングゲートに電子が
注入しておけばよい。

【００３２】図４は、図３とは異なるフローティング型
セルの周辺回路構成（フリップフロップ型の構成）を示
す。尚、図４に示す回路において、図３にて説明した構
成及び機能と同一の部分については、同一の符号を付し
て説明を省略する。以下、図４に示すセル２１及び２２
において、上記定常状態（初期状態）でのメモリトラン
ジスタのしきい値電圧を２Ｖ程度とする場合について、
本発明のフラッシュメモリのデータ読出し動作、及びPr
ogram/Erase 動作を詳細に説明する。

【００３３】まず、Program 動作をする場合、図４の回
路では、メモリセル２１またはセル２２のメモリセルト
ランジスタの閾値電圧を５Ｖ以上にあげるため、コント
ロールゲート（Ｖｃｇ＿１及びＶｃｇ＿２を示す）に、
例えば、１０Ｖ程度の高電圧を印加し、メモリセルのド
レイン（Ｖｄ＿１及びＶｄ＿２を示す）に５Ｖ程度の高
電圧を印加し、メモリセルのソースＣＡＭ＿ＶＳＳに０
Ｖを印加する。これにより、フローティングゲート内に
電子が注入される。注入された電子は、フローティング
ゲートが完全に絶縁物に囲まれているため、電源ＯＦＦ
の状態でも保持される。

【００３４】次に、Erase 動作をする場合、図４の回路
では、メモリセル２１またはセル２２のメモリトランジ
スタの閾値電圧を０Ｖ以下にするため、コントロールゲ
ート（Ｖｃｇ＿１及びＶｃｇ＿２を示す）に、例えば、
−１０Ｖ程度の高電圧を印加し、メモリセルのドレイン
（Ｖｄ＿１及びＶｄ＿２を示す）をフローティングに
し、メモリセルのソースＣＡＭ＿ＶＳＳに５Ｖ程度の高
電圧を印加する。これにより、フローティングゲート内
の電子が引き抜かれる。電子が引き抜かれた状態は、フ
ローティングゲートが完全に絶縁物に囲まれているた
め、電源ＯＦＦの状態でも保持される。

【００３５】最後に、本発明のフラッシュメモリからの
データ（前記冗長アドレス記憶回路１２にて記憶する情
報）読出し動作を説明する。例えば、予めセル２１のフ
ローティングゲートから電子が引き抜かれ、セル２２の
フローティングゲートに電子が注入された状態（または
定常状態）のとき、フラッシュメモリの電源がＯＮ状態
になると、この回路では、まず、セル２１及びセル２２
のコントロールゲート（Ｖｃｇ＿１とＶｃｇ＿２）に０
Ｖ（ＧＮＤレベル）の電圧がかかる。この時、セル２１
のメモリトランジスタのしきい値電圧が０Ｖ未満に設定
されているため、セル２１のメモリトランジスタはＯＮ
状態となる。一方、セル２２のメモリトランジスタのし
きい値電圧は５Ｖ以上（または定常状態）に設定されて
いるため、セル２２のメモリトランジスタはＯＦＦ状態
となる。そのため、信号ｎｏｄｅ＿ａが’ＬＯＷ’にな
り、Ｐチャネルトランジスタ２４がＯＮ状態になる。Ｐ
チャネルトランジスタ２４がＯＮ状態になると、電源電
圧ＶＣＣにより信号ｎｏｄｅ＿ｂが’ＨＩＧＨ’にな
り、インバータ２５を介して、出力ＯＵＴには、’ＬＯ
Ｗ’の信号が出力される。

【００３６】一方、予めセル２２のフローティングゲー
トから電子が引き抜かれ、セル２１のフローティングゲ
ートに電子が注入された状態（または定常状態）のと
き、フラッシュメモリの電源がＯＮ状態になると、この
回路では、上記同様、セル２１及びセル２２のコントロ
ールゲートに０Ｖ（ＧＮＤレベル）の電圧がかかる。こ
の時、セル２２のメモリトランジスタのしきい値電圧が
０Ｖ未満に設定されているため、セル２２のメモリトラ
ンジスタはＯＮ状態となる。一方、セル２１のメモリト
ランジスタのしきい値電圧は５Ｖ以上（または定常状
態）に設定されているため、セル２１のメモリトランジ
スタはＯＦＦ状態となる。そのため、ＧＮＤにより信号
ｎｏｄｅ＿ｂが’ＬＯＷ’になり、Ｐチャネルトランジ
スタ２３がＯＮ状態になり、信号ｎｏｄｅ＿ａが電源電
圧ＶＣＣにより’ＨＩＧＨ’になる。更に信号ｎｏｄｅ
＿ｂの’ＬＯＷ’に伴って、出力ＯＵＴには、インバー
タ２５を介して’ＨＩＧＨ’の信号が出力される。

【００３７】従って、本発明のフラッシュメモリにおい
て、出力ＯＵＴを’ＬＯＷ’に設定したい場合には、予
めセル２１のフローティングゲートから電子を引き抜
き、セル２２のフローティングゲートに電子が注入して
おけばよく、出力ＯＵＴを’ＨＩＧＨ’に設定したい場
合には、予めセル２２のフローティングゲートから電子
を引き抜き、セル２１のフローティングゲートに電子が
注入しておけばよい。

【００３８】以上、図３または図４の回路を利用した本
発明のフラッシュメモリによれば、従来のように、電源
電圧ＶＣＣを３Ｖに昇圧するための昇圧回路が必要な
く、即ち、コントロールゲート電圧を昇圧する必要がな
く、回路を減少させることができる。また、常に昇圧し
ておく必要もないため、消費電力も削減できる。また、
しきい値が０Ｖ未満であるため、コントロールゲート電
圧が０Ｖ（ＧＮＤ：接地レベル）でもフローティングゲ
ート型セルがＯＮとなり、電源ＯＮからすぐにデータを
読み出すことができる。

【００３９】図５は、図４に示すフローティング型セル
の周辺回路構成（原理構成）に基づいて設計した、実際
のフローティング型セルの周辺回路の具体例を示す。
尚、図６は、本発明のフラッシュメモリのデータ読出し
動作時、及びProgram/Erase 動作時の各入力信号の状態
を示す。また、図５に示す回路において、図３及び図４
にて説明した動作と同様の部分については説明を省略す
る。

【００４０】図５のフローティングゲート型セルの周辺
回路は、フリップフロップ型の回路として、電気的にPr
ogram 及びErase が可能なフローティングゲート型セル
３１、３２、３３、３４（以後、セル３１、３２、３
３、３４、と呼ぶ）を含み、更にＰチャネルトランジス
タ３５、３６、３７、３８、インバータ３９、４０を含
む構成である。このフローティングゲート型セルの周辺
回路は、セル３１及びセル３２と、セル３３及びセル３
４の内の一方のしきい値電圧を電気的にErase すること
によって０Ｖ未満に設定し、他方のしきい値電圧を定常
状態（例えば、初期状態のしきい値電圧を示す）に保
持、または電気的にProgram することによって定常状態
以上に設定し、その２組のフローティングゲート型セル
に流れる電流の差によってデータを記憶する。これによ
り、このセル３１、３２、３３、３４のコントロールゲ
ートには、電源ＯＮ時から常に０Ｖが入力されることに
なり、いずれか一方（セル３１及びセル３２と、セル３
３及びセル３４のいずれか）のメモリトランジスタが常
にＯＮとなり、それに伴って、常時、冗長記憶素子とし
ての情報（データ’１’かデータ’０’）が読み出され
ることになる。

【００４１】以下、図５に示すセル３１、３２、３３、
３４において、上記定常状態（初期状態）でのメモリト
ランジスタのしきい値電圧を２Ｖ程度とする場合につい
て、本発明のフラッシュメモリの前記冗長アドレス記憶
回路１２からのデータ読出し動作、及びProgram/Erase
動作を、図６を参照して詳細に説明する。まず、Progra
m 動作を実行する場合、図５の回路では、セル３１及び
セル３２、またはセル３３及びセル３４のメモリトラン
ジスタのしきい値電圧を５Ｖ以上に上げるため、信号Ｐ
ＧＭに’ＨＩＧＨ’を入力し、コントロールゲート（Ｖ
ｃｇ＿１及びＶｃｇ＿２を示す）にＶＰＰ（例えば、１
０Ｖ程度とする）の高電圧を印加する。これによりｎチ
ャネルトランジスタ３５、３７がＯＮ状態となり、フロ
ーティングゲート内に電子が注入される。注入された電
子は、フローティングゲートが完全に絶縁物に囲まれて
いるため、逃げ出すことができず、電源ＯＦＦの状態で
も保持される。尚、セル３１及びセル３２（セル３３及
びセル３４も同様）は、フローティングゲートが接続さ
れているため、セル３１にProgram すると、セル３２に
もProgram される。

【００４２】次に、Erase 動作を実行する場合、図５の
回路では、セル３１及びセル３２、またはセル３３及び
セル３４のメモリトランジスタのしきい値電圧を０Ｖ未
満にするため、ＣＡＭ＿ＶＳＳにＶＰＰ（例えば、１０
Ｖ程度とする）の高電圧を印加する。これによりフロー
ティングゲート内の電子が引き抜かれる。電子が引き抜
かれた状態は、フローティングゲートが完全に絶縁物に
囲まれているため電源ＯＦＦの状態でも保持される。
尚、セル３１及びセル３２（セル３３及びセル３４も同
様）は、フローティングゲートが接続されているため、
セル３１をEraseすると、セル３２もErase される。

【００４３】最後に、本発明のフラッシュメモリからの
データ（前記冗長アドレス記憶回路１２にて記憶する情
報）読出し動作を説明する。例えば、予めセル３１のフ
ローティングゲートから電子が引き抜かれ、セル３３の
フローティングゲートに電子が注入された状態（または
定常状態）のとき、フラッシュメモリの電源がＯＮ状態
になると、この回路では、まず、セル３１、３２、３
３、３４のコントロールゲート（Ｖｃｇ＿１とＶｃｇ＿
２）に０Ｖ（ＧＮＤレベル）の電圧がかかる。この時、
セル３１のメモリトランジスタのしきい値電圧が０Ｖ未
満に設定されているため、セル３１及びセル３２のメモ
リトランジスタはＯＮ状態となる。一方、セル３３のメ
モリトランジスタのしきい値電圧は５Ｖ以上（または定
常状態）に設定されているため、セル３３及びセル３４
のメモリトランジスタはＯＦＦ状態となる。そのため、
ＣＡＭ＿ＶＳＳの０Ｖにより、信号ｎｏｄｅ＿ａが’Ｌ
ＯＷ’になり、Ｐチャネルトランジスタ３８がＯＮ状態
になる。Ｐチャネルトランジスタ３８がＯＮ状態になる
と、電源電圧ＶＣＣにより、信号ｎｏｄｅ＿ｂが’ＨＩ
ＧＨ’になり、インバータ３９を介して、出力ＯＵＴに
は、’ＬＯＷ’の信号が出力される。

【００４４】一方、予めセル３３のフローティングゲー
トから電子が引き抜かれ、セル３１のフローティングゲ
ートに電子が注入された状態（または定常状態）のと
き、フラッシュメモリの電源がＯＮ状態になると、この
回路では、上記同様、セル３１、３２、３３、３４のコ
ントロールゲートに０Ｖ（ＧＮＤレベル）の電圧がかか
る。この時、セル３３のメモリトランジスタのしきい値
電圧が０Ｖ未満に設定されているため、セル３３のメモ
リトランジスタはＯＮ状態となる。一方、セル３１のメ
モリトランジスタのしきい値電圧は５Ｖ以上（または定
常状態）に設定されているため、セル３１のメモリトラ
ンジスタはＯＦＦ状態となる。そのため、ＣＡＭ＿ＶＳ
Ｓの０Ｖにより、信号ｎｏｄｅ＿ｂが’ＬＯＷ’にな
り、Ｐチャネルトランジスタ３６がＯＮ状態になり、信
号ｎｏｄｅ＿ａが電源電圧ＶＣＣにより’ＨＩＧＨ’に
なる。更に信号ｎｏｄｅ＿ｂの’ＬＯＷ’に伴って、出
力ＯＵＴには、インバータ３９を介して’ＨＩＧＨ’の
信号が出力される。

【００４５】従って、本発明のフラッシュメモリにおい
て、出力ＯＵＴを’ＬＯＷ’に設定したい場合には、予
めセル３１のフローティングゲートから電子を引き抜
き、セル３３のフローティングゲートに電子が注入して
おけばよく、出力ＯＵＴを’ＨＩＧＨ’に設定したい場
合には、予めセル３３のフローティングゲートから電子
を引き抜き、セル３１のフローティングゲートに電子が
注入しておけばよい。

【００４６】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、２つのフローティングゲート型メモリセルにおい
て、いずれか一方のフローティングゲートから電子を引
き抜くことにより、該当するメモリトランジスタのしき
い値を０Ｖ未満に下げている。更に電源ＯＮ時は、フロ
ーティングゲート型メモリセルのコントロールゲートに
は常に０Ｖが入力される。そのため、本発明の不揮発性
半導体記憶装置は、前記フローティングゲート型メモリ
セルのメモリトランジスタが常にＯＮとなり、常時、フ
ローティングゲート型メモリセル内の情報が読み出され
ることになる。

【００４７】従って、本発明の不揮発性半導体記憶装置
によれば、従来のように、電源電圧ＶＣＣを３Ｖに昇圧
するための昇圧回路が必要なく（コントロールゲート電
圧が０ＶでＯＮ状態になるため）、回路を減少させるこ
とができる。また、常に昇圧しておく必要もないため、
消費電力も削減できる。また、しきい値が０Ｖ未満であ
るため、コントロールゲート電圧が０Ｖ（ＧＮＤ：接地
レベル）でもフローティングゲート型メモリセルがＯＮ
状態となり、電源ＯＮからすぐにデータを読み出すこと
ができる。

【００４８】このように、本発明では、カレントミラー
型、またはフリップフロップ型のドライブ素子として、
電気的に書込み及び消去が可能な２つのフローティング
ゲート型メモリセルを用いることにより、回路数を減少
及び低消費電力化を実現させ、更に高速動作が可能な不
揮発性半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】従来の不揮発性半導体記憶装置で使用するフロ
ーティング型メモリセルの周辺回路構成である。

【図２】本発明のフラッシュメモリの構成例である。

【図３】本発明のフラッシュメモリ内の冗長アドレス記
憶回路で使用するフローティング型セルの周辺回路構成
である。

【図４】図３とは異なるフローティング型セルの周辺回
路構成である。

【図５】実際のフローティング型セルの周辺回路であ
る。

【図６】図５の回路における各入力信号の状態である。

【符号の説明】

１コマンドバッファ２アドレスバッファ３アドレスデコーダ４チップイネーブル／アウトプットイネーブル制
御回路５ＰＧＭ電圧生成回路６ＥＲＡＳＥ電圧生成回路７スイッチ回路８メモリセルアレイ９センスアンプ１０データラッチ回路１１入出力バッファ１２冗長アドレス記憶回路１３一致検出回路２１，２２，３１，３２，３３，３４フローティン
グゲート型セル２３，２４，３５，３６，３７，３８ｎチャネルト
ランジスタ２５，３９，４０インバータ１０１フローティングゲート型メモリセル１０２ｎチャネルトランジスタ１０３インバータ

Claims

【特許請求の範囲】

【請求項１】カレントミラー型、またはフリップフロ
ップ型のドライブ素子として、電気的に書込み及び消去
が可能な２つのフローティングゲート型メモリセルを用
い、いずれか一方のしきい値電圧を電気的な消去によって０
Ｖ未満に設定し、他方のしきい値電圧を定常状態に保持、または電気的な
書込みによって定常状態以上に設定し、その２つのフローティングゲート型メモリセルに流れる
電流の差によってデータを記憶することを特徴とする不
揮発性半導体記憶装置。
【請求項２】データを読み出す時、前記２つのフローティングゲート型メモリセルのゲート
電圧が接地レベルであることを特徴とする請求項１記載
の不揮発性半導体記憶装置。