JP2003045192A

JP2003045192A - 不揮発性メモリ

Info

Publication number: JP2003045192A
Application number: JP2001229547A
Authority: JP
Inventors: Koichi Yamada; 光一山田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-07-30
Filing date: 2001-07-30
Publication date: 2003-02-14

Abstract

(57)【要約】【課題】書き込み動作の合計時間を短縮するとともに、
昇圧回路の駆動能力を小さくすることが可能な不揮発性
メモリを提供する。【解決手段】この不揮発性メモリはマトリクス状に配置
されたメモリセル１０１（１０１ａ，１０１ｂ）と、メ
モリセル１０１のソース領域に接続されたソース線と、
ソース線の電位を昇圧電位に上昇させる昇圧回路１０５
と、同時に書き込みを行う２以上の任意のバイト単位を
設定する任意バイト書込制御回路１とを備えている。そ
して、昇圧回路５によりソース線の電位を昇圧電位に上
昇させて維持した状態で、任意バイト書込制御回路１に
よって設定された任意バイト単位でデータの書き込みを
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性メモリ
に関し、特に、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒ
ａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）に
関する。

【０００２】

【従来の技術】近年、強誘電体メモリ（Ｆｅｒｒｏ−ｅ
ｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍ
ｏｒｙ）、ＥＰＲＯＭ（ＥｒａｓａｂｌｅａｎｄＰ
ｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍ
ｏｒｙ）、ＥＥＰＲＯＭなどの不揮発性半導体メモリが
注目されている。ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊
ゲートに電荷を蓄積し、電荷の有無によるしきい値電圧
の変化を制御ゲートによって検出することにより、デー
タの記憶を行わせている。また、ＥＥＰＲＯＭの１つと
して、メモリチップ全体でデータの消去を行うか、また
は、メモリセルアレイを任意のブロックに分けてその各
ブロック単位でデータの消去を行うフラッシュＥＥＰＲ
ＯＭ（以下、フラッシュメモリという）が知られてい
る。

【０００３】図６は、従来のスプリットゲート型のフラ
ッシュメモリのメモリセル部分を示した断面図である。
図６に示すように、従来のスプリットゲート型のメモリ
セル１０１では、ｐ型の半導体基板５１の表面に、ｎ型
のドレイン領域５２およびソース領域（ソース線）５３
が形成されている。ドレイン領域５２とソース領域５３
とに挟まれたチャネル領域上には、絶縁膜５４を介し
て、浮遊ゲート（フローティングゲート：ＦＧ）５５が
形成されている。浮遊ゲート５５上には、絶縁膜５６を
介して、制御ゲート（コントロールゲート：ＣＧ）５７
が形成されている。制御ゲート５７の一部は、絶縁膜５
８を介してチャネル領域上に形成されており、この部分
が選択ゲートを構成している。また、ドレイン領域５２
には、ビット線５９が接続されている。

【０００４】図７は、従来の一例によるスプリットゲー
ト型のメモリセルを用いたフラッシュメモリの全体構成
を示したブロック図である。この従来の一例によるフラ
ッシュメモリ１２１では、メモリセルアレイ１２２は、
複数のメモリセル１０１（１０１ａ、１０１ｂ）がマト
リクス状に配置されて構成されている。行（ロウ）方向
に配列された各メモリセル１０１の制御ゲートＣＧに
は、共通のワード線ＷＬａ〜ＷＬｚが接続されている。
列（カラム）方向に配列された各メモリセル１０１のド
レイン領域Ｄには、共通のビット線ＢＬａ〜ＢＬｚが接
続されている。

【０００５】奇数番のワード線（ＷＬａ・・・ＷＬｍ・
・・ＷＬｙ）に接続された各メモリセル１０１ａと、偶
数番のワード線（ＷＬｂ・・・ＷＬｎ・・・ＷＬｚ）に
接続された各メモリセル１０１ｂとは、ソース領域Ｓを
共通にしている。その共通のソース領域Ｓによって、各
ソース線ＲＳＬａ〜ＲＳＬｍが形成されている。たとえ
ば、ワード線ＷＬａに接続された各メモリセル１０１ａ
と、ワード線ＷＬｂに接続された各メモリセル１０１ｂ
とは、ソース領域Ｓを共通にする。そして、その共通の
ソース領域Ｓによってソース線ＲＳＬａが形成されてい
る。

【０００６】各ワード線ＷＬａ〜ＷＬｚおよび各ソース
線ＲＳＬａ〜ＲＳＬｍは、ロウデコーダ１２３に接続さ
れ、各ビット線ＢＬａ〜ＢＬｚは、カラムデコーダ１２
４に接続されている。外部から指定されたロウアドレス
およびカラムアドレスは、アドレスピン１２５に入力さ
れる。そのロウアドレスおよびカラムアドレスは、アド
レスピン１２５からアドレスバッファ１２６を介してア
ドレスラッチ１２７へ転送される。アドレスラッチ１２
７でラッチされた各アドレスのうち、ロウアドレスは、
ロウデコーダ１２３へ転送され、カラムアドレスは、カ
ラムデコーダ１２４へ転送される。

【０００７】ロウデコーダ１２３は、アドレスラッチ１
２７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚ（たとえば、ＷＬｍ）を選択する。
そして、その選択したワード線ＷＬｍとゲート電圧制御
回路１３４とを接続する。

【０００８】カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（たとえば、ＢＬｍ）を選択する。そ
の選択したビット線ＢＬｍとドレイン電圧制御回路１３
３とを接続する。

【０００９】ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍの電位を、
図８に示す各動作モードに対応して制御する。ドレイン
電圧制御回路１３３は、カラムデコーダ１２４を介して
接続されたビット線ＢＬｍの電位を、図８に示す各動作
モードに対応して制御する。

【００１０】ソース電圧制御回路１３２は、ロウデコー
ダ１２３を介して、各ソース線ＲＳＬａ〜ＲＳＬｍの電
位を、図８に示す各動作モードに対応して制御する。

【００１１】また、書込制御回路１３５は、書き込み動
作時に書き込み指令信号（ライトイネーブル信号）を与
えるものである。また、昇圧回路１３６は、ゲート電圧
制御回路１３４およびソース電圧制御回路１３２に接続
されている。この昇圧回路１３６は、電源電位（Ｖｃ
ｃ）よりも高い昇圧電位（Ｖｐｐ）を発生させる。

【００１２】外部から指定されたデータは、データピン
１２８に入力される。そのデータは、データピン１２８
から入力バッファ１２９を介してカラムデコーダ１２４
へ転送される。カラムデコーダ１２４は、上記したよう
に選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデー
タに対応して後述するように制御する。

【００１３】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示せ
ず）から構成されている。カラムデコーダ１２４は、選
択したビット線ＢＬｍと各センスアンプとを接続する。
後述するように、センスアンプ群１３０で判別されたデ
ータは、出力バッファ１３１からデータピン１２８を介
して外部へ出力される。

【００１４】なお、上記した各回路（１２３〜１３６）
の動作は、制御コア回路１４０によって制御される。

【００１５】次に、図７に示した従来の一例によるフラ
ッシュメモリ１２１の各動作モード（消去モード、書き
込みモード、読み出しモード）について、図６〜図８を
参照して説明する。

【００１６】（消去モード）消去モードにおいて、全て
のソース線ＲＳＬａ〜ＲＳＬｍおよび全てのビット線Ｂ
Ｌａ〜ＢＬｚの電位は、接地電位（０Ｖ）に保持され
る。選択されたワード線ＷＬｍには、昇圧電位（Ｖｐ
ｐ）が供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ、ＷＬｎ〜ＷＬｚの電位は、接地電
位（０Ｖ）にされる。そのため、選択されたワード線Ｗ
Ｌｍに接続されている各メモリセル１０１の制御ゲート
ＣＧは、昇圧電位（Ｖｐｐ）に持ち上げられる。

【００１７】そして、図６に示したメモリセル構造にお
いて、制御ゲート５７がＶｐｐ（昇圧電位）で、ドレイ
ン領域５２が０Ｖの場合、制御ゲート５７と浮遊ゲート
５５との間には高電界が発生する。これにより、トンネ
ル電流が流れて、浮遊ゲート５５中の電子が制御ゲート
５７へ引き抜かれて、メモリセル１０１に記憶されたデ
ータの消去が行われる。

【００１８】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。なお、複数のワード線ＷＬａ〜ＷＬｚを同時に
選択することにより、その各ワード線に接続されている
全てのメモリセル１０１に対して消去動作を行うことも
できる。このように、メモリセルアレイ１２２を複数組
のワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けて
その各ブロック単位でデータの消去を行う消去動作は、
ブロック消去と呼ばれる。

【００１９】（書き込みモード）書き込みモードにおい
て、選択されたビット線ＢＬｍの電位は、選択されたワ
ード線の電位よりＶｔ（制御ゲートＣＧのしきい値電
圧）以上低い電位に制御され、それ以外のビット線（非
選択のビット線）ＢＬａ〜ＢＬｌ、ＢＬｎ〜ＢＬｚの電
位は、Ｖｃｃ以上に保持される。選択されたメモリセル
１０１の制御ゲートＣＧに接続されているワード線ＷＬ
ｍには、Ｖｃｃ未満Ｖｔ以上の電位が供給され、それ以
外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ、Ｗ
Ｌｎ〜ＷＬｚの電位は、接地電位（０Ｖ）にされる。ソ
ース線ＳＬには、昇圧電位（Ｖｐｐ）が供給される。

【００２０】ここで、メモリセル１０１において、図６
に示した制御ゲート５７とソース領域５３とドレイン領
域５２とによって構成されるトランジスタのしきい値電
圧は、０．５Ｖである。したがって、選択されたメモリ
セル１０１では、ドレイン領域５２中の電子は、反転状
態のチャネルへ移動する。そのため、ソース領域５３か
らドレイン領域５２に向かって電流（セル電流）Ｉｄが
流れる。一方、ソース領域５３に昇圧電位（Ｖｐｐ）が
印加されるため、ソース領域５３と浮遊ゲート５５との
間の容量を介したカップリングにより、浮遊ゲート５５
の電位が持ち上げられる。そのため、ドレイン領域５２
と、ソース領域５３および浮遊ゲート５５との間には高
電界が発生する。したがって、チャネル領域中の電子は
加速されてホットエレクトロンとなり、浮遊ゲート５５
へ注入される。つまり、浮遊ゲート５５から半導体基板
５１に向かって電流（以下、書き込み電流という）が流
れる。その結果、選択されたメモリセル１０１の浮遊ゲ
ート５５には電荷が蓄積され、１ビットのデータが書き
込まれて記憶される。

【００２１】図７に示した従来の一例によるフラッシュ
メモリでは、１バイト単位で上記のような書き込み動作
を行っていた。この場合、書き込み電流（Ｉｐｐ）とし
て、たとえば、約４μＡを流して３５μｓｅｃの時間で
書き込んでいた。したがって、１バイト（８セル分）を
書き込む場合には、書き込み時に昇圧回路１３６は、４
μＡ×８＝３２μＡを流せばよいことになる。ここで、
書き込み時間３５μｓｅｃには、昇圧電位（Ｖｐｐ）に
昇圧する時間と、ラッチアップさせないように徐々に立
ち下げる時間とが含まれている。そのため、メモリセル
に昇圧電位（Ｖｐｐ）が印加されている時間は、２０μ
ｓｅｃ程度になる。

【００２２】残りの１５μｓｅｃのうち、立ち下げる時
間を５μｓｅｃと考えると、昇圧電位（Ｖｐｐ）に昇圧
する時間は、１０μｓｅｃ未満で行う必要がある。これ
を実現するためには、昇圧回路１３６の駆動能力を大き
くしなければならない。具体的には、書き込み時に必要
であった３２μＡの数倍の１００μＡ以上の駆動能力の
昇圧回路１３６が必要であった。

【００２３】（読み出しモード）読み出しモードでは、
選択されたメモリセル１０１の制御ゲートＣＧに接続さ
れているワード線ＷＬｍには２Ｖが供給され、それ以外
のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ、ＷＬ
ｎ〜ＷＬｚの電位は、接地電位（０Ｖ）にされる。選択
されたメモリセル１０１のドレイン領域Ｄに接続されて
いるビット線ＢＬｍには、Ｖｃｃが供給され、それ以外
のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ、ＢＬ
ｎ〜ＢＬｚの電位は、フローティング状態となる。

【００２４】上記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲート５５（図６参照）からは電子が引
き抜かれているため、浮遊ゲート５５はプラスに帯電し
ている。また、書き込み状態にあるメモリセル１０１の
浮遊ゲート５５には電子が注入されているため、浮遊ゲ
ート５５はマイナスに帯電している。したがって、消去
状態にあるメモリセル１０１の浮遊ゲート５５直下のチ
ャネル領域はオン状態であり、書き込み状態にあるメモ
リセル１０１の浮遊ゲート５５直下のチャネル領域はオ
フ状態にある。そのため、制御ゲート５７に２Ｖが印加
されたとき、ドレイン領域５２からソース領域５３に向
かって流れる電流（セル電流）Ｉｄは、消去状態のメモ
リセル１０１の方が書き込み状態のメモリセル１０１よ
りも大きくなる。

【００２５】この各メモリセル１０１間のセル電流値Ｉ
ｄの大小をセンスアンプ群１３０内の各センスアンプで
判別することにより、メモリセル１０１に記憶されたデ
ータの値を読み出すことができる。たとえば、消去状態
のメモリセル１０１のデータの値を「１」、書き込み状
態のメモリセル１０１のデータの値を「０」として読み
出しを行う。この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。

【００２６】図９は、従来の他の例によるスプリット型
メモリセルを用いたフラッシュメモリの全体構成を示し
たブロック図である。この従来の他の例によるフラッシ
ュメモリ２２１では、書き込み単位が１２８バイト（１
セクタ）の場合の構成を示している。この場合、カラム
デコーダ１２４のビット線側には、カラムラッチ部１３
５が設けられている。カラムラッチ部１３５には、書込
電流出力回路が内蔵されている。カラムラッチ部１３５
には、ドレイン電圧制御回路１３３および書込制御回路
１３５が接続されている。

【００２７】図９に示した従来の他の例によるフラッシ
ュメモリの書き込み動作としては、まず、外部から１２
８バイト分のデータをシリアルに入力する。そのデータ
をビット線毎に接続されているカラムラッチ部１３５に
記憶させる。このカラムラッチ部１３５には、同時に１
２８バイト分のデータが書き込み可能である。従来で
は、１２８バイト（１セクタ）を同時書き込みする場
合、書き込み電流を１００ｎＡ程度にして長時間である
２ｍｓｅｃで書き込んでいた。これは、１バイト書き込
みのように大きな電流を流すと、１２８バイト同時のた
め、過大な電流が流れるからである。過大な電流が流れ
ると、昇圧回路１３６に負担が掛かるため、１セル当た
りは小さい電流にして長い時間で書き込む手法が採られ
ていた。

【００２８】上記した従来の他の例による１２８バイト
同時書き込みのフラッシュメモリでは、図７に示した従
来の一例による１バイト単位でデータを１２８バイト連
続して書き込む場合よりも速く書き込むことができる。
すなわち、図７に示した１バイト単位のデータ書き込み
を行うフラッシュメモリでは、１２８バイトを連続して
書き込むと、３５μｓｅｃ×１２８＝４．４８ｍｓｅｃ
の時間が掛かるのに対して、図９に示した１２８バイト
同時書き込みのフラッシュメモリでは、上記のように、
２ｍｓｅｃである。また、図９に示した１２８バイト同
時書き込みのフラッシュメモリの場合、１００ｎＡ×１
２８×８＝１０２．４μＡが昇圧回路１３６の駆動能力
として必要になる。

【００２９】

【発明が解決しようとする課題】図７に示した従来の一
例による１バイト単位の書き込みを行うフラッシュメモ
リでは、昇圧回路１３６の有効利用がなされていない。
すなわち、昇圧回路１３６は、１００μＡ以上の駆動能
力を持っているにもかかわらず、１２８バイトを連続で
書き込む場合には、図９に示した従来の１２８バイト同
時書き込みを行うフラッシュメモリに比べて書き込み時
間が長くなるという問題点があった。

【００３０】また、図９に示した１２８バイト同時書き
込みを行うフラッシュメモリでは、図７に示した１バイ
ト単位の書き込みを行うフラッシュメモリに比べて効率
よく書き込んでいるように見える。しかし、図９に示し
た１２８バイト同時書き込みのフラッシュメモリでは、
書き込み電流Ｉｐｐを小さくし過ぎているため、書き込
み時間が非常に長くなっている。すなわち、一般に、書
き込み電流Ｉｐｐと書き込み時間とはほぼ反比例する関
係にあるので、たとえば、書き込み電流が４μＡで書き
込み時間が２０μｓｅｃである場合には、書き込み電流
が１００ｎＡになると、書き込み時間は４００μｓｅｃ
になるはずである。

【００３１】しかしながら、図９に示した１２８バイト
同時書き込みのフラッシュメモリでは、書き込み電流が
１００ｎＡと小さすぎるために、セルの書き込み特性の
バラツキが大きくなる。このため、長い書き込み時間
（２ｍｓｅｃ）が必要であった。

【００３２】この発明は上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、書
き込み動作の合計時間を短縮するとともに、昇圧回路の
駆動能力を小さくすることが可能な不揮発性メモリを提
供することである。

【００３３】この発明のもう１つの目的は、上記の不揮
発性メモリにおいて、書き込み時間などの仕様に合わせ
て書き込みを同時に行う任意のバイト単位を設定するこ
とを可能にすることである。

【００３４】この発明のさらにもう１つの目的は、上記
の不揮発性メモリの構成において、昇圧回路の省面積化
および省電力化を図ることである。

【００３５】

【課題を解決するための手段】請求項１による不揮発性
メモリは、マトリクス状に配置され、ドレイン領域とソ
ース領域とゲートとを有するメモリセルと、メモリセル
のドレイン領域およびソース領域の一方に接続されたビ
ット線と、メモリセルのゲートに接続され、ビット線と
交差するように配置されたワード線と、メモリセルのド
レイン領域およびソース領域の他方に接続された電圧供
給線と、電圧供給線の電位を昇圧電位に上昇させる昇圧
回路と、同時に書き込みを行う２以上の任意のバイト単
位を設定する任意バイト設定手段とを備え、昇圧回路に
より電圧供給線の電位を昇圧電位に上昇させて維持した
状態で、任意バイト設定手段によって設定された任意バ
イト単位でデータの書き込みを行う。

【００３６】請求項１による不揮発性メモリでは、上記
のように、昇圧回路により電圧供給線の電位を昇圧電位
に上昇させて維持した状態で、任意バイト設定手段によ
って設定された任意バイト単位でデータの書き込みを行
うことによって、電圧供給線の立ち上げおよび立ち下げ
に必要な時間が、書き込み動作の最初と最後だけになる
ので、書き込み動作の合計時間を短縮することができ
る。また、昇圧動作は１回でよいので、各セルの書き込
み動作ごとに昇圧動作を行う場合と異なり、昇圧時間を
短くする必要がない。このため、昇圧回路の駆動能力を
短い昇圧時間に対応可能なように大きくする必要がな
く、昇圧回路の駆動能力を書込電流のみに基づいて設定
することができる。これにより、任意バイト単位の書き
込みを行う場合の昇圧回路の駆動能力は、任意バイトの
書き込み電流に対応する大きさでよいので、１セクタ同
時書き込みの場合に比べて、昇圧回路の駆動能力を小さ
くすることができる。

【００３７】また、請求項１では、任意バイト設定手段
を設けることによって、任意バイト単位でデータの書き
込みが可能となるので、書き込み時間などの仕様に合わ
せて書き込みを同時に行う任意のバイト単位を設定する
ことができる。これにより、汎用性を高めることができ
るので、多様なＬＳＩに搭載可能な不揮発性メモリを提
供することができる。

【００３８】請求項２における不揮発性メモリは、請求
項１の構成において、昇圧回路は、任意バイト設定手段
によって設定された任意バイトの書き込み電流に対応し
た駆動能力を有する。請求項２では、このように構成す
ることによって、仕様に合わせて昇圧回路の駆動能力を
縮小化することができるので、昇圧回路の省面積化およ
び省電力化を図ることができる。

【００３９】請求項３における不揮発性メモリは、請求
項１または２の構成において、任意バイト設定手段によ
って設定された任意バイトに対応した書き込み電流を発
生させる書込電流制御回路をさらに備える。請求項３で
は、このように構成することによって、仕様に合わせて
書き込み電流を最適化することができる。

【００４０】請求項４における不揮発性メモリは、請求
項１〜３のいずれかの構成において、メモリセルは、浮
遊ゲートを有するスプリットゲート型メモリセルを含
み、昇圧回路により電圧供給線の電位を昇圧電位に上昇
させるとともに、ドレイン領域およびソース領域の一方
の電圧を制御することにより、ソース領域とドレイン領
域との間に電流を流し、かつ、電流により発生するキャ
リアを浮遊ゲートに注入することによりデータの書き込
みを行う。請求項４では、このように構成することによ
って、書き込み電流が昇圧回路の駆動能力に依存するス
プリットゲート型のメモリセルを含む不揮発性メモリに
おいて、仕様に合わせて書き込み電流および昇圧回路の
駆動能力を最適化することができる。

【００４１】請求項５における不揮発性メモリは、請求
項１〜４のいずれかの構成において、電圧供給線を共通
にする複数のビット線に接続されるメモリセルに対し
て、任意のバイト単位で連続してデータの書き込みを行
う。このように構成すれば、容易に、昇圧回路により電
圧供給線の電位を昇圧電位に上昇させて維持した状態
で、任意バイト単位でデータの書き込みを行うことがで
きる。

【００４２】請求項６における不揮発性メモリは、請求
項１〜５のいずれかの構成において、データの書き込み
は、１セクタ単位の書き込みを行う仕様を有する不揮発
性メモリにおいて、２以上の任意バイト単位で実際の書
き込みを行う。請求項６では、このように構成すること
によって、１セクタ単位の書き込みを行う仕様を有する
不揮発性メモリにおいて、任意のバイト単位で書き込み
を行うことができるので、１セクタ単位の書き込みを行
う場合に比べて、昇圧回路の駆動能力を小さくすること
ができる。

【００４３】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。

【００４４】図１は、本発明の一実施形態によるスプリ
ットゲート型のメモリセルを用いたフラッシュメモリの
全体構成を示したブロック図である。図２は、図１に示
したフラッシュメモリの任意バイト書込制御回路の内部
構成を示した回路図である。図３は、図１に示した一実
施形態のフラッシュメモリのカラムアドレスバッファの
内部構成を示した回路図である。また、図４は、図１に
示した一実施形態のフラッシュメモリのプリデコーダの
内部構成を示した回路図である。図５は、図１に示した
一実施形態のフラッシュメモリのカラムデコーダの内部
構成を示した回路図である。

【００４５】なお、本実施形態においては、図７〜図９
に示した従来の構成と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。

【００４６】図１に示した本実施形態のフラッシュメモ
リ６０において、図９に示した従来の他の例によるフラ
ッシュメモリ２２１と異なるのは、まず、任意バイト書
込制御回路１および書込電流制御回路６が新たに設けら
れている点である。また、図１に示した本実施形態のフ
ラッシュメモリ６０では、アドレスバッファが、ロウア
ドレスバッファ１２６ａと、カラムアドレスバッファ２
とに分割されている。ロウアドレスバッファ１２６ａに
は、ロウアドレスラッチ１２７ａが接続されている。カ
ラムアドレスバッファ２には、プリデコーダ３が接続さ
れており、そのプリデコーダ３は、カラムデコーダ４に
接続されている。また、ゲート電圧制御回路１３４およ
びソース電圧制御回路１３２には、昇圧回路５が接続さ
れている。また、カラムデコーダ４には、カラムラッチ
部１３５が接続されている。カラムラッチ部１３５に
は、書込電流出力回路が内蔵されている。

【００４７】任意バイト書込制御回路１は、同時に書き
込みを行う任意のバイト数を設定する機能を有する。こ
の任意バイト書込制御回路１は、本発明の「任意バイト
設定手段」の一例である。この任意バイト書込制御回路
１は、図２に示すように、ｎ個のＮＡＮＤ回路１０を含
んでいる。各ＮＡＮＤ回路１０の一方入力端には、書込
指令信号としてのライトイネーブル信号（ＷＥ信号）が
入力される。また、各ＮＡＮＤ回路１０の他方入力端子
は、Ｖｃｃ（電源電位）またはＧＮＤ（接地電位）に接
続されている。

【００４８】たとえば、本実施形態では、任意バイト設
定信号Ｗ₀が出力されるＮＡＮＤ回路１０の他方入力端
子は、Ｖｃｃ（電源電位）に接続されており、任意バイ
ト設定信号Ｗ₁〜Ｗ_nが出力されるＮＡＮＤ回路１０の他
方入力端子は、ＧＮＤ（接地電位）に接続されている。
これにより、任意バイト設定信号Ｗ₀は、Ｌレベルとな
り、任意バイト設定信号Ｗ₁〜Ｗ_nは、Ｈレベルになる。
その結果、本実施形態では、同時に書き込みを行う任意
のバイト数として、２バイトが設定される。

【００４９】また、本実施形態のカラムアドレスバッフ
ァ２は、図３に示すように、アドレスＡ_nが入力される
インバータ回路２１と、インバータ回路２１の出力が入
力されるＮＡＮＤ回路２２と、ＮＡＮＤ回路２２の出力
に接続されるインバータ回路２３および２４とを含んで
いる。また、インバータ回路２１の出力は、インバータ
回路２５にも入力される。インバータ回路２５の出力
は、ＮＡＮＤ回路２６に入力されており、ＮＡＮＤ回路
２６の出力には、２つのインバータ回路２７および２８
が接続されている。インバータ回路２４からはアドレス
Ａ_nが出力され、インバータ回路２８からはアドレス／
Ａ_nが出力される。また、ＮＡＮＤ回路２２およびＮＡ
ＮＤ回路２６の一方入力端には、任意バイト書込制御回
路１の出力である任意バイト設定信号Ｗ_n（Ｗ₀〜Ｗ_n）
が入力される。

【００５０】なお、カラムアドレスバッファ２には、ア
ドレスＡ_m+1〜Ａ_nが入力され、このアドレスＡ_m+1〜Ａ_n
は、カラムアドレス信号ＣＡ０〜ＣＡ_n-m-1に対応す
る。

【００５１】また、本実施形態のプリデコーダ３は、図
４に示すように、複数のＡＮＤ回路３１を含んでいる。
各ＡＮＤ回路３１には、カラムアドレス信号ＣＡが入力
される。そして、各ＡＮＤ回路３１からは、２つのカラ
ムアドレス信号ＣＡ０〜ＣＡ _n-m-1のＡＮＤ出力が出力
される。

【００５２】本実施形態では、図２に示した任意バイト
書込制御回路１の出力のうち、Ｗ₀のみがＬレベルであ
り、他の出力Ｗ₁〜Ｗ_nがＨレベルであるので、図３に示
したカラムアドレスバッファ２では、Ａ₀および／Ａ₀の
両方がＨレベルになる。したがって、プリデコーダ３に
入力されるカラムアドレスのうち、ＣＡ０および／ＣＡ
０の両方がＨレベルになる。この場合、他のカラムアド
レスＣＡおよび／ＣＡは相補的にＨレベルまたはＬレベ
ルになる。そして、図４に示したプリデコーダ３のＣＡ
１がＨレベルで、／ＣＡ１がＬレベルである場合には、
出力（１）および（２）は、Ｈレベルになるとともに、
出力（３）および（４）はＬレベルになる。

【００５３】また、本実施形態のカラムデコーダ４は、
図５に示すように、複数のＡＮＤ回路４１を含んでい
る。ＡＮＤ回路４１には、４つの入力端子がそれぞれ設
けられている。その４つの入力端子には、図４に示した
プリデコーダ３からの出力が入力される。そして、各Ａ
ＮＤ回路４１の出力は、図１示したカラムラッチ部１３
５を介して、ビット線ＢＬａ〜ＢＬｚに入力される。ま
た、本実施形態では、１つのＡＮＤ回路４１に対して、
８本のビット線が対応している。したがって、本実施形
態のように２バイト同時書き込みを行う場合には、２つ
のＡＮＤ回路４１の出力を活性化させる。

【００５４】また、任意バイト書込制御回路１によって
設定された任意のバイト数（本実施形態では２バイト）
に基づいて、その任意のバイト単位に対応するように書
込電流制御回路６より書き込み電流が制御される。ま
た、任意バイト書込制御回路１で設定された任意のバイ
ト単位（本実施形態では２バイト）に対応して昇圧回路
５の駆動能力が設定されている。

【００５５】上記のような構成を有する本実施形態のフ
ラッシュメモリの書き込み動作について以下に説明す
る。本実施形態では、外部仕様が１２８バイト（１セク
タ）同時書き込みの場合について説明する。この場合、
外部から１２８バイト分のデータが、データピン１２８
（図１参照）および入力バッファ１２９を介してカラム
デコーダ４に入力される。そのカラムデコーダ４に入力
されたデータは、そのときのカラムアドレスの番地に対
応してカラムラッチ部１３５に入力される。

【００５６】そして、本実施形態では、昇圧回路５が活
性化して昇圧電位（Ｖｐｐ）に昇圧される。その昇圧電
位がソース電圧制御回路１３２を介して選択されたソー
ス線に印加される。なお、このソース線は、本発明の
「電圧供給線」の一例である。カラムラッチ部１３５内
に内蔵された書込電流出力回路は、ラッチされたデータ
によって書き込み電流を流すか流さないかが予め設定さ
れている。書き込み電流Ｉｐｐを流さないカラムラッチ
は、Ｈレベルを出力するようになっている。

【００５７】また、カラムデコーダ４によって選択され
たカラムラッチで、かつ、書き込み電流を流すようにセ
ットされたカラムラッチに対応するビット線のみに書き
込み電流Ｉｐｐが流れる。カラムデコーダ４で選択され
なかった非選択のカラムラッチは、Ｈレベルを出力す
る。

【００５８】本実施形態では、任意バイト書込制御回路
１によって、同時に書き込みを行う２以上の任意のバイ
ト数を設定する。設定方法は、２バイト同時書き込みを
行う場合には、任意バイト設定信号Ｗ₀に対応するＮＡ
ＮＤ回路１０の入力端子をＶｃｃ（電源電位）に接続
し、任意バイト設定信号Ｗ₁〜Ｗ_nに対応するＮＡＮＤ回
路１０の入力端子をＧＮＤ（接地電位）に接続する。こ
れにより、任意バイト設定信号Ｗ₀のみがＬレベルにな
り、任意バイト設定信号Ｗ₁〜Ｗ_nは、Ｈレベルになる。

【００５９】なお、４バイト同時書き込みを行う場合に
は、任意バイト設定信号Ｗ₀およびＷ₁に対応する２つの
ＮＡＮＤ回路１０の入力端子をＶｃｃに接続し、任意バ
イト設定信号Ｗ₂〜Ｗ_nに相当するＮＡＮＤ回路１０の入
力端子をＧＮＤに接続する。また、８バイト同時書き込
みを行う場合には、任意バイト設定信号Ｗ₀〜Ｗ₂に対応
する３つのＮＡＮＤ回路１０の入力端子をＶｃｃに接続
する。このように、本実施形態では、２の累乗のバイト
単位で任意の同時書き込みのバイト単位を設定すること
ができる。

【００６０】本実施形態の２バイト同時書き込みの場合
には、上記したように、任意バイト書込制御回路１の出
力Ｗ₀のみがＬレベルであり、他の出力Ｗ₁〜Ｗ_nはＨレ
ベルになる。そして、その出力Ｗ₀〜Ｗ_nがカラムアドレ
スバッファ２に入力される。カラムアドレスバッファ２
では、任意バイト書込制御回路１の出力Ｗ₀に対応する
Ａ₀および／Ａ₀（ＣＡ０および／ＣＡ０）がともにＨレ
ベルになる。そして、そのカラムアドレスバッファ２の
出力がプリデコーダ３に入力されて、プリデコーダ３の
出力（１）および（２）がＨレベルになるとともに、出
力（３）はＨレベル、出力（４）はＬレベルになる。こ
のような出力（１）〜（４）・・・が図５に示すカラム
デコーダ４に入力されて、カラムデコーダ４のＡＮＤ回
路４１のうち２つのＡＮＤ回路４１が活性化される。こ
れにより、１６本のビット線（２バイト分のビット線）
が選択されて書き込み電流が同時に流れる。

【００６１】つまり、カラムデコーダ４の２つのＡＮＤ
回路４１が活性化されることによって、カラムラッチ部
１３５（図１参照）の２個のラッチ部が同時に動作す
る。これにより、１６本のビット線に同時に書き込み電
流を流す。

【００６２】この場合、昇圧回路５の駆動能力を６４μ
Ａとすると、昇圧電位（Ｖｐｐ）に昇圧するのに必要な
時間は、従来の１００μＡで１０μｓｅｃであったこと
を考慮すると、２０μｓｅｃもとれば十分である。２バ
イト同時書き込みであるので、必要な書き込み電流Ｉｐ
ｐは、１セルで４μＡの書き込み電流を流すとすると、
４μＡ×１６＝６４μＡとなる。セル当たりの書き込み
電流Ｉｐｐを４μＡだけ流せば、２０μｓｅｃで書き込
み可能であるので、１２８バイトを書き込むのに必要な
時間は、２０μｓｅｃ×１２８÷２＝１．２８ｍｓｅｃ
となる。そして、昇圧するのに必要な時間を２０μｓｅ
ｃ（０．０２ｍｓｅｃ）とし、昇圧電位（Ｖｐｐ）を引
き下げるのに必要な時間を５μｓｅｃ（０．００５ｍｓ
ｅｃ）とすると、書き込み動作に必要な合計時間は、
１．２８ｍｓｅｃ＋０．０２ｍｓｅｃ＋０．００５ｍｓ
ｅｃ≒１．３ｍｓｅｃとなる。

【００６３】図９に示した従来の他の例による１２８バ
イト同時書き込みのフラッシュメモリでは、２ｍｓｅｃ
の書き込み時間が必要であったのに対して、本実施形態
では、約１．３ｍｓｅｃの書き込み時間でよくなった。
これにより、書き込み動作に必要な合計時間を短縮する
ことができる。

【００６４】また、本実施形態では、図９に示した従来
の他の例による昇圧回路の駆動能力（１００μＡ以上）
を６４μＡと小さくすることができるので、昇圧回路５
の駆動能力を下げることが可能となる。昇圧回路５の駆
動能力を下げることにより、昇圧回路５に必要なコンデ
ンサの面積を縮小することができるので、大きな面積を
占める昇圧回路５の省面積化を図ることが可能になると
ともに、省電力化も図ることができる。

【００６５】本実施形態では、上記のように、昇圧回路
５によりソース線の電位を昇圧電位に上昇させて維持し
た状態で、２バイト単位でデータの書き込みを行うこと
によって、ソース線の立ち上げおよび立ち下げに必要な
時間が、書き込み動作の最初と最後だけになるので、書
き込み動作の合計時間を短縮することができる。また、
昇圧動作は１回でよいので、各セルの書き込み動作ごと
に昇圧動作を行う場合と異なり、昇圧時間を短くする必
要がない。このため、昇圧回路５の駆動能力を短い昇圧
時間に対応可能なように大きくする必要がなく、昇圧回
路５の駆動能力を書込電流のみに基づいて設定すること
ができる。これにより、任意バイト単位（２バイト単
位）の書き込みを行う場合の昇圧回路５の駆動能力は、
任意バイト（２バイト）の書き込み電流に対応する大き
さでよいので、１セクタ同時書き込みの場合に比べて、
昇圧回路５の駆動能力を小さくすることができる。その
結果、昇圧回路５の駆動能力を縮小化することができる
ので、昇圧回路５の省面積化および省電力化を図ること
ができる。

【００６６】また、任意バイト書込制御回路１を設ける
ことによって、２以上の任意バイト単位でデータの書き
込みが可能となるので、書き込み時間などの仕様に合わ
せて、書き込みを同時に行う任意のバイト単位を設定す
ることができる。これにより、汎用性が高まるので、多
様なＬＳＩに搭載可能な不揮発性メモリを提供すること
ができる。

【００６７】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００６８】たとえば、上記実施形態では、２バイトを
同時に書き込む場合について説明したが、本発明はこれ
に限らず、２以上の他のバイト単位で同時書き込みを行
うようにしてもよい。この場合、本実施形態の任意バイ
ト書込制御回路１を用いれば、２の累乗の任意のバイト
単位の設定が可能である。

【００６９】具体的には、４バイトを同時に動作させる
場合は、任意バイト書込制御回路１の任意バイト設定信
号Ｗ₀およびＷ₁に対応する２つのＮＡＮＤ回路１０の入
力端子をＶｃｃ（電源電位）に接続することによって、
カラムアドレスバッファ２の出力のうち、ＣＡ０、／Ｃ
Ａ０、ＣＡ１および／ＣＡ１をＨレベルにする。これに
より、図５に示したカラムデコーダ４の４つのＡＮＤ回
路４１を同時に動作させることによって、６４本のビッ
ト線を同時に活性化させる。この４バイト同時書き込み
の場合のセル当たりの書き込み電流Ｉｐｐは、４μＡの
ままでも可能である。しかし、昇圧回路５の駆動能力と
しては、１２８μＡが必要となる。その代わり、書き込
み時間は、２バイト同時書き込みの場合の半分で済むた
め、６４０μｓｅｃで書き込みを終了することができ
る。したがって、この４バイト同時書き込みの場合は、
高速に書き込む場合に有効である。

【００７０】上記４バイト同時書き込みでは、高速に書
き込むことはできるが、昇圧回路５の駆動能力が大きく
なるため、昇圧回路５に負担が掛かる。ユーザの要求と
して、低消費電力を必要とし、スピードは要求されない
場合もある。この場合には、昇圧回路５の駆動能力を小
さくすることが一番効果的である。ただし、書き込み電
流Ｉｐｐを１００ｎＡよりも小さい１０ｎＡ程度にする
と、制御するのに困難である。したがって、２バイト同
時書き込みまたは４バイト同時書き込みにおいて、書き
込み電流Ｉｐｐを１μＡに制御する。２バイト単位で書
き込む場合の書き込み電流は、１μＡ×１６＝１６μＡ
になるため非常に低消費電力にすることができる。その
代わり書き込み時間は、長くなる。

【００７１】また、上記実施形態では、不揮発性メモリ
について説明したが、本発明の不揮発性メモリは、ＬＳ
Ｉの一部品として組み込まれるフラッシュメモリＩＰな
どの設計資産としての不揮発性メモリも含む。

【００７２】また、上記実施形態では、ソース線（電圧
供給線）がメモリセルのソース領域に接続され、ビット
線がメモリセルのドレイン領域に接続される場合を示し
たが、本発明はこれに限らず、電圧供給線がメモリセル
のドレイン領域に接続され、ビット線がメモリセルのソ
ース領域に接続されるようにしてもよい。

【００７３】

【発明の効果】以上のように、本発明によれば、書き込
み動作の合計時間を短縮するとともに、昇圧回路の駆動
能力を縮小化することが可能な不揮発性メモリを提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるスプリットゲート型
のメモリセルを用いたフラッシュメモリの全体構成を示
したブロック図である。

【図２】図１に示した一実施形態のフラッシュメモリの
任意バイト書込制御回路の内部構成を示した回路図であ
る。

【図３】図１に示した一実施形態のフラッシュメモリの
カラムアドレスバッファの内部構成を示した回路図であ
る。

【図４】図１に示した一実施形態のフラッシュメモリの
プリデコーダの内部構成を示した回路図である。

【図５】図１に示した一実施形態のフラッシュメモリの
カラムデコーダの内部構成を示した回路図である。

【図６】従来のスプリットゲート型のフラッシュメモリ
のメモリセル部分を示した断面図である。

【図７】従来の一例によるスプリットゲート型のメモリ
セルを用いたフラッシュメモリの全体構成を示したブロ
ック図である。

【図８】図７に示した従来の一例によるフラッシュメモ
リの各動作モードにおける電圧印加状態を示したブロッ
ク図である。

【図９】従来の他の例によるスプリットゲート型のメモ
リセルを用いたフラッシュメモリの全体構成を示したブ
ロック図である。

【符号の説明】

１任意バイト書込制御回路（任意バイト設定手段）２カラムアドレスバッファ３プリデコーダ５昇圧回路６書込電流制御回路

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置され、ドレイン領域
とソース領域とゲートとを有するメモリセルと、前記メモリセルのドレイン領域およびソース領域の一方
に接続されたビット線と、前記メモリセルのゲートに接続され、前記ビット線と交
差するように配置されたワード線と、前記メモリセルのドレイン領域およびソース領域の他方
に接続された電圧供給線と、前記電圧供給線の電位を昇圧電位に上昇させる昇圧回路
と、同時に書き込みを行う２以上の任意のバイト単位を設定
する任意バイト設定手段とを備え、前記昇圧回路により前記電圧供給線の電位を昇圧電位に
上昇させて維持した状態で、前記任意バイト設定手段に
よって設定された任意バイト単位でデータの書き込みを
行う、不揮発性メモリ。
【請求項２】前記昇圧回路は、前記任意バイト設定手
段によって設定された任意バイトの書き込み電流に対応
した駆動能力を有する、請求項１に記載の不揮発性メモ
リ。
【請求項３】前記任意バイト設定手段によって設定さ
れた任意バイトに対応した書き込み電流を発生させる書
込電流制御回路をさらに備える、請求項１または２に記
載の不揮発性メモリ。
【請求項４】前記メモリセルは、浮遊ゲートを有する
スプリットゲート型メモリセルを含み、前記昇圧回路により前記電圧供給線の電位を前記昇圧電
位に上昇させるとともに、前記ドレイン領域および前記
ソース領域の一方の電圧を制御することにより、前記ソ
ース領域と前記ドレイン領域との間に電流を流し、か
つ、前記電流により発生するキャリアを前記浮遊ゲート
に注入することにより前記データの書き込みを行う、請
求項１〜３のいずれか１項に記載の不揮発性メモリ。
【請求項５】前記電圧供給線を共通にする複数の前記
ビット線に接続されるメモリセルに対して、前記任意の
バイト単位で連続してデータの書き込みを行う、請求項
１〜４のいずれか１項に記載の不揮発性メモリ。
【請求項６】前記データの書き込みは、１セクタ単位
の書き込みを行う仕様を有する不揮発性メモリにおい
て、前記２以上の任意バイト単位で実際の書き込みを行
う、請求項１〜５のいずれか１項に記載の不揮発性メモ
リ。