KR0176116B1

KR0176116B1 - 불휘발성 반도체 메모리 장치 및 그것의 워드 라인 구동 방법

Info

Publication number: KR0176116B1
Application number: KR1019960015843A
Authority: KR
Inventors: 김산홍; 이승근
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-05-13
Filing date: 1996-05-13
Publication date: 1999-04-15
Also published as: KR970076864A

Abstract

본 발명의 불휘발성 반도체 메모리는, 복수개의 워드 라인들을 가지는 메모리 셀 어레이와, 각 동작 모드에 대응하는 모드 전압들을 발생하는 전압 발생 회로와, 상호간은 전기적으로 절연되고 스위칭 회로를 통하여 전압 공급 회로와 워드 라인들에 각각 전기적으로 연결되는 전압 공급 통로들과, 스위칭 회로를 제어하여 전압 공급 통로들이 전압 발생 회로와 선택적으로 전기적으로 연결되게 하는 제어 회로를 가지며, 모드 전압들에 의해 워드 라인들을 충전시킬 때 하나의 전압 공급 통로를 통하여 워드 라인들을 충전시키고, 충전된 상기 워드 라인들을 방전시킬 때에는 다른 전압 공급 통로를 통하여 방전이 이루어진다.

Description

불휘발성 반도체 메모리 장치 및 그것의 워드 라인 구동 방법

제1도는 종래 기술에 따른 불휘발성 반도체 메모리 장치의 회로 구성을 개략적으로 보여주는 블럭도.

제2도는 제1도에 도시된 워드 라인 구동 회로의 일부를 예시하는 회로도.

제3도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 회로 구성을 보여주는 블럭도.

제4도는 제3도에 도시된 워드 라인 구동 회로의 바람직한 실시예의 일부를 예시하는 회로도.

제5a도 내지 제5e도는 각 동작 모드에 따라 제4도에 도시된 게이트 회로들로 각각 인가되는 전압 레벨들을 보여주는 도면들로, 제5a도는 프로그램 모드의 전압 레벨들을 보여주는 도면이고, 제5b도는 프로그램 방전 모드의 전압 레벨들을, 제5c도는 프로그램 검증 모드의 전압 레벨들을, 제5d도는 소거 모드의 전압 레벨들을, 제5e도는 소거 검증 모드의 전압 레벨들을 각각 보여주는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

100 : 메모리 셀 어레이 200,200a, 200b : 프리디코더

300 : 패스 회로 400,400a : 디코더

500 : 스위칭 회로

[산업상의 이용 분야]

본 발명은 불휘발성 반도체 메모리 장치 및 그 구동 방법에 관한 것으로, 더 구체적으로는 플래시(flash) EEPROM(Electrically Erasable Programmable Read Only Memory)의 워드 라인 구동 회로(row decoder circuitry) 및 그 구동 방법에 관한 것이다.

[종래의 기술 및 그의 문제점]

최근, 데이터를 전기적으로 소거(erase)할 수 있으면서도 리프레시(refresh)를 필요로 하지 않는 고밀도 반도체 메모리 장치에 대한 수요가 증가되고 있다. 이와 같은 요구에 부응하여 대량의 데이터를 프로그램(program or write)하고 저장할 수 있는 대용량, 고밀도의 불휘발성 반도체 메모리 장치 즉, 플래시(flash) EEPROM(Electrically Erasable Programmable Read Only Memory)에 대한 연구 및 그 기술 개발이 왕성하게 진행되고 있다.

플래시 EEPROM(이하, '플래시 메모리'라 함) 장치는 NOR형 메모리 장치와 NAND형 메모리 장치로 구분된다. NOR형 불휘발성 반도체 메모리 장치에서는, 2개의 메모리 셀들이 마주보고 비트 라인 컨택(bit-line contact)과 공통 그라운드 라인(또는, 공통 소오스 라인)을 공유하여, 1개의 비트 라인에 다수개의 메모리 셀들이 병렬로 접속되며, 각 셀이 비트 라인과 워드 라인(word-line)에 각각 독립적으로 접속되는 구조를 가진다. 이런 구조는 프로그램 동작이나 독출(read) 동작시 다른 셀들에 의한 간섭이 작은 장점을 가지나, 각 셀과 해당 비트 라인 간의 접속을 위한 컨택이 필요하기 때문에 집적도의 관점에서 볼 때 불리하다. 이에 따라, 복수개의 메모리 셀 트랜지스터들이 직렬로 접속되어 1개의 트랜지스터 스트링(transistor string)을 구성하고, 2개의 트랜지스터 스트링들이 1개의 비트 라인 컨택을 공유하는 NAND 구조의 셀들을 가지는 플래시 메모리가 제안되었다. 상기 NAND형 플래시 메모리 장치의 소거 및 프로그램 동작은, 한국 특허 공고 제96-616호(96.1.10)에 개시되어 있는 바와 같이, 파울러-노드헤임 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 플로팅 게이트(floating gate)로 전자가 주입되도록 하거나 그로부터 전자가 방출되도록 하여 각 셀 트랜지스터의 문턱 전압(threshold voltage)을 조정함으로써 이루어진다. 상기 플래시 메모리 장치의 소거, 소거 검증(erase verifying), 프로그램(program), 프로그램 방전(program discharge), 프로그램 검증(program verifying or programming verfication) 및, 독출 동작들을 수행하기 위해서는, 해당 셀 트랜지스터의 게이트, 소오스, 드레인 및, 벌크(bulk) 전압들을 상기 동작들 각각에 적합하게 조정해야 한다. 상기 각 모드(operation mode)를 위해, 셀 트랜지스터의 게이트 전압을 조정하는 기술을 통상 '워드 라인 구동(word-line driving)' 또는 '행 디코딩(row decoding)' 기술이라 한다. 이 기술은 이 분야에 대한 통상적인 지식을 가진 자들에게 잘 알려져 있을 뿐만 아니라 상기 인용 문헌에 상세히 개시되어 있으므로 여기서는 이에 대한 설명을 생략한다.

제1도는 종래의 플래시 메모리 장치의 회로 구성을 개략적으로 보여 주고 있다. 제1도에서, 참조 번호 100은 메모리 셀 어레이(100)를 나타내고, 200은 프리디코더(predecoder), 300은 패스 회로(pass circuit) 및, 400은 디코더(decoder)를 각각 나타낸다. 제1도를 참조하면, 메모리 셀 어레이(100)은 n개의 메모리 블럭들(102,104,106,108,110)로 구성된다. 프리디코더(200)는, 소거, 프로그램 및, 독출 동작들에서, 각 메모리 블럭과 접속되는 복수개의 라인들(예컨대, 스트링 선택 라인, 그라운드 선택 라인 및, 워드 라인들, 등) 각각이 미리 정해진 전압 레벨을 유지할 수 있도록 다양한 레벨들을 갖는 디코딩 전압들을 버스(202)를 통하여 출력한다. 상기 버스(202)는 메모리 블럭들(102∼110)에 공통으로 접속되어 있다. 패스 회로(300)는 버스(202)를 통하여 메모리 블럭들(102,104,106,108,110)에 대응하여 각각 연결되는 n개의 블럭 패스 회로들(302, 304, 306, 308, 310)로 구성된다. 디코더(400)는 블럭 어드레스 셋(block address set)을 해독하여 메모리 블럭들(102,104,106,108,110)과 버스(202)가 전기적으로 연결되도록 또는 절연되도록 블럭 패스 회로들(302,304,306,308,310)을 제어한다.

제2도는 제1도에 도시된 하나의 메모리 블럭(106)에 대응되는 워드 라인 구동 회로 즉, 행 디코더 회로를 보여주고 있다. 제2도를 참조하면, 메모리 블럭(106)에는, 복수개의 비트 라인들(BL1∼BLm)이 존재하고, 각 비트 라인은 스트링(108)을 가진다. 각 비트 라인의 스트링은, 드레인이 컨택 홀(contact hole)을 통하여 대응되는 비트 라인에 접속되고 게이트가 스트링 선택 라인(SSL)에 접속되는 하나의 선택 트랜지스터(110)와, 소오스가 공통 소오스 라인에 접속되고 게이트가 그라운드 선택 라인(GSL)에 접속되는 다른 하나의 선택 트랜지스터(120)와, 이 선택 트랜지스터들(110,120) 사이에 각각의 채널들 즉, 전류 통로(current path)들이 직렬로 접속되고 게이트들이 워드 라인들(WL1∼WLn)에 각각 접속되는 복수개의 셀 트랜지스터들(112,114116,118)로 구성된다. 상기 스트링(108)의 각 셀 트랜지스터는 채널 영역 위에 게이트 산화막을 사이에 두고 형성된 플로팅 게이트와, 이 플로팅 게이트 위에 중간 절연막을 사이에 두고 형성된 제어 게이트(control gate)를 가진다. 제2도에 도시되어 있는 바와 같이, 프리디코더(200)와 접속되는 버스(202)는 스트링(108)을 구성하는 트랜지스터들(110∼120)에 대응하는 복수개의 전압 공급 라인들로 구성된다. 프리디코더(200)는 상기 전압 공급 라인들로 메모리 동작들에 따른 디코딩 전압들을 각각 출력한다. 블럭 패스 회로(306)는 스트링(108)의 선택 및 워드 라인들(SSL, WL1∼WLn, GSL)과 버스(202)의 상기 전압 공급 라인들 사이에 채널들이 각각 접속되는 복수개의 패스 트랜지스터들(310,312,314,316,318,320)로 구성된다. 이 패스 트랜지스터들(310∼320)의 게이트들은 디코더(400)에 접속되어 있다. 디코더(400)의 제어에 의해, 패스 트랜지스터들(310∼320)은 각 동작에 따른 디코딩 전압들을 스트링(108)의 선택 및 워드 라인들(SSL, WL1∼WLn, GSL)로 선택적으로 제공한다.

이상과 같은 종래의 기술에 있어서, 예를 들어, 제2도에 예시된 특정 메모리 블럭(106)의 워드 라인들(WL1∼WLn)에 각각 접속된 셀 트랜지스터들(112∼118)에 대한 프로그램 동작이 제대로 수행되었는 지의 여부를 검증하기 위한 프로그램 검증 동작을 위해서는, 버스(202)의 전압들이 프로그램 전압들로부터 독출 전압들로 변환되어야 한다. 여기서, 설명의 편의상, 프로그램 동작에서 선택된 워드 라인(이하, '선택 워드 라인'이라 함)들로 인가되는 예컨대 약 16∼20V의 전압을 'Vpgm'으로 그리고 선택되지 않은 워드 라인(이하, '비선택 워드 라인'이라 함)들로 인가되는 예컨대 약 10V의 전압을 'Vpass'라 각각 표시하고, 독출 동작에서 선택 워드 라인들로 인가되는 그라운드 전압을 'GND'로 그리고 비선택 워드 라인들로 인가되는 예컨대 약 5V의 전압을 'Vpp'라 각각 표시하자.

위에 기술한 바와 같이, 일반적으로, 프로그램 전압들(Vpgm, Vpass)은 독출 전압들(GND, Vpp)보다 매우 높다. 따라서, 프로그램 검증 동작을 위해서는, 버스(202)상의 프로그램 전압들(Vpgm, Vpass)이 충분히 방전되도록 한 후, 독출 전압들(GND, Vpp)이 상기 버스(202)상에 충전되도록 해야 한다. 상기 프로그램 검증 동작 후에, 필요에 따라서 계속해서 다시 프로그램 동작이 수행되어야 한다면, 이번에는 버스(202)의 전압 공급 라인들이 프로그램 전압들(Vpgm, Vpass)로 충분히 충전되어야 한다.

다시, 제1도를 참조하면, 버스(202)는 모든 메모리 블럭들(102∼110)과 접속되므로, 이 버스(202)는 큰 RC 로드를 가질 수 밖에 없다. 따라서, 고속 메모리 칩의 설계에 있어서, 버스(202)를 고전압으로 충전해야 하고 다시 그것을 방전시켜야 하는데 소요되는 시간과, 그로 인한 소비 전류의 제어는 매우 큰 부담으로서 작용하게 된다. 특히, 프로그램 전압들(Vpgm, Vpass)과 같은 고전압들이 칩 내부의 승압 회로에 의해 얻어지는 것들이라면 이런 부담은 더욱 가증된다.

[발명의 목적]

본 발명의 목적은 고속 동작이 가능한 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 작은 소비 전류를 갖는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 플래시 메모리 장치가 고속으로 동작하고 작은 소비 전류를 갖도록 그것의 워드 라인들을 구동하는 방법을 제공하는 것이다.

[발명의 구성]

상기 목적들을 달성하기 위한 본 발명의 특징에 의하면, 불휘발성 메모리 장치는: 메모리 셀들의 구동을 위한 복수개의 워드 라인들과, 상기 메모리 셀들이 비트 라인들 및 공통 그라운드 라인들과 선택적으로 전기적으로 연결되도록 하기 위한 복수개의 선택 라인들을 가지는 메모리 셀 어레이와; 모드들에 따라서 상기 워드 라인들 및 상기 선택 라인들을 선택적으로 구동하기 위한 복수개의 제1디코딩 전압들을 발생하는 제1프리디코딩 수단과; 상기 모드에 따라서 상기 워드 라인들 및 상기 선택 라인들을 선택적으로 구동하기 위한 복수개의 제2디코딩 전압들을 발생하는 제2프리디코딩 수단과; 상기 제1프리디코딩 수단에 전기적으로 연결되어 상기 제1디코딩 전압들을 인가받는 제1버스 수단과; 상기 제2프리디코딩 수단에 전기적으로 연결되어 상기 제2디코딩 전압들을 인가받는 제2버스 수단과; 외부로부터 제공되는 소정의 메모리 모드 표시 신호들 및 어드레스 신호들을 디코딩하여 소정의 제어 신호들을 출력하는 디코딩 수단 및; 상기 제어 신호들에 응답하여 상기 제1버스 수단 및 상기 제2버스 수단이 상기 메모리 셀 어레이와 선택적으로 전기적으로 연결되게 하는 스위칭 수단을 포함한다.

이 메모리 장치에 있어서, 상기 메모리 셀 어레이는 플래시 EEPROM 셀 어레이이다.

이 메모리 장치에 있어서, 상기 플래시 EEPROM 셀 어레이는, 프로그램, 프로그램 방전, 프로그램 검증, 소거 및, 소거 검증 모드들을 가지고; 상기 제1프리디코딩 수단 및 상기 제2프리디코딩 수단은, 상기 각 모드에 대응되는 상기 제1 및 제2디코딩 전압들을 각각 발생한다.

이 메모리 장치에 있어서, 상기 디코딩 수단은, 상기 프로그램 모드 및 상기 소거 모드 동안, 상기 제1버스 수단이 상기 메모리 셀 어레이와 전기적으로 절연되고 상기 제2버스 수단이 상기 메모리 셀 어레이와 전기적으로 연결되도록 상기 제어 신호들을 발생한다.

이 메모리 장치에 있어서, 상기 디코딩 수단은, 상기 프로그램 방전 모드와 상기 프로그램 방전 모드 및 상기 소거 검증 모드 동안, 상기 제1버스 수단이 상기 메모리 셀 어레이와 전기적으로 연결되고 상기 제2버스 수단이 상기 메모리 셀 어레이와 전기적으로 절연되도록 상기 제어 신호를 발생한다.

본 발명의 다른 특징에 따르면, 불휘발성 반도체 메모리 장치는: 복수개의 메모리 블럭들을 갖고, 상기 각 메모리 블럭은 복수개의 비트 라인들, 메모리 셀들의 구동을 위한 복수개의 워드 라인들, 공통 그라운드 라인, 상기 메모리 셀들이 상기 비트 라인들 및 상기 공통 그라운드 라인과 선택적으로 전기적으로 연결되도록 하기 위한 제1 및 제2선택 라인들을 가지는 메모리 셀 어레이와; 상기 워드 라인들 및 상기 선택 라인들을 선택적으로 구동하기 위한 복수개의 제1디코딩 전압들을 발생하는 제1프리디코더와; 상기 워드 라인들 및 상기 선택 라인들을 선택적으로 구동하기 위한 복수개의 제2디코딩 전압들을 발생하는 제2프리디코더와; 상기 제1프리디코더에 전기적으로 연결되어 제1디코딩 전압들을 인가받는 제1버스와; 상기 제2프리디코더에 전기적으로 연결되어 상기 제2디코딩 전압들을 인가받는 제2버스와; 외부로부터 제공되는 소정의 메모리 모드 표시 신호들 및 블럭 어드레스 셋을 디코딩하여 소정의 제1 및 제2제어 신호들을 출력하는 디코더 및; 상기 메모리 블럭들에 각각 대응되는 복수개의 스위치 유니트들을 갖고, 상기 각 스위치 유니트는 상기 제1 및 제2제어 신호들에 응답하여 상기 버스들이 해당 메모리 블럭과 선택적으로 전기적으로 연결되게 하는 스위칭 수단을 포함한다.

본 발명의 또 다른 특징에 따르면, 복수개의 워드 라인들을 가지는 메모리 셀 어레이와, 각 동작 모드에 대응하는 모드 전압들을 발생하는 전압 발생 수단과, 상호간은 전기적으로 절연되고 스위칭 수단을 통하여 전압 공급 수단과 상기 워드 라인들에 각각 전기적으로 연결되는 적어도 2개 이상의 전압 공급 통로들과, 상기 스위칭 수단을 제어하여 상기 전압 공급 통로들이 상기 전압 발생 수단과 선택적으로 전기적으로 연결되게 하는 제어 수단을 가지는 불휘발성 반도체 메모리 장치의 워드 라인 구동 방법은: 상기 모드 전압들에 의해 상기 워드 라인들을 충전시킬 때 상기 전압 공급 통로들 중 제1전압 공급 통로를 통하여 상기 워드 라인들을 충전하는 단계와; 충전된 상기 워드 라인들을 방전시킬 때 상기 제1전압 공급 통로가 상기 워드 라인들과 전기적으로 절연되게 하고 나머지 전압 공급 통로들 중 제2전압 공급 통로가 상기 워드 라인들과 전기적으로 절연되게 하여 상기 워드 라인들을 방전시키는 단계를 포함하여; 상기 제1전압 공급 통로가 방전되는 것을 막는다.

[작용]

상술한 바와 같은 구성을 갖는 플래시 메모리 장치는 독출 동작용 디코딩 전압들의 통로인 버스와 기입 동작용 디코딩 전압들의 통로인 다른 하나의 버스를 가지고, 상기 각 통로는 스위칭 수단을 통하여 메모리 셀 어레이와 전기적으로 연결되는 구조를 가지므로, 모드 전압들에 의해 워드 라인들을 충전시킬 때 하나의 전압 공급 통로를 통하여 워드 라인들을 충전시키고, 충전된 상기 워드 라인들을 방전시킬 때에는 다른 전압 공급 통로를 통하여 방전이 이루어지도록 한다. 이로써, 종래에 비해 프로그램 동작과 소거 동작 후의 방전 동작에 따른 전하 손실을 상당히 줄일 수 있게 되고, 아울러 독출 동작, 프로그램 동작 및 소거 동작을 위한 해당 블럭의 선택 라인들 및 워드 라인들의 충전 속도를 높일 수 있다.

[실시예]

이제부터는 첨부된 제3도 내지 제5도에 의거하여 본 발명의 실시예에 대해 상세히 설명한다.

제3도는 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이의 주변 회로들을 보여주고 있다. 본 발명에 따른 신규한 플래시 메모리 장치는, 제3도에 도시된 바와 같이, 모드들에 따라서 메모리 셀 어레이의 선택 라인들 및 워드 라인들을 구동하기 위한 디코딩 전압들을 각각 발생하는 2개의 프리디코더들(200a,200b)을 가지고 있다. 이 플래시 메모리 장치에서는, 독출 동작용 디코딩 전압들의 통로인 버스(204)와 기입 동작용 디코딩 전압들의 통로인 버스(206)가 분리되어 있으며, 상기 각 통로는 스위칭 회로(500)를 통하여 메모리 셀 어레이의 선택 및 워드 라인들(212∼220)와 전기적으로 연결된다. 디코더(400a)는 외부로부터 제공되는 모드 표시 신호들(Read, Program, Erase)과 블럭 어드레스 셋을 디코딩하여 제어 신호들(XD_R, XD_W)을 출력한다. 상기 스위칭 회로(500)는 복수개의 스위치 유니트들(502,504,506,508,510)로 구성된다. 각 스위치 유니트는 디코더(400a)로부터 출력되는 상기 제어 신호들(XD_R, XD_W)에 따라서 2개의 프리디코더들(200a,200b) 중 하나의 디코딩 전압들이 선택적으로 해당 메모리 블럭으로 제공되도록 한다.

제4도는 제3도에 도시된 워드 라인 구동 회로의 바람직한 실시예의 일부를 보여주고 있다. 제4도를 참조하면, 하나의 메모리 블럭(106)에서, 복수개의 비트 라인들(BL1∼BLm)은 열 방향으로 달린다. 또한, 메모리 셀들의 구동을 위한 복수개의 워드 라인들(WL1∼WLn)과, 공통 그라운드 라인(CSL), 메모리 셀들이 상기 비트 라인들 및 상기 공통 그라운드 라인과 선택적으로 전기적으로 접속되도록 하기 위한 2개의 선택 라인들(SSL, GSL)은 비트 라인들(BL1∼BLm)에 수직하게 즉, 행 방향으로 달린다. 각 비트 라인에는 복수개의 트랜지스터들이 직렬로 접속되어 1개의 트랜지스터 스트링을 구성하고, 2개의 트랜지스터 스트링들이 1개의 컨택을 공유한다. 각 메모리 블럭에서, 각 트랜지스터 스트링(108)은, 드레인이 컨택 홀을 통하여 대응되는 해당 비트 라인에 접속되고 게이트가 스트링 선택라인(SSL)에 접속되는 선택 트랜지스터(110)와, 소오스가 공통 그라운드 라인(CSL)에 접속되고 게이트가 그라운드 선택 라인(GSL)에 접속되는 선택 트랜지스터(120)와, 이 선택 트랜지스터들(110,120) 사이에 각각의 전류 통로들이 직렬로 접속되고 게이트들이 워드 라인들(WL1∼WLn)에 각각 접속되는 복수개의 플로팅 게이트 트랜지스터들(112∼118)로 구성된다.

프리디코더(200a)(이하, '제1프리디코더'라 함)는 독출 동작시 해당 메모리 블럭(106)의 워드 라인들(WL1∼WLn) 및 선택 라인들(SSL, GSL)을 선택적으로 구동하기 위한 소정의 복수개의 디코딩 전압들을 발생한다. 다른 하나의 프리디코더(200b)(이하, '제2프리디코더'라 함)는 기입 동작시 워드 라인들(WL1∼WLn) 및 선택 라인들(SSL, GSL)을 선택적으로 구동하기 위한 소정의 복수개의 디코딩 전압들을 발생한다. 상기 제1프리디코더(200a)와 스위칭 회로(500) 사이에는 하나의 버스(204)(이하, '제1버스'라 함)가 전기적으로 연결되고, 상기 제2프리디코더(20b)와 상기 스위칭 회로(500) 사이에도 다른 하나의 버스(206)(이하, '제2버스'라 함)가 전기적으로 연결되어 있다. 상기 제1 및 제2버스들(204,206) 각각은 각 메모리 블럭의 워드 라인들 및 선택 라인들에 대응하는 복수개의 전압 공급 라인들을 가지고 있다.

독출 모드에서, 그리고 소거 동작 및 프로그램 모드들의 종료 후 선택 라인들 및 워드 라인들의 방전이 이루어질 때에, 디코더(400a)로부터 출력되는 제어 신호(XD_R)(이하, '제1제어 신호'라 함)는 액티브(active) 상태(즉, 하이 레벨)로 되고, 제어 신호(XD_W)(이하, '제2제어 신호'라 함)는 인액티브(inactive) 상태(즉, 로우 레벨)로 된다. 반면, 소거 모드와 프로그램 모드에서는, 상기 제1제어 신호(XD_R)가 인액티브 상태(즉, 로우 레벨)로 되고, 상기 제2제어 신호(XD_W)는 액티브 상태(즉, 하이 레벨)로 된다.

각 스위치 유니트(506)는 제1제어 신호(XD_R)에 응답하여 해당 메모리 블럭(106)의 선택 라인들(SSL, GSL) 및 워드 라인들(WL1∼WLn)이 제1버스(204)와 선택적으로 전기적으로 연결되게 하는 게이트 회로(509)(이하, 제1게이트 회로'라 함)와, 제2제어 신호(XD_W)에 응답하여 해당 메모리 블럭의 상기 선택 라인들 및 워드 라인들이 제2버스 신호(206)와 선택적으로 전기적으로 연결되게 하는 다른 하나의 게이트 회로(521)(이하, '제2게이트 회로'라 함)로 구성된다. 제4도에 도시된 바와 같이, 상기 제1게이트 회로(509)는, 전류 통로들(채널들)이 제1버스(204)의 전압 공급 라인들과 해당 메모리 블럭(106)의 선택 라인들(SSL, GSL) 및 워드 라인들(WL1∼WLn)에 각각 접속되고 각각의 게이트에 제1제어 신호(XD_R)가 인가되는 복수개의 트랜지스터들(510∼520)로 구성된다. 또한, 제2게이트 회로(521)도, 전류 통로들이 제2버스(206)의 전압 공급 라인들과 해당 메모리 블럭(106)의 선택 라인들(SSL, GSL) 및 워드 라인들(WL1∼WLn)에 각각 접속되고, 각각의 게이트에 제2제어 신호(XD_W)가 인가되는 복수개의 트랜지스터들(522∼532)로 구성된다.

제5a도 내지 제5e도는 각 모드에 따라 제4도에 도시된 스위치 유니트(506)의 라인들로 각각 인가되는 디코딩 전압 레벨들을 예시하고 있다. 다음에는 제5a도 내지 제5e도를 참조하여 각 모드에 따른 해당 메모리 블럭의 선택 라인들(SSL, GSL) 및 워드 라인들(WL1∼WLn)의 구동 방법에 대해 설명한다.

[프로그램 모드]

제5a도를 참조하면, 프로그램 동작일 때에는, 제1제어 신호(XD_R)가 GND로 되고, 제2제어 신호(XD_W)는 Vpgm+△V로 된다. 따라서, 이때에는, 제2게이트 회로(521)의 트랜지스터들(522∼532)이 도통(turn-on)되어 해당 메모리 블럭(106)의 선택 라인들(SSL, GSL) 및 워드 라인들(WL1∼WLn)의 전압 레벨은 제2프리디코더(200b)의 출력 전압들에 의해 결정된다. 구체적으로는, 선택 워드 라인에 Vpgm이 인가되고, 비선택 워드 라인들에는 Vpass가 인가되며, 선택 라인들(SSL) 및 (GSL)에는 Vpp 및 GND가 각각 인가된다. 한편, 이때, 제1버스(204)는 제1프리디코더(200a)에 의해 독출 동작의 초기 상태의 전압 레벨들을 유지한다. 즉, 스트링 선택 라인(SSL)과 접속된 트랜지스터(510)에는 Vpp가 제공되고, 워드 라인들(WL1∼WLn)과 접속된 트랜지스터들(512∼518)에는 Vcc(예컨대, 약 3.3V)가 인가되며, 그라운드 선택 라인(GSL)과 접속된 트랜지스터(520)에는 GND가 인가된다.

[프로그램 동작 후의 방전 모드]

제5b도를 참조하면, 해당 블럭의 워드 라인들로 고전압들이 인가되는 프로그램 동작의 완료 후에 다음 동작을 위해 해당 블럭 라인들을 방전시킬 때에는, 제1제어 신호(XD_R)가 Vpp로 되고 제1버스(204)의 전압 공급 라인들은 모두 GND로 됨으로써 해당 블럭의 라인들은 모두 방전된다. 또한, 이때에는, 제2제어 신호(XD_W)가 GND로 되어 고전압 통로인 제2버스(206)와 해당 블럭의 라인들 상호간은 전기적으로 절연된다. 따라서, 이때에는, 제2버스(206)상의 고전압 레벨들(Vpgm, Vpass, Vpp)은 그대로 유지된다. 이렇게 함으로써, 프로그램 동작의 재수행시 해당 블럭의 라인들을 빠르게 고전압으로 충전시킬 수 있게 된다.

[프로그램 검증 모드]

제5c도를 참조하면, 이 동작에서는, 상술한 프로그램 모드와는 달리, 제1 및 제2제어 신호들(XD_R, XD_W)가 각각 Vpp 및 GND로 되고, 선택 워드 라인에 대응하는 트랜지스터와 접속된 제1버스(204)의 해당 전압 공급 라인이 GND로 되며, 그라운드 선택 라인(GSL)에 대응하는 트랜지스터(520)와 접속된 제1버스(204)의 해당 전압 공급 라인은 Vcc로 된다. 이로써, 선택 워드 라인은 방전되고, 그라운드 선택 라인(GSL)은 Vcc로 충전된다. 이때, 제2제어 신호(XD_W)가 GND로 되므로 고전압 통로인 제2버스(206)는 해당 블럭의 라인들과 상호간 전기적으로 절연된다. 따라서, 이때에는, 제2버스(206) 상의 고전압 레벨들(Vpgm, Vpass, Vpp)은 그대로 유지된다. 이렇게 함으로써, 프로그램 동작의 재수행이 필요한 경우 해당 블럭의 라인들을 빠르게 고전압으로 충전시킬 수 있게 된다.

[소거 모드]

제5d도를 참조하면, 소거 동작일 때에는, 제1제어 신호(XD_R)가 GND로 되고, 제2제어 신호(XD_W)는 Vcc로 된다. 따라서, 이때에는, 제2게이트 회로(521)의 트랜지스터들(522∼532)이 도통되어 해당 메모리 블럭(106)의 선택 라인들(SSL, GSL) 및 워드 라인들(WL1∼WLn)의 전압 레벨은 제2프리디코더(200b)의 출력 전압들에 의해 결정된다. 구체적으로는, 선택 워드 라인에는 GND가 인가되고, 비선택 워드 라인들 및 선택 라인(SSL, GSL)에는 Vcc가 각각 인가된다. 한편, 이때, 제1버스(204)는 제1프리디코더(200a)에 의해 전술한 프로그램 검증 동작에서와 동일한 전압 레벨들을 유지한다.

[소거 검증 모드]

제5e도를 참조하면, 소거 검증 동작일 때에는, 제1제어 신호(XD_R)가 Vpp로 되어 제1게이트 회로(509)의 트랜지스터들(510∼520)이 도통되고, 제2제어 신호(XD_W)는 GND로 되어 제2버스(206)와 해당 메모리 블럭의 라인들은 전기적으로 절연된다. 이때, 제5e도에 도시된 바와 같이, 제1버스(204)는 제1프리디코더(200a)에 의해 전술한 프로그램 검증 동작에서와 동일한 전압 레벨들을 유지하는 반면, 제2버스(206)의 전압 공급라인들은 모두 GND를 유지한다.

[발명의 효과]

이상과 같은 본 발명에 따르면, 종래에 비해 프로그램 동작과 소거 동작 후의 방전 동작에 따른 전하 손실을 상당히 줄일 수 있게 되고, 아울러 독출 동작, 프로그램 동작 및 소거 동작을 위한 해당 블럭의 선택 라인들 및 워드 라인들의 충전 속도를 개선할 수 있게 된다.

Claims

메모리 셀들의 구동을 위한 복수개의 워드 라인들과, 상기 메모리 셀들이 비트 라인들 및 공통 그라운드 라인들과 선택적으로 전기적으로 접속되도록 하기 위한 복수개의 선택 라인들을 가지는 메모리 셀 어레이(100)와; 모드들에 따라서 상기 워드 라인들 및 상기 선택 라인들을 선택적으로 구동하기 위한 복수개의 제1디코딩 전압들을 발생하는 제1프리디코딩 수단(200a)과; 상기 모드들에 따라서 상기 워드 라인들 및 상기 선택 라인들을 선택적으로 구동하기 위한 복수개의 제2디코딩 전압들을 발생하는 제2프리디코딩 수단(200b)과; 상기 제1프리디코딩 수단에 전기적으로 연결되어 제1디코딩 전압들을 인가받는 제1버스 수단(204)과; 상기 제2프리디코딩 수단에 전기적으로 연결되어 상기 제2디코딩 전압들을 인가받는 제2버스 수단(206)과; 외부로부터 제공되는 소정의 메모리 모드 표시 신호들 및 어드레스 신호들을 디코딩하여 소정의 제어 신호들을 출력하는 디코딩 수단(400a) 및; 상기 제어 신호들에 응답하여 상기 제1버스 수단 및 상기 제2버스 수단이 상기 메모리 셀 어레이와 선택적으로 전기적으로 연결되게 하는 스위칭 수단(500)을 포함하는 불휘발성 반도체 메모리 장치.
상기 제1항에 있어서, 상기 메모리 셀 어레이는 플래시 EEPROM 셀 어레이인 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 플래시 EEPROM 셀 어레이는, 프로그램, 프로그램 방전, 프로그램 검증, 소거 및, 소거 검증 모드들을 가지고; 상기 제1프리디코딩 수단 및 상기 제2프리디코딩 수단은, 상기 각 모드에 대응되는 상기 제1 및 제2디코딩 전압들을 각각 발생하는 불휘발성 반도체 메모리 장치.
제3항에 있어서, 상기 디코딩 수단은, 상기 프로그램 모드 및 상기 소거 모드 동안, 상기 제1버스 수단이 상기 메모리 셀 어레이와 전기적으로 절연되고 상기 제2버스 수단이 상기 메모리 셀 어레이와 전기적으로 연결되도록 상기 제어 신호들을 발생하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 디코딩 수단은, 상기 프로그램 방전 모드와 상기 프로그램 방전 모드 및 상기 소거 검증 모드 동안, 상기 제1버스 수단이 상기 메모리 셀 어레이와 전기적으로 연결되고 상기 제2버스 수단이 상기 메모리 셀 어레이와 전기적으로 절연되도록 상기 제어 신호를 발생하는 불휘발성 반도체 메모리 장치.
복수개의 메모리 블럭들(102∼110)을 갖고, 상기 각 메모리 블럭은 복수개의 비트 라인들(BL1∼BLm), 메모리 셀들의 구동을 위한 복수개의 워드 라인들(WL1∼WLn), 공통 그라운드 라인, 상기 메모리 셀들이 상기 비트 라인들 및 상기 공통 그라운드 라인과 선택적으로 전기적으로 접속되도록 하기 위한 제1 및 제2선택 라인들(SSL, GSL)을 가지는 메모리 셀 어레이(100)와; 상기 워드 라인들 및 상기 선택 라인들을 선택적으로 구동하기 위한 복수개의 제1디코딩 전압들을 발생하는 제1프리디코더(200a)와; 상기 워드 라인들 및 상기 선택 라인들을 선택적으로 구동하기 위한 복수개의 제2디코딩 전압들을 발생하는 제2프리디코더(200b)와; 상기 제1프리디코더에 전기적으로 연결되어 상기 제1디코딩 전압들을 인가받는 제1버스(204)와; 상기 제2프리디코더에 전기적으로 연결되어 상기 제2디코딩 전압들을 인가받는 제2버스(206)와; 외부로부터 제공되는 소정의 메모리 모드 표시 신호들 및 블럭 어드레스 셋을 디코딩하여 소정의 제1 및 제2제어 신호들(XD_R, XD_W)을 출력하는 디코더(400a) 및; 상기 메모리 블럭들에 각각 대응되는 복수개의 스위치 유니트들(502∼510)을 갖고, 상기 각 스위치 유니트는 상기 제1 및 제2제어 신호들에 응답하여 상기 버스들이 해당 메모리 블럭과 선택적으로 전기적으로 연결되게 하는 스위칭 수단(500)을 포함하는 불휘발성 반도체 메모리 장치.
제6항에 있어서, 상기 각 스위치 유니트는; 상기 제1제어 신호(XD_R)에 응답하여 해당 메모리 블럭의 워드 라인들 및 선택 라인들이 제1버스와 선택적으로 전기적으로 연결되게 하는 제1게이트 수단과, 상기 제2제어 신호(XD_W)에 응답하여 해당 메모리 블럭의 워드 라인들 및 선택 라인들이 상기 제2버스와 선택적으로 전기적으로 연결되게 하는 제2게이트 수단을 포함하는 불휘발성 반도체 메모리 장치.
제7항에 있어서, 상기 제1 및 제2버스들 각각은, 상기 각 메모리 블럭의 워드 라이들 및 선택 라인에 대응하는 복수개의 전압 공급 라인들을 가지는 불휘발성 반도체 메모리 장치.
제8항에 있어서, 상기 제1게이트 수단은, 상기 제1버스의 상기 전압 공급 라인들과 해당 메모리 블럭의 선택 라인들 및 워드 라인들에 각각 접속되는 전류 통로들과, 상기 제1제어 신호가 인가되는 제어 단자들을 각각 가지는 복수개의 트랜지스터들을 포함하고; 상기 제2게이트 수단은, 상기 제2버스의 상기 전압 공급 라인들과 해당 메모리 블럭의 선택 라인들 및 워드 라인들에 각각 접속되는 전류 통로들과, 상기 제2제어 신호가 인가되는 제어 단자들을 각각 가지는 복수개의 트랜지스터들을 포함하는 불휘발성 반도체 메모리 장치.
제9항에 있어서, 상기 블럭 메모리는 복수개의 트랜지스터들이 직렬로 접속되어 1개의 트랜지스터 스트링을 구성하고, 2개의 트랜지스터 스트링들이 1개의 컨택을 공유하는 NAND 구조 메모리 셀 어레이를 가지는 불휘발성 반도체 메모리 장치.
제10항에 있어서, 상기 각 트랜지스터 스트링은, 드레인이 컨택 홀을 통하여 대응되는 비트 라인에 접속되고 게이트가 스트링 상기 제1선택 라인(SSL)에 접속되는 제1선택 트랜지스터와, 소오스가 상기 공통 그라운드 라인에 접속되고 게이트가 상기 제2선택 라인(GSL)에 접속되는 제2선택 트랜지스터와, 상기 선택 트랜지스터들 사이에 각각의 전류 통로들이 직렬로 접속되고 게이트들이 워드 라인들에 각각 접속되는 복수개의 플로팅 게이트 트랜지스터들을 가지는 불휘발성 반도체 메모리 장치.
제9항, 제10항 및 제11항 중 어느 한 항에 있어서, 상기 제1 및 제2프리디코더들은, 프로그램, 프로그램 방전, 프로그램 검증, 소거 및, 소거 검증 모드들에 각각 대응하는 상기 제1디코딩 전압들 및 상기 제2디코딩 전압들을 각각 발생하는 불휘발성 반도체 메모리 장치.
제12항에 있어서, 상기 디코더는, 상기 프로그램 모드 및 상기 소거 모드 동안, 상기 제1버스의 상기 전압 공급 라인들이 해당 메모리 블럭의 선택 라인들 및 워드 라인들과 각각 전기적으로 절연되고 상기 제2버스의 상기 전압 공급 라인들이 상기 해당 메모리 블럭의 상기 선택 라인들 및 상기 워드 라인들과 각각 전기적으로 연결되도록 상기 제1 및 제2제어 신호들을 발생하는 불휘발성 반도체 메모리 장치.
제12항에 있어서, 상기 디코더는, 상기 프로그램 방전 모드와 상기 프로그램 방전 모드 및 상기 소거 검증 모드 동안, 상기 제1버스의 상기 전압 공급 라인들이 해당 메모리 블럭의 상기 선택 라인들 및 상기 워드 라인들과 각각 전기적으로 연결되고 상기 제2버스의 상기 전압 공급 라인들이 상기 해당 메모리 블럭의 상기 선택 라인들 및 상기 워드 라인들과 각각 전기적으로 절연되도록 상기 제1 및 제2제어 신호들을 발생하는 불휘발성 반도체 메모리 장치.
복수개의 워드 라인들을 가지는 메모리 셀 어레이와, 각 동작 모드에 대응하는 모드 전압들을 발생하는 전압 발생 수단과, 상호간은 전기적으로 절연되고 스위칭 수단을 통하여 전압 공급 수단과 상기 워드 라인들에 각각 전기적으로 연결되는 적어도 2개 이상의 전압 공급 통로들과, 상기 스위칭 수단을 제어하여 상기 전압 공급 통로들이 상기 전압 발생 수단과 선택적으로 전기적으로 연결되게 하는 제어 수단을 가지는 불휘발성 반도체 메모리 장치의 워드 라인 구동 방법에 있어서: 상기 모드 전압들에 의해 상기 워드 라인들을 충전시킬 때 상기 전압 공급 통로들 중 제1전압 공급 통로를 통하여 상기 워드 라인들을 충전하는 단계와; 충전된 상기 워드 라인들을 방전시킬 때 상기 제1전압 공급 통로가 상기 워드 라인들과 전기적으로 절연되게 하고 나머지 전압 공급 통로들 중 제2전압 공급 통로가 상기 워드 라인들과 전기적으로 절연되게 하여 상기 워드 라인들을 방전시키는 단계를 포함하여; 상기 제1전압 공급 통로가 방전되는 것을 막는 불휘발성 반도체 메모리 장치의 워드 라인 구동 방법.