JPH0917189A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH0917189A JPH0917189A JP16163195A JP16163195A JPH0917189A JP H0917189 A JPH0917189 A JP H0917189A JP 16163195 A JP16163195 A JP 16163195A JP 16163195 A JP16163195 A JP 16163195A JP H0917189 A JPH0917189 A JP H0917189A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- gate
- potential
- control signal
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】ＥＥＰＲＯＭにおいて、書込み時や消去時にロ
ウサブデコーダ内の特定のトランジスタがゲート絶縁膜
に多大な電界ストレスを受けないようにする。 【構成】複数のセルブロック１１ｉに対応してロウメイ
ンデコーダ１２Ｍｉとロウサブデコーダ１２Ｓｉが設け
られたＥＥＰＲＯＭにおいて、ロウサブデコーダは、セ
ルブロックの入力ノードＧｉとワード線ＷＬｉとの間に
挿入接続されたＰＭＯＳトランジスタＴＰと、ワード線
と接地ノードとの間に接続されたプルダウン用のＮＭＯ
ＳトランジスタＮｄとを有し、ロウメインデコーダは、
セルブロックの消去選択時／書込み非選択時、消去非選
択時／書込み選択時に応じて電位が制御される複数の制
御信号Ｒ２、Ｒ３を出力し、ロウサブデコーダのＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタの各ゲートに別
々の制御信号を供給することを特徴とする。
ウサブデコーダ内の特定のトランジスタがゲート絶縁膜
に多大な電界ストレスを受けないようにする。 【構成】複数のセルブロック１１ｉに対応してロウメイ
ンデコーダ１２Ｍｉとロウサブデコーダ１２Ｓｉが設け
られたＥＥＰＲＯＭにおいて、ロウサブデコーダは、セ
ルブロックの入力ノードＧｉとワード線ＷＬｉとの間に
挿入接続されたＰＭＯＳトランジスタＴＰと、ワード線
と接地ノードとの間に接続されたプルダウン用のＮＭＯ
ＳトランジスタＮｄとを有し、ロウメインデコーダは、
セルブロックの消去選択時／書込み非選択時、消去非選
択時／書込み選択時に応じて電位が制御される複数の制
御信号Ｒ２、Ｒ３を出力し、ロウサブデコーダのＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタの各ゲートに別
々の制御信号を供給することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書込み・消去可
能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に係り、特
にメモリセルアレイを複数のセルブロックに分割してブ
ロック単位で独立に読み出し・書込み・消去を行うブロ
ック方式を有するＥＥＰＲＯＭのロウデコーダに関す
る。
能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に係り、特
にメモリセルアレイを複数のセルブロックに分割してブ
ロック単位で独立に読み出し・書込み・消去を行うブロ
ック方式を有するＥＥＰＲＯＭのロウデコーダに関す
る。
【０００２】
【従来の技術】電気的書込み・消去可能な不揮発性メモ
リセルとして浮遊ゲートおよび制御ゲートが積層された
構造を有するスタックゲート型のＭＯＳトランジスタを
用いたＥＥＰＲＯＭにおいて、メモリセルアレイを複数
のセルブロックに分割し、読み出し／書込み／ブロック
単位での消去の動作モードに応じてブロック単位で独立
に読み出し・書込み・消去を行うことが可能なように、
ブロック毎に選択・非選択を決定するような回路構成が
提案（例えば本願出願人の出願に係る特願平４−２８１
１９３号）され、実用化されている。
リセルとして浮遊ゲートおよび制御ゲートが積層された
構造を有するスタックゲート型のＭＯＳトランジスタを
用いたＥＥＰＲＯＭにおいて、メモリセルアレイを複数
のセルブロックに分割し、読み出し／書込み／ブロック
単位での消去の動作モードに応じてブロック単位で独立
に読み出し・書込み・消去を行うことが可能なように、
ブロック毎に選択・非選択を決定するような回路構成が
提案（例えば本願出願人の出願に係る特願平４−２８１
１９３号）され、実用化されている。
【０００３】ブロック単位で独立に読み出し・書込み・
消去を行うＥＥＰＲＯＭの一例としてＮＡＮＤセル型Ｅ
ＥＰＲＯＭがあり、その一部を図６に示している。図６
において、１１ｉはそれぞれセルブロック、ＲＭＤｉは
それぞれ上記複数のセルブロックに対応して設けられた
ロウメインデコーダ、ＲＳＤｉはそれぞれ上記複数のセ
ルブロックに対応して設けられたロウサブデコーダであ
る。
消去を行うＥＥＰＲＯＭの一例としてＮＡＮＤセル型Ｅ
ＥＰＲＯＭがあり、その一部を図６に示している。図６
において、１１ｉはそれぞれセルブロック、ＲＭＤｉは
それぞれ上記複数のセルブロックに対応して設けられた
ロウメインデコーダ、ＲＳＤｉはそれぞれ上記複数のセ
ルブロックに対応して設けられたロウサブデコーダであ
る。
【０００４】上記ロウメインデコーダＲＭＤｉは、ロウ
アドレス信号をデコードし、読み出し／書き込み／消去
の各動作モードおよび対応するセルブロック１１ｉの選
択／非選択に応じて電位が変化する複数の制御信号を出
力するものである。
アドレス信号をデコードし、読み出し／書き込み／消去
の各動作モードおよび対応するセルブロック１１ｉの選
択／非選択に応じて電位が変化する複数の制御信号を出
力するものである。
【０００５】また、前記ロウサブデコーダＲＳＤｉは、
対応するロウメインデコーダＲＭＤｉから与えられる制
御信号に応じて対応するセルブロック１１ｉの不揮発性
メモリセルに対するデータの読み出し・書込み・消去を
制御するものである。
対応するロウメインデコーダＲＭＤｉから与えられる制
御信号に応じて対応するセルブロック１１ｉの不揮発性
メモリセルに対するデータの読み出し・書込み・消去を
制御するものである。
【０００６】ところで、前記ＮＡＮＤ型セルの書込み時
や消去時に、セルトランジスタの制御ゲートを電源電圧
Ｖccより高い電圧Ｖppあるいは接地電位Ｖssに設定する
ような方式を採用する場合には、書込み時や消去時にロ
ウサブデコーダ内の特定のトランジスタのゲート絶縁膜
に多大な電界ストレスを受けることになり、その信頼性
の低下に及ぼす影響が大きい。以下、これについて詳述
する。
や消去時に、セルトランジスタの制御ゲートを電源電圧
Ｖccより高い電圧Ｖppあるいは接地電位Ｖssに設定する
ような方式を採用する場合には、書込み時や消去時にロ
ウサブデコーダ内の特定のトランジスタのゲート絶縁膜
に多大な電界ストレスを受けることになり、その信頼性
の低下に及ぼす影響が大きい。以下、これについて詳述
する。
【０００７】図７は、図６中のロウメインデコーダＲＭ
Ｄｉ、ロウサブデコーダＲＳＤｉおよびセルブロック１
１ｉの１組の一部を示しており、セルブロック１１ｉ中
のＮＡＮＤ型セルＮＡＣは代表的に２個分を示してい
る。
Ｄｉ、ロウサブデコーダＲＳＤｉおよびセルブロック１
１ｉの１組の一部を示しており、セルブロック１１ｉ中
のＮＡＮＤ型セルＮＡＣは代表的に２個分を示してい
る。
【０００８】ロウメインデコーダＲＭＤｉは、ロウアド
レス信号をデコードするナンドゲート７０と、このナン
ドゲートの出力を反転させる第１のインバータ回路７１
と、この第１のインバータ回路の出力を反転させる第２
のインバータ回路７２と、上記２個のインバータ回路の
出力をラッチするラッチ回路７３とからなる。上記ナン
ドゲート７０と２個のインバータ７１、７２の電源ノー
ドには電源電圧Ｖccが供給され、ラッチ回路７３の第１
の電源ノードＰには電源電圧Ｖccまたは高電圧Ｖppが切
換え供給される。
レス信号をデコードするナンドゲート７０と、このナン
ドゲートの出力を反転させる第１のインバータ回路７１
と、この第１のインバータ回路の出力を反転させる第２
のインバータ回路７２と、上記２個のインバータ回路の
出力をラッチするラッチ回路７３とからなる。上記ナン
ドゲート７０と２個のインバータ７１、７２の電源ノー
ドには電源電圧Ｖccが供給され、ラッチ回路７３の第１
の電源ノードＰには電源電圧Ｖccまたは高電圧Ｖppが切
換え供給される。
【０００９】ロウサブデコーダＲＳＤｉは、読み出し／
書き込み／消去の各動作モードおよび対応するセルブロ
ック１１ｉのＮＡＮＤ型セルＮＡＣの制御ゲートに接続
されているワード線ＷＬ１〜ＷＬ８の選択／非選択に応
じて所定の電圧が供給される入力ノードＧ１、Ｇ２、
…、Ｇ８と、上記入力ノードＧ１、Ｇ２、…、Ｇ８と対
応するワード線ＷＬ１〜ＷＬ８の各一端との間にそれぞ
れ挿入接続されたＣＭＯＳトランスファゲートＴＧと、
上記ワード線ＷＬ１〜ＷＬ８の各一端と接地ノードとの
間に接続されたプルダウン用のＮＭＯＳトランジスタＮ
ｄとを有する。
書き込み／消去の各動作モードおよび対応するセルブロ
ック１１ｉのＮＡＮＤ型セルＮＡＣの制御ゲートに接続
されているワード線ＷＬ１〜ＷＬ８の選択／非選択に応
じて所定の電圧が供給される入力ノードＧ１、Ｇ２、
…、Ｇ８と、上記入力ノードＧ１、Ｇ２、…、Ｇ８と対
応するワード線ＷＬ１〜ＷＬ８の各一端との間にそれぞ
れ挿入接続されたＣＭＯＳトランスファゲートＴＧと、
上記ワード線ＷＬ１〜ＷＬ８の各一端と接地ノードとの
間に接続されたプルダウン用のＮＭＯＳトランジスタＮ
ｄとを有する。
【００１０】上記各ＣＭＯＳトランスファゲートＴＧ
は、ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタ
ＴＮとが並列に接続されてなり、このＰＭＯＳトランジ
スタＴＰおよびＮＭＯＳトランジスタＴＮはそのゲート
に高電圧Ｖppあるいは接地電位Ｖssが印加されることに
よりスイッチ制御される。なお、上記ＰＭＯＳトランジ
スタＴＰの基板領域には、前記ラッチ回路７３の第１の
電源ノードＰと同様に、電源電圧Ｖccまたは高電圧Ｖpp
が切換え供給される。
は、ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタ
ＴＮとが並列に接続されてなり、このＰＭＯＳトランジ
スタＴＰおよびＮＭＯＳトランジスタＴＮはそのゲート
に高電圧Ｖppあるいは接地電位Ｖssが印加されることに
よりスイッチ制御される。なお、上記ＰＭＯＳトランジ
スタＴＰの基板領域には、前記ラッチ回路７３の第１の
電源ノードＰと同様に、電源電圧Ｖccまたは高電圧Ｖpp
が切換え供給される。
【００１１】ＮＡＮＤ型セルＮＡＣは、浮遊ゲートを有
するＭＯＳトランジスタからなる不揮発性のメモリセル
Ｍ1 〜Ｍ8 が直列に接続され、一端が選択トランジスタ
Ｑ1を介してビット線ＢＬｉに、多端が選択トランジス
タＱ2 を介して共通ソース線ＣＳに接続されている。上
記各トランジスタは同一のウェル基板上に形成されてお
り、メモリセルＭ1 〜Ｍ8 の制御電極はワード線ＷＬ1
〜ＷＬ8 に接続されており、選択トランジスタＱ1 の制
御電極は選択線ＳＬ1 に、選択トランジスタＱ2 の制御
電極は選択線ＳＬ2 に接続されている。
するＭＯＳトランジスタからなる不揮発性のメモリセル
Ｍ1 〜Ｍ8 が直列に接続され、一端が選択トランジスタ
Ｑ1を介してビット線ＢＬｉに、多端が選択トランジス
タＱ2 を介して共通ソース線ＣＳに接続されている。上
記各トランジスタは同一のウェル基板上に形成されてお
り、メモリセルＭ1 〜Ｍ8 の制御電極はワード線ＷＬ1
〜ＷＬ8 に接続されており、選択トランジスタＱ1 の制
御電極は選択線ＳＬ1 に、選択トランジスタＱ2 の制御
電極は選択線ＳＬ2 に接続されている。
【００１２】上記メモリセルＭ1 〜Ｍ8 は、それぞれ保
持するデータに応じた閾値を持っており、この閾値は
“０”データを保持している時には０Ｖ以上であって読
み出し時のワード線電位よりセルデータを紫外線で消去
した時の閾値を差し引いた値より低い値に、また、
“１”データを保持している時には０Ｖ以下に設定され
ている。
持するデータに応じた閾値を持っており、この閾値は
“０”データを保持している時には０Ｖ以上であって読
み出し時のワード線電位よりセルデータを紫外線で消去
した時の閾値を差し引いた値より低い値に、また、
“１”データを保持している時には０Ｖ以下に設定され
ている。
【００１３】ＮＡＮＤ型ＥＥＰＲＯＭの場合は、通常、
“１”データが保持されている状態を「消去状態」と呼
び、“０”データが保持されている状態を「書き込み状
態」と呼ぶ。また、“１”データが保持されているメモ
リセルの閾値を正方向にシフトさせ、“０”データを保
持するようにすることを「書き込み動作」と呼び、
“０”データが保持されているメモリセルの閾値（Ｖt
h）を負方向にシフトさせ“１”データを保持するよう
にすることを消去動作と呼ぶ。
“１”データが保持されている状態を「消去状態」と呼
び、“０”データが保持されている状態を「書き込み状
態」と呼ぶ。また、“１”データが保持されているメモ
リセルの閾値を正方向にシフトさせ、“０”データを保
持するようにすることを「書き込み動作」と呼び、
“０”データが保持されているメモリセルの閾値（Ｖt
h）を負方向にシフトさせ“１”データを保持するよう
にすることを消去動作と呼ぶ。
【００１４】図８は、上記メモリセルＭ1 〜Ｍ8 に対す
るデータの読み出し・書込み・消去動作時における印加
する電圧を一覧表にして示している。読み出し動作時に
は、ビット線ＢＬｉを始めにある電圧（例えば５Ｖ）に
プリチャージした後に浮遊状態にしておき、選択線ＳＬ
1 に５Ｖ、選択メモリセルのワード線ＷＬｉに０Ｖ、非
選択メモリセルのワード線ＷＬｉに“０”データセルの
閾値よりも高い電圧（例えば５Ｖ）、選択線ＳＬ2 に電
源電圧（例えば５Ｖ）、ウェルに０Ｖ、共通ソース線Ｃ
Ｓに０Ｖを印加する。すると、選択メモリセル以外のす
べてのトランジスタ（非選択メモリセルを含む）がオン
する。選択メモリセルに“０”が保持されている時には
このメモリセルは非導通状態となりビット線ＢＬｉの電
位は５Ｖのままで変化がないが、“１”が保持されてい
る時には導通状態となるためビット線ＢＬｉは放電され
電位が低下する。データのセンスは読み出し時のビット
線電位を検出することにより行う。
るデータの読み出し・書込み・消去動作時における印加
する電圧を一覧表にして示している。読み出し動作時に
は、ビット線ＢＬｉを始めにある電圧（例えば５Ｖ）に
プリチャージした後に浮遊状態にしておき、選択線ＳＬ
1 に５Ｖ、選択メモリセルのワード線ＷＬｉに０Ｖ、非
選択メモリセルのワード線ＷＬｉに“０”データセルの
閾値よりも高い電圧（例えば５Ｖ）、選択線ＳＬ2 に電
源電圧（例えば５Ｖ）、ウェルに０Ｖ、共通ソース線Ｃ
Ｓに０Ｖを印加する。すると、選択メモリセル以外のす
べてのトランジスタ（非選択メモリセルを含む）がオン
する。選択メモリセルに“０”が保持されている時には
このメモリセルは非導通状態となりビット線ＢＬｉの電
位は５Ｖのままで変化がないが、“１”が保持されてい
る時には導通状態となるためビット線ＢＬｉは放電され
電位が低下する。データのセンスは読み出し時のビット
線電位を検出することにより行う。
【００１５】消去動作時には、ビット線ＢＬｉは開放
（オープン）状態にし、選択線ＳＬ1に選択トランジス
タＱ1 のゲートが破壊しないような電圧（例えばウェル
と同電位の１８Ｖ）、メモリセルのワード線ＷＬｉに０
Ｖ、選択線ＳＬ2 に選択トランジスタＱ2 のゲートが破
壊しないような電圧（例えばウェルと同電位の１８
Ｖ）、ウェルにセルデータを消去させるために必要な電
圧（例えば１８Ｖ）、共通ソース線ＣＳはウェルと同電
位（または開放状態）を印加する。すると、浮遊ゲート
とウェル間にゲート絶縁膜を介してトンネル電流が流
れ、閾値は０Ｖ以下になる。
（オープン）状態にし、選択線ＳＬ1に選択トランジス
タＱ1 のゲートが破壊しないような電圧（例えばウェル
と同電位の１８Ｖ）、メモリセルのワード線ＷＬｉに０
Ｖ、選択線ＳＬ2 に選択トランジスタＱ2 のゲートが破
壊しないような電圧（例えばウェルと同電位の１８
Ｖ）、ウェルにセルデータを消去させるために必要な電
圧（例えば１８Ｖ）、共通ソース線ＣＳはウェルと同電
位（または開放状態）を印加する。すると、浮遊ゲート
とウェル間にゲート絶縁膜を介してトンネル電流が流
れ、閾値は０Ｖ以下になる。
【００１６】書き込み動作時には、書き込みデータによ
って異なった電圧を印加する。即ち、“０”書き込み
（閾値をシフトさせる場合）ではビット線ＢＬｉにセル
の閾値をシフトさせるために必要な電界を得るためにあ
る電圧（例えば０Ｖ）を印加し、“１”書き込み（閾値
をシフトさせない場合）ではビット線ＢＬｉにセルの閾
値をシフトさせないためのある電圧（例えば９Ｖ）を印
加する。選択線ＳＬ1 にはビット線ＢＬｉの９Ｖをメモ
リセルに転送するために必要な電圧（例えば１１Ｖ）、
選択メモリセルのワード線ＷＬｉにはセルの閾値をシフ
トさせるために必要な電界を得ることが可能なある電圧
（例えば１８Ｖ）、非選択メモリセルのワード線ＷＬｉ
にはセルの閾値をシフトさせずにビット線ＢＬｉの９Ｖ
を選択メモリセルに転送するために必要なある電圧（例
えば９Ｖ）、選択線ＳＬ2 には０Ｖ、ウェルには０Ｖ、
共通ソース線ＣＳには０Ｖを印加する。この結果、選択
トランジスタＱ1 からメモリセルＭ8 までのすべてのト
ランジスタは導通し、ビット線ＢＬｉと同電位となる。
って異なった電圧を印加する。即ち、“０”書き込み
（閾値をシフトさせる場合）ではビット線ＢＬｉにセル
の閾値をシフトさせるために必要な電界を得るためにあ
る電圧（例えば０Ｖ）を印加し、“１”書き込み（閾値
をシフトさせない場合）ではビット線ＢＬｉにセルの閾
値をシフトさせないためのある電圧（例えば９Ｖ）を印
加する。選択線ＳＬ1 にはビット線ＢＬｉの９Ｖをメモ
リセルに転送するために必要な電圧（例えば１１Ｖ）、
選択メモリセルのワード線ＷＬｉにはセルの閾値をシフ
トさせるために必要な電界を得ることが可能なある電圧
（例えば１８Ｖ）、非選択メモリセルのワード線ＷＬｉ
にはセルの閾値をシフトさせずにビット線ＢＬｉの９Ｖ
を選択メモリセルに転送するために必要なある電圧（例
えば９Ｖ）、選択線ＳＬ2 には０Ｖ、ウェルには０Ｖ、
共通ソース線ＣＳには０Ｖを印加する。この結果、選択
トランジスタＱ1 からメモリセルＭ8 までのすべてのト
ランジスタは導通し、ビット線ＢＬｉと同電位となる。
【００１７】従って、ビット線ＢＬｉに０Ｖが印加され
たメモリセルは、チャネルと制御電極との間に１８Ｖの
高電圧がかかり、トンネル電流が流れ、閾値は正方向に
シフトする。また、ビット線ＢＬｉに９Ｖが印加された
メモリセルは、チャネルと制御電極との間に９Ｖしかか
からないので、閾値の正方向のシフトは抑圧される。こ
のようにビット線ＢＬｉにセルの閾値をシフトさせない
ために印加されるある値の電圧（本例では９Ｖ）を書込
み禁止電圧Ｖｉｎｈと呼ぶ。
たメモリセルは、チャネルと制御電極との間に１８Ｖの
高電圧がかかり、トンネル電流が流れ、閾値は正方向に
シフトする。また、ビット線ＢＬｉに９Ｖが印加された
メモリセルは、チャネルと制御電極との間に９Ｖしかか
からないので、閾値の正方向のシフトは抑圧される。こ
のようにビット線ＢＬｉにセルの閾値をシフトさせない
ために印加されるある値の電圧（本例では９Ｖ）を書込
み禁止電圧Ｖｉｎｈと呼ぶ。
【００１８】ここで、従来のＮＡＮＤ型ＥＥＰＲＯＭに
おけるデータ消去／データ書込みの各動作モードにおい
て、ロウメインデコーダＲＭＤｉが対応するセルブロッ
ク１１ｉを選択する時／選択しない時におけるロウメイ
ンデコーダＲＭＤｉの内部ノードＳおよび複数の制御信
号Ｒ１、Ｒ２の電位の関係を図４中に示している。
おけるデータ消去／データ書込みの各動作モードにおい
て、ロウメインデコーダＲＭＤｉが対応するセルブロッ
ク１１ｉを選択する時／選択しない時におけるロウメイ
ンデコーダＲＭＤｉの内部ノードＳおよび複数の制御信
号Ｒ１、Ｒ２の電位の関係を図４中に示している。
【００１９】ロウメインデコーダＲＭＤｉは、消去時に
セルブロック１１ｉを選択する場合（消去選択時）に
は、第１のインバータ回路７１の出力ノードＳがＶss、
第２のインバータ回路７２の出力ノードＳＢがＶcc、制
御信号Ｒ１がＶss、制御信号Ｒ２がＶppになる。そし
て、ロウサブデコーダＲＳＤｉは、消去時には、入力ノ
ードＧ１、Ｇ２、…、Ｇ８にＶppが供給されており、上
記制御信号Ｒ１、Ｒ２を受けると、トランジスタＴＰお
よびＴＮがオフになり、トランジスタＮｄがオンにな
る。これにより、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８
はＶssとなり、これらに接続されているメモリセルのデ
ータが消去される。
セルブロック１１ｉを選択する場合（消去選択時）に
は、第１のインバータ回路７１の出力ノードＳがＶss、
第２のインバータ回路７２の出力ノードＳＢがＶcc、制
御信号Ｒ１がＶss、制御信号Ｒ２がＶppになる。そし
て、ロウサブデコーダＲＳＤｉは、消去時には、入力ノ
ードＧ１、Ｇ２、…、Ｇ８にＶppが供給されており、上
記制御信号Ｒ１、Ｒ２を受けると、トランジスタＴＰお
よびＴＮがオフになり、トランジスタＮｄがオンにな
る。これにより、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８
はＶssとなり、これらに接続されているメモリセルのデ
ータが消去される。
【００２０】また、ロウメインデコーダＲＭＤｉは、消
去時にセルブロック１１ｉを選択しない場合（消去非選
択時）には、ノードＳがＶcc、ノードＳＢがＶss、制御
信号Ｒ１がＶpp、制御信号Ｒ２がＶssになる。そして、
ロウサブデコーダＲＳＤｉは、上記制御信号Ｒ１、Ｒ２
を受けて、トランジスタＴＰおよびＴＮがオンになり、
トランジスタＮｄがオフになる。これにより、ワード線
ＷＬ１、ＷＬ２、…、ＷＬ８はＶppとなり、これらに接
続されているメモリセルには対応するセルブロックのデ
ータは消去されない。
去時にセルブロック１１ｉを選択しない場合（消去非選
択時）には、ノードＳがＶcc、ノードＳＢがＶss、制御
信号Ｒ１がＶpp、制御信号Ｒ２がＶssになる。そして、
ロウサブデコーダＲＳＤｉは、上記制御信号Ｒ１、Ｒ２
を受けて、トランジスタＴＰおよびＴＮがオンになり、
トランジスタＮｄがオフになる。これにより、ワード線
ＷＬ１、ＷＬ２、…、ＷＬ８はＶppとなり、これらに接
続されているメモリセルには対応するセルブロックのデ
ータは消去されない。
【００２１】また、ロウメインデコーダＲＭＤｉは、書
込み時にセルブロック１１ｉを選択する場合（書込み選
択時）には、ノードＳがＶcc、ノードＳＢがＶss、制御
信号Ｒ１がＶpp、制御信号Ｒ２がＶssになる。そして、
ロウサブデコーダＲＳＤｉは、書込み時には、例えば選
択ワード線ＷＬ１に対応する入力ノードＧ１にＶpp、残
りの非選択ワード線ＷＬ２、…、ＷＬ８に対応する入力
ノードＧ２、…、Ｇ８に中間電位の書込み禁止電圧Ｖｉ
ｎｈが供給されているものとすれば、上記制御信号Ｒ
１、Ｒ２を受けると、トランジスタＴＰおよびＴＮがオ
ンになり、トランジスタＮｄがオフになる。これによ
り、ワード線ＷＬ１はＶppとなり、これに接続されてい
るメモリセルにデータの書込みが行われ、ワード線ＷＬ
２、…、ＷＬ８はＶｉｎｈとなり、これらに接続されて
いるメモリセルにはデータの書込みが行われない。
込み時にセルブロック１１ｉを選択する場合（書込み選
択時）には、ノードＳがＶcc、ノードＳＢがＶss、制御
信号Ｒ１がＶpp、制御信号Ｒ２がＶssになる。そして、
ロウサブデコーダＲＳＤｉは、書込み時には、例えば選
択ワード線ＷＬ１に対応する入力ノードＧ１にＶpp、残
りの非選択ワード線ＷＬ２、…、ＷＬ８に対応する入力
ノードＧ２、…、Ｇ８に中間電位の書込み禁止電圧Ｖｉ
ｎｈが供給されているものとすれば、上記制御信号Ｒ
１、Ｒ２を受けると、トランジスタＴＰおよびＴＮがオ
ンになり、トランジスタＮｄがオフになる。これによ
り、ワード線ＷＬ１はＶppとなり、これに接続されてい
るメモリセルにデータの書込みが行われ、ワード線ＷＬ
２、…、ＷＬ８はＶｉｎｈとなり、これらに接続されて
いるメモリセルにはデータの書込みが行われない。
【００２２】また、ロウメインデコーダＲＭＤｉは、書
込み時にセルブロック１１ｉを選択しない場合（書込み
非選択時）には、ノードＳがＶss、ノードＳＢがＶcc、
制御信号Ｒ１がＶss、制御信号Ｒ２がＶppになる。そし
て、ロウサブデコーダＲＳＤｉは、上記制御信号Ｒ１、
Ｒ２を受けると、トランジスタＴＰおよびＴＮがオフに
なり、トランジスタＮＤがオンになる。これにより、ワ
ード線ＷＬ１、ＷＬ２、…、ＷＬ８はＶssとなり、これ
らに接続されているメモリセルにはデータの書込みが行
われない。
込み時にセルブロック１１ｉを選択しない場合（書込み
非選択時）には、ノードＳがＶss、ノードＳＢがＶcc、
制御信号Ｒ１がＶss、制御信号Ｒ２がＶppになる。そし
て、ロウサブデコーダＲＳＤｉは、上記制御信号Ｒ１、
Ｒ２を受けると、トランジスタＴＰおよびＴＮがオフに
なり、トランジスタＮＤがオンになる。これにより、ワ
ード線ＷＬ１、ＷＬ２、…、ＷＬ８はＶssとなり、これ
らに接続されているメモリセルにはデータの書込みが行
われない。
【００２３】しかし、上記したような消去選択時／書込
み非選択時には、ロウサブデコーダのプルダウン用のＮ
ＭＯＳトランジスタＮｄは、ゲートにはＶppレベルの制
御信号Ｒ２が印加され、ドレインには入力ノードＧ１、
Ｇ２、…、Ｇ８からＣＭＯＳトランスファゲートＴＧを
介してＶssレベルが印加され、ソースはＶssノードに接
続されているので、そのゲート酸化膜にかかる電界スト
レスが大きい。
み非選択時には、ロウサブデコーダのプルダウン用のＮ
ＭＯＳトランジスタＮｄは、ゲートにはＶppレベルの制
御信号Ｒ２が印加され、ドレインには入力ノードＧ１、
Ｇ２、…、Ｇ８からＣＭＯＳトランスファゲートＴＧを
介してＶssレベルが印加され、ソースはＶssノードに接
続されているので、そのゲート酸化膜にかかる電界スト
レスが大きい。
【００２４】また、前記したような消去非選択時には、
ロウサブデコーダＲＳＤｉの全てのＣＭＯＳトランスフ
ァゲートＴＧのＰＭＯＳトランジスタＴＰは、ゲートに
はＶssレベルの制御信号Ｒ２が印加され、ソース・ドレ
インには入力ノードＧ１、Ｇ２、…、Ｇ８からＶppレベ
ルが印加されるので、そのゲート酸化膜に大きな電界ス
トレスＶppがかかる。
ロウサブデコーダＲＳＤｉの全てのＣＭＯＳトランスフ
ァゲートＴＧのＰＭＯＳトランジスタＴＰは、ゲートに
はＶssレベルの制御信号Ｒ２が印加され、ソース・ドレ
インには入力ノードＧ１、Ｇ２、…、Ｇ８からＶppレベ
ルが印加されるので、そのゲート酸化膜に大きな電界ス
トレスＶppがかかる。
【００２５】また、前記したような書込み選択時には、
ロウサブデコーダＲＳＤｉの一部のＣＭＯＳトランスフ
ァゲートＴＧのＰＭＯＳトランジスタＴＰは、ゲートに
はＶssレベルの制御信号Ｒ２が印加され、ソース・ドレ
インには一部の入力ノード（本例ではＧ１）からＶppレ
ベルが印加されるので、そのゲート酸化膜に大きな電界
ストレスＶppがかかる。
ロウサブデコーダＲＳＤｉの一部のＣＭＯＳトランスフ
ァゲートＴＧのＰＭＯＳトランジスタＴＰは、ゲートに
はＶssレベルの制御信号Ｒ２が印加され、ソース・ドレ
インには一部の入力ノード（本例ではＧ１）からＶppレ
ベルが印加されるので、そのゲート酸化膜に大きな電界
ストレスＶppがかかる。
【００２６】
【発明が解決しようとする課題】上記したようにセルブ
ロック単位で独立に読み出し・書込み・消去を行うため
にセルブロックに対応して設けられたロウデコーダを有
するＥＥＰＲＯＭにおいて、メモリセルの書込み時や消
去時にセルトランジスタの制御ゲートを電源電圧Ｖccよ
り高い電圧Ｖppあるいは接地電位Ｖssに設定するような
方式を採用する場合には、書込み時や消去時にロウサブ
デコーダ内の特定のトランジスタのゲート絶縁膜に多大
な電界ストレスを受けることになり、その信頼性に与え
る影響が大きいという問題があった。
ロック単位で独立に読み出し・書込み・消去を行うため
にセルブロックに対応して設けられたロウデコーダを有
するＥＥＰＲＯＭにおいて、メモリセルの書込み時や消
去時にセルトランジスタの制御ゲートを電源電圧Ｖccよ
り高い電圧Ｖppあるいは接地電位Ｖssに設定するような
方式を採用する場合には、書込み時や消去時にロウサブ
デコーダ内の特定のトランジスタのゲート絶縁膜に多大
な電界ストレスを受けることになり、その信頼性に与え
る影響が大きいという問題があった。
【００２７】本発明は上記の問題点を解決すべくなされ
たもので、書込み時や消去時にロウサブデコーダ内の特
定のトランジスタのゲート絶縁膜に多大な電界ストレス
を受けることを防止でき、その信頼性の低下を防止し得
る不揮発性半導体メモリを提供することを目的とする。
たもので、書込み時や消去時にロウサブデコーダ内の特
定のトランジスタのゲート絶縁膜に多大な電界ストレス
を受けることを防止でき、その信頼性の低下を防止し得
る不揮発性半導体メモリを提供することを目的とする。
【００２８】
【課題を解決するための手段】本発明の不揮発性半導体
メモリは、それぞれ電気的に書込み・消去可能な不揮発
性メモリセルのアレイを有する複数のセルブロックと、
上記複数のセルブロックに対応して設けられ、ロウアド
レス信号をデコードし、読み出し／書き込み／消去の各
動作モードおよび対応するセルブロックの選択／非選択
に応じて電位が設定される複数の制御信号を出力する複
数のロウメインデコーダと、上記複数のロウメインデコ
ーダに対応して設けられ、対応するロウメインデコーダ
から与えられる制御信号に応じて対応するセルブロック
の不揮発性メモリセルに対するデータの読み出し・書込
み・消去を制御する複数のロウサブデコーダとを具備
し、前記ロウサブデコーダは、読み出し／書き込み／消
去の各動作モードおよび対応するセルブロックのメモリ
セルの制御ゲートに接続されているワード線の選択／非
選択に応じて所定の電圧が供給される入力ノードと、こ
の入力ノードと対応するワード線の一端との間に挿入接
続されたＰＭＯＳトランジスタと、上記ワード線の一端
と接地ノードとの間に接続されたプルダウン用のＮＭＯ
Ｓトランジスタとを有し、前記ロウメインデコーダは、
対応するロウサブデコーダにおける前記ＰＭＯＳトラン
ジスタのゲートとプルダウン用ののＮＭＯＳトランジス
タのゲートとに別々の制御信号を供給することを特徴と
する。
メモリは、それぞれ電気的に書込み・消去可能な不揮発
性メモリセルのアレイを有する複数のセルブロックと、
上記複数のセルブロックに対応して設けられ、ロウアド
レス信号をデコードし、読み出し／書き込み／消去の各
動作モードおよび対応するセルブロックの選択／非選択
に応じて電位が設定される複数の制御信号を出力する複
数のロウメインデコーダと、上記複数のロウメインデコ
ーダに対応して設けられ、対応するロウメインデコーダ
から与えられる制御信号に応じて対応するセルブロック
の不揮発性メモリセルに対するデータの読み出し・書込
み・消去を制御する複数のロウサブデコーダとを具備
し、前記ロウサブデコーダは、読み出し／書き込み／消
去の各動作モードおよび対応するセルブロックのメモリ
セルの制御ゲートに接続されているワード線の選択／非
選択に応じて所定の電圧が供給される入力ノードと、こ
の入力ノードと対応するワード線の一端との間に挿入接
続されたＰＭＯＳトランジスタと、上記ワード線の一端
と接地ノードとの間に接続されたプルダウン用のＮＭＯ
Ｓトランジスタとを有し、前記ロウメインデコーダは、
対応するロウサブデコーダにおける前記ＰＭＯＳトラン
ジスタのゲートとプルダウン用ののＮＭＯＳトランジス
タのゲートとに別々の制御信号を供給することを特徴と
する。
【００２９】
【作用】ロウメインデコーダは、対応するセルブロック
の消去選択時／書込み非選択時、対応するセルブロック
の消去非選択時／書込み選択時に応じてそれぞれ所定の
電位に制御された複数の制御信号を出力し、対応するロ
ウサブデコーダにおけるＰＭＯＳトランジスタのゲート
とプルダウン用のＮＭＯＳトランジスタのゲートとに別
々の制御信号を供給する。
の消去選択時／書込み非選択時、対応するセルブロック
の消去非選択時／書込み選択時に応じてそれぞれ所定の
電位に制御された複数の制御信号を出力し、対応するロ
ウサブデコーダにおけるＰＭＯＳトランジスタのゲート
とプルダウン用のＮＭＯＳトランジスタのゲートとに別
々の制御信号を供給する。
【００３０】これにより、ロウメインデコーダは、セル
ブロックの書込み時や消去時にロウサブデコーダ内のＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲー
ト絶縁膜に多大な電界ストレスを受けないように制御信
号の電位を適切に設定することが可能になり、上記ＰＭ
ＯＳのトランジスタおよびＮＭＯＳトランジスタの信頼
性の低下を防止することが可能になる。しかも、このよ
うな構成に伴ってチップ面積が大幅に増加することもな
い。
ブロックの書込み時や消去時にロウサブデコーダ内のＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲー
ト絶縁膜に多大な電界ストレスを受けないように制御信
号の電位を適切に設定することが可能になり、上記ＰＭ
ＯＳのトランジスタおよびＮＭＯＳトランジスタの信頼
性の低下を防止することが可能になる。しかも、このよ
うな構成に伴ってチップ面積が大幅に増加することもな
い。
【００３１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１の実施例に係るＮＡ
ＮＤセル型ＥＥＰＲＯＭの全体構成を示すブロック図で
ある。
に説明する。図１は、本発明の第１の実施例に係るＮＡ
ＮＤセル型ＥＥＰＲＯＭの全体構成を示すブロック図で
ある。
【００３２】このＮＡＮＤ型ＥＥＰＲＯＭ10は、複数の
ＮＡＮＤ型メモリセルがマトリクス状に配設され、縦方
向に多数本のビット線ＢＬが配列され、横方向に多数本
のワード線ＷＬが配列されているメモリセルアレイ11
と、外部から入力されたアドレスに基いて上記メモリセ
ルアレイ11のワード線を選択するロウデコーダ12と、上
記メモリセルアレイ11のビット線に接続されているセン
ス・ラッチ回路13と、このセンス・ラッチ回路13に接続
されているカラムゲート15と、外部から入力されたアド
レスに基き上記カラムゲート15を制御し、対応するビッ
ト線およびセンス回路を選択するカラムデコーダ14と、
前記カラムゲート15に接続されているＩ／Ｏバッファ18
と、書き込み動作や消去動作に必要な高電圧を供給する
ための昇圧回路16と、チップ外部とのインターフェース
をとるための制御回路17とを具備している。
ＮＡＮＤ型メモリセルがマトリクス状に配設され、縦方
向に多数本のビット線ＢＬが配列され、横方向に多数本
のワード線ＷＬが配列されているメモリセルアレイ11
と、外部から入力されたアドレスに基いて上記メモリセ
ルアレイ11のワード線を選択するロウデコーダ12と、上
記メモリセルアレイ11のビット線に接続されているセン
ス・ラッチ回路13と、このセンス・ラッチ回路13に接続
されているカラムゲート15と、外部から入力されたアド
レスに基き上記カラムゲート15を制御し、対応するビッ
ト線およびセンス回路を選択するカラムデコーダ14と、
前記カラムゲート15に接続されているＩ／Ｏバッファ18
と、書き込み動作や消去動作に必要な高電圧を供給する
ための昇圧回路16と、チップ外部とのインターフェース
をとるための制御回路17とを具備している。
【００３３】上記メモリセルアレイ11は、例えば８個の
メモリセルと２個の選択トランジスタとが直列接続され
てＮＡＮＤ型セルのアレイが図６に示したように複数の
セルブロック１１ｉに分割されている。
メモリセルと２個の選択トランジスタとが直列接続され
てＮＡＮＤ型セルのアレイが図６に示したように複数の
セルブロック１１ｉに分割されている。
【００３４】例えば４ＭビットのＮＡＮＤ型ＥＥＰＲＯ
Ｍの場合、８ビット（１バイト）型のＮＡＮＤ型セルが
カラム方向に２５６個、ロウ方向に２５６個設けられて
おり、全体として４Ｍビットのセルアレイを構成してい
る。そして、ロウ方向に２５６個のセルブロック１１ｉ
に分割されており、各セルブロック１１ｉは８×２５６
＝２Ｋバイトのメモリセルを有する。
Ｍの場合、８ビット（１バイト）型のＮＡＮＤ型セルが
カラム方向に２５６個、ロウ方向に２５６個設けられて
おり、全体として４Ｍビットのセルアレイを構成してい
る。そして、ロウ方向に２５６個のセルブロック１１ｉ
に分割されており、各セルブロック１１ｉは８×２５６
＝２Ｋバイトのメモリセルを有する。
【００３５】前記ロウデコーダ12は、複数のセルブロッ
ク１１ｉにそれぞれ対応して設けられたロウメインデコ
ーダ１２Ｍｉとロウサブデコーダ１２Ｓｉとからなる。
ロウメインデコーダ１２Ｍｉは、アドレスバッファ（図
示せず）などから入力するブロックアドレス信号をデコ
ードし、読み出し／書き込み／消去の各動作モードおよ
び対応するセルブロック１１ｉの選択／非選択に応じて
電位が設定される複数の制御信号を出力するような回路
構成を有する。
ク１１ｉにそれぞれ対応して設けられたロウメインデコ
ーダ１２Ｍｉとロウサブデコーダ１２Ｓｉとからなる。
ロウメインデコーダ１２Ｍｉは、アドレスバッファ（図
示せず）などから入力するブロックアドレス信号をデコ
ードし、読み出し／書き込み／消去の各動作モードおよ
び対応するセルブロック１１ｉの選択／非選択に応じて
電位が設定される複数の制御信号を出力するような回路
構成を有する。
【００３６】ロウサブデコーダ１２Ｓｉは、対応するロ
ウメインデコーダ１２Ｍｉから与えられる制御信号に応
じて対応するセルブロック１１ｉのメモリセルに対する
データの読み出し・書込み・消去を制御するものであ
り、読み出し／書き込み／消去の各動作モードに応じ
て、対応するセルブロック１１ｉ内のＮＡＮＤ型セルの
動作原理に適合するようにメモリセル選択線（ワード線
ＷＬｉ）、選択トランジスタ選択線ＳＬｉなどをそれぞ
れ所要の電圧に設定するような回路構成を有する。
ウメインデコーダ１２Ｍｉから与えられる制御信号に応
じて対応するセルブロック１１ｉのメモリセルに対する
データの読み出し・書込み・消去を制御するものであ
り、読み出し／書き込み／消去の各動作モードに応じ
て、対応するセルブロック１１ｉ内のＮＡＮＤ型セルの
動作原理に適合するようにメモリセル選択線（ワード線
ＷＬｉ）、選択トランジスタ選択線ＳＬｉなどをそれぞ
れ所要の電圧に設定するような回路構成を有する。
【００３７】本発明では、従来のＥＥＰＲＯＭと比べ
て、ロウメインデコーダ１２Ｍｉの構成およびロウサブ
デコーダ１２Ｓｉに印加される制御信号が異なる。図２
は、前記ロウメインデコーダ１２Ｍｉ、ロウサブデコー
ダ１２Ｓｉおよびセルブロック１１ｉの１組の一例を示
しており、セルブロック１１ｉ内のＮＡＮＤ型セルＮＡ
Ｃは代表的に２個分を示している。
て、ロウメインデコーダ１２Ｍｉの構成およびロウサブ
デコーダ１２Ｓｉに印加される制御信号が異なる。図２
は、前記ロウメインデコーダ１２Ｍｉ、ロウサブデコー
ダ１２Ｓｉおよびセルブロック１１ｉの１組の一例を示
しており、セルブロック１１ｉ内のＮＡＮＤ型セルＮＡ
Ｃは代表的に２個分を示している。
【００３８】ロウメインデコーダ１２Ｍｉは、ロウアド
レス信号をデコードするナンドゲート７０と、このナン
ドゲートの出力を反転させる第１のインバータ回路７１
と、この第１のインバータ回路の出力を反転させる第２
のインバータ回路７２と、上記２個のインバータ回路の
出力をラッチするラッチ回路７３とからなる。上記ナン
ドゲート７０と２個のインバータ７１、７２の電源ノー
ドには電源電圧Ｖccが供給される。
レス信号をデコードするナンドゲート７０と、このナン
ドゲートの出力を反転させる第１のインバータ回路７１
と、この第１のインバータ回路の出力を反転させる第２
のインバータ回路７２と、上記２個のインバータ回路の
出力をラッチするラッチ回路７３とからなる。上記ナン
ドゲート７０と２個のインバータ７１、７２の電源ノー
ドには電源電圧Ｖccが供給される。
【００３９】上記ラッチ回路７３は、第１の電源ノード
Ｐと第２の電源ノードＱとの間に直列に接続された第１
のＰＭＯＳトランジスタＰ１および第１のＮＭＯＳトラ
ンジスタＮ１と、上記第１の電源ノードＰと接地ノード
との間に直列に接続された第２のＰＭＯＳトランジスタ
Ｐ２および第２のＮＭＯＳトランジスタＮ２とからな
る。そして、上記第１のＮＭＯＳトランジスタＮ１のゲ
ートに前記第１のインバータ回路７１の出力が入力し、
第２のＮＭＯＳトランジスタＮ２のゲートに前記第２の
インバータ回路７２の出力が入力し、第１のＰＭＯＳト
ランジスタＰ１および第１のＮＭＯＳトランジスタＮ１
の直列接続点（第１の出力ノードＡ）は第２のＰＭＯＳ
トランジスタＰ２のゲートに接続され、第２のＰＭＯＳ
トランジスタＰ２および第２のＮＭＯＳトランジスタＮ
２の直列接続点（第２の出力ノードＢ）は第１のＰＭＯ
ＳトランジスタＰ１のゲートに接続されている。
Ｐと第２の電源ノードＱとの間に直列に接続された第１
のＰＭＯＳトランジスタＰ１および第１のＮＭＯＳトラ
ンジスタＮ１と、上記第１の電源ノードＰと接地ノード
との間に直列に接続された第２のＰＭＯＳトランジスタ
Ｐ２および第２のＮＭＯＳトランジスタＮ２とからな
る。そして、上記第１のＮＭＯＳトランジスタＮ１のゲ
ートに前記第１のインバータ回路７１の出力が入力し、
第２のＮＭＯＳトランジスタＮ２のゲートに前記第２の
インバータ回路７２の出力が入力し、第１のＰＭＯＳト
ランジスタＰ１および第１のＮＭＯＳトランジスタＮ１
の直列接続点（第１の出力ノードＡ）は第２のＰＭＯＳ
トランジスタＰ２のゲートに接続され、第２のＰＭＯＳ
トランジスタＰ２および第２のＮＭＯＳトランジスタＮ
２の直列接続点（第２の出力ノードＢ）は第１のＰＭＯ
ＳトランジスタＰ１のゲートに接続されている。
【００４０】上記第１の電源ノードＰには電源電圧Ｖcc
または高電圧Ｖppが切換え供給され、第２の電源ノード
Ｑには接地電位Ｖssまたは電源電圧Ｖccが切換え供給さ
れるものであり、この第２の電源ノードＱは各セルブロ
ック１１ｉに対応するロウメインデコーダ１２Ｍｉのラ
ッチ回路７３に共通に接続されている。
または高電圧Ｖppが切換え供給され、第２の電源ノード
Ｑには接地電位Ｖssまたは電源電圧Ｖccが切換え供給さ
れるものであり、この第２の電源ノードＱは各セルブロ
ック１１ｉに対応するロウメインデコーダ１２Ｍｉのラ
ッチ回路７３に共通に接続されている。
【００４１】上記ラッチ回路７３の第２の出力ノードＢ
の電位は第１の制御信号Ｒ１、第１の出力ノードＡの電
位は第３の制御信号Ｒ３として出力し、前記第２のイン
バータ回路７２の出力ノードＳＢの電位は第２の制御信
号Ｒ２として出力する。これらの第１乃至第３の制御信
号Ｒ１〜Ｒ３は、読み出し／書き込み／消去の各動作モ
ードおよび対応するセルブロック１１ｉの選択／非選択
に応じて電位が変化する。
の電位は第１の制御信号Ｒ１、第１の出力ノードＡの電
位は第３の制御信号Ｒ３として出力し、前記第２のイン
バータ回路７２の出力ノードＳＢの電位は第２の制御信
号Ｒ２として出力する。これらの第１乃至第３の制御信
号Ｒ１〜Ｒ３は、読み出し／書き込み／消去の各動作モ
ードおよび対応するセルブロック１１ｉの選択／非選択
に応じて電位が変化する。
【００４２】即ち、上記ロウメインデコーダ１２Ｍｉ
は、対応するセルブロック１１ｉの消去選択時／書込み
非選択時には、上記第１の制御信号Ｒ１の電位を第１の
電位（本例では接地電位Ｖss）、前記第２の制御信号Ｒ
２の電位を電源電位Ｖcc、前記第３の制御信号Ｒ３の電
位を電源電位Ｖccより高い第２の電位（本例では高電圧
Ｖpp）に設定し、対応するセルブロック１１ｉの消去非
選択時／書込み選択時には、前記第１の制御信号Ｒ１の
電位を第２の電位Ｖpp、前記第２の制御信号Ｒ２の電位
を前記第１の電位Ｖss、前記第３の制御信号Ｒ３の電位
を前記電源電位Ｖccあるいはこれより低い第３の電位
（例えばほぼ３Ｖ）に設定する。
は、対応するセルブロック１１ｉの消去選択時／書込み
非選択時には、上記第１の制御信号Ｒ１の電位を第１の
電位（本例では接地電位Ｖss）、前記第２の制御信号Ｒ
２の電位を電源電位Ｖcc、前記第３の制御信号Ｒ３の電
位を電源電位Ｖccより高い第２の電位（本例では高電圧
Ｖpp）に設定し、対応するセルブロック１１ｉの消去非
選択時／書込み選択時には、前記第１の制御信号Ｒ１の
電位を第２の電位Ｖpp、前記第２の制御信号Ｒ２の電位
を前記第１の電位Ｖss、前記第３の制御信号Ｒ３の電位
を前記電源電位Ｖccあるいはこれより低い第３の電位
（例えばほぼ３Ｖ）に設定する。
【００４３】そして、ロウサブデコーダ１２Ｓｉは、読
み出し／書き込み／消去の各動作モードおよび対応する
セルブロック１１ｉのメモリセルの制御ゲートに接続さ
れているワード線ＷＬ１、ＷＬ２、…、ＷＬ８の選択／
非選択に応じて所定の電圧が供給される入力ノードＧ
１、Ｇ２、…、Ｇ８と、この入力ノードと対応するワー
ド線の一端との間に挿入接続され、ＰＭＯＳトランジス
タＴＰとＮＭＯＳトランジスタＴＮとが並列に接続され
たＣＭＯＳトランスファゲートＴＧと、上記ワード線Ｗ
Ｌｉの一端と接地ノードとの間に接続されたプルダウン
用のＮＭＯＳトランジスタＮｄとを有する。そして、上
記ＣＭＯＳトランスファゲートＴＧのＰＭＯＳトランジ
スタＴＰのゲートには前記第３の制御信号Ｒ３が印加さ
れ、前記プルダウン用のＮＭＯＳトランジスタＮｄのゲ
ートには前記第２の制御信号Ｒ２が印加され、前記ＣＭ
ＯＳトランスファゲートＴＧのＮＭＯＳトランジスタＴ
Ｎのゲートには前記第１の制御信号Ｒ１が印加される。
み出し／書き込み／消去の各動作モードおよび対応する
セルブロック１１ｉのメモリセルの制御ゲートに接続さ
れているワード線ＷＬ１、ＷＬ２、…、ＷＬ８の選択／
非選択に応じて所定の電圧が供給される入力ノードＧ
１、Ｇ２、…、Ｇ８と、この入力ノードと対応するワー
ド線の一端との間に挿入接続され、ＰＭＯＳトランジス
タＴＰとＮＭＯＳトランジスタＴＮとが並列に接続され
たＣＭＯＳトランスファゲートＴＧと、上記ワード線Ｗ
Ｌｉの一端と接地ノードとの間に接続されたプルダウン
用のＮＭＯＳトランジスタＮｄとを有する。そして、上
記ＣＭＯＳトランスファゲートＴＧのＰＭＯＳトランジ
スタＴＰのゲートには前記第３の制御信号Ｒ３が印加さ
れ、前記プルダウン用のＮＭＯＳトランジスタＮｄのゲ
ートには前記第２の制御信号Ｒ２が印加され、前記ＣＭ
ＯＳトランスファゲートＴＧのＮＭＯＳトランジスタＴ
Ｎのゲートには前記第１の制御信号Ｒ１が印加される。
【００４４】なお、上記ＣＭＯＳトランスファゲートＴ
ＧのＰＭＯＳトランジスタＴＰのゲートには、前記ラッ
チ回路７３の第１の電源ノードＰと同様に、電源電圧Ｖ
ccまたは高電圧Ｖppが切換え供給される。
ＧのＰＭＯＳトランジスタＴＰのゲートには、前記ラッ
チ回路７３の第１の電源ノードＰと同様に、電源電圧Ｖ
ccまたは高電圧Ｖppが切換え供給される。
【００４５】ＮＡＮＤ型セルＮＡＣは、従来と同様に構
成されている。即ち、浮遊ゲートを有するＭＯＳトラン
ジスタからなる不揮発性のメモリセルＭ1 〜Ｍ8 が直列
に接続され、一端が選択トランジスタＱ1 を介してビッ
ト線ＢＬｉに、多端が選択トランジスタＱ2 を介して共
通ソース線ＣＳに接続されている。上記各トランジスタ
は同一のウェル基板上に形成されており、メモリセルＭ
1 〜Ｍ8 の制御電極はワード線ＷＬ1 〜ＷＬ8 に接続さ
れており、選択トランジスタＱ1 の制御電極は選択線Ｓ
Ｌ1 に、選択トランジスタＱ2 の制御電極は選択線ＳＬ
2 に接続されている。
成されている。即ち、浮遊ゲートを有するＭＯＳトラン
ジスタからなる不揮発性のメモリセルＭ1 〜Ｍ8 が直列
に接続され、一端が選択トランジスタＱ1 を介してビッ
ト線ＢＬｉに、多端が選択トランジスタＱ2 を介して共
通ソース線ＣＳに接続されている。上記各トランジスタ
は同一のウェル基板上に形成されており、メモリセルＭ
1 〜Ｍ8 の制御電極はワード線ＷＬ1 〜ＷＬ8 に接続さ
れており、選択トランジスタＱ1 の制御電極は選択線Ｓ
Ｌ1 に、選択トランジスタＱ2 の制御電極は選択線ＳＬ
2 に接続されている。
【００４６】メモリセルＭ1 〜Ｍ8 は、それぞれ保持す
るデータに応じた閾値を持っており、この閾値は“０”
データを保持している時には０Ｖ以上であって読み出し
時のワード線電位よりセルデータを紫外線で消去した時
の閾値を差し引いた値より低い値に、また、“１”デー
タを保持している時には０Ｖ以下に設定されている。
るデータに応じた閾値を持っており、この閾値は“０”
データを保持している時には０Ｖ以上であって読み出し
時のワード線電位よりセルデータを紫外線で消去した時
の閾値を差し引いた値より低い値に、また、“１”デー
タを保持している時には０Ｖ以下に設定されている。
【００４７】上記メモリセルＭ1 〜Ｍ8 に対するデータ
の読み出し・書込み・消去動作時には、図８の一覧表に
示したように電圧が印加される。次に、前記ロウメイン
デコーダ１２Ｍｉおよびロウサブデコーダ１２Ｓｉの動
作について図３および図４を参照しながら説明する。
の読み出し・書込み・消去動作時には、図８の一覧表に
示したように電圧が印加される。次に、前記ロウメイン
デコーダ１２Ｍｉおよびロウサブデコーダ１２Ｓｉの動
作について図３および図４を参照しながら説明する。
【００４８】図３は、ロウメインデコーダ１２Ｍｉにお
けるラッチ回路７３の第１の電源ノードＰの印加電位、
第２の電源ノードＱの印加電位の波形例を示している。
図４は、本実施例（第１実施例）のＥＥＰＲＯＭにおけ
るデータ消去／データ書込みの各動作モードにおいて、
ロウメインデコーダ１２Ｍｉが対応するセルブロック１
１ｉを選択する時／選択しない時におけるロウメインデ
コーダ１２Ｍｉの内部ノードＳおよび複数の制御信号Ｒ
１、Ｒ２、Ｒ３の電位の関係を一覧表にして示してい
る。
けるラッチ回路７３の第１の電源ノードＰの印加電位、
第２の電源ノードＱの印加電位の波形例を示している。
図４は、本実施例（第１実施例）のＥＥＰＲＯＭにおけ
るデータ消去／データ書込みの各動作モードにおいて、
ロウメインデコーダ１２Ｍｉが対応するセルブロック１
１ｉを選択する時／選択しない時におけるロウメインデ
コーダ１２Ｍｉの内部ノードＳおよび複数の制御信号Ｒ
１、Ｒ２、Ｒ３の電位の関係を一覧表にして示してい
る。
【００４９】ロウメインデコーダ１２Ｍｉは、消去時に
は、最初は、ラッチ回路７３の第１の電源ノードＰにＶ
cc、第２の電源ノードＱにＶssが印加されているものと
する。そして、消去時にセルブロック１１ｉを選択する
場合（消去選択時）には、第１のインバータ回路７１の
出力ノードＳがＶss、第２のインバータ回路７２の出力
ノードＳＢの電位（制御信号Ｒ２）がＶccになる。これ
により、第１のＮＭＯＳトランジスタＮ１はオフ状態に
なるが、第２のＮＭＯＳトランジスタＮ２はオン状態に
なって制御信号Ｒ１がＶssになり、第１のＰＭＯＳトラ
ンジスタＰ１はオン状態になって制御信号Ｒ３がＶccに
なる。
は、最初は、ラッチ回路７３の第１の電源ノードＰにＶ
cc、第２の電源ノードＱにＶssが印加されているものと
する。そして、消去時にセルブロック１１ｉを選択する
場合（消去選択時）には、第１のインバータ回路７１の
出力ノードＳがＶss、第２のインバータ回路７２の出力
ノードＳＢの電位（制御信号Ｒ２）がＶccになる。これ
により、第１のＮＭＯＳトランジスタＮ１はオフ状態に
なるが、第２のＮＭＯＳトランジスタＮ２はオン状態に
なって制御信号Ｒ１がＶssになり、第１のＰＭＯＳトラ
ンジスタＰ１はオン状態になって制御信号Ｒ３がＶccに
なる。
【００５０】このようにセルブロック１１ｉの選択が確
定した後、第１の電源ノードＰの電位はＶppに昇圧さ
れ、制御信号Ｒ３がＶppになる。この後、第２の電源ノ
ードＱの電位がＶccに切り替わるが、第１のＮＭＯＳト
ランジスタＮ１はオフ状態であるので、第１の出力ノー
ドＡの電位（制御信号Ｒ３）に影響しない。
定した後、第１の電源ノードＰの電位はＶppに昇圧さ
れ、制御信号Ｒ３がＶppになる。この後、第２の電源ノ
ードＱの電位がＶccに切り替わるが、第１のＮＭＯＳト
ランジスタＮ１はオフ状態であるので、第１の出力ノー
ドＡの電位（制御信号Ｒ３）に影響しない。
【００５１】上記消去選択時に、ロウサブデコーダ１２
Ｓｉの入力ノードＧ１、Ｇ２、…、Ｇ８にはＶppが供給
されており、ロウサブデコーダ１２Ｓｉが上記制御信号
Ｒ１、Ｒ２を受けると、トランジスタＴＰおよびＴＮが
オフになり、トランジスタＮｄがオンになる。これによ
り、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８はＶssとな
り、これらに接続されているメモリセルのデータが消去
される。
Ｓｉの入力ノードＧ１、Ｇ２、…、Ｇ８にはＶppが供給
されており、ロウサブデコーダ１２Ｓｉが上記制御信号
Ｒ１、Ｒ２を受けると、トランジスタＴＰおよびＴＮが
オフになり、トランジスタＮｄがオンになる。これによ
り、ワード線ＷＬ１、ＷＬ２、…、ＷＬ８はＶssとな
り、これらに接続されているメモリセルのデータが消去
される。
【００５２】この場合、ロウサブデコーダ１２Ｓｉのプ
ルダウン用のＮＭＯＳトランジスタＮｄは、ゲートの印
加電位は従来例のようなＶppである必要はなく、本実施
例のようにＶccが印加されてもオン状態になる。このよ
うに、プルダウン用のＮＭＯＳトランジスタＮｄは、ゲ
ートにＶccレベルの制御信号Ｒ２が印加され、ドレイン
には入力ノードＧ１、Ｇ２、…、Ｇ８からＣＭＯＳトラ
ンスファゲートＴＧを介してＶssレベルが印加され、ソ
ースはＶssノードに接続されているので、そのゲート酸
化膜にかかる電界ストレスはＶccであり、従来例のＶpp
よりも小さくなっている。
ルダウン用のＮＭＯＳトランジスタＮｄは、ゲートの印
加電位は従来例のようなＶppである必要はなく、本実施
例のようにＶccが印加されてもオン状態になる。このよ
うに、プルダウン用のＮＭＯＳトランジスタＮｄは、ゲ
ートにＶccレベルの制御信号Ｒ２が印加され、ドレイン
には入力ノードＧ１、Ｇ２、…、Ｇ８からＣＭＯＳトラ
ンスファゲートＴＧを介してＶssレベルが印加され、ソ
ースはＶssノードに接続されているので、そのゲート酸
化膜にかかる電界ストレスはＶccであり、従来例のＶpp
よりも小さくなっている。
【００５３】また、ロウメインデコーダ１２Ｍｉは、消
去時にセルブロック１１ｉを選択しない場合（消去非選
択時）には、ノードＳがＶcc、ノードＳＢの電位（制御
信号Ｒ２）がＶssになる。これにより、第２のＮＭＯＳ
トランジスタＮ２はオフ状態になるが、第１のＮＭＯＳ
トランジスタＮ１はオン状態になって制御信号Ｒ３がＶ
ssになり、第２のＰＭＯＳトランジスタＰ２はオン状態
になって制御信号Ｒ１がＶccになる。
去時にセルブロック１１ｉを選択しない場合（消去非選
択時）には、ノードＳがＶcc、ノードＳＢの電位（制御
信号Ｒ２）がＶssになる。これにより、第２のＮＭＯＳ
トランジスタＮ２はオフ状態になるが、第１のＮＭＯＳ
トランジスタＮ１はオン状態になって制御信号Ｒ３がＶ
ssになり、第２のＰＭＯＳトランジスタＰ２はオン状態
になって制御信号Ｒ１がＶccになる。
【００５４】このようにセルブロック１１ｉの選択が確
定した後、第１の電源ノードＰの電位はＶppに昇圧さ
れ、制御信号Ｒ１がＶppになる。この後、第２の電源ノ
ードＱの電位がＶccに切り替わり、第２の電源ノードＱ
から第１のＮＭＯＳトランジスタＮ１を介して第１の出
力ノードＡを充電する。この時、第１の出力ノードＡの
電位（制御信号Ｒ３）は、第２の電源ノードＱの電位Ｖ
ccから第１のＮＭＯＳトランジスタＮ１の閾値分だけ低
下した値（ほぼ３Ｖ）になる。
定した後、第１の電源ノードＰの電位はＶppに昇圧さ
れ、制御信号Ｒ１がＶppになる。この後、第２の電源ノ
ードＱの電位がＶccに切り替わり、第２の電源ノードＱ
から第１のＮＭＯＳトランジスタＮ１を介して第１の出
力ノードＡを充電する。この時、第１の出力ノードＡの
電位（制御信号Ｒ３）は、第２の電源ノードＱの電位Ｖ
ccから第１のＮＭＯＳトランジスタＮ１の閾値分だけ低
下した値（ほぼ３Ｖ）になる。
【００５５】上記消去非選択時に、ロウサブデコーダ１
２Ｓｉが上記制御信号Ｒ１、Ｒ２、Ｒ３を受けると、ト
ランジスタＴＰおよびＴＮがオンになり、トランジスタ
Ｎｄがオフになる。これにより、ワード線ＷＬ１、ＷＬ
２、…、ＷＬ８はＶppとなり、これらに接続されている
メモリセルには対応するセルブロックのデータは消去さ
れない。
２Ｓｉが上記制御信号Ｒ１、Ｒ２、Ｒ３を受けると、ト
ランジスタＴＰおよびＴＮがオンになり、トランジスタ
Ｎｄがオフになる。これにより、ワード線ＷＬ１、ＷＬ
２、…、ＷＬ８はＶppとなり、これらに接続されている
メモリセルには対応するセルブロックのデータは消去さ
れない。
【００５６】この場合、ロウサブデコーダ１２Ｓｉの全
てのＣＭＯＳトランスファゲートＴＧのＰＭＯＳトラン
ジスタＴＰは、その基板領域に前記ラッチ回路７３の第
１の電源ノードＰと同じ電位（ＶccあるいはＶpp）が供
給されているので、ゲートの印加電位は従来例のような
Ｖssである必要はなく、本実施例のようにほぼ３Ｖが印
加されてもオン状態になる。
てのＣＭＯＳトランスファゲートＴＧのＰＭＯＳトラン
ジスタＴＰは、その基板領域に前記ラッチ回路７３の第
１の電源ノードＰと同じ電位（ＶccあるいはＶpp）が供
給されているので、ゲートの印加電位は従来例のような
Ｖssである必要はなく、本実施例のようにほぼ３Ｖが印
加されてもオン状態になる。
【００５７】このように、上記ＰＭＯＳトランジスタＴ
Ｐは、ゲートにほぼ３Ｖの制御信号Ｒ３が印加され、ソ
ース・ドレインには入力ノードＧ１、Ｇ２、…、Ｇ８か
らＶppが印加されるので、そのゲート酸化膜にかかる電
界ストレスはＶpp−３Ｖであり、従来例のＶppよりも小
さくなっている。
Ｐは、ゲートにほぼ３Ｖの制御信号Ｒ３が印加され、ソ
ース・ドレインには入力ノードＧ１、Ｇ２、…、Ｇ８か
らＶppが印加されるので、そのゲート酸化膜にかかる電
界ストレスはＶpp−３Ｖであり、従来例のＶppよりも小
さくなっている。
【００５８】また、ロウメインデコーダ１２Ｍｉは、書
込み時には、最初は、ラッチ回路７３の第１の電源ノー
ドＰにＶcc、第２の電源ノードＱにＶssが印加されてい
るものとする。そして、書込み時にセルブロック１１ｉ
を選択する場合（書込み選択時）には、ノードＳがＶc
c、ノードＳＢ（制御信号Ｒ２）がＶssになる。これに
より、第２のＮＭＯＳトランジスタＮ２はオフ状態にな
るが、第１のＮＭＯＳトランジスタＮ１はオン状態にな
って制御信号Ｒ３がＶssになり、第２のＰＭＯＳトラン
ジスタＰ２はオン状態になって制御信号Ｒ１がＶccにな
る。
込み時には、最初は、ラッチ回路７３の第１の電源ノー
ドＰにＶcc、第２の電源ノードＱにＶssが印加されてい
るものとする。そして、書込み時にセルブロック１１ｉ
を選択する場合（書込み選択時）には、ノードＳがＶc
c、ノードＳＢ（制御信号Ｒ２）がＶssになる。これに
より、第２のＮＭＯＳトランジスタＮ２はオフ状態にな
るが、第１のＮＭＯＳトランジスタＮ１はオン状態にな
って制御信号Ｒ３がＶssになり、第２のＰＭＯＳトラン
ジスタＰ２はオン状態になって制御信号Ｒ１がＶccにな
る。
【００５９】このようにブロックの選択が確定した後、
第１の電源ノードＰの電位はＶppに昇圧され、制御信号
Ｒ１がＶppになる。この後、第２の電源ノードＱの電位
がＶccに切り替わり、第２の電源ノードＱから第１のＮ
ＭＯＳトランジスタＮ１を介して第１の出力ノードＡを
充電し、第１の出力ノードＡの電位（制御信号Ｒ３）が
ほぼ３Ｖになる。
第１の電源ノードＰの電位はＶppに昇圧され、制御信号
Ｒ１がＶppになる。この後、第２の電源ノードＱの電位
がＶccに切り替わり、第２の電源ノードＱから第１のＮ
ＭＯＳトランジスタＮ１を介して第１の出力ノードＡを
充電し、第１の出力ノードＡの電位（制御信号Ｒ３）が
ほぼ３Ｖになる。
【００６０】上記書込み選択時に、ロウサブデコーダ１
２Ｓｉは、例えば選択ワード線ＷＬ１に対応する入力ノ
ードＧ１にＶpp、残りの非選択ワード線ＷＬ２、…、Ｗ
Ｌ８に対応する入力ノードＧ２、…、Ｇ８に中間電位の
書込み禁止電圧Ｖｉｎｈが供給されているものとすれ
ば、上記制御信号Ｒ１、Ｒ２、Ｒ３を受けると、トラン
ジスタＴＰおよびＴＮがオンになり、トランジスタＮｄ
がオフになる。
２Ｓｉは、例えば選択ワード線ＷＬ１に対応する入力ノ
ードＧ１にＶpp、残りの非選択ワード線ＷＬ２、…、Ｗ
Ｌ８に対応する入力ノードＧ２、…、Ｇ８に中間電位の
書込み禁止電圧Ｖｉｎｈが供給されているものとすれ
ば、上記制御信号Ｒ１、Ｒ２、Ｒ３を受けると、トラン
ジスタＴＰおよびＴＮがオンになり、トランジスタＮｄ
がオフになる。
【００６１】これにより、ワード線ＷＬ１はＶppとな
り、これに接続されているメモリセルにデータの書込み
が行われ、ワード線ＷＬ２、…、ＷＬ８はＶｉｎｈとな
り、これらに接続されているメモリセルにはデータの書
込みが行われない。
り、これに接続されているメモリセルにデータの書込み
が行われ、ワード線ＷＬ２、…、ＷＬ８はＶｉｎｈとな
り、これらに接続されているメモリセルにはデータの書
込みが行われない。
【００６２】この場合、ロウサブデコーダ１２Ｓｉにお
いて、入力ノードＧ１に接続されている一部のＣＭＯＳ
トランスファゲートＴＧのＰＭＯＳトランジスタＴＰ
は、ゲートにはほぼ３Ｖ（従来例のＶssとは異なる）の
制御信号Ｒ３が印加され、ソース・ドレインには入力ノ
ードＧ１からＶppが印加されるので、そのゲート酸化膜
にかかる電界ストレスはＶpp−３Ｖであり、従来例のＶ
ppよりも小さくなっている。
いて、入力ノードＧ１に接続されている一部のＣＭＯＳ
トランスファゲートＴＧのＰＭＯＳトランジスタＴＰ
は、ゲートにはほぼ３Ｖ（従来例のＶssとは異なる）の
制御信号Ｒ３が印加され、ソース・ドレインには入力ノ
ードＧ１からＶppが印加されるので、そのゲート酸化膜
にかかる電界ストレスはＶpp−３Ｖであり、従来例のＶ
ppよりも小さくなっている。
【００６３】また、ロウメインデコーダ１２Ｍｉは、書
込み時にセルブロック１１ｉを選択しない場合（書込み
非選択時）には、ノードＳがＶss、ノードＳＢの電位
（制御信号Ｒ２）がＶccになる。これにより、第１のＮ
ＭＯＳトランジスタＮ１はオフ状態になるが、第２のＮ
ＭＯＳトランジスタＮ２はオン状態になって制御信号Ｒ
１がＶssになり、第１のＰＭＯＳトランジスタＰ１はオ
ン状態になって制御信号Ｒ３がＶccになる。
込み時にセルブロック１１ｉを選択しない場合（書込み
非選択時）には、ノードＳがＶss、ノードＳＢの電位
（制御信号Ｒ２）がＶccになる。これにより、第１のＮ
ＭＯＳトランジスタＮ１はオフ状態になるが、第２のＮ
ＭＯＳトランジスタＮ２はオン状態になって制御信号Ｒ
１がＶssになり、第１のＰＭＯＳトランジスタＰ１はオ
ン状態になって制御信号Ｒ３がＶccになる。
【００６４】このようにセルブロック１１ｉの選択が確
定した後、第１の電源ノードＰの電位はＶppに昇圧さ
れ、制御信号Ｒ３がＶppになる。この後、第２の電源ノ
ードＱの電位がＶccに切り替わるが、第１のＮＭＯＳト
ランジスタＮ１はオフ状態であるので、第１の出力ノー
ドＡの電位（制御信号Ｒ３）に影響しない。
定した後、第１の電源ノードＰの電位はＶppに昇圧さ
れ、制御信号Ｒ３がＶppになる。この後、第２の電源ノ
ードＱの電位がＶccに切り替わるが、第１のＮＭＯＳト
ランジスタＮ１はオフ状態であるので、第１の出力ノー
ドＡの電位（制御信号Ｒ３）に影響しない。
【００６５】上記書込み非選択時に、ロウサブデコーダ
１２Ｓｉが上記制御信号Ｒ１、Ｒ２、Ｒ３を受けると、
トランジスタＴＰおよびＴＮがオフになり、トランジス
タＮｄがオンになる。これにより、ワード線ＷＬ１、Ｗ
Ｌ２、…、ＷＬ８はＶssとなり、これらに接続されてい
るメモリセルにはデータの書込みが行われない。
１２Ｓｉが上記制御信号Ｒ１、Ｒ２、Ｒ３を受けると、
トランジスタＴＰおよびＴＮがオフになり、トランジス
タＮｄがオンになる。これにより、ワード線ＷＬ１、Ｗ
Ｌ２、…、ＷＬ８はＶssとなり、これらに接続されてい
るメモリセルにはデータの書込みが行われない。
【００６６】この場合、ロウサブデコーダ１２Ｓｉのプ
ルダウン用のＮＭＯＳトランジスタＮｄは、ゲートの印
加電位は従来例のようなＶppである必要はなく、本実施
例のようにＶccが印加されてもオン状態になる。このよ
うに、プルダウン用のＮＭＯＳトランジスタＮｄは、ゲ
ートにＶccレベルの制御信号Ｒ２が印加され、ドレイン
には入力ノードＧ１、Ｇ２、…、Ｇ８からＣＭＯＳトラ
ンスファゲートＴＧを介してＶssレベルが印加され、ソ
ースはＶssノードに接続されているので、そのゲート酸
化膜にかかる電界ストレスはＶccであり、従来例のＶpp
よりも小さくなっている。
ルダウン用のＮＭＯＳトランジスタＮｄは、ゲートの印
加電位は従来例のようなＶppである必要はなく、本実施
例のようにＶccが印加されてもオン状態になる。このよ
うに、プルダウン用のＮＭＯＳトランジスタＮｄは、ゲ
ートにＶccレベルの制御信号Ｒ２が印加され、ドレイン
には入力ノードＧ１、Ｇ２、…、Ｇ８からＣＭＯＳトラ
ンスファゲートＴＧを介してＶssレベルが印加され、ソ
ースはＶssノードに接続されているので、そのゲート酸
化膜にかかる電界ストレスはＶccであり、従来例のＶpp
よりも小さくなっている。
【００６７】なお、上記実施例において、ロウメインデ
コーダ１２ＭｉのノードＳの“Ｈ”レベル時の電位はＶ
ccであるので、前述したように消去非選択／書込み選択
時に第２の電源ノードＱの電位がＶccになった時、制御
信号Ｒ３の電位はＶccから第１のＮＭＯＳトランジスタ
Ｎ１の閾値分だけ低下したほぼ３Ｖになる。この場合、
例えばブートストラップ回路を使用して上記ノードＳの
“Ｈ”レベル時の電位がＶccより高くなるようにすれ
ば、上記消去非選択／書込み選択時の制御信号Ｒ３の電
位をＶccに設定することが可能になり、この制御信号Ｒ
３がゲートに印加されるＰＭＯＳトランジスタＴＰのゲ
ート酸化膜にかかる電界ストレスはＶpp−Ｖccになり、
上記実施例例のＶpp−３Ｖよりもさらに小さくなる。
コーダ１２ＭｉのノードＳの“Ｈ”レベル時の電位はＶ
ccであるので、前述したように消去非選択／書込み選択
時に第２の電源ノードＱの電位がＶccになった時、制御
信号Ｒ３の電位はＶccから第１のＮＭＯＳトランジスタ
Ｎ１の閾値分だけ低下したほぼ３Ｖになる。この場合、
例えばブートストラップ回路を使用して上記ノードＳの
“Ｈ”レベル時の電位がＶccより高くなるようにすれ
ば、上記消去非選択／書込み選択時の制御信号Ｒ３の電
位をＶccに設定することが可能になり、この制御信号Ｒ
３がゲートに印加されるＰＭＯＳトランジスタＴＰのゲ
ート酸化膜にかかる電界ストレスはＶpp−Ｖccになり、
上記実施例例のＶpp−３Ｖよりもさらに小さくなる。
【００６８】図５は、本発明の第２実施例に係るＥＥＰ
ＲＯＭの一部を示している。このＥＥＰＲＯＭは、図２
を参照して前述した本発明の第１実施例のＥＥＰＲＯＭ
と比べて、消去非選択／書込み選択時にロウメインデコ
ーダから出力する第３の制御信号Ｒ３の電位がＶccに設
定されるように、ロウメインデコーダ１２Ｍｉの一部の
構成が変更されており、その他の部分には図２中と同一
符号を付してその説明を省略する。
ＲＯＭの一部を示している。このＥＥＰＲＯＭは、図２
を参照して前述した本発明の第１実施例のＥＥＰＲＯＭ
と比べて、消去非選択／書込み選択時にロウメインデコ
ーダから出力する第３の制御信号Ｒ３の電位がＶccに設
定されるように、ロウメインデコーダ１２Ｍｉの一部の
構成が変更されており、その他の部分には図２中と同一
符号を付してその説明を省略する。
【００６９】また、この第２実施例のＥＥＰＲＯＭにお
けるデータ消去／データ書込みの各動作モードにおい
て、ロウメインデコーダ１２Ｍｉが対応するセルブロッ
ク１１ｉを選択する時／選択しない時におけるロウメイ
ンデコーダ１２Ｍｉの内部ノードＳおよび制御信号Ｒ
１、Ｒ２、Ｒ３の電位の関係を図４中に示している。
けるデータ消去／データ書込みの各動作モードにおい
て、ロウメインデコーダ１２Ｍｉが対応するセルブロッ
ク１１ｉを選択する時／選択しない時におけるロウメイ
ンデコーダ１２Ｍｉの内部ノードＳおよび制御信号Ｒ
１、Ｒ２、Ｒ３の電位の関係を図４中に示している。
【００７０】即ち、ロウメインデコーダ１２Ｍｉは、図
２中に示したロウメインデコーダ１２Ｍｉの第１のＮＭ
ＯＳトランジスタＮ１が、ディプリーション型のＮＭＯ
ＳトランジスタＤＮと基板領域にＶccが供給されたエン
ハンスメント型のＰＭＯＳトランジスタＥＰとの直列接
続回路に置換されたものであり、上記ＮＭＯＳトランジ
スタＤＮのゲートが前記ノードＳに接続され、上記ＰＭ
ＯＳトランジスタＥＰのゲートが前記ノードＳＢに接続
されている。
２中に示したロウメインデコーダ１２Ｍｉの第１のＮＭ
ＯＳトランジスタＮ１が、ディプリーション型のＮＭＯ
ＳトランジスタＤＮと基板領域にＶccが供給されたエン
ハンスメント型のＰＭＯＳトランジスタＥＰとの直列接
続回路に置換されたものであり、上記ＮＭＯＳトランジ
スタＤＮのゲートが前記ノードＳに接続され、上記ＰＭ
ＯＳトランジスタＥＰのゲートが前記ノードＳＢに接続
されている。
【００７１】上記ロウメインデコーダ１２Ｍｉの動作
は、前述した第１実施例におけるロウメインデコーダの
動作と比べて、消去非選択／書込み選択時に第２の電源
ノードＱの電位がＶccになった時の動作が異なり、その
他は同じであるのでその説明を省略する。即ち、消去非
選択／書込み選択時の最初は、ラッチ回路７３の第１の
電源ノードＰにＶcc、第２の電源ノードＱにＶssが印加
されているものとすれば、ノードＳがＶcc、ノードＳＢ
（制御信号Ｒ２）がＶssになる。これにより、第２のＮ
ＭＯＳトランジスタＮ２はオフ状態になるが、ディプリ
ーション型のＮＭＯＳトランジスタＤＮとエンハンスメ
ント型のＰＭＯＳトランジスタＥＰはそれぞれオン状態
になり、第１の出力ノードＡの電位（制御信号Ｒ３）は
ＰＭＯＳトランジスタＥＰの閾値で決まる値（ほぼ１
Ｖ）になり、第２のＰＭＯＳトランジスタＰ２はオン状
態になって制御信号Ｒ１がＶccになる。
は、前述した第１実施例におけるロウメインデコーダの
動作と比べて、消去非選択／書込み選択時に第２の電源
ノードＱの電位がＶccになった時の動作が異なり、その
他は同じであるのでその説明を省略する。即ち、消去非
選択／書込み選択時の最初は、ラッチ回路７３の第１の
電源ノードＰにＶcc、第２の電源ノードＱにＶssが印加
されているものとすれば、ノードＳがＶcc、ノードＳＢ
（制御信号Ｒ２）がＶssになる。これにより、第２のＮ
ＭＯＳトランジスタＮ２はオフ状態になるが、ディプリ
ーション型のＮＭＯＳトランジスタＤＮとエンハンスメ
ント型のＰＭＯＳトランジスタＥＰはそれぞれオン状態
になり、第１の出力ノードＡの電位（制御信号Ｒ３）は
ＰＭＯＳトランジスタＥＰの閾値で決まる値（ほぼ１
Ｖ）になり、第２のＰＭＯＳトランジスタＰ２はオン状
態になって制御信号Ｒ１がＶccになる。
【００７２】このようにセルブロック１１ｉの選択が確
定した後、第１の電源ノードＰの電位はＶppに昇圧さ
れ、制御信号Ｒ１がＶppになる。この後、第２の電源ノ
ードＱの電位がＶccに切り替わり、第２の電源ノードＱ
からエンハンスメント型のＰＭＯＳトランジスタＥＰお
よびディプリーション型のＮＭＯＳトランジスタＤＮを
介して第１の出力ノードＡを充電し、第１の出力ノード
Ａの電位（制御信号Ｒ３）がＶccになる。
定した後、第１の電源ノードＰの電位はＶppに昇圧さ
れ、制御信号Ｒ１がＶppになる。この後、第２の電源ノ
ードＱの電位がＶccに切り替わり、第２の電源ノードＱ
からエンハンスメント型のＰＭＯＳトランジスタＥＰお
よびディプリーション型のＮＭＯＳトランジスタＤＮを
介して第１の出力ノードＡを充電し、第１の出力ノード
Ａの電位（制御信号Ｒ３）がＶccになる。
【００７３】上記消去非選択／書込み選択時に、ロウサ
ブデコーダ１２Ｓｉは、上記制御信号Ｒ１、Ｒ２、Ｒ３
を受けると、トランジスタＴＰおよびＴＮがオンにな
り、トランジスタＮｄがオフになる。この場合、ゲート
にＶccの制御信号Ｒ３が印加されるＰＭＯＳトランジス
タＴＰは、ソース・ドレインに入力ノードからＶppが印
加されるので、そのゲート酸化膜にかかる電界ストレス
はＶpp−Ｖccであり、上記第１実施例のＶpp−３Ｖより
もさらに小さくなる。
ブデコーダ１２Ｓｉは、上記制御信号Ｒ１、Ｒ２、Ｒ３
を受けると、トランジスタＴＰおよびＴＮがオンにな
り、トランジスタＮｄがオフになる。この場合、ゲート
にＶccの制御信号Ｒ３が印加されるＰＭＯＳトランジス
タＴＰは、ソース・ドレインに入力ノードからＶppが印
加されるので、そのゲート酸化膜にかかる電界ストレス
はＶpp−Ｖccであり、上記第１実施例のＶpp−３Ｖより
もさらに小さくなる。
【００７４】なお、本発明は、上記実施例のＮＡＮＤ型
ＥＥＰＲＯＭに限らず、ＮＯＲ型ＥＥＰＲＯＭにも適用
でき、また、メモリセルのデータ消去に際して制御ゲー
トに接地電位を印加する方式あるいは負電圧のいずれを
印加する方式など任意の消去方式を持つＥＥＰＲＯＭに
適用できる。
ＥＥＰＲＯＭに限らず、ＮＯＲ型ＥＥＰＲＯＭにも適用
でき、また、メモリセルのデータ消去に際して制御ゲー
トに接地電位を印加する方式あるいは負電圧のいずれを
印加する方式など任意の消去方式を持つＥＥＰＲＯＭに
適用できる。
【００７５】
【発明の効果】上述したように本発明の不揮発性半導体
メモリによれば、書込み時や消去時にロウサブデコーダ
内の特定のトランジスタのゲート絶縁膜に多大な電界ス
トレスを受けることを防止でき、その信頼性の低下を防
止することができる。
メモリによれば、書込み時や消去時にロウサブデコーダ
内の特定のトランジスタのゲート絶縁膜に多大な電界ス
トレスを受けることを防止でき、その信頼性の低下を防
止することができる。
【図１】本発明の第１実施例のＮＡＮＤ型ＥＥＰＲＯＭ
の全体の構成を概略的に示すブロック図。
の全体の構成を概略的に示すブロック図。
【図２】図１中のロウメインデコーダ、ロウサブデコー
ダおよびセルブロックの１組の一例を示す回路図。
ダおよびセルブロックの１組の一例を示す回路図。
【図３】図２中のロウメインデコーダにおけるラッチ回
路の第１の電源ノードＰの印加電位および第２の電源ノ
ードＱの印加電位の波形例を示す図。
路の第１の電源ノードＰの印加電位および第２の電源ノ
ードＱの印加電位の波形例を示す図。
【図４】図２中の回路の動作例におけるロウメインデコ
ーダの内部ノードＳおよび複数の制御信号Ｒ１、Ｒ２、
Ｒ３の電位の関係を示す図。
ーダの内部ノードＳおよび複数の制御信号Ｒ１、Ｒ２、
Ｒ３の電位の関係を示す図。
【図５】本発明の第２実施例のＥＥＰＲＯＭにおけるロ
ウメインデコーダ、ロウサブデコーダおよびセルブロッ
クの１組の一例を示す回路図。
ウメインデコーダ、ロウサブデコーダおよびセルブロッ
クの１組の一例を示す回路図。
【図６】ブロック単位で独立に読み出し・書込み・消去
を行うＥＥＰＲＯＭの一例としてＮＡＮＤセル型ＥＥＰ
ＲＯＭの一部を示すブロック図。
を行うＥＥＰＲＯＭの一例としてＮＡＮＤセル型ＥＥＰ
ＲＯＭの一部を示すブロック図。
【図７】図６中のロウメインデコーダ、ロウサブデコー
ダおよびセルブロックの１組の一部を示す回路図。
ダおよびセルブロックの１組の一部を示す回路図。
【図８】図７中のメモリセルに対するデータの読み出し
・書込み・消去動作時における印加する電圧の一覧表を
示す図。
・書込み・消去動作時における印加する電圧の一覧表を
示す図。
11…メモリセルアレイ、１１ｉ…セルブロック、12…ロ
ウデコーダ、１２Ｍｉ…ロウメインデコーダ、１２Ｓｉ
…ロウサブデコーダ、Ｇ１、Ｇ２、…、Ｇ８…入力ノー
ド、ＴＧ…ＣＭＯＳトランスファゲート、ＴＰ…ＰＭＯ
Ｓトランジスタ、ＴＮ、Ｎｄ…ＮＭＯＳトランジスタ、
ＮＡＣ…ＮＡＮＤ型セル、ＷＬ１〜ＷＬ８…ワード線、
Ｍ1 〜Ｍ8 …不揮発性のメモリセル、Ｑ1 、Ｑ2 …選択
トランジスタ、ＢＬｉ…ビット線、ＣＳ…共通ソース
線、ＳＬ1 、ＳＬ2 …選択線、７０…ナンドゲート、７
１…第１のインバータ回路、７２…第２のインバータ回
路、７３…ラッチ回路、Ｐ…ラッチ回路の第１の電源ノ
ード、Ｑ…ラッチ回路の第２の電源ノード。
ウデコーダ、１２Ｍｉ…ロウメインデコーダ、１２Ｓｉ
…ロウサブデコーダ、Ｇ１、Ｇ２、…、Ｇ８…入力ノー
ド、ＴＧ…ＣＭＯＳトランスファゲート、ＴＰ…ＰＭＯ
Ｓトランジスタ、ＴＮ、Ｎｄ…ＮＭＯＳトランジスタ、
ＮＡＣ…ＮＡＮＤ型セル、ＷＬ１〜ＷＬ８…ワード線、
Ｍ1 〜Ｍ8 …不揮発性のメモリセル、Ｑ1 、Ｑ2 …選択
トランジスタ、ＢＬｉ…ビット線、ＣＳ…共通ソース
線、ＳＬ1 、ＳＬ2 …選択線、７０…ナンドゲート、７
１…第１のインバータ回路、７２…第２のインバータ回
路、７３…ラッチ回路、Ｐ…ラッチ回路の第１の電源ノ
ード、Ｑ…ラッチ回路の第２の電源ノード。
Claims (5)
- 【請求項１】 それぞれ電気的に書込み・消去可能な不
揮発性メモリセルのアレイを有する複数のセルブロック
と、 上記複数のセルブロックに対応して設けられ、ロウアド
レス信号をデコードし、読み出し／書き込み／消去の各
動作モードおよび対応するセルブロックの選択／非選択
に応じて電位が設定される複数の制御信号を出力する複
数のロウメインデコーダと、 上記複数のロウメインデコーダに対応して設けられ、対
応するロウメインデコーダから与えられる制御信号に応
じて対応するセルブロックの不揮発性メモリセルに対す
るデータの読み出し・書込み・消去を制御する複数のロ
ウサブデコーダとを具備し、 前記ロウサブデコーダは、読み出し／書き込み／消去の
各動作モードおよび対応するセルブロックのメモリセル
の制御ゲートに接続されているワード線の選択／非選択
に応じて所定の電圧が供給される入力ノードと、 この入力ノードと対応するワード線の一端との間に挿入
接続されたＰＭＯＳトランジスタと、 上記ワード線の一端と接地ノードとの間に接続されたプ
ルダウン用のＮＭＯＳトランジスタとを有し、 前記ロウメインデコーダは、対応するロウサブデコーダ
における前記ＰＭＯＳトランジスタのゲートとプルダウ
ン用ののＮＭＯＳトランジスタのゲートとに別々の制御
信号を供給することを特徴とする不揮発性半導体メモ
リ。 - 【請求項２】 それぞれ電気的に書込み・消去可能な不
揮発性メモリセルのアレイを有する複数のセルブロック
と、 上記複数のセルブロックに対応して設けられ、ロウアド
レス信号をデコードし、読み出し／書き込み／消去の各
動作モードおよび対応するセルブロックの選択／非選択
に応じて電位が設定される複数の制御信号を出力する複
数のロウメインデコーダと、 上記複数のロウメインデコーダに対応して設けられ、対
応するロウメインデコーダから与えられる制御信号に応
じて対応するセルブロックの不揮発性メモリセルに対す
るデータの読み出し・書込み・消去を制御する複数のロ
ウサブデコーダとを具備し、 前記ロウメインデコーダは、前記複数の制御信号として
第１乃至第３の制御信号を出力し、対応するセルブロッ
クの消去選択時／書込み非選択時には、上記第１の制御
信号の電位を第１の電位、前記第２の制御信号の電位を
電源電位、前記第３の制御信号の電位を電源電位より高
い第２の電位に設定し、対応するセルブロックの消去非
選択時／書込み選択時には前記第１の制御信号の電位を
第２の電位、前記第２の制御信号の電位を前記第１の電
位、前記第３の制御信号の電位を前記電源電位あるいは
これより低い第３の電位に設定する回路を有し、 前記ロウサブデコーダは、読み出し／書き込み／消去の
各動作モードおよび対応するセルブロックのメモリセル
の制御ゲートに接続されているワード線の選択／非選択
に応じて所定の電圧が供給される入力ノードと、 この入力ノードと対応するワード線の一端との間に挿入
接続され、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タとが並列に接続されたＣＭＯＳトランスファゲート
と、 上記ワード線の一端と接地ノードとの間に接続されたプ
ルダウン用のＮＭＯＳトランジスタとを有し、 上記ＣＭＯＳトランスファゲートのＰＭＯＳトランジス
タのゲートには前記第３の制御信号が印加され、前記プ
ルダウン用のＮＭＯＳトランジスタのゲートには前記第
２の制御信号が印加され、前記ＣＭＯＳトランスファゲ
ートのＮＭＯＳトランジスタのゲートには前記第１の制
御信号が印加されることを特徴とする不揮発性半導体メ
モリ。 - 【請求項３】 請求項２記載の不揮発性半導体メモリに
おいて、 前記ロウメインデコーダは、ロウアドレス信号をデコー
ドするナンドゲートと、 このナンドゲートの出力を反転させる第１のインバータ
回路と、 この第１のインバータ回路の出力を反転させ、前記第２
の制御信号を出力する第２のインバータ回路と、 上記２個のインバータ回路の出力をラッチするラッチ回
路とからなり、 上記ラッチ回路は、第１の電源ノードと第２の電源ノー
ドとの間に直列に接続された第１のＰＭＯＳトランジス
タおよび第１のＮＭＯＳトランジスタと、 上記第１の電源ノードと接地ノードとの間に直列に接続
された第２のＰＭＯＳトランジスタおよび第２のＮＭＯ
Ｓトランジスタとからなり、 前記第１のＮＭＯＳトランジスタのゲートに前記第１の
インバータ回路の出力が入力し、前記第２のＮＭＯＳト
ランジスタのゲートに前記第２のインバータ回路の出力
が入力し、前記第１のＰＭＯＳトランジスタおよび第１
のＮＭＯＳトランジスタの直列接続点は前記第２のＰＭ
ＯＳトランジスタのゲートに接続されると共に前記第３
の制御信号が取り出され、前記第２のＰＭＯＳトランジ
スタおよび第２のＮＭＯＳトランジスタの直列接続点は
前記第１のＰＭＯＳトランジスタのゲートに接続される
と共に前記第１の制御信号が取り出され、前記第１の電
源ノードには電源電圧またはこれより高い電圧が切換え
供給され、前記第２の電源ノードには上記電源電圧また
は接地電位が切換え供給されることを特徴とする不揮発
性半導体メモリ。 - 【請求項４】 請求項２記載の不揮発性半導体メモリに
おいて、 前記ロウメインデコーダは、ロウアドレス信号をデコー
ドするナンドゲートと、 このナンドゲートの出力を反転させる第１のインバータ
回路と、 この第１のインバータ回路の出力を反転させ、前記第２
の制御信号を出力する第２のインバータ回路と、 上記２個のインバータ回路の出力をラッチするラッチ回
路とからなり、 上記ラッチ回路は、第１の電源ノードと第２の電源ノー
ドとの間に直列に接続された第１のＰＭＯＳトランジス
タ、ディプリーション型の第１のＮＭＯＳトランジスタ
および基板領域に電源電位が供給された第３のＰＭＯＳ
トランジスタと、上記第１の電源ノードと接地ノードと
の間に直列に接続された第２のＰＭＯＳトランジスタお
よびエンハンスメント型の第２のＮＭＯＳトランジスタ
とからなり、前記第１のＮＭＯＳトランジスタのゲート
に前記第１のインバータ回路の出力が入力し、前記第２
のＮＭＯＳトランジスタのゲートおよび前記第３のＰＭ
ＯＳトランジスタのゲートに前記第２のインバータ回路
の出力が入力し、 前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳ
トランジスタの直列接続点は前記第２のＰＭＯＳトラン
ジスタのゲートに接続されると共に前記第３の制御信号
が取り出され、前記第２のＰＭＯＳトランジスタおよび
第２のＮＭＯＳトランジスタの直列接続点は前記第１の
ＰＭＯＳトランジスタのゲートに接続されると共に前記
第１の制御信号が取り出され、前記第１の電源ノードに
は電源電圧またはこれより高い電圧が切換え供給され、
前記第２の電源ノードには上記電源電圧または接地電位
が切換え供給されることを特徴とする不揮発性半導体メ
モリ。 - 【請求項５】 請求項３または４記載の不揮発性半導体
メモリにおいて、 前記ロウメインデコーダは、対応するセルブロックの消
去選択時あるいは書込み選択時には、前記第１の電源ノ
ードに電源電圧が供給されると共に前記第２の電源ノー
ドには接地電位が供給され、この後に前記第１の電源ノ
ードが電源電圧からこれより高い電圧に切換えられ、こ
の後に前記第２の電源ノードが接地電位から電源電圧に
切換えられることを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16163195A JP3667821B2 (ja) | 1995-06-28 | 1995-06-28 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16163195A JP3667821B2 (ja) | 1995-06-28 | 1995-06-28 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917189A true JPH0917189A (ja) | 1997-01-17 |
| JP3667821B2 JP3667821B2 (ja) | 2005-07-06 |
Family
ID=15738865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16163195A Expired - Fee Related JP3667821B2 (ja) | 1995-06-28 | 1995-06-28 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3667821B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198685B1 (en) | 1999-03-02 | 2001-03-06 | Nec Corporation | Word-line driving circuit and semiconductor memory device |
| JP2006114139A (ja) * | 2004-10-14 | 2006-04-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2007081880A (ja) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器 |
-
1995
- 1995-06-28 JP JP16163195A patent/JP3667821B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198685B1 (en) | 1999-03-02 | 2001-03-06 | Nec Corporation | Word-line driving circuit and semiconductor memory device |
| JP2006114139A (ja) * | 2004-10-14 | 2006-04-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2007081880A (ja) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3667821B2 (ja) | 2005-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100454116B1 (ko) | 비휘발성 메모리를 프로그래밍하기 위한 비트라인 셋업 및디스차지 회로 | |
| US6587375B2 (en) | Row decoder for a nonvolatile memory device | |
| US5511022A (en) | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof | |
| KR100612569B1 (ko) | 향상된 프리-프로그램 기능을 가지는 플래쉬 메모리 장치및 그 프리-프로그램 동작 제어방법 | |
| JP3898349B2 (ja) | 半導体記憶装置 | |
| US6285587B1 (en) | Memory cell string structure of a flash memory device | |
| JP3098189B2 (ja) | 不揮発性半導体メモリのデータ読出回路 | |
| JP3940570B2 (ja) | 半導体記憶装置 | |
| JPH06215591A (ja) | 不揮発性半導体記憶装置 | |
| US6134157A (en) | Nonvolatile semiconductor memory device capable of preventing data from being written in error | |
| JP4047001B2 (ja) | 不揮発性半導体メモリ装置、そのローカルロウデコーダ構造、及び半導体メモリ装置、同装置でのワードライン駆動方法 | |
| JP3662725B2 (ja) | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 | |
| JPH04186598A (ja) | 不揮発性半導体記憶装置 | |
| JP3615009B2 (ja) | 半導体記憶装置 | |
| JP3637211B2 (ja) | 半導体記憶装置 | |
| JP4398986B2 (ja) | 電圧バイアス回路 | |
| JP3615041B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000048582A (ja) | 半導体記憶装置 | |
| JP3993581B2 (ja) | 半導体記憶装置 | |
| JP3667821B2 (ja) | 不揮発性半導体メモリ | |
| JP3181478B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH05225791A (ja) | 電気的消去可能でプログラム可能なリードオンリメモリ | |
| JPH1186573A (ja) | 不揮発性半導体記憶装置 | |
| JP3993582B2 (ja) | 電圧バイアス回路 | |
| KR0140902B1 (ko) | 전기적 및 일괄적으로 소거가능한 특성을 갖는 비휘발성 반도체 메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040811 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050407 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080415 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |