JPH05225791A - 電気的消去可能でプログラム可能なリードオンリメモリ - Google Patents
電気的消去可能でプログラム可能なリードオンリメモリInfo
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- JPH05225791A JPH05225791A JP32014292A JP32014292A JPH05225791A JP H05225791 A JPH05225791 A JP H05225791A JP 32014292 A JP32014292 A JP 32014292A JP 32014292 A JP32014292 A JP 32014292A JP H05225791 A JPH05225791 A JP H05225791A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】過度消去されて予定のしきい電圧を外れたメモ
リセルが存在したとしても、正確な読出しを実行できる
ようなＥＥＰＲＯＭを提供する。 【構成】１トランジスタ形のメモリセルで構成されたＥ
ＥＰＲＯＭにおいて、読出しを実行する際に、過度消去
状態にあるメモリセルＭＣ２１（例えばしきい電圧が−
１．５Ｖ）が選択されないとき、メモリセルＭＣ２１が
接続されているワードラインＷＬ２に対し、メモリセル
ＭＣ２１のしきい電圧との関係でメモリセルＭＣ２１が
動作しない電圧（例えば−２〜−５Ｖ）を供給する。し
たがって、このときメモリセルＭＣ２１が“オン”とな
ることを防止できる。
リセルが存在したとしても、正確な読出しを実行できる
ようなＥＥＰＲＯＭを提供する。 【構成】１トランジスタ形のメモリセルで構成されたＥ
ＥＰＲＯＭにおいて、読出しを実行する際に、過度消去
状態にあるメモリセルＭＣ２１（例えばしきい電圧が−
１．５Ｖ）が選択されないとき、メモリセルＭＣ２１が
接続されているワードラインＷＬ２に対し、メモリセル
ＭＣ２１のしきい電圧との関係でメモリセルＭＣ２１が
動作しない電圧（例えば−２〜−５Ｖ）を供給する。し
たがって、このときメモリセルＭＣ２１が“オン”とな
ることを防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的消去可能でプロ
グラム可能な不揮発性のメモリ装置（電気的消去可能で
プログラム可能なリードオンリメモリ：ＥＥＰＲＯＭ）
に関し、特に１トランジスタ形のメモリセルを有するＥ
ＥＰＲＯＭに関するものである。
グラム可能な不揮発性のメモリ装置（電気的消去可能で
プログラム可能なリードオンリメモリ：ＥＥＰＲＯＭ）
に関し、特に１トランジスタ形のメモリセルを有するＥ
ＥＰＲＯＭに関するものである。
【０００２】
【従来の技術】電気的にデータの消去、プログラムが可
能なＥＥＰＲＯＭに使用されるメモリセルは、開発当
初、選択用のトランジスタと感知用のトランジスタとか
ら構成されていた。しかし、このような構成ではセルサ
イズが大きくなるため、メモリ装置の高集積化にはあま
り適したものではなかった。そこで、１９８０年、Most
ekのＫＵＰＥＣ等が１トランジスタ形ＥＥＰＲＯＭを発
表した（ＩＥＤＭ８０、ｐｐ．６０２〜）。そして、１
９８１年には東芝から、また、１９８５年にはＥＸＥＬ
社から１トランジスタ形メモリセルが提案され（１９８
５年ＩＥＤＭ、ｐｐ．６１６〜６１９、ＵＳ Ｐａｔ．
４、６９８、７８７）、その後、より信頼性の高いフラ
ッシュ型のメモリセルがＩＮＴＥＬ社によって開発され
た（１９８８年、Symposium on ＶＬＳＩ Tech.、ｐ
ｐ．３１〜３２）。
能なＥＥＰＲＯＭに使用されるメモリセルは、開発当
初、選択用のトランジスタと感知用のトランジスタとか
ら構成されていた。しかし、このような構成ではセルサ
イズが大きくなるため、メモリ装置の高集積化にはあま
り適したものではなかった。そこで、１９８０年、Most
ekのＫＵＰＥＣ等が１トランジスタ形ＥＥＰＲＯＭを発
表した（ＩＥＤＭ８０、ｐｐ．６０２〜）。そして、１
９８１年には東芝から、また、１９８５年にはＥＸＥＬ
社から１トランジスタ形メモリセルが提案され（１９８
５年ＩＥＤＭ、ｐｐ．６１６〜６１９、ＵＳ Ｐａｔ．
４、６９８、７８７）、その後、より信頼性の高いフラ
ッシュ型のメモリセルがＩＮＴＥＬ社によって開発され
た（１９８８年、Symposium on ＶＬＳＩ Tech.、ｐ
ｐ．３１〜３２）。
【０００３】このフラッシュ型メモリセルは図４に示す
ように、ドレイン領域１とソース領域２との間に位置し
たチャネル領域の上部に、ゲート酸化膜３を介して積層
されたフローティングゲート４と、その上部に形成され
たコントロールゲート６とから構成されており、そして
ドレイン領域１にはビットライン７が接続されている。
フローティングゲート４はソース領域２と一部オーバー
ラップするようになっており、その部分でのトンネル現
象を利用してデータの消去が行われる。このようなフラ
ッシュ型メモリセルの読出し、消去、プログラムのメカ
ニズムを図５、図６、及び表１を参照して簡単に説明す
る。
ように、ドレイン領域１とソース領域２との間に位置し
たチャネル領域の上部に、ゲート酸化膜３を介して積層
されたフローティングゲート４と、その上部に形成され
たコントロールゲート６とから構成されており、そして
ドレイン領域１にはビットライン７が接続されている。
フローティングゲート４はソース領域２と一部オーバー
ラップするようになっており、その部分でのトンネル現
象を利用してデータの消去が行われる。このようなフラ
ッシュ型メモリセルの読出し、消去、プログラムのメカ
ニズムを図５、図６、及び表１を参照して簡単に説明す
る。
【０００４】図５で読出しを実行するとき、ゲート電圧
Ｖｇを５Ｖとし、ドレイン電圧Ｖｄを０Ｖより大きく５
Ｖより小さくし、そしてソース電圧Ｖｓを０Ｖとしてト
ランジスタのしきい電圧を感知することで、記憶された
データが読み出される。一方、プログラムを実行すると
きは、ゲート電圧Ｖｇを１２．５Ｖ程度の高電圧とし、
ドレイン電圧Ｖｄを６．５Ｖ、そしてソース電圧Ｖｓを
０Ｖとすることで、ドレイン付近にアバランシェ現象を
発生させ、フローティングゲート４とオーバーラップさ
れたドレイン領域１の端部からフローティングゲート４
へ高エネルギー電子を注入し、しきい電圧を高くする。
そして、消去を実行するときは、ゲート電圧Ｖｇを０
Ｖ、ソース電圧Ｖｓを１１．５Ｖ程度の高電圧とするこ
とによって、フローティングゲート４からソース領域２
へ、トンネル現象を利用して電子を移動させてしきい電
圧を低下させ、データを消去する。このように、コント
ロールゲート６と拡散領域との間の電界による電子のト
ンネル現象を利用して実行されるようになっている。こ
のときの印加電圧の状態を次の表１に示す。
Ｖｇを５Ｖとし、ドレイン電圧Ｖｄを０Ｖより大きく５
Ｖより小さくし、そしてソース電圧Ｖｓを０Ｖとしてト
ランジスタのしきい電圧を感知することで、記憶された
データが読み出される。一方、プログラムを実行すると
きは、ゲート電圧Ｖｇを１２．５Ｖ程度の高電圧とし、
ドレイン電圧Ｖｄを６．５Ｖ、そしてソース電圧Ｖｓを
０Ｖとすることで、ドレイン付近にアバランシェ現象を
発生させ、フローティングゲート４とオーバーラップさ
れたドレイン領域１の端部からフローティングゲート４
へ高エネルギー電子を注入し、しきい電圧を高くする。
そして、消去を実行するときは、ゲート電圧Ｖｇを０
Ｖ、ソース電圧Ｖｓを１１．５Ｖ程度の高電圧とするこ
とによって、フローティングゲート４からソース領域２
へ、トンネル現象を利用して電子を移動させてしきい電
圧を低下させ、データを消去する。このように、コント
ロールゲート６と拡散領域との間の電界による電子のト
ンネル現象を利用して実行されるようになっている。こ
のときの印加電圧の状態を次の表１に示す。
【０００５】
【表１】
【０００６】図６に示すように、上記のようにして消去
又はプログラムされたメモリセルの読出しのために、ゲ
ート電圧Ｖｇを５Ｖ、ドレイン電圧Ｖｄを０〜５Ｖとし
て印加した場合、消去されたメモリセルにおいては１０
０μＡ程度のドレイン電流Ｉｄが検出されるので“オ
ン”として読み出され、プログラムされたメモリセルに
おいてはドレイン電流Ｉｄ＝０なので“オフ”として読
み出される。
又はプログラムされたメモリセルの読出しのために、ゲ
ート電圧Ｖｇを５Ｖ、ドレイン電圧Ｖｄを０〜５Ｖとし
て印加した場合、消去されたメモリセルにおいては１０
０μＡ程度のドレイン電流Ｉｄが検出されるので“オ
ン”として読み出され、プログラムされたメモリセルに
おいてはドレイン電流Ｉｄ＝０なので“オフ”として読
み出される。
【０００７】上述のような１トランジスタ形メモリセル
はＥＥＰＲＯＭ内でマトリックス形態で配列されてお
り、これらのコントロールゲートにはワードラインが接
続され、またそのドレインにはビットラインが接続され
て一つのメモリセルアレイを形成している。そして、ア
ドレスデコーディングによってワードラインが選択され
ると、該ワードラインに接続されているメモリセルは一
括的に消去又はプログラムできるようになっている。一
方、メモリセルアレイ上の特定のメモリセルの読出しを
実行する場合には、非選択のワードラインに接続されて
いるメモリセルのゲート電圧Ｖｇが０Ｖとされて該メモ
リセル、すなわちトランジスタが“オフ”となる。
はＥＥＰＲＯＭ内でマトリックス形態で配列されてお
り、これらのコントロールゲートにはワードラインが接
続され、またそのドレインにはビットラインが接続され
て一つのメモリセルアレイを形成している。そして、ア
ドレスデコーディングによってワードラインが選択され
ると、該ワードラインに接続されているメモリセルは一
括的に消去又はプログラムできるようになっている。一
方、メモリセルアレイ上の特定のメモリセルの読出しを
実行する場合には、非選択のワードラインに接続されて
いるメモリセルのゲート電圧Ｖｇが０Ｖとされて該メモ
リセル、すなわちトランジスタが“オフ”となる。
【０００８】このようなＥＥＰＲＯＭにおいて、図７に
示すように、消去又はプログラムされたメモリセルのし
きい電圧（ＶTH）の分布をみてみると、完全に一定では
なく、ガウス分布を示すことが分かる。このとき、消去
されたメモリセルのしきい電圧はプログラムされたメモ
リセルのしきい電圧より低電圧となっている。
示すように、消去又はプログラムされたメモリセルのし
きい電圧（ＶTH）の分布をみてみると、完全に一定では
なく、ガウス分布を示すことが分かる。このとき、消去
されたメモリセルのしきい電圧はプログラムされたメモ
リセルのしきい電圧より低電圧となっている。
【０００９】同図中の斜線部分Ａ、Ｂ、Ｃは、予定のし
きい電圧の値を外れたメモリセルの存在を表している。
すなわち、斜線部分Ａに該当するメモリセルは過度に消
去された状態にあり、斜線部分Ｂに該当するメモリセル
は完全に消去されなかった状態にあり、そして斜線部分
Ｃに該当するメモリセルは完全にプログラムされなかっ
た状態にある。このうち、斜線部分Ｂ、Ｃに該当するメ
モリセルは消去及びプログラムを反復することによって
補正できる（例えば１９９１年大韓民国特許出願第１４
０９６号）。
きい電圧の値を外れたメモリセルの存在を表している。
すなわち、斜線部分Ａに該当するメモリセルは過度に消
去された状態にあり、斜線部分Ｂに該当するメモリセル
は完全に消去されなかった状態にあり、そして斜線部分
Ｃに該当するメモリセルは完全にプログラムされなかっ
た状態にある。このうち、斜線部分Ｂ、Ｃに該当するメ
モリセルは消去及びプログラムを反復することによって
補正できる（例えば１９９１年大韓民国特許出願第１４
０９６号）。
【００１０】ところが、斜線部分Ａに該当するメモリセ
ルは、再度消去を行った場合、さらにしきい電圧が低く
なり負のしきい電圧となり得る。このように過度消去さ
れて負のしきい電圧をもったメモリセルがアレイ内に存
在し、読出しのときにそのメモリセルが非選択とされる
場合、非選択のワードラインの電圧である０Ｖがゲート
に印加されても、その非選択のメモリセルは“オン”と
なってしまう。これを図８を用いて説明する。すなわ
ち、メモリセルＭＣ２が過度消去されて−１．５Ｖ程度
のしきい電圧となっている場合に、メモリセルＭＣ１が
選択されたと仮定してみる。表１に示したようにワード
ラインＷＬ１には５Ｖ、ビットラインＢＬ１には３Ｖ
（≦５Ｖ）が印加され、一方、ワードラインＷＬ２には
０Ｖ、ビットラインＢＬ２には０Ｖが印加される。この
とき、非選択のメモリセルＭＣ２は“オフ”でなければ
ならないにもかかわらず、しきい電圧が負であるため
“オフ”とならず、あたかもメモリセルＭＣ１が“オ
ン”となったかのようにメモリセルＭＣ２を介してビッ
トライン電流が生じるため、メモリセルＭＣ１のデータ
を正しく読み出すことができないことになる。このよう
に、メモリ装置の誤動作を生じてしまうという問題が発
生する。
ルは、再度消去を行った場合、さらにしきい電圧が低く
なり負のしきい電圧となり得る。このように過度消去さ
れて負のしきい電圧をもったメモリセルがアレイ内に存
在し、読出しのときにそのメモリセルが非選択とされる
場合、非選択のワードラインの電圧である０Ｖがゲート
に印加されても、その非選択のメモリセルは“オン”と
なってしまう。これを図８を用いて説明する。すなわ
ち、メモリセルＭＣ２が過度消去されて−１．５Ｖ程度
のしきい電圧となっている場合に、メモリセルＭＣ１が
選択されたと仮定してみる。表１に示したようにワード
ラインＷＬ１には５Ｖ、ビットラインＢＬ１には３Ｖ
（≦５Ｖ）が印加され、一方、ワードラインＷＬ２には
０Ｖ、ビットラインＢＬ２には０Ｖが印加される。この
とき、非選択のメモリセルＭＣ２は“オフ”でなければ
ならないにもかかわらず、しきい電圧が負であるため
“オフ”とならず、あたかもメモリセルＭＣ１が“オ
ン”となったかのようにメモリセルＭＣ２を介してビッ
トライン電流が生じるため、メモリセルＭＣ１のデータ
を正しく読み出すことができないことになる。このよう
に、メモリ装置の誤動作を生じてしまうという問題が発
生する。
【００１１】
【発明が解決しようとする課題】したがって本発明で
は、たとえ過度消去されたメモリセルが存在していて
も、これに関係なく、正確な読出しを実行できるような
ＥＥＰＲＯＭを提供することを目的とする。
は、たとえ過度消去されたメモリセルが存在していて
も、これに関係なく、正確な読出しを実行できるような
ＥＥＰＲＯＭを提供することを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明は、一つのトランジスタから構成された
メモリセルを有してなる電気的消去可能でプログラム可
能なリードオンリメモリにおいて、過度消去されたメモ
リセルが存在する場合の読出し実行の際、その過度消去
状態にあるメモリセルが選択されないときに、該メモリ
セルが接続されているワードラインに対し、該メモリセ
ルのしきい電圧との関係で該メモリセルが動作しない電
圧を供給するようになっていることを特徴とする。
るために本発明は、一つのトランジスタから構成された
メモリセルを有してなる電気的消去可能でプログラム可
能なリードオンリメモリにおいて、過度消去されたメモ
リセルが存在する場合の読出し実行の際、その過度消去
状態にあるメモリセルが選択されないときに、該メモリ
セルが接続されているワードラインに対し、該メモリセ
ルのしきい電圧との関係で該メモリセルが動作しない電
圧を供給するようになっていることを特徴とする。
【００１３】このように、読出しが実行される際に、選
択されない過度消去状態にあるメモリセルについて、該
メモリセルのしきい電圧との関係において、そのゲート
にメモリセルが動作しないような電圧を印加すること
で、該過度消去状態のメモリセルが“オン”となること
を防止でき、誤ったデータが読み出されることはなくな
る。
択されない過度消去状態にあるメモリセルについて、該
メモリセルのしきい電圧との関係において、そのゲート
にメモリセルが動作しないような電圧を印加すること
で、該過度消去状態のメモリセルが“オン”となること
を防止でき、誤ったデータが読み出されることはなくな
る。
【００１４】
【実施例】以下、添付の図面を参照して本発明の実施例
を、Ｎチャネル形トランジスタを使用した場合について
説明する。尚、共通する部分には同じ符号を付し、重複
する説明は省略する。
を、Ｎチャネル形トランジスタを使用した場合について
説明する。尚、共通する部分には同じ符号を付し、重複
する説明は省略する。
【００１５】第１実施例（図１） この実施例における消去、プログラムの過程、及びこれ
らの過程における電圧の状態は前述の従来例と同様のも
のである。図中、メモリセルＭＣ２１が過度消去されて
いるものとする。メモリセルＭＣ１１が選択される場
合、表２に示すように、ワードラインＷＬ１には５Ｖ、
ビットラインＢＬ１には１〜３Ｖ、ビットラインＢＬ２
には０Ｖが印加される。そして共通ソースラインＣＳに
は０Ｖが印加される。一方、過度消去されたメモリセル
ＭＣ２１に接続されたワードラインＷＬ２には−２〜−
５Ｖの電圧が印加される。次の表２は、このような図１
の回路の読出しにおいて供給される電圧の状態を示して
いる。
らの過程における電圧の状態は前述の従来例と同様のも
のである。図中、メモリセルＭＣ２１が過度消去されて
いるものとする。メモリセルＭＣ１１が選択される場
合、表２に示すように、ワードラインＷＬ１には５Ｖ、
ビットラインＢＬ１には１〜３Ｖ、ビットラインＢＬ２
には０Ｖが印加される。そして共通ソースラインＣＳに
は０Ｖが印加される。一方、過度消去されたメモリセル
ＭＣ２１に接続されたワードラインＷＬ２には−２〜−
５Ｖの電圧が印加される。次の表２は、このような図１
の回路の読出しにおいて供給される電圧の状態を示して
いる。
【００１６】
【表２】
【００１７】以上より分かるように、たとえ過度消去さ
れているとしても、表２のような状態で設定されるメモ
リセルＭＣ２１のゲート−ソース間の電圧は、メモリセ
ルＭＣ２１のしきい電圧を越えないので、メモリセルＭ
Ｃ２１は“オフ”となる。したがって、ビットラインＢ
Ｌ１には選択されたメモリセルＭＣ１１のしきい電圧に
従った電流のみが現れ、正確な読出しが実行されるもの
である。すなわち、過度消去されたメモリセルのしきい
電圧を勘案して、該メモリセルが接続されている非選択
のワードラインに、過度消去であっても“オン”となら
ないようなゲート電圧を供給するものである。このよう
な電圧を供給する手段については図３を用いて後述す
る。
れているとしても、表２のような状態で設定されるメモ
リセルＭＣ２１のゲート−ソース間の電圧は、メモリセ
ルＭＣ２１のしきい電圧を越えないので、メモリセルＭ
Ｃ２１は“オフ”となる。したがって、ビットラインＢ
Ｌ１には選択されたメモリセルＭＣ１１のしきい電圧に
従った電流のみが現れ、正確な読出しが実行されるもの
である。すなわち、過度消去されたメモリセルのしきい
電圧を勘案して、該メモリセルが接続されている非選択
のワードラインに、過度消去であっても“オン”となら
ないようなゲート電圧を供給するものである。このよう
な電圧を供給する手段については図３を用いて後述す
る。
【００１８】第２実施例（図２） この実施例は、ワードラインＷＬ１に接続されたメモリ
セルＭＣ１１及びＭＣ１２と、ワードラインＷＬ４に接
続されたメモリセルＭＣ４１とが過度消去された状態に
あり、ワードラインＷＬ３に接続されたメモリセルＭＣ
３１が選択される場合を示している。第１行と第２行と
にそれぞれ配列されたメモリセルＭＣ１１、ＭＣ１２、
及びＭＣ２１、ＭＣ２２の各ソースは第１共通ソースラ
インＣＳ１に共通に接続されている。同様に、第３行と
第４行とにそれぞれ配列されたメモリセルＭＣ３１、Ｍ
Ｃ３２、及びＭＣ４１、ＭＣ４２の各ソースは第２共通
ソースラインＣＳ２に接続されており、第５行と第６行
とにそれぞれ配列されたメモリセルＭＣ５１、ＭＣ５
２、及びＭＣ６１、ＭＣ６２の各ソースは第３共通ソー
スラインＣＳ３に接続されている。これら各共通ソース
ラインに設けられている伝達トランジスタＴ１、Ｔ２、
Ｔ３は、アドレス信号Ａ１、Ａ２、Ａ３によって各々制
御されるようになっている。
セルＭＣ１１及びＭＣ１２と、ワードラインＷＬ４に接
続されたメモリセルＭＣ４１とが過度消去された状態に
あり、ワードラインＷＬ３に接続されたメモリセルＭＣ
３１が選択される場合を示している。第１行と第２行と
にそれぞれ配列されたメモリセルＭＣ１１、ＭＣ１２、
及びＭＣ２１、ＭＣ２２の各ソースは第１共通ソースラ
インＣＳ１に共通に接続されている。同様に、第３行と
第４行とにそれぞれ配列されたメモリセルＭＣ３１、Ｍ
Ｃ３２、及びＭＣ４１、ＭＣ４２の各ソースは第２共通
ソースラインＣＳ２に接続されており、第５行と第６行
とにそれぞれ配列されたメモリセルＭＣ５１、ＭＣ５
２、及びＭＣ６１、ＭＣ６２の各ソースは第３共通ソー
スラインＣＳ３に接続されている。これら各共通ソース
ラインに設けられている伝達トランジスタＴ１、Ｔ２、
Ｔ３は、アドレス信号Ａ１、Ａ２、Ａ３によって各々制
御されるようになっている。
【００１９】まず、プログラムを実行する場合の電圧状
態について説明する。この場合、ワードラインＷＬ３に
１０〜１２Ｖ、ビットラインＢＬ１に５〜１０Ｖ、ワー
ドラインＷＬ１、ＷＬ２、及びＷＬ４〜ＷＬ６とビット
ラインＢＬ２とに０Ｖ、メモリセルＭＣ３１のソースに
接続された第２共通ソースラインＣＳ２に０Ｖがそれぞ
れ供給される。
態について説明する。この場合、ワードラインＷＬ３に
１０〜１２Ｖ、ビットラインＢＬ１に５〜１０Ｖ、ワー
ドラインＷＬ１、ＷＬ２、及びＷＬ４〜ＷＬ６とビット
ラインＢＬ２とに０Ｖ、メモリセルＭＣ３１のソースに
接続された第２共通ソースラインＣＳ２に０Ｖがそれぞ
れ供給される。
【００２０】次に、読出しを実行する場合を説明する。
メモリセルＭＣ３１とソースを共有するメモリセルＭＣ
４１のワードラインＷＬ４には−２〜−５Ｖの電圧が印
加される。そして非選択の各メモリセルのソースに接続
された第１、第３共通ソースラインＣＳ１、ＣＳ３はフ
ローティング状態とされ、アドレス信号Ａ１、Ａ３が０
Ｖとなって伝達トランジスタＴ１、Ｔ３が“オフ”とな
る。一方、伝達トランジスタＴ２のゲートには５Ｖのア
ドレス信号Ａ２が供給され、伝達トランジスタＴ２が
“オン”となり、これによってメモリセルＭＣ３１のソ
ースと第２共通ソースラインＣＳ２との間に電流経路が
形成される。このとき、過度消去された状態のメモリセ
ルＭＣ１１、ＭＣ１２のゲートが接続されているワード
ラインＷＬ１は０Ｖであるので、従来例のようにメモリ
セルＭＣ１１、ＭＣ１２はチャネルを形成できる条件下
にある。しかし、これらのソースが接続されている伝達
トランジスタＴ１は“オフ”なので電流プルダウン経路
が形成されることはなく、また、隣接するメモリセルＭ
Ｃ２１、ＭＣ２２が“オフ”となっているので（すなわ
ち、ソースがフローティング状態）、選択されたメモリ
セルＭＣ３１のデータが現れるビットラインＢＬ１の電
位はメモリセルＭＣ１１、ＭＣ１２の影響を受ける心配
がない。一方、メモリセルＭＣ３１とソースを共有する
メモリセルＭＣ４１のワードラインＷＬ４に印加される
負の電圧−２〜−５Ｖにより、過度消去された状態のメ
モリセルＭＣ４１が“オフ”となるのは前述の図１の場
合と同じである。したがって、この実施例によれば、ビ
ットラインＢＬ１とメモリセルＭＣ３１のチャネルと第
２共通ソースラインＣＳ２とから構成される電流経路の
みが形成されるので、選択されたメモリセルＭＣ３１に
記憶されているデータを正確に読み出すことができる。
このような読出しの過程で供給される電圧の状態を次の
表３に示す。
メモリセルＭＣ３１とソースを共有するメモリセルＭＣ
４１のワードラインＷＬ４には−２〜−５Ｖの電圧が印
加される。そして非選択の各メモリセルのソースに接続
された第１、第３共通ソースラインＣＳ１、ＣＳ３はフ
ローティング状態とされ、アドレス信号Ａ１、Ａ３が０
Ｖとなって伝達トランジスタＴ１、Ｔ３が“オフ”とな
る。一方、伝達トランジスタＴ２のゲートには５Ｖのア
ドレス信号Ａ２が供給され、伝達トランジスタＴ２が
“オン”となり、これによってメモリセルＭＣ３１のソ
ースと第２共通ソースラインＣＳ２との間に電流経路が
形成される。このとき、過度消去された状態のメモリセ
ルＭＣ１１、ＭＣ１２のゲートが接続されているワード
ラインＷＬ１は０Ｖであるので、従来例のようにメモリ
セルＭＣ１１、ＭＣ１２はチャネルを形成できる条件下
にある。しかし、これらのソースが接続されている伝達
トランジスタＴ１は“オフ”なので電流プルダウン経路
が形成されることはなく、また、隣接するメモリセルＭ
Ｃ２１、ＭＣ２２が“オフ”となっているので（すなわ
ち、ソースがフローティング状態）、選択されたメモリ
セルＭＣ３１のデータが現れるビットラインＢＬ１の電
位はメモリセルＭＣ１１、ＭＣ１２の影響を受ける心配
がない。一方、メモリセルＭＣ３１とソースを共有する
メモリセルＭＣ４１のワードラインＷＬ４に印加される
負の電圧−２〜−５Ｖにより、過度消去された状態のメ
モリセルＭＣ４１が“オフ”となるのは前述の図１の場
合と同じである。したがって、この実施例によれば、ビ
ットラインＢＬ１とメモリセルＭＣ３１のチャネルと第
２共通ソースラインＣＳ２とから構成される電流経路の
みが形成されるので、選択されたメモリセルＭＣ３１に
記憶されているデータを正確に読み出すことができる。
このような読出しの過程で供給される電圧の状態を次の
表３に示す。
【００２１】
【表３】
【００２２】尚、この実施例においても、図１の第１実
施例と同様の方法を使用してもよいことは、この分野で
通常の技術知識をもつものなら容易に理解できるであろ
う。すなわち、この場合にはワードラインＷＬ１にもワ
ードラインＷＬ４と同じように−２〜−５Ｖの負の電圧
を印加すればよい。
施例と同様の方法を使用してもよいことは、この分野で
通常の技術知識をもつものなら容易に理解できるであろ
う。すなわち、この場合にはワードラインＷＬ１にもワ
ードラインＷＬ４と同じように−２〜−５Ｖの負の電圧
を印加すればよい。
【００２３】上記の第１実施例、第２実施例で使用され
る−２〜−５Ｖ（以下、“Ｖｂ”とする）、１０〜１２
Ｖ（以下、“Ｖｐｐ”とする）、及び５Ｖの電圧をワー
ドラインに供給する回路、すなわちワードラインドライ
バの一実施例を図３に示す。この回路は、読出しが実行
されるとき、非選択のワードラインには過度消去された
メモリセルのしきい電圧を越えないレベルの電圧を供給
し、選択されるメモリセルのワードラインには５Ｖの電
圧を供給するものである。同図のワードラインドライバ
は、各ワードラインに備えられるものであり、入力され
るアドレス信号ＡＤＤｉはローデコーダから出力される
信号である。
る−２〜−５Ｖ（以下、“Ｖｂ”とする）、１０〜１２
Ｖ（以下、“Ｖｐｐ”とする）、及び５Ｖの電圧をワー
ドラインに供給する回路、すなわちワードラインドライ
バの一実施例を図３に示す。この回路は、読出しが実行
されるとき、非選択のワードラインには過度消去された
メモリセルのしきい電圧を越えないレベルの電圧を供給
し、選択されるメモリセルのワードラインには５Ｖの電
圧を供給するものである。同図のワードラインドライバ
は、各ワードラインに備えられるものであり、入力され
るアドレス信号ＡＤＤｉはローデコーダから出力される
信号である。
【００２４】電源電圧Ｖｃｃ／電圧Ｖｐｐ端すなわちノ
ード３と電圧Ｖｂ端との間にはＰＭＯＳトランジスタＭ
３とＮＭＯＳトランジスタＭ４とから構成されたインバ
ータ１５が設けられている。このインバータ１５の出力
はワードラインに供給される。インバータ１５の出力端
４は、ノード３とインバータ１５の入力端２との間にチ
ャネルが接続されたＰＭＯＳトランジスタＭ２のゲート
に接続されている。また、インバータ１５の入力端２と
アドレス信号ＡＤＤｉが供給される信号入力端１との間
には、５Ｖの電圧源にゲートが接続されたＮＭＯＳトラ
ンジスタＭ１が設けられている。
ード３と電圧Ｖｂ端との間にはＰＭＯＳトランジスタＭ
３とＮＭＯＳトランジスタＭ４とから構成されたインバ
ータ１５が設けられている。このインバータ１５の出力
はワードラインに供給される。インバータ１５の出力端
４は、ノード３とインバータ１５の入力端２との間にチ
ャネルが接続されたＰＭＯＳトランジスタＭ２のゲート
に接続されている。また、インバータ１５の入力端２と
アドレス信号ＡＤＤｉが供給される信号入力端１との間
には、５Ｖの電圧源にゲートが接続されたＮＭＯＳトラ
ンジスタＭ１が設けられている。
【００２５】ノード３には、読出しが実行されるとき５
Ｖの電圧が印加され、プログラムが実行されるとき電圧
Ｖｐｐが供給される。この電圧Ｖｐｐは、例えば大韓民
国特許出願第９０−１２８１６号、第９０−１４８２９
号等に開示されているような高電圧発生回路を用いて発
生できる。また、読出し時の電圧Ｖｂを供給するために
は、ＤＲＡＭ等で使用されるバックバイアスゼネレータ
を使用するとよい。
Ｖの電圧が印加され、プログラムが実行されるとき電圧
Ｖｐｐが供給される。この電圧Ｖｐｐは、例えば大韓民
国特許出願第９０−１２８１６号、第９０−１４８２９
号等に開示されているような高電圧発生回路を用いて発
生できる。また、読出し時の電圧Ｖｂを供給するために
は、ＤＲＡＭ等で使用されるバックバイアスゼネレータ
を使用するとよい。
【００２６】そして、ＮＭＯＳトランジスタＭ４につい
ては、そのゲート−ソース間の電圧が電圧Ｖｂの絶対値
より最小限に大きくなったときに“オン”となるような
しきい電圧をもつようにするために、集積回路内の他の
ＮＭＯＳトランジスタが形成される基板領域（又はウェ
ル）とは分離された基板領域（又はウェル）に形成する
のが望ましい。
ては、そのゲート−ソース間の電圧が電圧Ｖｂの絶対値
より最小限に大きくなったときに“オン”となるような
しきい電圧をもつようにするために、集積回路内の他の
ＮＭＯＳトランジスタが形成される基板領域（又はウェ
ル）とは分離された基板領域（又はウェル）に形成する
のが望ましい。
【００２７】このようなワードラインドライバは、０Ｖ
のアドレス信号ＡＤＤｉ（論理“ロウ”）が印加される
と、インバータ１５のＰＭＯＳトランジスタＭ３が“オ
ン”となることによって、５Ｖの電圧を該当するワード
ライン（選択されるワードライン）に供給し、一方、５
Ｖのアドレス信号ＡＤＤｉ（論理“ハイ”）が印加され
ると、今度はＮＭＯＳトランジスタＭ４が“オン”とな
ることによって、電圧Ｖｂが該当するワードライン（非
選択のワードライン）に供給される。
のアドレス信号ＡＤＤｉ（論理“ロウ”）が印加される
と、インバータ１５のＰＭＯＳトランジスタＭ３が“オ
ン”となることによって、５Ｖの電圧を該当するワード
ライン（選択されるワードライン）に供給し、一方、５
Ｖのアドレス信号ＡＤＤｉ（論理“ハイ”）が印加され
ると、今度はＮＭＯＳトランジスタＭ４が“オン”とな
ることによって、電圧Ｖｂが該当するワードライン（非
選択のワードライン）に供給される。
【００２８】以上の本発明の実施例を示す図１及び図２
のメモリセルアレイはＮＡＮＤ形の構成とされている
が、ＮＯＲ形の構成とされたメモリセルアレイにおいて
も本発明を適用できることは、本発明の技術分野で通常
の知識をもつものであれば容易に理解できるであろう。
のメモリセルアレイはＮＡＮＤ形の構成とされている
が、ＮＯＲ形の構成とされたメモリセルアレイにおいて
も本発明を適用できることは、本発明の技術分野で通常
の知識をもつものであれば容易に理解できるであろう。
【００２９】
【発明の効果】以上述べてきたように本発明によるＥＥ
ＰＲＯＭは、メモリセルアレイ中に過度消去されたメモ
リセルがあったとしても、そのメモリセルに影響される
ことなく選択されたメモリセルのデータを正確に読み出
せるので、メモリ装置の誤動作をより確実に防止できる
ようになる。よって、今後の半導体メモリ装置の発展に
大きく寄与できるものである。
ＰＲＯＭは、メモリセルアレイ中に過度消去されたメモ
リセルがあったとしても、そのメモリセルに影響される
ことなく選択されたメモリセルのデータを正確に読み出
せるので、メモリ装置の誤動作をより確実に防止できる
ようになる。よって、今後の半導体メモリ装置の発展に
大きく寄与できるものである。
【図１】本発明の第１実施例を示す回路図。
【図２】本発明の第２実施例を示す回路図。
【図３】本発明に係るワードライン電圧供給回路の実施
例を示す回路図。
例を示す回路図。
【図４】基本的なＥＥＰＲＯＭのメモリセルの断面図。
【図５】図４のメモリセルの等価回路図。
【図６】図４のメモリセルの消去及びプログラムの特性
図。
図。
【図７】ＥＥＰＲＯＭのメモリセルアレイにおける消去
及びプログラムされたメモリセルのしきい電圧の分布
図。
及びプログラムされたメモリセルのしきい電圧の分布
図。
【図８】従来例における過度消去されたメモリセルがあ
る場合の読出し時の状態を示す等化回路図。
る場合の読出し時の状態を示す等化回路図。
ＷＬ１〜ＷＬ６ ワードライン ＢＬ１、ＢＬ２ ビットライン ＭＣ１１〜ＭＣ６２ メモリセル ＣＳ、ＣＳ１〜ＣＳ３ 共通ソースライン Ａ１〜Ａ３ アドレス信号 ＡＤＤｉ アドレス信号 Ｔ１〜Ｔ３ 伝達トランジスタ Ｍ１、Ｍ４ ＮＭＯＳトランジスタ Ｍ２、Ｍ３ ＰＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (5)
- 【請求項１】 一つのトランジスタから構成されたメモ
リセルを有してなる電気的消去可能でプログラム可能な
リードオンリメモリにおいて、 過度消去されたメモリセルが存在する場合の読出し実行
の際、過度消去状態にあるメモリセルが選択されないと
きに、該メモリセルが接続されているワードラインに対
し、該メモリセルのしきい電圧との関係で該メモリセル
が動作しない電圧を供給するようになっていることを特
徴とする電気的消去可能でプログラム可能なリードオン
リメモリ。 - 【請求項２】 複数のワードラインと、該複数のワード
ラインに交差して配置された複数のビットラインとを有
し、該ワードラインとビットラインとに接続された一つ
のセルトランジスタからなるメモリセルを複数備えてな
る電気的消去可能でプログラム可能なリードオンリメモ
リにおいて、 過度消去されたメモリセルが存在する場合の読出し実行
の際、ワードラインの各々に第１の電圧又は第２の電圧
をアドレス信号に応答して選択的に供給するワードライ
ンドライバを備えており、前記第２の電圧は、過度消去
状態にあるメモリセルのしきい電圧との関係で該メモリ
セルが動作しない電圧とされていることを特徴とする電
気的消去可能でプログラム可能なリードオンリメモリ。 - 【請求項３】 第１の電圧は、メモリセルをオン状態と
し得るレベルにある請求項２記載の電気的消去可能でプ
ログラム可能なリードオンリメモリ。 - 【請求項４】 複数のワードラインと、該複数のワード
ラインに交差して配置された複数のビットラインと、該
ワードラインとビットラインとに接続された一つのセル
トランジスタからなるメモリセルを複数備えてなる電気
的消去可能でプログラム可能なリードオンリメモリにお
いて、 第１の電圧及び第２の電圧を電圧源として使用し、アド
レス信号に応答して該第１の電圧又は第２の電圧のいず
れかを出力するインバータを有してなるワードラインド
ライバを備え、過度消去されたメモリセルが存在する場
合の読出し実行の際、ワードラインドライバにより、ア
ドレス信号に応答してワードラインの各々に前記第１の
電圧又は第２の電圧が選択的に供給されるようになって
おり、前記第２の電圧は、過度消去状態にあるメモリセ
ルのしきい電圧との関係で該メモリセルが動作しない電
圧とされていることを特徴とする電気的消去可能でプロ
グラム可能なリードオンリメモリ。 - 【請求項５】 記憶セルとして、しきい電圧変更可能な
電界効果トランジスタを１個使用する２進情報記録再生
用半導体メモリの読出し方法において、 情報は電界効果トランジスタのしきい電圧の高低により
表現されるようになっており、情報の読み出しが行われ
ない電界効果トランジスタについては、該電界効果トラ
ンジスタがＮチャネル形の場合にはソース電圧及びドレ
イン電圧よりも低いゲート電圧を印加し、電界効果トラ
ンジスタがＰチャネル形の場合にはソース電圧及びドレ
イン電圧よりも高いゲート電圧を印加し、一方、情報の
読み出しが行われる電界効果トランジスタについては、
ソースに対するドレイン電位極性と同じソースに対する
電位極性の電位をゲートに印加して、この状態における
該電界効果トランジスタのソースとドレインとの間の抵
抗値の大小を検出して情報を読み出すことを特徴とする
２進情報記録再生用半導体メモリの読出し方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P21694 | 1991-11-29 | ||
| KR1019910021694A KR930011000A (ko) | 1991-11-29 | 1991-11-29 | 이이피롬 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225791A true JPH05225791A (ja) | 1993-09-03 |
Family
ID=19323843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32014292A Pending JPH05225791A (ja) | 1991-11-29 | 1992-11-30 | 電気的消去可能でプログラム可能なリードオンリメモリ |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH05225791A (ja) |
| KR (1) | KR930011000A (ja) |
| DE (1) | DE4237002A1 (ja) |
| FR (1) | FR2684480A1 (ja) |
| GB (1) | GB2261971A (ja) |
| TW (1) | TW219997B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09102199A (ja) * | 1995-05-02 | 1997-04-15 | Advanced Micro Devicds Inc | 不揮発性メモリアレイを読むための方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396459A (en) * | 1992-02-24 | 1995-03-07 | Sony Corporation | Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line |
| KR100781977B1 (ko) * | 2006-11-02 | 2007-12-06 | 삼성전자주식회사 | 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법 |
| US8953380B1 (en) * | 2013-12-02 | 2015-02-10 | Cypress Semiconductor Corporation | Systems, methods, and apparatus for memory cells with common source lines |
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|---|---|---|---|---|
| JPS6226697A (ja) * | 1985-07-26 | 1987-02-04 | Hitachi Ltd | 半導体記憶装置 |
| JPH02177561A (ja) * | 1988-12-28 | 1990-07-10 | Toshiba Corp | 半導体不揮発性メモリ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| US4451905A (en) * | 1981-12-28 | 1984-05-29 | Hughes Aircraft Company | Electrically erasable programmable read-only memory cell having a single transistor |
| FR2599176A1 (fr) * | 1986-05-23 | 1987-11-27 | Eurotechnique Sa | Memoire morte programmable electriquement |
| DE3689475T2 (de) * | 1986-06-27 | 1994-04-28 | Nec Corp | Halbleiterspeichersystem. |
| JPH0777078B2 (ja) * | 1987-01-31 | 1995-08-16 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
| DE69013237T2 (de) * | 1989-06-19 | 1995-02-23 | Texas Instruments Inc | Schaltung und Verfahren zur Vorbereitung gelöschter EEPROMS vor der Programmierung. |
| US5222040A (en) * | 1990-12-11 | 1993-06-22 | Nexcom Technology, Inc. | Single transistor eeprom memory cell |
| US5197027A (en) * | 1991-01-24 | 1993-03-23 | Nexcom Technology, Inc. | Single transistor eeprom architecture |
-
1991
- 1991-11-29 KR KR1019910021694A patent/KR930011000A/ko not_active IP Right Cessation
-
1992
- 1992-10-13 TW TW081108104A patent/TW219997B/zh active
- 1992-11-02 DE DE4237002A patent/DE4237002A1/de not_active Ceased
- 1992-11-06 FR FR9213412A patent/FR2684480A1/fr not_active Withdrawn
- 1992-11-27 GB GB9224833A patent/GB2261971A/en not_active Withdrawn
- 1992-11-30 JP JP32014292A patent/JPH05225791A/ja active Pending
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2261971A (en) | 1993-06-02 |
| GB9224833D0 (en) | 1993-01-13 |
| DE4237002A1 (ja) | 1993-06-03 |
| TW219997B (ja) | 1994-02-01 |
| FR2684480A1 (fr) | 1993-06-04 |
| KR930011000A (ko) | 1993-06-23 |
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